(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022083398
(43)【公開日】2022-06-03
(54)【発明の名称】入力回路及び測定装置
(51)【国際特許分類】
H03F 1/48 20060101AFI20220527BHJP
H03F 1/34 20060101ALI20220527BHJP
G01R 13/20 20060101ALI20220527BHJP
【ＦＩ】
H03F1/48
H03F1/34
G01R13/20 F
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021162527
(22)【出願日】2021-10-01
(31)【優先権主張番号】P 2020194739
(32)【優先日】2020-11-24
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000227180
【氏名又は名称】日置電機株式会社
(74)【代理人】
【識別番号】110002468
【氏名又は名称】特許業務法人後藤特許事務所
(72)【発明者】
【氏名】山田 修平
(72)【発明者】
【氏名】林 和延
(72)【発明者】
【氏名】関 憲一
(72)【発明者】
【氏名】依田 元
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA11
5J500AC18
5J500AC64
5J500AF07
5J500AF12
5J500AF17
5J500AH25
5J500AH29
5J500AK01
5J500AM13
5J500AS15
5J500AT01
5J500AT03
5J500NH16
5J500NM02
(57)【要約】
【課題】簡易な手法により周波数特性の平坦性の悪化を抑制する。
【解決手段】電位信号Ｖｉｎが入力される入力回路１００は、反転増幅回路を構成するオペアンプ１０と、オペアンプ１０の反転入力端子（－）に接続される入力抵抗１１と、オペアンプ１０の出力端子から反転入力端子（－）に信号が帰還する経路に配置される帰還抵抗１２と、を備える。帰還抵抗１２は、直列接続された複数の抵抗素子１２１，１２２からなり、入力回路１００は、抵抗素子１２１，１２２同士の接続点と電位信号Ｖｉｎの基準となる基準電位（ＧＮＤ）との間に接続され、入力抵抗１１に寄生する容量Ｃｐを補償するための補償容量１３を含む。
【選択図】図１
【解決手段】電位信号Ｖｉｎが入力される入力回路１００は、反転増幅回路を構成するオペアンプ１０と、オペアンプ１０の反転入力端子（－）に接続される入力抵抗１１と、オペアンプ１０の出力端子から反転入力端子（－）に信号が帰還する経路に配置される帰還抵抗１２と、を備える。帰還抵抗１２は、直列接続された複数の抵抗素子１２１，１２２からなり、入力回路１００は、抵抗素子１２１，１２２同士の接続点と電位信号Ｖｉｎの基準となる基準電位（ＧＮＤ）との間に接続され、入力抵抗１１に寄生する容量Ｃｐを補償するための補償容量１３を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
電位信号が入力される入力回路であって、
反転増幅回路を構成するオペアンプと、
前記オペアンプの反転入力端子に接続される入力抵抗と、
前記オペアンプの出力端子から前記反転入力端子に信号が帰還する経路に配置され、直列接続された複数の抵抗素子からなる帰還抵抗と、
前記抵抗素子同士の接続点と前記電位信号の基準となる基準電位との間に接続され、前記入力抵抗に寄生する容量を補償するための補償容量と、
を含む入力回路。
反転増幅回路を構成するオペアンプと、
前記オペアンプの反転入力端子に接続される入力抵抗と、
前記オペアンプの出力端子から前記反転入力端子に信号が帰還する経路に配置され、直列接続された複数の抵抗素子からなる帰還抵抗と、
前記抵抗素子同士の接続点と前記電位信号の基準となる基準電位との間に接続され、前記入力抵抗に寄生する容量を補償するための補償容量と、
を含む入力回路。
【請求項2】
請求項１に記載の入力回路であって、
前記補償容量は、前記入力抵抗に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記入力抵抗の抵抗値の比率と、に基づいて定められる、
入力回路。
前記補償容量は、前記入力抵抗に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記入力抵抗の抵抗値の比率と、に基づいて定められる、
入力回路。
【請求項3】
請求項１又は請求項２に記載の入力回路であって、
前記補償容量は、セラミックコンデンサである、
入力回路。
前記補償容量は、セラミックコンデンサである、
入力回路。
【請求項4】
請求項１から請求項３のいずれか一項に記載の入力回路であって、
前記入力抵抗に対して並列に接続される入力容量と、
前記帰還抵抗を構成する前記抵抗素子に対してそれぞれ並列に接続される複数の容量素子と、
を含む入力回路。
前記入力抵抗に対して並列に接続される入力容量と、
前記帰還抵抗を構成する前記抵抗素子に対してそれぞれ並列に接続される複数の容量素子と、
を含む入力回路。
【請求項5】
請求項１から請求項４のいずれか一項に記載の入力回路であって、
分圧抵抗を有し、
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記分圧抵抗は、前記入力抵抗における隣接する抵抗素子同士の接続点と前記基準電位との間に接続され、
前記入力抵抗に対して並列に接続される入力容量は、前記入力抵抗を構成する抵抗素子に対してそれぞれ並列に接続される複数の容量素子を有する、
入力回路。
分圧抵抗を有し、
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記分圧抵抗は、前記入力抵抗における隣接する抵抗素子同士の接続点と前記基準電位との間に接続され、
前記入力抵抗に対して並列に接続される入力容量は、前記入力抵抗を構成する抵抗素子に対してそれぞれ並列に接続される複数の容量素子を有する、
入力回路。
【請求項6】
請求項５に記載の入力回路であって、
前記補償容量は、前記入力回路の入力端子と前記接続点との間に接続される一又は複数の抵抗素子に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記一つの抵抗素子の抵抗値の比率と、に基づいて定められる、
入力回路。
前記補償容量は、前記入力回路の入力端子と前記接続点との間に接続される一又は複数の抵抗素子に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記一つの抵抗素子の抵抗値の比率と、に基づいて定められる、
入力回路。
【請求項7】
請求項１から請求項６のいずれか一項に記載の入力回路であって、
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記帰還抵抗を構成する抵抗素子の個数は、前記入力抵抗を構成する抵抗素子の個数以上である、
入力回路。
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記帰還抵抗を構成する抵抗素子の個数は、前記入力抵抗を構成する抵抗素子の個数以上である、
入力回路。
【請求項8】
請求項１から請求項７のいずれか一項に記載の入力回路であって、
前記オペアンプは、有効周波数帯域の上限が数ＭＨｚ以上である高速オペアンプである、
入力回路。
前記オペアンプは、有効周波数帯域の上限が数ＭＨｚ以上である高速オペアンプである、
入力回路。
【請求項9】
請求項１から請求項８のいずれか一項に記載の入力回路と、
前記入力回路から出力される信号に基づいて電圧を測定する測定部と、
を含む測定装置。
前記入力回路から出力される信号に基づいて電圧を測定する測定部と、
を含む測定装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電位信号が入力される入力回路及び測定装置に関する。
【背景技術】
【0002】
特許文献１には、入力端子に印加された電圧を変換するための複数の抵抗と、入力端子に接続された抵抗の寄生容量に起因する周波数特性の平坦性の悪化を補償するためのマッチングボックスと、を備える回路が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１１－２５８２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のような回路では、入力端子に印加される電圧を変換するための構成の他に、回路構成が複雑であるマッチングボックスを設けることが必要になる。また、周波数特性の平坦性の悪化を補償する際にはマッチングボックスを構成する複数の可変素子を調整するための手順も複雑であるという問題がある。
【0005】
本発明は、このような問題点に着目してなされたものであり、簡易な手法により周波数特性の平坦性の悪化を抑制することを目的とする。
【課題を解決するための手段】
【0006】
本発明のある態様によれば、電位信号が入力される入力回路は、反転増幅回路を構成するオペアンプと、前記オペアンプの反転入力端子に接続される入力抵抗と、前記オペアンプの反転入力端子及び出力端子間に接続され、直列接続された複数の抵抗素子からなる帰還抵抗とを含む。さらに入力回路は、前記抵抗素子同士の接続点と前記電位信号の基準となる基準電位との間に接続され前記入力抵抗に寄生する容量を補償するための補償容量を含む。
【発明の効果】
【0007】
上記の態様によれば、帰還抵抗を構成する抵抗素子同士の接続点と基準電位との間に補償容量を配置することにより、入力抵抗の寄生容量に相当する容量成分を補償することが可能となる。したがって、簡易な手法により、入力抵抗の寄生容量に起因する周波数特性の平坦性の悪化を抑制することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、添付図面を参照しながら本発明の各実施形態について説明する。
【0010】
（第一実施形態）
図１は、第一実施形態における入力回路１００の構成を示す回路図である。
図１は、第一実施形態における入力回路１００の構成を示す回路図である。
【0011】
入力回路１００は、電位信号を変換するための電気回路であり、入力端子１に入力される直流又は交流の電位信号を異なる電位信号に昇圧又は減圧する。入力回路１００は、例えば、オシロスコープのプローブ又は測定装置内の入力部などに設けられる。
【0012】
入力回路１００の入力端子１には、例えば１［Ｈｚ］から数［ＭＨｚ］までの電位信号Ｖｉｎが入力される。本実施形態における電位信号Ｖｉｎは、数［ｋＶ］の高電位を示す信号である。
【0013】
入力回路１００は、あらかじめ定められた利得で入力信号を増幅する反転増幅回路によって構成される。入力回路１００は、本実施形態では、入力端子１に入力された電位信号Ｖｉｎを減圧し、電位信号Ｖｉｎを減圧した電圧値を示す減圧信号Ｖｏｕｔを出力端子２に伝達する。
【0014】
本実施形態における入力回路１００は、オペアンプ１０と、入力抵抗１１と、帰還抵抗１２と、補償容量１３と、入力容量２１と、帰還容量２２とを備える。
【0015】
オペアンプ１０は、反転増幅回路の一部を構成する回路素子である。オペアンプ１０は、一般のオペアンプでもよく、又は有効周波数帯域の上限が数ＭＨｚ以上である高速オペアンプであってもよい。本実施形態では、オペアンプ１０は、高速オペアンプによって構成される。
【0016】
オペアンプ１０は、入力回路１００の入力端子１に入力される信号を所定の利得で増幅する。ここで所定の利得Ｇは、次式（１）によって定められる。
【0017】
【数1】
【0018】
なお、入力インピーダンスＺ１は、入力端子１とオペアンプ１０の反転入力端子（－）との間のインピーダンスであって、入力抵抗１１及び入力容量２１を合成したインピーダンスである。帰還インピーダンスＺ２は、オペアンプ１０の出力端子と反転入力端子（－）との間のインピーダンスであって、帰還抵抗１２及び帰還容量２２を合成したインピーダンスである。
【0019】
上式（１）のように、入力回路１００の利得Ｇは、入力インピーダンスＺ１に対する帰還インピーダンスＺ２の比率に相当し、例えば１０００分の１に調整される。
【0020】
オペアンプ１０の非反転入力端子（＋）には、電位信号Ｖｉｎの基準となる基準電位が入力される。本実施形態では一例として概ね０［Ｖ］を示すグランド電位ＧＮＤが基準電位として用いられる。
【0021】
入力抵抗１１は、入力端子１から電位信号Ｖｉｎが入力される電気抵抗であり、入力回路１００を構成する反転増幅回路の利得（増幅率）を調整するために用いられる。入力抵抗１１は、一又は複数の抵抗素子からなり、例えば、一般の抵抗器又は一般の抵抗器よりも高い電圧で使用可能な高耐圧抵抗器によって実現される。
【0022】
本実施形態における入力抵抗１１は、抵抗素子の一例として数［ＭΩ］から数十［ＭΩ］の抵抗値を有する高耐圧抵抗器１１０によって構成される。この高耐圧抵抗器１１０には、抵抗パターンの経路が長くなるよう、電極間に多数の折り返し部を有する蛇行形状の抵抗パターンが形成されている。
【0023】
その結果、高耐圧抵抗器１１０の抵抗パターンに形成された多数の折り返し部とグランド電位ＧＮＤとの間で、分布定数回路のように多数の容量結合が連続して分布する。それゆえ、高耐圧抵抗器１１０には、その電極間に沿って多数の静電容量成分が連続的に寄生している。図１においては、高耐圧抵抗器１１０の電極間に沿って連続的に分布する多数の容量結合を合成した合成容量が寄生容量Ｃｐとして示されている。
【0024】
このように、本実施形態の入力抵抗１１には寄生容量Ｃｐが付加される。寄生容量Ｃｐの合成値は、例えば数［ｐＦ］の容量値を有し、この寄生容量Ｃｐの存在により反転増幅回路からなる入力回路１００の振幅周波数特性の平坦性が悪化する。以下では入力回路の振幅周波数特性のことを単に周波数特性と称する。
【0025】
入力容量２１は、電位信号Ｖｉｎの交流成分が入力される静電容量である。入力容量２１は、入力抵抗１１に対して並列接続される。入力容量２１は、一又は複数の容量素子からなる。
【0026】
本実施形態では、入力容量２１は、一つの容量素子２１０によって構成される。容量素子２１０は、周波数特性の平坦性を高めるために、後述する帰還容量２２と共に用いられる。容量素子２１０においては一端が高耐圧抵抗器１１０の一端に接続され、他端が高耐圧抵抗器１１０の他端に接続される。
【0027】
帰還抵抗１２は、オペアンプ１０の出力端子から反転入力端子（－）に帰還される電流経路に配置される電気抵抗である。帰還抵抗１２は、オペアンプ１０の出力端子と反転入力端子（－）との間に接続されるとともに入力抵抗１１の出力端に接続される。帰還抵抗１２の抵抗値を調整することで入力回路１００の利得を変更可能である。
【0028】
本実施形態では、入力回路１００が減衰器として機能するよう、帰還抵抗１２の抵抗値は、入力抵抗１１の抵抗値よりも小さな値に設定される。帰還抵抗１２の抵抗値は、例えば数十［ｋΩ］に設定される。
【0029】
帰還抵抗１２は、帰還抵抗１２に静電容量を付加するために、複数の抵抗素子によって構成される。帰還抵抗１２に静電容量を付加することで、オペアンプ１０において入力抵抗１１の寄生容量Ｃｐに起因する入力信号の乱れを相殺することが可能となる。
【0030】
本実施形態では、帰還抵抗１２は、互いに直列接続された二つの抵抗素子１２１，１２２によって構成される。なお、帰還抵抗１２を構成する抵抗素子の個数は、二個に限られず、三個以上であってもよい。
【0031】
帰還容量２２は、オペアンプ１０の出力端子から反転入力端子（－）に向かって流れる帰還電流の交流成分が入力される静電容量である。帰還容量２２は、上述の入力容量２１と共に、入力回路１００の反転増幅回路の動作可能な有効周波数の上限を高くするために用いられる。帰還容量２２は、帰還抵抗１２に対して並列接続される。
【0032】
帰還容量２２は、直列接続された複数の容量素子からなり、本実施形態では一例として二つの容量素子２２１，２２２によって構成される。容量素子２２１，２２２はそれぞれ抵抗素子１２１，１２２に並列接続されている。
【0033】
本実施形態では、入力回路１００の周波数特性を平坦にするために、帰還容量２２の合成容量値は、次式（２）の関係が成立するよう定められる。帰還容量２２の容量値は、例えば数千［ｐＦ］の容量値に設定される。
【0034】
【数2】
【0035】
なお、抵抗値Ｒ１は入力抵抗１１の抵抗値であり、抵抗値Ｒ２は帰還抵抗１２の合成抵抗値である。そして容量値Ｃ１は入力容量２１の容量値であり、容量値Ｃ２は、帰還容量２２の合成容量値である。
【0036】
上式（２）の関係が成立するよう帰還容量２２の容量値を設定することにより、入力回路１００の入力端子１に印加される直流及び高周波の電位信号Ｖｉｎが共に同じ利得で増幅することが可能となる。
【0037】
しかしながら、入力抵抗１１に付加された寄生容量Ｃｐに起因して入力回路１００の周波数特性の平坦性が悪化してしまう。この対策として本実施形態では、入力回路１００に補償容量１３が備えられている。
【0038】
補償容量１３は、入力抵抗１１の寄生容量Ｃｐを補償するための静電容量である。本実施形態における補償容量１３は、一つの容量素子１３０によって構成される。容量素子１３０は、例えば、一般のコンデンサ又はセラミックコンデンサなどにより実現される。
【0039】
本実施形態では、容量素子１３０の一端が抵抗素子１２１と抵抗素子１２２との接続点に対して接続され、容量素子１３０の他端がグランド電位ＧＮＤを有する筐体又はグランド線に接続される。すなわち、容量素子１３０は、互いに接続された抵抗素子１２１，１２２の接続点とグランド電位ＧＮＤとの間に接続される。
【0040】
本実施形態における容量素子１３０は、セラミックコンデンサによって構成される。これにより、一般のコンデンサに比べて熱変動又は経年劣化などに起因する容量変化が小さいので、入力回路１００の周波数特性の変動が抑えられる。
【0041】
補償容量１３の容量値は、入力回路１００の周波数特性が概ね平坦になるように設定される。例えば、補償容量１３の容量値は、入力抵抗１１の寄生容量Ｃｐと帰還抵抗１２に対する入力抵抗１１の比率とに基づいて定められる。より詳細には、補償容量１３の容量値は、次式（３）のように、入力抵抗１１の寄生容量Ｃｐを、帰還抵抗１２に対する入力抵抗１１の比率（Ｒ１／Ｒ２）に乗じて得られる値Ｃ３に設定される。
【0042】
【数3】
【0043】
なお、上式（３）に示す入力抵抗１１の寄生容量Ｃｐは、実際に計測することが困難である。そのため、実験又はシミュレーションを通して、入力回路１００の周波数特性の平坦性の悪化が抑制されるように補償容量１３の容量値が調整される。
【0044】
このように、本実施形態では、入力抵抗１１に寄生容量Ｃｐが寄生する入力回路１００において、反転増幅回路を構成する帰還抵抗１２に補償容量１３を付加することによって、利得の周波数特性に生じる平坦性の悪化を抑制することが可能となる。
【0045】
なお、本実施形態では入力抵抗１１及び帰還抵抗１２に対してそれぞれ入力容量２１及び帰還容量２２を並列に接続する構成例について説明したが、これに限られない。入力回路１００から入力容量２１及び帰還容量２２を取り除いた回路構成であっても、帰還抵抗１２に補償容量１３を付加することにより、入力抵抗１１の寄生容量Ｃｐに起因する周波数特性の平坦性の悪化を抑制することが可能である。
【0046】
また、本実施形態では帰還抵抗１２を構成する抵抗素子１２１，１２２の個数が二個である例について説明したが、これに限られず、三個以上であってもよい。帰還抵抗１２を構成する抵抗素子の個数が三個以上の場合は、抵抗素子同士の接続点と基準電位間に容量素子をそれぞれ配置する。
【0047】
次に、第一実施形態における作用効果について詳細に説明する。
【0048】
本実施形態において、電位信号Ｖｉｎが入力される入力回路１００は、反転増幅回路を構成するオペアンプ１０と、オペアンプ１０の反転入力端子に接続される入力抵抗１１と、オペアンプ１０の出力端子から反転入力端子に信号が帰還する経路に配置される帰還抵抗１２とを備える。
【0049】
さらに入力回路１００は、入力抵抗１１に寄生する容量である寄生容量Ｃｐを補償するための補償容量１３を備える。そして、帰還抵抗１２は、直列接続された複数の抵抗素子としての二つの抵抗素子１２１，１２２からなり、補償容量１３は、抵抗素子１２１，１２２同士の接続点とグランド電位ＧＮＤとの間に接続される。グランド電位ＧＮＤは、電位信号Ｖｉｎの基準となる基準電位としての役割を果たす。
【0050】
この構成によれば、入力抵抗１１および寄生容量Ｃｐからなる入力インピーダンスと帰還抵抗１２及び補償容量１３からなる帰還インピーダンスとを比例関係に近づける補償容量１３を設けることで、周波数特性の平坦性の悪化を補償することが可能になる。それゆえ、入力抵抗１１の寄生容量Ｃｐに起因する入力回路１００における周波数特性の平坦性の悪化を抑制することができる。
【0051】
したがって、寄生容量Ｃｐを補償するために設けられたマッチングボックスを入力回路１００の出力端子２に接続した一般的な回路構成に比べて、簡易な構成により入力回路１００の周波数特性の平坦性の悪化を抑制することができる。
【0052】
これに加え、上述のマッチングボックスは、回路構成が複雑であり、かつ、可変素子の調整手順も複雑であるのに対し、本実施形態では、帰還抵抗１２に補償容量１３を付加してその容量値を調整すればよい。それゆえ、本実施形態によれば、一般的な回路構成に比べて、入力回路１００の回路構成が簡素であり、かつ、入力回路１００の周波数特性を比較的平坦にすることが容易である。
【0053】
また、本実施形態における補償容量１３は、上式（３）に示したように、入力抵抗１１の寄生容量Ｃｐと、帰還抵抗１２に対する入力抵抗１１の比率（Ｒ１／Ｒ２）と、に基づいて定められる。
【0054】
この構成によれば、寄生容量Ｃｐの実測値又は想定値に基づいて補償容量１３の容量値を設定できるので、入力回路１００の周波数特性の調整に要する作業負担を軽減することができる。
【0055】
また、本実施形態における補償容量１３は、セラミックコンデンサである。このセラミックコンデンサは、一般のコンデンサに比べて熱変動及び経年劣化に伴う容量変化が小さいので、補償容量１３の熱変動及び経年劣化に起因する入力回路１００の周波数特性の変動を抑制するこができる。
【0056】
また、本実施形態における入力回路１００は、入力抵抗１１に対して並列に接続される入力容量２１と、帰還抵抗１２の各抵抗素子１２１，１２２に対して並列に接続される複数の容量素子２２１，２２２とを含む。
【0057】
この構成によれば、入力回路１００は、入力容量２１及び帰還容量２２を削除した回路構成に比べて、高周波側の周波数特性を平坦な特性に近づけることが可能となる。それゆえ、電位信号Ｖｉｎが高周波信号であっても、入力回路１００は、直流信号を増幅する時の利得と同程度の利得で高周波の電位信号Ｖｉｎを増幅することが可能となる。
【0058】
（第二実施形態）
入力端子１に印加される電位信号Ｖｉｎが数［ｋＶ］を超えるような高電位である場合、安全基準で定められた沿面距離を確保するために、入力抵抗１１を複数の抵抗素子を用いて構成することが必要となることも想定される。そこで、入力抵抗１１を複数の抵抗素子で構成した入力回路の構成例を第二実施形態として説明する。
入力端子１に印加される電位信号Ｖｉｎが数［ｋＶ］を超えるような高電位である場合、安全基準で定められた沿面距離を確保するために、入力抵抗１１を複数の抵抗素子を用いて構成することが必要となることも想定される。そこで、入力抵抗１１を複数の抵抗素子で構成した入力回路の構成例を第二実施形態として説明する。
【0059】
図２は、第二実施形態における入力回路１０１の構成を示す回路図である。
【0060】
入力回路１０１は、図１に示した入力回路１００のように、オペアンプ１０と、入力抵抗１１と、帰還抵抗１２と、補償容量１３と、入力容量２１と、帰還容量２２とを備える。なお、本実施形態のオペアンプ１０は、第一実施形態の構成と同じ構成であるため、オペアンプ１０についての説明を省略する。
【0061】
入力抵抗１１は、直列接続された複数の抵抗素子からなり、本実施形態では沿面距離に応じて定めされたｋ個の抵抗素子１１（１）乃至（ｋ）によって構成される。入力抵抗１１の分割数である個数ｋは、二以上の整数である。個数ｋは、必要に応じて定められるものであり、例えば十個程度に設定される。
【0062】
本実施形態における抵抗素子１１（１）乃至（ｋ）は、高耐圧抵抗器によって実現される。抵抗素子１１（１）乃至（ｋ）の各抵抗値は、共に同じ値でもよく、互いに異なる値であってもよい。
【0063】
入力抵抗１１には、第一実施形態と同様、グランド電位ＧＮＤとの間で静電容量が寄生する。例えば、抵抗素子１１（１）乃至（ｋ）には、それぞれ抵抗パターンとグランド電位ＧＮＤとの間の容量結合に起因する寄生容量Ｃｐ（１）乃至（ｋ）が形成される。
【0064】
さらに、抵抗素子１１（１）乃至（ｋ）のうち隣接する二つの抵抗素子同士の接続点ごとに接続点とグランド電位ＧＮＤとの間に寄生容量Ｃｐ２（１）乃至（ｋ－１）が形成される。例えば、第一の抵抗素子１１（１）と第二の抵抗素子１１（２）との接続点には寄生容量Ｃｐ２（１）が形成され、第二の抵抗素子１１（２）と第三の抵抗素子１１（３）との接続点にも寄生容量Ｃｐ２（２）が形成される。
【0065】
したがって、本実施形態における入力抵抗１１の寄生容量は、図２に示す寄生容量Ｃｐ１（１）乃至Ｃｐ１（ｋ）の各容量値と寄生容量Ｃｐ２（１）乃至（ｋ－１）の各容量値とを合成した値となる。
【0066】
一般的に、寄生容量Ｃｐ１（１）乃至（ｋ）の容量値のほうが寄生容量Ｃｐ２（１）乃至（ｋ－１）の容量値よりも大きい。しかしながら、入力抵抗１１の寄生容量は、寄生容量Ｃｐ２（１）乃至（ｋ－１）の存在により第一実施形態の寄生容量Ｃｐに比べて増加する場合もある。このような場合、帰還抵抗１２に補償容量１３を付加しなければ、寄生容量が増加した分だけ入力回路１０１の周波数特性の平坦性がさらに悪化してしまう。
【0067】
入力容量２１は、入力抵抗１１と同様、直列接続された複数の容量素子からなり、本実施形態ではｋ個の容量素子２１（１）乃至（ｋ）によって構成される。容量素子２１（１）乃至（ｋ）は、それぞれ抵抗素子１１（１）乃至（ｋ）に対して並列に接続される。
【0068】
例えば、第一の容量素子２１（１）は、第一の抵抗素子１１（１）に並列接続され、第二の容量素子２１（２）は、第二の抵抗素子１１（２）に並列接続され、入力容量素子２１（ｋ）は、抵抗素子１１（ｋ）に並列接続される。
【0069】
帰還抵抗１２は、直列接続された複数の抵抗素子からなり、本実施形態では一例としてｎ個の抵抗素子１２（１）乃至（ｎ）によって構成される。帰還抵抗１２の分割数を示す個数ｎは、二以上の整数である。帰還抵抗１２の分割数ｎは、入力抵抗１１の分割数ｋ以上であることが望ましい。
【0070】
帰還抵抗１２の分割数ｎは、入力回路１０１のスペース又は定格電力などに応じて定められ、例えば８個に設定される。抵抗素子１２（１）乃至（ｎ）の各抵抗値は、共に同じ値でもよく、互いに異なる値であってもよい。
【0071】
帰還容量２２は、帰還抵抗１２と同様、直列接続された複数の容量素子からなり、本実施形態ではｎ個の容量素子２２（１）乃至（ｎ）によって構成される。容量素子２２（１）乃至（ｎ）は、それぞれ容量素子２２（１）乃至（ｎ）に対して並列に接続される。
【0072】
補償容量１３は、入力抵抗１１の寄生容量Ｃｐ１（１）乃至（ｋ）と寄生容量Ｃｐ２（１）乃至（ｋ－１）との合成容量を補償するための静電容量である。補償容量１３は、帰還抵抗１２とグランド電位ＧＮＤとの間に並列接続される複数の容量素子からなり、本実施形態では一例としてｎ－１個の容量素子１３（１）乃至（ｎ－１）によって構成される。
【0073】
例えば、第一の容量素子１３（１）は、第一及び第二の抵抗素子１２（１），１２（２）同士の接続点とグランド電位ＧＮＤとの間に接続され、第二の容量素子１３（２）は、第二及び第三の抵抗素子１２（２），１２（３）同士の接続点とグランド電位ＧＮＤとの間に接続される。
【0074】
容量素子１３（１）乃至（ｋ－１）の各容量値は、互いに同じ値でも、異なる値であってもよい。容量素子１３（１）乃至（ｋ－１）の各容量値を合成した補償容量１３の合成値は、第一実施形態と同様、入力回路１０１の周波数特性の平坦性の悪化が抑制されるような値に調整される。
【0075】
このように、本実施形態では入力抵抗１１を複数の抵抗素子１１（１）乃至（ｋ）で分割した場合でも、帰還抵抗１２に複数の容量素子１３（１）乃至（ｎ－１）からなる補償容量１３を付加することで、入力回路１０１の周波数特性の平坦性を改善させることができる。
【0076】
なお、本実施形態においても第一実施形態と同様、入力抵抗１１及び帰還抵抗１２に対してそれぞれ入力容量２１及び帰還容量２２を並列に接続する構成例について説明したが、これに限られない。例えば、入力回路１０１から入力容量２１及び帰還容量２２を取り除いた回路構成であっても、帰還抵抗１２に補償容量１３を付加することで周波数特性平坦性の悪化を抑制することが可能である。
【0077】
【0078】
入力回路１０１のシミュレーション条件は、入力抵抗１１の抵抗値Ｒ１を２４．２［ＭΩ］とし、抵抗素子１１（１）乃至（ｋ）の個数を１１個とし、抵抗素子１１（１）乃至（ｋ）の各抵抗値を２．２［ＭΩ］とした。さらに、帰還抵抗１２の抵抗値Ｒ２を２４．２［ｋΩ］とし、入力回路１０１の減衰利得を１／１０００とした。
【0079】
また、入力抵抗１１の寄生容量の容量値を３．３［ｐＦ］とし、寄生容量Ｃｐ１（１）乃至（ｋ）の各容量値を０．３［ｐＦ］とした。なお、寄生容量Ｃｐ２（１）乃至（ｋ）は、解析結果に与える影響が無視できるほど小さいものとして考慮しなかった。
【0080】
図３は、帰還抵抗１２に付加される容量素子１３（１）乃至（ｎ－１）の個数と入力回路１０１の周波数特性との関係を説明するための図である。
【0081】
図３に示すように、帰還抵抗１２に補償容量１３が付加されていない状態を指す「補償無し」では、入力抵抗１１の寄生容量によって入力回路１０１の周波数特性にリップルが生じ周波数特性の平坦性が悪化してしまう。
【0082】
これに対し、帰還抵抗１２に補償容量１３を付加することによって、入力回路１０１の周波数特性の平坦性の悪化が抑制されることがわかる。より詳細には、帰還抵抗１２の分割数が３個、５個、１０個、２０個と増加するにつれ、すなわち容量素子１３（１）乃至（ｎ－１）の個数が多くなるにつれて、入力回路１０１の周波数特性が平坦な特性に近づいている。
【0083】
この理由は、入力抵抗１１の寄生容量が分布定数回路のように多数の容量結合が連続的に分布していることが要因であると考えられる。それゆえ、入力抵抗１１の寄生容量と同じように多数の容量素子１３（１）乃至（ｎ－１）を連続して分布させることで周波数特性の平坦性が改善しやすくなる。
【0084】
このように、入力抵抗１１の寄生容量は、分布定数回路のように電極間に沿って多数の容量結合が連続的に分布していることから、補償容量１３を構成する容量素子の個数が多いほど入力回路１００，１０１の周波数特性の平坦性の悪化は抑制される。それゆえ、帰還抵抗１２を構成する抵抗素子１２（１）乃至（ｎ）の個数は、入力抵抗１１を構成する抵抗素子１１（１）乃至（ｋ）の個数よりも多くすることが好ましい。
【0085】
図４は、帰還抵抗１２に付加される補償容量１３の容量値と入力回路１０１の周波数特性との関係を説明するための図である。ここでは、補償容量１３を構成する容量素子１３（１）乃至（ｎ－１）の個数を７個とした。
【0086】
図４に示すように、補償容量１３の容量値が大きくなるほど入力回路１０１の周波数特性に生じるリップルの最小点が上昇している。補償容量１３の容量値を、上記式（３）で得られる値Ｃ３に相当する容量値に設定することにより、入力抵抗１１の寄生容量に起因する周波数特性の平坦性の悪化を抑制することができる。
【0087】
なお、図４において、補償容量１３に上式（３）の容量値Ｃ３を設定した「中（最適値）」であっても周波数特性が完全に平坦にできていない理由は、容量素子１３（１）乃至（ｎ－１）の個数が十分でないことが要因であると考えられる。
【0088】
次に、第二実施形態における作用効果について詳細に説明する。
【0089】
本実施形態における入力回路１０１は、図１に示した入力回路１００と同様の構成を有する。これにより、入力抵抗１１の寄生容量に起因する入力回路１０１の周波数特性の平坦性の悪化を抑制することができる。その他に第一実施形態での作用効果と同様の作用効果を得ることもできる。
【0090】
また、本実施形態における入力抵抗１１は、直列接続された複数の抵抗素子１１（１）乃至（ｋ）からなり、入力容量２１は、入力抵抗１１を構成する抵抗素子１１に対してそれぞれ並列に接続される複数の容量素子２１（１）乃至（ｋ）からなる。
【0091】
この構成によれば、安全基準で定められた沿面距離を確保できる。一方、抵抗素子１１（１）乃至（ｋ）同士の各接続点とグランド電位ＧＮＤとの間に形成される寄生容量Ｃｐ２（１）乃至（ｋ－１）により、入力抵抗１１の寄生容量が増加して入力回路１０１の周波数特性に与える影響が大きくなることも想定される。
【0092】
このように入力抵抗１１の分割に起因して入力回路１０１の周波数特性の平坦性がさらに悪化するような状況であっても、帰還抵抗１２に対して補償容量１３を付加することによって、入力回路１０１の周波数特性の平坦性を改善させることができる。それゆえ、簡易な手法により、入力回路１０１における沿面距離の確保と周波数特性の平坦性の改善との相反する課題を同時に解決することができる。
【0093】
また、本実施形態において帰還抵抗１２を構成する抵抗素子１２（１）乃至（ｎ）の個数は、入力抵抗１１を構成する抵抗素子１１（１）乃至（ｋ）の個数以上にすることが好ましい。
【0094】
この構成によれば、帰還抵抗１２に付加される容量素子１３（１）乃至（ｎ－１）が入力抵抗１１に形成される寄生容量の分布に近づくので、入力回路１０１の周波数特性をより平坦な特性に近づけることが可能となる。
【0095】
（第三実施形態）
図５は、第三実施形態における入力回路１０２の構成を示す回路図である。
図５は、第三実施形態における入力回路１０２の構成を示す回路図である。
【0096】
入力回路１０２は、図２に示した入力回路１０１のように、オペアンプ１０と、入力抵抗１１と、帰還抵抗１２と、補償容量１３と、入力容量２１と、帰還容量２２とを備える。
【0097】
これに加え、入力回路１０２は、入力抵抗１１からオペアンプ１０の反転入力端子（－）に印加される電位信号を分圧するための分圧抵抗１１３と、分圧抵抗１１３に並列接続された分圧容量２１３と、を備えている。また、本実施形態では、入力抵抗１１は、直列接続された複数の分割抵抗１１１，１１２を有する。
【0098】
分圧抵抗１１３は、入力抵抗１１における隣接する分割抵抗１１１，１１２同士の接続点とグランド電位ＧＮＤとの間に接続される。具体的には、分圧抵抗１１３の一端は、入力抵抗１１のうちオペアンプ１０の反転入力端子（－）に接続された一つの分割抵抗１１２と当該一つに直列接続された他の一つの分割抵抗１１１との接続点に接続され、分圧抵抗１１３の他端はグランド電位ＧＮＤに接続される。
【0099】
分割抵抗１１１，１１２及び分圧抵抗１１３の各抵抗値は、共に同じ値でもよく、互いに異なる値であってもよい。分割抵抗１１１，１１２及び分圧抵抗１１３の各々は、一つの抵抗素子でもよく、直列接続された複数の抵抗素子によって構成されてもよい。本実施形態では抵抗素子の一例として高耐圧抵抗器が用いられる。
【0100】
入力容量２１は、分割抵抗１１１，１１２に対してそれぞれ並列接続された分割容量２１１，２１２を有する。分割容量２１１，２１２及び分圧容量２１３の各容量値は、共に同じ値でもよく、互いに異なる値であってもよい。
【0101】
ここで、補償容量１３の容量値の設定手法について説明する。まず、入力回路１０２の利得Ｇは、次式（４）のように表される。
【0102】
【数4】
【0103】
なお、入力インピーダンスＺ１１は、第一の分割抵抗１１１及び第一の分割容量２１１を合成したインピーダンスであり、入力インピーダンスＺ１２は、第二の分割抵抗１１２及び第二の分割容量２１２を合成したインピーダンスである。そして、入力インピーダンスＺ１３は、分圧抵抗１１３及び分圧容量２１３を合成したインピーダンスであり、帰還インピーダンスＺ２は、上述の通り、帰還抵抗１２及び帰還容量２２を合成したインピーダンスである。
【0104】
上式（４）において次式（５）の条件が成立する場合、上式（４）は、次式（６）のように近似することができる。
【0105】
【数5】
【数6】
【0106】
上式（５）の関係が成立するような場合、入力回路１０２の利得Ｇについては、入力インピーダンスＺ１１及び帰還インピーダンスＺ２のみが寄与する。それゆえ、補償容量１３の容量値は、インピーダンスＺ１１の寄生容量Ｃｐ１のみに基づいて、上式（３）と同じように定めればよいことがわかる。
【0107】
したがって、補償容量１３の容量値は、次式（７）のように、分割抵抗１１１の寄生容量Ｃｐ１と、帰還抵抗１２の抵抗値Ｒ２に対する分割抵抗１１１の抵抗値Ｒ１１の比率（Ｒ１１／Ｒ２）と、を乗じて得られる値Ｃ３に相当する容量値に設定される。
【0108】
【数7】
【0109】
このように、補償容量１３の容量値Ｃ３は、分割抵抗１１１の寄生容量Ｃｐ１の容量値と帰還抵抗１２の抵抗値Ｒ２に対する分割抵抗１１１の抵抗値Ｒ１１の比率（Ｒ１１／Ｒ２）とに基づいて定められる。これにより、簡易な手法により、入力回路１０２の周波数特性の平坦性の悪化を抑制することができる。
【0110】
なお、本実施形態では入力抵抗１１が二つの分割抵抗１１１，１１２で構成されているが、三個以上の抵抗素子で構成されてもよい。この場合、一端がグランド電位ＧＮＤに接続された分圧抵抗１１３の他端は、入力抵抗１１を構成する抵抗素子同士の接続点のうちのいずれか一つに接続される。
【0111】
続いて、第三実施形態における作用効果について説明する。
【0112】
本実施形態における入力回路１０２は、図１及び図２に示した入力回路１００，１０１と同様の構成を有する。これにより、入力抵抗１１の寄生容量に起因する入力回路１０２の周波数特性の平坦性の悪化を抑制することができる。その他に第一及び第二実施形態での作用効果と同様の作用効果を得ることもできる。
【0113】
また、本実施形態における入力抵抗１１は、直列接続された複数の抵抗素子として、二つの分割抵抗１１１，１１２を有する。さらに入力回路１０２は、分圧抵抗１１３を有し、この分圧抵抗１１３は、入力抵抗１１における隣接する分割抵抗１１１，１１２同士の接続点と基準電位（ＧＮＤ）との間にそれぞれ接続される。また、入力容量２１は、入力抵抗１１を構成する分割抵抗１１１，１１２に対してそれぞれ並列に接続される複数の容量素子として、分割容量２１１，２１２を有する。
【0114】
この構成によれば、分割抵抗１１１，１１２の接続点と基準電位（ＧＮＤ）との間に分圧抵抗１１３を配置することで、第一及び第二実施形態に比べてオペアンプ１０の反転入力端子（－）に印加される電位を下げることができる。これにより、第一及び第二実施形態と同じように入力回路１０２の周波数特性の平坦性を改善しつつ、使用する部品の仕様に合わせて回路構成をさらに柔軟に変更することができる。
【0115】
また、本実施形態における補償容量１３は、上式（７）に示したように、分割抵抗１１１に寄生する寄生容量Ｃｐ１の容量値と、帰還抵抗１２の抵抗値Ｒ２に対する分割抵抗１１１の抵抗値Ｒ１１の比率（Ｒ１１／Ｒ２）と、に基づいて定められる。分割抵抗１１１は、入力抵抗１１を構成する分割抵抗１１１，１１２のうちオペアンプ１０の非反転入力端子から最も離れて接続された一つの抵抗素子であり、入力回路１０２の入力端子１と分割抵抗１１１，１１２の接続点との間に接続されている。
【0116】
なお、入力回路１０２の入力端子１と、一端が基準電位（ＧＮＤ）に接続された分圧抵抗１１３の他端、すなわち入力抵抗１１と分圧抵抗１１３との接続点と、の間には、分割抵抗１１１の代わりに複数の抵抗素子が直列接続されている場合もある。このような場合、補償容量１３は、複数の抵抗素子に寄生する寄生容量の容量値の総和と、帰還抵抗１２の抵抗値Ｒ２に対する複数の抵抗素子の抵抗値の総和Ｒ１１の比率と、に基づいて定められる。
【0117】
この構成によれば、分圧抵抗１１３を配置する入力回路１０２であっても、簡易に補償容量１３の容量値が得られるので、簡易な手法により、入力抵抗１１の寄生容量に起因する入力回路１０２における周波数特性の平坦性の悪化を抑制することができる。
【0118】
（第四実施形態）
図６は、第四実施形態における測定装置３００の構成例を示すブロック図である。
図６は、第四実施形態における測定装置３００の構成例を示すブロック図である。
【0119】
測定装置３００は、測定対象物に生じる電位信号を測定する装置であり、測定対象物の電圧を検出するための一対のプローブ３１０と、プローブ３１０が接続可能に構成される測定部３２０とを備える。
【0120】
一対のプローブ３１０は、上記実施形態の入力回路１００、１０１又は１０２と、接触子３１１と、ケーブル３１２とを備える。
【0121】
本実施形態では、各プローブ３１０の先端部において接触子３１１と入力回路の入力端子１とが互いに接続され、入力回路の出力端子２がケーブル３１２に接続されている。各プローブ３１０は、入力回路の入力端子１に印加される電位信号Ｖｉｎを減圧し、減圧した信号である検出信号を、ケーブル３１２を介して測定部３２０に出力する。
【0122】
測定部３２０は、プローブ３１０から出力される検出信号に基づいて接触子３１１間の電圧を測定する。すなわち、測定部３２０は、入力回路１００、１０１又は１０２から出力される信号に基づいて測定対象物の電圧を測定する。測定部３２０は、測定した電圧の数値又は波形を表示する。測定部３２０は、例えばオシロスコープによって構成される。
【0123】
なお、本実施形態では入力回路１００、１０１又は１０２が測定装置３００のプローブ３１０に適用されているが、これに代えて又はこれに加えて、測定部３２０に入力回路１００、１０１又は１０２が内蔵されてもよい。
【0124】
続いて、第四実施形態における作用効果について説明する。
【0125】
【0126】
この構成によれば、測定装置３００は、上記実施形態と同様、入力回路１００、１０１又は１０２の周波数特性の平坦性の悪化を抑制することができる。したがって、入力回路１００、１０１又は１０２に起因する検出信号の歪みが小さくなるので、測定対象物の電圧を精度よく測定することができる。
【0127】
以上、本発明の各実施形態について説明したが、上記実施形態は本発明の適用例の一部を示したに過ぎず、本発明の技術的範囲を上記実施形態の具体的構成に限定する趣旨ではない。
【符号の説明】
【0128】
１００～１０２ 入力回路
１０ オペアンプ
１１ 入力抵抗
１２ 帰還抵抗
１３ 補償容量
２１ 入力容量
２２ 帰還容量
１１（１）～（ｋ）、１１０ 抵抗素子
１２（１）～（ｎ） 抵抗素子
１３（１）～（ｎ－１）、１３０ 容量素子
２１（１）～（ｋ）、２１０ 容量素子
２２（１）～（ｎ） 抵抗素子
１１１、１１２ 分割抵抗（抵抗素子）
１１３ 分圧抵抗（抵抗素子）
２１１、２１２ 分割容量（容量素子）
２１３ 分圧容量（容量素子）
１０ オペアンプ
１１ 入力抵抗
１２ 帰還抵抗
１３ 補償容量
２１ 入力容量
２２ 帰還容量
１１（１）～（ｋ）、１１０ 抵抗素子
１２（１）～（ｎ） 抵抗素子
１３（１）～（ｎ－１）、１３０ 容量素子
２１（１）～（ｋ）、２１０ 容量素子
２２（１）～（ｎ） 抵抗素子
１１１、１１２ 分割抵抗（抵抗素子）
１１３ 分圧抵抗（抵抗素子）
２１１、２１２ 分割容量（容量素子）
２１３ 分圧容量（容量素子）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2021-12-02
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
電位信号が入力される入力回路であって、
反転増幅回路を構成するオペアンプと、
前記オペアンプの反転入力端子に接続される入力抵抗と、
前記オペアンプの出力端子から前記反転入力端子に信号が帰還する経路に配置され、直列接続された複数の抵抗素子からなる帰還抵抗と、
前記抵抗素子同士の接続点と前記電位信号の基準となる基準電位との間に接続され、前記入力抵抗に寄生する容量を補償するための補償容量と、
を含む入力回路。
反転増幅回路を構成するオペアンプと、
前記オペアンプの反転入力端子に接続される入力抵抗と、
前記オペアンプの出力端子から前記反転入力端子に信号が帰還する経路に配置され、直列接続された複数の抵抗素子からなる帰還抵抗と、
前記抵抗素子同士の接続点と前記電位信号の基準となる基準電位との間に接続され、前記入力抵抗に寄生する容量を補償するための補償容量と、
を含む入力回路。
【請求項2】
請求項１に記載の入力回路であって、
前記補償容量は、前記入力抵抗に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記入力抵抗の抵抗値の比率と、に基づいて定められる、
入力回路。
前記補償容量は、前記入力抵抗に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記入力抵抗の抵抗値の比率と、に基づいて定められる、
入力回路。
【請求項3】
請求項１又は請求項２に記載の入力回路であって、
前記補償容量は、セラミックコンデンサである、
入力回路。
前記補償容量は、セラミックコンデンサである、
入力回路。
【請求項4】
請求項１から請求項３のいずれか一項に記載の入力回路であって、
前記入力抵抗に対して並列に接続される入力容量と、
前記帰還抵抗を構成する前記抵抗素子に対してそれぞれ並列に接続される複数の容量素子と、
を含む入力回路。
前記入力抵抗に対して並列に接続される入力容量と、
前記帰還抵抗を構成する前記抵抗素子に対してそれぞれ並列に接続される複数の容量素子と、
を含む入力回路。
【請求項5】
請求項１から請求項４のいずれか一項に記載の入力回路であって、
分圧抵抗を有し、
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記分圧抵抗は、前記入力抵抗における隣接する抵抗素子同士の接続点と前記基準電位との間に接続され、
前記入力抵抗に対して並列に接続される入力容量は、前記入力抵抗を構成する抵抗素子に対してそれぞれ並列に接続される複数の容量素子を有する、
入力回路。
分圧抵抗を有し、
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記分圧抵抗は、前記入力抵抗における隣接する抵抗素子同士の接続点と前記基準電位との間に接続され、
前記入力抵抗に対して並列に接続される入力容量は、前記入力抵抗を構成する抵抗素子に対してそれぞれ並列に接続される複数の容量素子を有する、
入力回路。
【請求項6】
請求項５に記載の入力回路であって、
前記補償容量は、前記入力回路の入力端子と前記接続点との間に接続される一又は複数の抵抗素子に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記一又は複数の抵抗素子の抵抗値の比率と、に基づいて定められる、
入力回路。
前記補償容量は、前記入力回路の入力端子と前記接続点との間に接続される一又は複数の抵抗素子に寄生する容量の容量値と、前記帰還抵抗の抵抗値に対する前記一又は複数の抵抗素子の抵抗値の比率と、に基づいて定められる、
入力回路。
【請求項7】
請求項１から請求項６のいずれか一項に記載の入力回路であって、
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記帰還抵抗を構成する抵抗素子の個数は、前記入力抵抗を構成する抵抗素子の個数以上である、
入力回路。
前記入力抵抗は、直列接続された複数の抵抗素子からなり、
前記帰還抵抗を構成する抵抗素子の個数は、前記入力抵抗を構成する抵抗素子の個数以上である、
入力回路。
【請求項8】
請求項１から請求項７のいずれか一項に記載の入力回路であって、
前記オペアンプは、有効周波数帯域の上限が数ＭＨｚ以上である高速オペアンプである、
入力回路。
前記オペアンプは、有効周波数帯域の上限が数ＭＨｚ以上である高速オペアンプである、
入力回路。
【請求項9】
請求項１から請求項８のいずれか一項に記載の入力回路と、
前記入力回路から出力される信号に基づいて電圧を測定する測定部と、
を含む測定装置。
前記入力回路から出力される信号に基づいて電圧を測定する測定部と、
を含む測定装置。