特開 2022-86137 ニューラルネットワーク

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022086137

(43)【公開日】2022-06-09

(54)【発明の名称】ニューラルネットワーク

(51)【国際特許分類】

   G06N 3/063 20060101AFI20220602BHJP

   G11C 11/54 20060101ALI20220602BHJP

   G11C 11/22 20060101ALI20220602BHJP

   G06G 7/60 20060101ALI20220602BHJP

【ＦＩ】

G06N3/063

G11C11/54

G11C11/22 110

G06G7/60

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2020197991

(22)【出願日】2020-11-30

(71)【出願人】

【識別番号】597065329

【氏名又は名称】学校法人 龍谷大学

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】木村 睦

(72)【発明者】

【氏名】小川 功人

(72)【発明者】

【氏名】宮前 義範

(57)【要約】

【課題】ハードウェアのニューラルネットワークにおける消費電力を低減する。
【解決手段】ニューラルネットワーク１００は、互いに平行な複数の第１電極ラインＸ１～Ｘｉと、互いに平行な複数の第２電極ラインＹ１～Ｙｊと、強誘電体層１１３と、ニューロン回路１４０と、制御回路１２０，１３０とを備える。複数の第２電極ラインは、複数の第１電極ラインと異なる方向に延びている。強誘電体層は、複数の第１電極ラインと複数の第２電極ラインとの間に配置されている。複数のニューロン回路は、複数の第１電極ラインにそれぞれ設けられている。方向制御回路１２０は、ニューロン回路と第１電極ラインとの間に接続されている。方向制御回路１３０は、ニューロン回路と第２電極ラインとの間に接続されている。複数の第１電極ラインおよび複数の第２電極ラインは、平面視した場合に互いに交差する部分において容量結合することによってシナプス素子を形成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

互いに平行な複数の第１電極ラインと、
前記複数の第１電極ラインと異なる方向に延びる複数の第２電極ラインと、
前記複数の第１電極ラインと前記複数の第２電極ラインとの間に配置された強誘電体層と、
前記複数の第１電極ラインにそれぞれ設けられた複数のニューロン回路と、
前記複数のニューロン回路と前記複数の第１電極ラインとの間に接続された第１方向制御回路と、
前記複数のニューロン回路と前記複数の第２電極ラインとの間に接続された第２方向制御回路とを備え、
前記複数の第１電極ラインおよび前記複数の第２電極ラインは、平面視した場合に互いに交差する部分において容量結合することによってシナプス素子を形成する、ニューラルネットワーク。

【請求項2】

前記ニューラルネットワークは、入力された信号の学習と、学習された信号の想起が可能であり、
前記複数のニューロン回路の各々は、入力に応じて第１状態または第２状態の信号を出力するように構成されており、
学習時において、前記第１方向制御回路および前記第２方向制御回路は、前記複数のニューロン回路の出力信号の状態に応じた異なる電圧を前記複数の第１電極ラインおよび前記複数の第２電極ラインにそれぞれ印加して、前記シナプス素子の容量を設定する、請求項１に記載のニューラルネットワーク。

【請求項3】

想起時には、
前記第１方向制御回路は、入力された信号に応じて、学習時よりも低い電圧を前記複数の第１電極ラインに印加し、
前記複数の第２電極ラインは、学習時に設定された前記シナプス素子の容量に応じて重み付けされた電圧を出力する、請求項２に記載のニューラルネットワーク。

【請求項4】

前記第１方向制御回路および前記第２方向制御回路は、学習時において、
前記複数のニューロン回路の出力が前記第１状態の場合には、第１電圧が前記シナプス素子に印加されるように前記複数の第１電極ラインおよび前記複数の第２電極ラインに電圧を印加し、
前記複数のニューロン回路の出力が前記第２状態の場合には、前記第１電圧よりも低い第２電圧が前記シナプス素子に印加されるように前記複数の第１電極ラインおよび前記複数の第２電極ラインに電圧を印加し、
前記シナプス素子において、前記第１電圧が印加された場合の容量は、前記第２電圧が印加された場合の容量とは異なる、請求項３に記載のニューラルネットワーク。

【請求項5】

前記第１方向制御回路は、想起時において、前記第１電圧および前記第２電圧よりも低い第３電圧を前記複数の第１電極ラインに印加する、請求項４に記載のニューラルネットワーク。

【請求項6】

前記第３電圧は、前記シナプス素子の容量が変化しないレベルの電圧値である、請求項５に記載のニューラルネットワーク。

【請求項7】

前記複数の第１電極ラインの各々は、プラチナまたはプラチナのシリサイドで形成される、
前記複数の第２電極ラインの各々は、金または金のシリサイドで形成される、請求項１～６のいずれか１項に記載のニューラルネットワーク。

【請求項8】

前記複数の第１電極ラインの各々は、金または金のシリサイドで形成される、
前記複数の第２電極ラインの各々は、プラチナまたはプラチナのシリサイドで形成される、請求項１～６のいずれか１項に記載のニューラルネットワーク。

【請求項9】

前記強誘電体層は、チタン酸ビスマスランタン、チタン酸ジルコン酸鉛、またはチタン酸バリウムを含んで形成される、請求項１～８のいずれか１項に記載のニューラルネットワーク。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ニューラルネットワークに関し、より特定的にはハードウェアのニューラルネットワークにおいて消費電力を低減する技術に関する。

【背景技術】

【0002】

現在、人工知能がさかんに研究開発され、実用化もされている。人工知能の中には、ディープラーニングをはじめとするニューラルネットワークが広く知られている。従来のニューラルネットワークの多くは、超高性能な大型のコンピュータで実行されるソフトウェアとして実現されてきた。

【0003】

これに対して、コンパクトなハードウェアのニューラルネットワークの研究開発も行われている。このニューラルネットワークは、脳内の構造を模したニューロン回路とシナプス素子を高集積化することにより実現することができる。ハードウェアのニューラルネットワークの中には、シナプス素子がマトリクス配列され、当該シナプス素子を介してニューロン回路同士が相互に結合するものが知られている。このような構成とすることによって、コンパクトなハードウェアのニューラルネットワークを実現することができる。

【0004】

たとえば、国際公開第２０１９／０７８３６７号（特許文献１）においては、メモリスタを用いたシナプス素子がマトリクス配列された構成が開示されている。メモリスタは、読み出し電圧よりも高い電圧を印加することにより、２値の抵抗値を有する可変抵抗素子として機能することができる。また、特開２０１９－１７９４９９号公報（特許文献２）には、強誘電体を有するトランジスタを用いたシナプス素子がマトリクス配列された構成が開示されている。特許文献２における強誘電体を有するトランジスタにおいては、ゲート絶縁膜が強誘電体にて形成されている。当該トランジスタは、ゲート絶縁膜の強誘電体を分極させることにより２値の閾値を設定することが可能であり、それによって可変抵抗素子として機能することができる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開第２０１９／０７８３６７号

【特許文献2】特開２０１９－１７９４９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１および特許文献２のように、シナプス素子を可変抵抗素子で構成した場合、データの記憶（学習）および読み出し（想起）を行なう場合にシナプス素子に定常的に電流を流しておくことが必要となる。そのため、特に高集積化によりシナプス素子の数が多くなると、消費電力が増大するという課題が生じ得る。

【0007】

本開示は、このような課題を解決するためになされたものであった、その目的は、ハードウェアのニューラルネットワークにおける消費電力を低減することである。

【課題を解決するための手段】

【0008】

本開示に係るニューラルネットワークは、互いに平行な複数の第１電極ラインと、互いに平行な複数の第２電極ラインと、強誘電体層と、複数のニューロン回路と、第１方向制御回路および第２方向制御回路とを備える。複数の第２電極ラインは、複数の第１電極ラインと異なる方向に延びている。強誘電体層は、複数の第１電極ラインと複数の第２電極ラインとの間に配置されている。複数のニューロン回路は、複数の第１電極ラインにそれぞれ設けられている。第１方向制御回路は、複数のニューロン回路と複数の第１電極ラインとの間に接続されている。第２方向制御回路は、複数のニューロン回路と複数の第２電極ラインとの間に接続されている。複数の第１電極ラインおよび複数の第２電極ラインは、平面視した場合に互いに交差する部分において容量結合することによってシナプス素子を形成する。

【0009】

ニューラルネットワークは、入力された信号の学習と、学習された信号の想起が可能である。複数のニューロン回路の各々は、入力に応じて第１状態または第２状態の信号を出力するように構成されている。学習時において、第１方向制御回路および第２方向制御回路は、複数のニューロン回路の出力信号の状態に応じた異なる電圧を複数の第１電極ラインおよび複数の第２電極ラインにそれぞれ印加して、シナプス素子の容量を設定する。

【0010】

想起時において、第１方向制御回路は学習時よりも低い電圧を複数の第１電極ラインに印加し、複数の第２電極ラインは学習時に設定されたシナプス素子の容量に応じて重み付けされた電圧を出力する。

【0011】

第１方向制御回路および第２方向制御回路は、学習時において、複数のニューロン回路の出力が第１状態の場合には第１電圧がシナプス素子に印加されるように複数の第１電極ラインおよび複数の第２電極ラインに電圧を印加し、複数のニューロン回路の出力が第２状態の場合には第１電圧よりも低い第２電圧がシナプス素子に印加されるように複数の第１電極ラインおよび複数の第２電極ラインに電圧を印加する。シナプス素子において、第１電圧が印加された場合の容量は、第２電圧が印加された場合の容量とは異なる。

【0012】

第１方向制御回路は、想起時において、第１電圧および第２電圧よりも低い第３電圧を複数の第１電極ラインに印加する。

【0013】

第３電圧は、シナプス素子の容量が変化しないレベルの電圧値である。
複数の第１電極ラインの各々は、プラチナまたはプラチナのシリサイドで形成される。複数の第２電極ラインの各々は、金または金のシリサイドで形成される。

【0014】

複数の第１電極ラインの各々は、金または金のシリサイドで形成される。複数の第２電極ラインの各々は、プラチナまたはプラチナのシリサイドで形成される。

【0015】

強誘電体層は、チタン酸ビスマスランタン、チタン酸ジルコン酸鉛、またはチタン酸バリウムを含んで形成される。

【発明の効果】

【0016】

本開示に係るニューラルネットワークにおいては、データを記憶（学習）するためのシナプス素子が、強誘電体層を用いた第１電極ラインと第２電極ラインとの間の容量結合によって形成される。そのため、電流を流し続けなくてもデータの学習および想起を行なうことができる。したがって、シナプス素子を用いたハードウェアのニューラルネットワークにおいて、消費電力を低減することができる。

【図面の簡単な説明】

【0017】

【図1】本実施の形態に従うニューラルネットワークを概略的に示した回路図である。

【図2】シナプス素子を形成する強誘電体キャパシタの構造を示す断面図である。

【図3】図１の強誘電体キャパシタレイを示す平面図である。

【図4】強誘電体キャパシタの印加電圧と、分極および誘起されるキャパシタンスとの関係を示す特性図である。

【図5】強誘電体キャパシタへの印加電圧による残留キャパシタンスの違いを説明するための図である。

【図6】ニューラルネットワークの一つである単層パーセプトロンの模式図である。

【図7】図１のニューラルネットワークにおける学習および想起の手法を説明するための第１図である。

【図8】図１のニューラルネットワークにおける学習および想起の手法を説明するための第２図である。

【図9】図１のニューラルネットワークにおける学習および想起の手法を説明するための第３図である。

【図10】図１のニューラルネットワークにおける学習および想起の手法を説明するための第４図である。

【発明を実施するための形態】

【0018】

以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

【0019】

（ニューラルネットワークの構成）
図１は、本実施の形態に従うニューラルネットワーク１００を概略的に示した回路図である。図１を参照して、ニューラルネットワーク１００は、入力端子Ｔ１と、出力端子Ｔ２と、キャパシタアレイ１１０と、方向制御回路１２０，１３０と、複数のニューロン回路１４０と、制御装置２００とを備える。方向制御回路１２０，１３０は、本開示の「第１方向制御回路」および「第２方向制御回路」にそれぞれ対応する。

【0020】

キャパシタアレイ１１０は、互いに平行に配列された第１電極ラインＸ１～Ｘｉと、互いに平行に配列された第２電極ラインＹ１～Ｙｊと、当該第１電極ラインＸ１～Ｘｉと第２電極ラインＹ１～Ｙｊとの間に配置された強誘電体層（図示せず）とを含む。第１電極ラインＸ１～Ｘｉは第１方向（図１のＸ軸方向）に延在している。第１電極ラインＸ１～Ｘｉの各々は、対応する入力端子Ｔ１に接続されている。第２電極ラインＹ１～Ｙｊは第１方向に直交する第２方向（図１のＹ軸方向）に延在している。第２電極ラインＹ１～Ｙｊの各々は対応する出力端子Ｔ２に接続されている。第２電極ラインＹ１～Ｙｊ（すなわち、出力端子Ｔ２）は、第１電極ラインＸ１～Ｘｉ（すなわち、入力端子Ｔ１）にそれぞれ接続されている。第２電極ラインＹ１～Ｙｊから出力される信号は、ニューロン回路１４０を介して、第１電極ラインＸ１～Ｘｉにフィードバックされるように構成されている。

【0021】

図２で後述するように、強誘電体層によって、第１電極ラインと第２電極ラインとが交差する部分においてキャパシタが形成されている。すなわち、キャパシタアレイ１１０は、複数の強誘電体キャパシタＣ１１～Ｃｉｊがマトリクス状に配置された構成を有している。キャパシタアレイ１１０における強誘電体キャパシタＣ１１～Ｃｉｊの各々は、ニューラルネットワークにおけるシナプス素子として機能する。

【0022】

ニューロン回路１４０は、第１電極ラインＸ１～Ｘｉの各々に対して設けられる。ニューロン回路１４０は、入力端子Ｔ１からの信号および／または第２電極ラインＹ１～Ｙｊからフィードバックされた信号を受け、当該信号のレベルが所定のしきい値以上の場合にはＨｉｇｈの信号を出力し、当該信号がしきい値未満の場合にはＬｏｗの信号を出力するように構成されている。

【0023】

ニューロン回路１４０と第１電極ラインＸ１～Ｘｉとの間に方向制御回路１２０が接続されている。また、ニューロン回路１４０と第２電極ラインＹ１～Ｙｊとの間に方向制御回路１３０が接続されている。方向制御回路１２０，１３０は、制御装置２００からの指令に基づいて、各電極ラインに印加する電圧を調整することが可能に構成されている。また、方向制御回路１２０，１３０は、ニューロン回路１４０と各電極ラインとの接続および非接続を切換可能に構成されている。後述するように、方向制御回路１２０，１３０を制御することによって、キャパシタアレイ１１０へのデータの記憶（学習）、および、学習されたデータの読み出し（想起）を行なうことができる。

【0024】

制御装置２００は、たとえばＣＰＵおよびメモリ（いずれも図示せず）を含んで構成されており、ニューロン回路１４０から出力される信号に基づいて方向制御回路１２０，１３０を制御する。なお、制御装置２００の機能を、方向制御回路１２０，１３０で実行するようにしてもよい。

【0025】

概略的には、学習時において強誘電体キャパシタＣ１１～Ｃｉｊのキャパシタンス（容量）の設定を行なう場合には、対象の強誘電体キャパシタの両端に所定の電位差が生じるように、方向制御回路１２０，１３０から第１電極ラインＸ１～Ｘｉおよび第２電極ラインＹ１～Ｙｊに電圧が印加される。図４および図５において後述するように、強誘電体キャパシタの両端に印加される電圧に応じて、キャパシタンスの違いとして強誘電体キャパシタに異なるデータが設定される。これによって強誘電体キャパシタＣ１１～Ｃｉｊのキャパシタンスが学習される。

【0026】

学習されたデータの想起を行なう場合には、入力端子Ｔ１に入力された信号に対応するニューロン回路１４０の出力信号に応じて、学習時よりも低い電圧を方向制御回路１２０から第１電極ラインＸ１～Ｘｉに印加する。第２電極ラインＹ１～Ｙｊの各々からは、各第２電極ラインに接続された強誘電体キャパシタのキャパシタンスを重みとして加重加算された信号が出力される。

【0027】

想起時においては、得られた第２電極ラインＹ１～Ｙｊの各々から出力される信号が、対応する第１電極ラインＸ１～Ｘｉのニューロン回路１４０にフィードバックされる。上記のように、フィードバックされた信号は第２電極ラインに接続された強誘電体キャパシタのキャパシタンスを重みとして加重加算された信号であるため、特定の第１電極ラインにおいては、入力端子Ｔ１から入力された値とフィードバックされた信号の値とが異なる場合が生じ得る。そうすると、ニューロン回路１４０から出力される信号が、フィードバック前の状態から変化する。すなわち、他の第１電極ラインにおける入力信号の状態に基づいて推論が行なわれて、当該第１電極ラインに印加する電圧が変化される。

【0028】

このように、ニューラルネットワーク１００は、学習時においては、教師データを用いて各強誘電体キャパシタのキャパシタンスを修正することによって、キャパシタアレイ１１０のキャパシタ（すなわち結合係数）を適切な値に学習する。そして、想起時においては、入力端子Ｔ１から入力された新たなデータ（たとえば、画像データの画素値）に対して、学習された結合係数を用いて推論することによって、正しい出力を得ることができる。

【0029】

（強誘電体キャパシタの構成）
図２は、図１のキャパシタアレイ１１０において、シナプス素子を形成する強誘電体キャパシタ１１１（以下、単に「キャパシタ」とも称する。）の構造を示す断面図である。また、図３は図１のキャパシタアレイ１１０を示す平面図である。

【0030】

図２および図３を参照して、キャパシタ１１１は、図１に示すように、第１電極１１４（第１電極ラインＸ１～Ｘｉに対応）と、第２電極１１２（第２電極ラインＹ１～Ｙｊに対応）と、第１電極１１４と第２電極１１２との間に配置される強誘電体層１１３と、支持基板１１５とを備える。

【0031】

支持基板１１５は、樹脂基板、ガラス基板、またはポリエチレンナフタレートフィルム等のフレキシブル基板で形成される。支持基板１１５上には、第１電極１１４、強誘電体層１１３および第２電極１１２がこの順に配置されている。なお、支持基板１１５上に、第２電極１１２、強誘電体層１１３および第１電極１１４の順に形成されてもよい。

【0032】

第１電極１１４はプラチナＰｔで形成されており、第２電極１１２は金Ａｕで形成されている。なお、逆に、第１電極１１４を金で形成し第２電極１１２をプラチナで形成してもよい。また、各電極は、上記の金属を含むシリサイドを用いてもよい。第１電極１１４および第２電極１１２は、蒸着またはスパッタリングなどにより堆積され、その後必要な形状にパターンニングされることにより形成される。第１電極１１４および第２電極１１２の各々は、多層に形成してもよい。強誘電体層１１３として、チタン酸ビスマスランタン（ＢＬＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、あるいはチタン酸バリウム（ＢａＴｉＯ_３）が用いられる。

【0033】

キャパシタ１１１は、第１電極１１４に対して所定レベル以上の正または負の電圧が第２電極１１２に印加されると強誘電体層１１３に分極が起こり、キャパシタンスが誘起される。そして、図４で後述するように、その後に印加電圧がゼロ近辺になっても誘起されたキャパシタンスが残留する（以下、「残留キャパシタンス」とも称する）。残留キャパシタンスは、キャパシタの両端に印加された電圧の大きさ（電位差）に対応して異なる状態を保持する。

【0034】

すなわち、第１電極１１４と第２電極１１２との間に相対的に大きい電圧を印加した場合をデータのＨｉｇｈ（第１状態）に対応させると、残留キャパシタンスは大きくなる。一方、第１電極１１４と第２電極１１２との間に相対的に小さい電圧を印加した場合をデータのＬｏｗ（第２状態）に対応させると、残留キャパシタンスは小さくなる。このように、データの状態を残留キャパシタンスの大きさとして記憶（学習）することができる。学習されたデータを読み出す（想起）場合は、キャパシタ１１１の残留キャパシタンスが変化しない程度の電圧を第１電極１１４に印加することで、残留キャパシタンスに応じて重みづけされた電圧が第２電極１１２から出力される。なお、第１電極１１４と第２電極１１２との間に相対的に大きい電圧を印加した場合をデータのＬｏｗに、第１電極１１４と第２電極１１２との間に相対的に小さい電圧を印加した場合をデータのＨｉｇｈに対応させてもよい。

【0035】

（強誘電体キャパシタの特性）
次に、図４および図５を用いてキャパシタ１１１の特性について説明する。図４および図５は、キャパシタアレイ１１０の評価サンプルを製造し、印加電圧を変化させたときの、印加電圧と分極および誘起されるキャパシタンスとの関係を示す図である。なお、図５は、以下で詳述する図４（ａ）と図４（ｂ）とを重ね合わせた図である。

【0036】

評価サンプルは、ガラス基板上に、第１電極１１４の材料としてＰｔを、強誘電体層１１３として厚さ３２０ｎｍのＢＬＴを、第２電極１１２の材料としてＡｕを成膜し、第１方向に延伸する第１電極１１４を並行に９本、第２方向に延伸する第２電極１１２を並行に９本形成したものを使用した。このようにして製造した評価サンプルにおけるキャパシタ１１１の１個について、第１電極１１４を接地し、第２電極１１２に電圧を印加し、半導体パラメーターアナラザを用いて電気的特性を評価した。

【0037】

上段の図４（ａ）は、キャパシタ１１１への印加電圧を０Ｖから徐々に増加させ、＋３Ｖに到達すると徐々に減少させ、－３Ｖに到達すると徐々に増加させて０Ｖに到達させたときの、分極Ｐの値および誘起キャパシタンスＣを示している。また、中段の図４（ｂ）は印加電圧を±５Ｖの範囲で同様に変化させた場合を示しており、下段の図４（ｃ）は印加電圧を±７Ｖの範囲で同様に変化させた場合を示している。なお、図４の各図においては、横軸には印加電圧Ｖが示されており、左の縦軸には分極Ｐが示され、右の縦軸には誘起キャパシタンスＣが示されている。また、図４において、分極Ｐが線Ｌ１０，Ｌ２０，Ｌ３０で示されており、誘起キャパシタンスＣが線Ｌ１１，Ｌ２１，Ｌ３１で示されている。

【0038】

図４（ｃ）の場合を例として、印加電圧を変化させたときの分極Ｐの値および誘起キャパシタンスＣの状態の変化を説明する。キャパシタ１１１に分極が発生していない初期状態（図中の点Ｏ）から、正の電圧を印加すると、印加電圧が増加するに従って正方向への分極が発生し、＋７Ｖの電圧を印加した場合には点Ｂの状態になる。このとき、誘起キャパシタンスも、印加電圧が増加するに従って大きくなる。

【0039】

点Ｂから印加電圧を徐々に低減すると、図中の矢印ＡＲ２のように分極が低減し、印加電圧がゼロの状態では正側の分極が残留した点Ｃとなる。このとき、誘起キャパシタンスは、印加電圧が増加から減少へ反転したタイミングで急減し、その後、印加電圧が徐々に増加する（矢印ＡＲ１２）。そして、印加電圧がゼロになっても、図中の点Ｐ３で示される残留キャパシタンスが維持された状態になる。

【0040】

点Ｃから負の電圧を印加すると分極がさらに減少し（矢印ＡＲ３）、印加電圧が－７Ｖになると点Ｄの状態となる。このとき、誘起キャパシタンスは、矢印ＡＲ１３のように点Ｐ３からさらに大きくなる。

【0041】

点Ｄから印加電圧を徐々に増加すると、図中の矢印ＡＲ４のように分極が増加し、印加電圧がゼロの状態では負側の分極が残留した点Ａとなる。このとき、誘起キャパシタンスは、印加電圧が減少から増加へ反転したタイミングで急減し、その後、印加電圧が徐々に増加する（矢印ＡＲ１４）。そして、印加電圧がゼロの状態では、図中の点Ｐ３で示される残留キャパシタンスが維持された状態になる。

【0042】

点Ａから正の電圧を印加すると分極がさらに増加し（矢印ＡＲ１）、印加電圧が＋７Ｖになると再び点Ｂの状態となる。誘起キャパシタについても、印加電圧の増加とともに、点Ｐ３からさらに大きくなる。

【0043】

図４に示されるように、強誘電体層１１３に生じる分極は、印加電圧の増減に応じてヒステリシスを持って変化し、印加電圧の大きさに応じてヒステリシスの大きさも大きくなる。その結果、印加電圧が大きいほど、印加電圧をゼロにした時の残留キャパシタンスも大きくなる。たとえば、±３Ｖを印加した場合（図４（ａ））の残留キャパシタンスは約０．１０μＦ／ｃｍ^２であり、±５Ｖを印加した場合（図４（ｂ））の残留キャパシタンスは約０．１５μＦ／ｃｍ^２であり、±７Ｖを印加した場合（図４（ｃ））の残留キャパシタンスは約０．１８μＦ／ｃｍ^２である。

【0044】

したがって、図５のように、キャパシタ１１１へ印加する電圧を変えることによって、印加電圧を除去した状態におけるキャパシタ１１１のキャパシタンスを異なる状態にすることができる。具体的には、キャパシタ１１１に５Ｖの電圧が印加された場合には０．１５μＦ／ｃｍ^２の残留キャパシタンス（Ｃ_Ｈ）となり、３Ｖの電圧が印加された場合には０．１０μＦ／ｃｍ^２の残留キャパシタンス（Ｃ_Ｌ）となる。そのため、印加電圧を取り除いた無電圧の状態においても、キャパシタ１１１を異なる２つの状態に設定することができるので、状態を記憶するための消費電力が不要となる。そして、分極が生じない程度の電圧（たとえば、０．５Ｖ）を印加すると、設定されたキャパシタンスに応じた電荷がキャパシタ１１１に蓄えられるため、当該電荷を検出することによって、キャパシタ１１１に設定された状態を認識することができる。

【0045】

上述のように、強誘電体キャパシタをシナプス素子として用いる場合、２つの電極ラインに同じレベルの電圧を印加した場合（すなわち、シナプス素子への印加電圧＝０の場合）には、キャパシタのキャパシタンスは変化しない。一方、２つの電極ラインに異なるレベルの電圧を印加した場合（すなわち、シナプス素子への印加電圧≠０の場合）には、印加される電圧に応じてキャパシタのキャパシタンスが変化する。言い換えれば、シナプス素子の状態変化は、各電極ラインに印加される電圧（すなわち、ニューロン回路の出力）の排他的論理和により規定されることになる。

【0046】

図１に示した本実施の形態のニューラルネットワーク１００においては、第１電極ラインＸ１～Ｘｉの各々に印加される電圧と対応するキャパシタ（シナプス素子）のキャパシタンスとで定まる電荷の和が、出力端子Ｔ２側の第２電極ラインＹ１～Ｙｊの各々から出力される。すなわち、Ｘｉをｉ行目のニューロン回路１４０の出力、Ｗｉｊをｉ行目の第１電極ラインとｊ列目の第２電極ラインのクロスポイントにおけるシナプス素子（強誘電体キャパシタ）の結合係数、Ｙｊをｊ列目の第２電極ラインの出力とすると、これらは図６の単層パーセプトロンとして表すことができる。

【0047】

Ｙｊ＝Ｗ１ｊ×Ｘ１＋Ｗ２ｊ×Ｘ２＋・・・＋Ｗｉｊ×Ｘｊ …（１）
言い換えれば、ｊ列目の第２電極ラインの出力Ｙｊは、ニューロン回路１４０の出力がシナプス素子の結合係数によって重みづけされた和として得ることができる。ここで、ｉ行目の第１電極ラインとｊ列目の第２電極ラインのクロスポイントにおけるシナプス素子を構成する強誘電体キャパシタ１１１の残留キャパシタンスをＣｉｊとすると、上記の結合係数Ｗｉｊと残留キャパシタンスＣｉｊは比例の関係にある。したがって、想起の場合に第１電極ラインＸ１～Ｘｉへそれぞれ印加される電圧をＶＸ１～ＶＸｉとし、第２電極ラインＹｊから出力される電荷をＱｏｕｔｊとすると、上記の式（１）は、以下のように書き換えることができる。

【0048】

Ｑｏｕｔｊ＝Ｃ１ｊ×ＶＸ１＋Ｃ２ｊ×ＶＸ２＋・・・＋Ｃｉｊ×ＶＸｊ …（２）
想起時においては、第２電極ラインＹｊから出力される電荷をＱｏｕｔｊを、キャパシタンスの和（ΣＣ＝Ｃ１ｊ＋Ｃ２ｊ＋・・・Ｃｉｊ）で割った値（Ｖｏｕｔｊ）が、ニューロン回路１４０にフィードバックされる。

【0049】

Ｖｏｕｔｊ＝Ｑｏｕｔｊ／ΣＣ …（３）
ニューロン回路１４０においては、フィードバックされたＶｏｕｔｊと所定のしきい値との比較に基づいて、ＨｉｇｈまたはＬｏｗの信号が出力される。これによって、入力された信号の誤りが修正される。

【0050】

（ニューラルネットワークの学習および想起）
次に、図７～図１０を用いて、ニューラルネットワーク１００における学習および想起の手法の詳細について説明する。図７～図１０においては、説明を容易にするために、３つの第１電極ラインＸ１～Ｘ３と、２つの第２電極ラインＹ１，Ｙ２とで形成される３行２列のキャパシタアレイ１１０の場合について説明する。また、図７～図１０の方向制御回路１２０においては、第２電極ラインＹ１が第１電極ラインＸ１に接続され、第２電極ラインＹ２が第１電極ラインＸ２に接続された例が示されているが、各第２電極ラインは他の第１電極ラインとも接続可能であってもよい。

【0051】

図７は、ニューラルネットワーク１００を学習する前の初期状態であり、キャパシタアレイ１１０の各キャパシタには残留キャパシタンスが生じていない。この場合、方向制御回路１２０，１３０から各電極ラインへの電圧印加もされていない。

【0052】

図８は、第１列の第２電極ラインＹ１に接続された３つのシナプス素子にＨｉｇｈの状態を記憶させる場合を示している。この場合、方向制御回路１２０は、第１電極ラインＸ１～Ｘ３の各々に、たとえば２．５Ｖの電圧を印加する。一方、方向制御回路１３０は、キャパシタアレイ１１０と出力端子Ｔ２とを非接続とした状態で、第２電極ラインＹ１に－２．５Ｖの電圧を印加し、第２電極ラインＹ２に２．５Ｖの電圧を印加する。

【0053】

そうすると、第２電極ラインＹ１と各第１電極ラインとの間に形成されるキャパシタの両端には５Ｖの端子間電圧（第１電圧）が印加される。これにより、図５で説明したように、第２電極ラインＹ１によって形成される各キャパシタの残留キャパシタンスＣ１１，Ｃ２１，Ｃ３１はＣ_Ｈの状態となる。一方、第２列の第２電極ラインＹ２および各第１電極ラインは同電位となるため、当該電極ライン間に形成されるキャパシタには電圧が印加されない。そのため、第２列の第２電極ラインＹ２によって形成される各キャパシタには残留キャパシタンスは発生しない。

【0054】

図９は、第２列の第２電極ラインＹ２に接続された３つのシナプス素子にＬｏｗの状態を記憶させる場合を示している。この場合、方向制御回路１２０は、第１電極ラインＸ１～Ｘ３の各々に、たとえば１．２５Ｖの電圧を印加する。一方、方向制御回路１３０は、キャパシタアレイ１１０と出力端子Ｔ２とを非接続とした状態で、第２電極ラインＹ１に１．２５Ｖの電圧を印加し、第２電極ラインＹ２に－１．２５Ｖの電圧を印加する。

【0055】

そうすると、第２電極ラインＹ２と各第１電極ラインとの間に形成されるキャパシタの両端には２．５Ｖの端子間電圧（第２電圧）が印加される。これにより、図５で説明したように、第２電極ラインＹ２によって形成される各キャパシタの残留キャパシタンスＣ１２，Ｃ２２，Ｃ３２はＣ_Ｌの状態となる。一方、第１列の第２電極ラインＹ１および各第１電極ラインは同電位となるため、当該電極ライン間に形成されるキャパシタには電圧が印加されない。そのため、第１列の第２電極ラインＹ１によって形成される各キャパシタの残留キャパシタンスはＣ_Ｈのまま維持される。

【0056】

なお、上記の図８および図９の例においては、各列のキャパシタの残留キャパシタンスを同じ状態に記憶する場合について説明したが、同じ列のキャパシタについて個別に状態を記憶させるようにしてもよい。たとえば、残留キャパシタンスＣ１１，Ｃ３１をＣ_Ｈの状態とし、残留キャパシタンスＣ２１をＣ_Ｌの状態にする場合には、まず、第１電極ラインＸ１，Ｘ３に２．５Ｖ、第１電極ラインＸ２に－２．５Ｖの電圧を印加し、第２電極ラインＹ１に－２．５Ｖの電圧を印加する。そうすると、第１電極ラインＸ１と第２電極ラインＹ１との間、および、第１電極ラインＸ３と第２電極ラインＹ１との間には５Ｖの電位差が生じ、第１電極ラインＸ２と第２電極ラインＹ１との間は同電位となる。これにより、残留キャパシタンスＣ１１，Ｃ３１がＣ_Ｈの状態になる。

【0057】

その後、第１電極ラインＸ１，Ｘ３に－１．２５Ｖ、第１電極ラインＸ２に１．２５Ｖの電圧を印加し、第２電極ラインＹ１に－１．２５Ｖの電圧を印加する。これにより、第１電極ラインＸ１と第２電極ラインＹ１との間、および、第１電極ラインＸ３と第２電極ラインＹ１との間は同電位となるため、残留キャパシタンスＣ１１，Ｃ３１においてはＣ_Ｈの状態が維持される。一方、第１電極ラインＸ２と第２電極ラインＹ１との間には２．５Ｖの電位差が生じるため、残留キャパシタンスＣ２１はＣ_Ｌの状態になる。

【0058】

このように、方向制御回路１２０，１３０を制御して、学習対象となるシナプス素子（キャパシタ）を形成する電極ラインを選択し、当該電極ライン間に所望の電圧を印加することによって、対象のシナプス素子を個別に学習することができる。なお、電極ラインに印加する電圧の極性は、上記と逆であってもよい。

【0059】

次に図１０において、学習により記憶された状態を用いて想起を行なう場合について説明する。想起の場合には、方向制御回路１３０は、第２電極ラインＹ１，Ｙ２に対して電圧は印加しない。

【0060】

一方、方向制御回路１２０は、入力端子Ｔ１に入力される信号に対応するニューロン回路１４０の出力に応じて、各キャパシタの残留キャパシタが変化しないレベルの電圧（第３電圧）を、第１電極ラインＸ１～Ｘ３に対して印加する。たとえば、方向制御回路１２０は、ニューロン回路１４０の出力がＨｉｇｈの場合には０．５Ｖの電圧を第１電極ラインに印加し、ニューロン回路１４０の出力がＬｏｗの場合には－０．５Ｖの電圧を第１電極ラインに印加する。

【0061】

第１電極ラインＸ１～Ｘ３に印加する電圧をそれぞれＶＸ１～ＶＸ３とすると、第２電極ラインＹ１，Ｙ２に現れる電荷Ｑｏｕｔ１，Ｑｏｕｔ２は、それぞれ以下の式（４），（５）で表わされる。

【0062】

Ｑｏｕｔ１＝Ｃ１１×ＶＸ１＋Ｃ２１×ＶＸ２＋Ｃ３１×ＶＸ３ …（４）
Ｑｏｕｔ２＝Ｃ１２×ＶＸ１＋Ｃ２２×ＶＸ２＋Ｃ３２×ＶＸ３ …（５）
これらの電荷Ｑｏｕｔ１，Ｑｏｕｔ２を、各第２電極ラインに対応するキャパシタの残留キャパシタンスの総和で割って得られる電圧Ｖｏｕｔ１,Ｖｏｕｔ２が、出力端子Ｔ２から出力される。電圧Ｖｏｕｔ１,Ｖｏｕｔ２は、以下の式（６），（７）で表わされる。

【0063】

Ｖｏｕｔ１＝Ｑｏｕｔ１／（Ｃ１１＋Ｃ２１＋Ｃ３１） …（６）
Ｖｏｕｔ２＝Ｑｏｕｔ２／（Ｃ１２＋Ｃ２２＋Ｃ３２） …（７）
なお、想起時においては、式（６），（７）で示される電圧Ｖｏｕｔ１,Ｖｏｕｔ２が、矢印ＡＲ２１，ＡＲ２２のように、対応するニューロン回路１４０にフィードバックされる。ニューロン回路１４０においては、フィードバックされる電圧Ｖｏｕｔ１,Ｖｏｕｔ２と所定のしきい値との比較によって出力値を決定し、当該出力値に基づいて当該第１電極ラインに電圧を印加する。たとえば、入力信号に対するニューロン回路１４０の出力がＬｏｗの場合に、フィードバックされた信号の電圧がしきい値よりも大きいと、ニューロン回路１４０の出力がＨｉｇｈに切換えられる。なお、図には示されていないが、フィードバックの際には入力端子Ｔ１とニューロン回路１４０とは非接続とされる。

【0064】

以上説明したように、本実施の形態におけるニューラルネットワークにおいては、シナプス素子として、容量結合を用いる強誘電体キャパシタが用いられる。強誘電体キャパシタは、印加した電圧に応じて残留キャパシタンスが変化し、当該残留キャパシタンスがシナプス素子における結合係数として用いられる。そのため、シナプス素子を可変抵抗素子で構成した従来の構成のように、データの学習および想起を行なうためにシナプス素子に定常的に電流を流す必要がない。したがって、高集積化によりシナプス素子の数が多くなるような場合であっても、極めて低い消費電力で記憶状態を保持することができる。その結果、ニューラルネットワークの消費電力を低減することができる。

【0065】

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0066】

１００ ニューラルネットワーク、１１０ キャパシタアレイ、１１１，Ｃ１１～Ｃｉｊ キャパシタ、１１２ 第２電極、１１３ 強誘電体層、１１４ 第１電極、１１５ 支持基板、１２０，１３０ 方向制御回路、１４０ ニューロン回路、２００ 制御装置、Ｔ１ 入力端子、Ｔ２ 出力端子、Ｘ１～Ｘｉ 第１電極ライン、Ｙ１～Ｙｊ 第２電極ライン。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】