知財求人 - 知財ポータルサイト「IP Force」
▶ 有限会社ＭＴＥＣの特許一覧 ▶ アスカコーポレーション株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022086774
(43)【公開日】2022-06-09
(54)【発明の名称】半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子
(51)【国際特許分類】
H01L 21/60 20060101AFI20220602BHJP
H01L 29/78 20060101ALI20220602BHJP
H01L 21/336 20060101ALI20220602BHJP
H01L 29/417 20060101ALI20220602BHJP
H01L 21/285 20060101ALI20220602BHJP
【ＦＩ】
H01L21/60 321E
H01L29/78 652L
H01L29/78 658F
H01L29/78 658K
H01L29/78 652Q
H01L29/50 M
H01L21/285 301
H01L29/78 658Z
H01L29/78 301D
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2020198963
(22)【出願日】2020-11-30
(71)【出願人】
【識別番号】509012577
【氏名又は名称】有限会社ＭＴＥＣ
(71)【出願人】
【識別番号】505220929
【氏名又は名称】アスカコーポレーション株式会社
(74)【代理人】
【識別番号】100094190
【弁理士】
【氏名又は名称】小島 清路
(74)【代理人】
【識別番号】100151644
【弁理士】
【氏名又は名称】平岩 康幸
(74)【代理人】
【識別番号】100151127
【弁理士】
【氏名又は名称】鈴木 勝雅
(72)【発明者】
【氏名】加藤 光治
(72)【発明者】
【氏名】嶋田 兆
(72)【発明者】
【氏名】古澤 孝幸
(72)【発明者】
【氏名】砂入 幹土
【テーマコード（参考）】
4M104
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB05
4M104BB14
4M104BB17
4M104CC01
4M104DD22
4M104DD31
4M104FF02
4M104FF16
4M104GG09
4M104HH15
5F140AA29
5F140AA36
5F140AC21
5F140AC23
5F140BA01
5F140BB02
(57)【要約】
【課題】半導体素子が形成されている薄いＳｉ層と金属材料からなる基体部とからなり、フェースダウン実装に適した半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子を提供する。
【解決手段】半導体素子の製造方法は、表層部に半導体素子の構成要素が形成されているＳｉ基板１００の主面側と仮基板６とを接合する第１接合工程と、前記表層部の深さに対応する厚さを残してＳｉ基板の裏面側を除去することにより、その主面１１側に半導体素子の構成要素が形成されているＳｉ薄膜１０を形成するＳｉ薄膜化工程と、半導体素子の使用温度の上限を超えない温度においてＳｉ薄膜の裏面と金属基板２０とを接合する第２接合工程と、仮基板を除去する剥離工程と、を含むことを特徴とする。
【選択図】図１
【解決手段】半導体素子の製造方法は、表層部に半導体素子の構成要素が形成されているＳｉ基板１００の主面側と仮基板６とを接合する第１接合工程と、前記表層部の深さに対応する厚さを残してＳｉ基板の裏面側を除去することにより、その主面１１側に半導体素子の構成要素が形成されているＳｉ薄膜１０を形成するＳｉ薄膜化工程と、半導体素子の使用温度の上限を超えない温度においてＳｉ薄膜の裏面と金属基板２０とを接合する第２接合工程と、仮基板を除去する剥離工程と、を含むことを特徴とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、
前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記半導体素子の使用温度の上限を超えない温度において前記Ｓｉ薄膜の裏面側と金属基板とを接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記半導体素子の使用温度の上限を超えない温度において前記Ｓｉ薄膜の裏面側と金属基板とを接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記Ｓｉ薄膜の厚さは１００μｍ以下である請求項１記載の半導体素子の製造方法。
【請求項3】
前記金属基板は銅基板である請求項１又は２に記載の半導体素子の製造方法。
【請求項4】
前記Ｓｉ薄膜化工程を行った後、前記Ｓｉ薄膜の前記裏面にバリアメタルからなるバリアメタル層を形成するバリアメタル層形成工程を含み、
前記第２接合工程は、前記バリアメタル層を介して前記Ｓｉ薄膜と前記金属基板とを接合する請求項１乃至３のいずれかに記載の半導体素子の製造方法。
前記第２接合工程は、前記バリアメタル層を介して前記Ｓｉ薄膜と前記金属基板とを接合する請求項１乃至３のいずれかに記載の半導体素子の製造方法。
【請求項5】
前記剥離工程を行った後に前記半導体素子を個別のチップに分離する分離工程を含み、
前記金属基板の裏面には樹脂からなる基材に粘着剤が塗布された粘着テープが貼り合わされており、
前記分離工程において分離された前記チップは前記粘着テープにより固定される請求項１乃至４のいずれかに記載の半導体素子の製造方法。
前記金属基板の裏面には樹脂からなる基材に粘着剤が塗布された粘着テープが貼り合わされており、
前記分離工程において分離された前記チップは前記粘着テープにより固定される請求項１乃至４のいずれかに記載の半導体素子の製造方法。
【請求項6】
前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている請求項１乃至５のいずれかに記載の半導体素子の製造方法。
【請求項7】
前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極及びゲート電極が形成されており、裏面側にドレイン電極が形成される請求項１乃至５のいずれかに記載の半導体素子の製造方法。
【請求項8】
前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成されている請求項１乃至５のいずれかに記載の半導体素子の製造方法。
【請求項9】
その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、
前記Ｓｉ薄膜の裏面にバリアメタル層を介して接合されている金属基板と、
を備え、
前記Ｓｉ薄膜の厚さは１００μｍ以下であり、前記金属基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
前記Ｓｉ薄膜の裏面にバリアメタル層を介して接合されている金属基板と、
を備え、
前記Ｓｉ薄膜の厚さは１００μｍ以下であり、前記金属基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
【請求項10】
前記金属基板は銅基板である請求項９記載の縦型ＭＯＳＦＥＴ素子。
【請求項11】
前記Ｓｉ薄膜の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている請求項９又は１０に記載の縦型ＭＯＳＦＥＴ素子。
【請求項12】
前記Ｓｉ薄膜の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成され、裏面にドレイン電極が形成されている請求項９又は１０に記載の縦型ＭＯＳＦＥＴ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法及びＭＯＳＦＥＴ素子に関する。詳しくは、半導体素子が形成されている薄いＳｉ層と金属材料からなる基体部とからなり、フェースダウン実装に適した半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子に関する。
【背景技術】
【0002】
シリコン（Ｓｉ）半導体素子の実装の小型化が進んでいる。小型化のためには、Ｓｉ半導体素子はチップサイズパッケージとして形成されることが好ましい。例えば、縦型構造のＭＯＳＦＥＴ素子のチップサイズパッケージには、縦型素子の裏面に薄い金属層を形成し、貫通電極を形成することにより、縦型素子の裏面にあるドレイン電極を主面にもってくる構造とされているものがある。この構造においてはドレイン部の抵抗損失の最小化が重要であり、そのためには、Ｓｉ層の厚さを薄くすることが重要となる。
【0003】
図１１（ａ）は、従来の縦型ＭＯＳＦＥＴ素子のチップサイズパッケージの構造の例を示している。縦型ＭＯＳＦＥＴ素子３００は、素子の基体となるＳｉ基板３１０の素子主面３１１にソース電極３０１、ゲート電極３０２が設けられており、ドレイン３０３はＳｉ基板３１０の裏面側にある。素子裏面には金属層３２０が形成されている。ドレイン３０３は金属層３２０を通じて素子主面のドレイン電極３０４に至り、ソース電極３０１、ゲート電極３０２及びドレイン電極３０４が素子主面に存在する構造とされている。ＮチャンネルＭＯＳＦＥＴにおいて、電流ｉはドレイン電極３０４から金属層３２０を介してソース電極３０１に流れる。ＭＯＳＦＥＴ素子の重要な特性であるドレイン電極からソース電極に至るインピーダンスは、ドレイン電極から裏面のドレイン金属に至るバルク部抵抗ｒ１と、裏面金属部の抵抗ｒ２と、ドレイン３０３からＭＯＳゲート部に至るドリフト抵抗ｒ３と、チャンネル抵抗ｒ４（図示せず）の総和である。バルク部抵抗ｒ１はＳｉ基板３１０の厚さに依存する。裏面金属部抵抗ｒ２は金属層３２０の厚さが一定以上あれば無視できる。ドレイン３０３からＭＯＳゲート部に至るドリフト抵抗ｒ３は、ドリフト部の素子耐圧で定まるＳｉ層の不純物濃度とＳｉ基板３１０の厚さに依存する。チャンネル抵抗ｒ４はＭＯＳＦＥＴの耐圧等で定まる値である。同図（ｂ）は、チップサイズパッケージの縦型ＭＯＳＦＥＴ素子３００がフェースダウン技術でプリント基板２００に実装されている例を示している。
このような素子構造において、ドレイン電極３０４からソース電極３０１に至る抵抗値の総和であるｒ１＋ｒ２＋ｒ３＋ｒ４のうち、構造的な要素はｒ１とｒ３であり、これを低減するにはＳｉ基板３１０の厚さを薄くすることが重要となる。
このような素子構造において、ドレイン電極３０４からソース電極３０１に至る抵抗値の総和であるｒ１＋ｒ２＋ｒ３＋ｒ４のうち、構造的な要素はｒ１とｒ３であり、これを低減するにはＳｉ基板３１０の厚さを薄くすることが重要となる。
【0004】
しかし、Ｓｉ基板の厚さを薄くしようとすると、Ｓｉ基板の強度が低下して反りが大きくなってしまう。一方、裏面の金属層であるメッキの厚さを厚くすると、成膜金属層の応力のために反りが大きくなってしまう。Ｓｉ半導体素子の基体部に金属を用いる方法が知られている（例えば、特許文献１を参照。）。特許文献１では、金属に高融点のモリブデンを用いて１０００℃という高温で貼り合わせ、界面のモリブデンとＳｉの相互拡散により接合が行われている。この他、高融点半田を用いてＳｉ基板の貼り合せ面をメタライズし、銅基板と４００℃程度で接合する方法も考えられるが、フェースダウンボンディングは２２０℃程度の半田付けで行われるために、Ｓｉ基板と銅基板の半田付けは一層温度が高い高融点半田を用いた半田付けを要する。しかし、モリブデン基板とＳｉ基板とを１０００℃で接合するにしても、銅基板とＳｉ基板とを４００℃で接合するにしても、フェースダウン実装される素子の実用温度は、一般的には－４０℃～＋８５℃程度であるため、接合時の温度と実用状態における温度の差により応力が発生し、反りが発生してしまう。また、接合界面で大きな応力が発生することは、接続界面の接続寿命や素子寿命のためには好ましくない。特にＳｉ層を薄くすればするほど張り合わせ界面にて発生する内部応力は大きくなり、Ｓｉ表面に形成された素子に対する影響は大きくなる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平４－４２９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＭＯＳＦＥＴ素子に必要な耐電圧とＳｉ基板の厚さとは比例の関係にある。すなわち高い耐電圧が求められる場合には、Ｓｉ基板の厚さを厚くする必要がある。また耐電圧が低い場合には、Ｓｉ基板の厚さは薄い方が諸特性のためには良い。近年携帯機器の進化に伴って、２０Ｖという低い耐電圧の素子の需要が高まってきており、耐電圧２０Ｖの場合、Ｓｉ基板の厚さは１０μｍ程度と薄くすることが好ましい。
前記のとおり、例えばＭＯＳＦＥＴ素子では抵抗損失を低減するためにＳｉ基板の厚さを薄くすることが重要である。しかし、Ｓｉ基板の厚さを薄くしようとすると、Ｓｉ基板の強度が低下して反りが大きくなってしまう。
図１２は、Ｓｉ基板の厚さＤとＭＯＳＦＥＴ素子の直列抵抗分（ｒ１＋ｒ３）の値との関係を表した図である。抵抗分（ｒ１＋ｒ３）の値は、Ｓｉ基板の厚さが１００μｍの場合を１として相対値で表している。Ｓｉ基板の厚さが１００μｍから１０μｍに薄くなるのに比例してＭＯＳＦＥＴ素子の直列抵抗成分（ｒ１＋ｒ３）は小さくなり、好ましい特性を得ることができる。
また、図１３は、Ｓｉ基板の厚さＤと基板の反りの大きさｄとの関係をシミュレーションした結果を示している。素子の大きさは３ｍｍ×６ｍｍであり、基本となる素子構造は、Ｓｉ基板の厚さが１００μｍであり、裏面の金属層の厚さは１０μｍである。裏面の金属層は銀メッキにより形成されており、その厚さが厚くなればなるほど応力によりＳｉ基板に反りを発生させ、また裏面電極の抵抗成分からみると１０μｍ以上は不要であるため、本例の素子構造においては銀メッキの厚さを１０μｍとしている。そして同図では、Ｓｉ基板の厚さＤを１００μｍから１０μｍまで変化させた場合のＳｉ基板の反りの大きさｄを示している。Ｓｉ基板の厚さＤが１００μｍの場合、反りの大きさｄは１０μｍ程度であるが、Ｓｉ基板の厚さＤを１０μｍとした場合には、Ｓｉ基板の強度が低下して反りｄが１００μｍ程度まで大きくなる。特にＳｉ基板の厚さが５０μｍ以下になると、反りの大きさは顕著になる。反りの発生によりチップサイズパッケージのＭＯＳＦＥＴ素子がフェースダウン実装できなくなる問題が生じるため、反りを低減することが重要である。
また、裏面の金属層であるメッキの厚さを厚くすると、成膜金属層の応力のために反りが大きくなってしまう。更に、チップサイズパッケージのフェースダウン実装においては、温度上昇により素子の反りが大きくなり実装できないという事態にも至る。したがって、フェースダウン実装する前に素子の反りを少なくすること、反りが小さくても温度上昇により反りがより大きくならないような素子構造とすることが必要である。
前記のとおり、例えばＭＯＳＦＥＴ素子では抵抗損失を低減するためにＳｉ基板の厚さを薄くすることが重要である。しかし、Ｓｉ基板の厚さを薄くしようとすると、Ｓｉ基板の強度が低下して反りが大きくなってしまう。
図１２は、Ｓｉ基板の厚さＤとＭＯＳＦＥＴ素子の直列抵抗分（ｒ１＋ｒ３）の値との関係を表した図である。抵抗分（ｒ１＋ｒ３）の値は、Ｓｉ基板の厚さが１００μｍの場合を１として相対値で表している。Ｓｉ基板の厚さが１００μｍから１０μｍに薄くなるのに比例してＭＯＳＦＥＴ素子の直列抵抗成分（ｒ１＋ｒ３）は小さくなり、好ましい特性を得ることができる。
また、図１３は、Ｓｉ基板の厚さＤと基板の反りの大きさｄとの関係をシミュレーションした結果を示している。素子の大きさは３ｍｍ×６ｍｍであり、基本となる素子構造は、Ｓｉ基板の厚さが１００μｍであり、裏面の金属層の厚さは１０μｍである。裏面の金属層は銀メッキにより形成されており、その厚さが厚くなればなるほど応力によりＳｉ基板に反りを発生させ、また裏面電極の抵抗成分からみると１０μｍ以上は不要であるため、本例の素子構造においては銀メッキの厚さを１０μｍとしている。そして同図では、Ｓｉ基板の厚さＤを１００μｍから１０μｍまで変化させた場合のＳｉ基板の反りの大きさｄを示している。Ｓｉ基板の厚さＤが１００μｍの場合、反りの大きさｄは１０μｍ程度であるが、Ｓｉ基板の厚さＤを１０μｍとした場合には、Ｓｉ基板の強度が低下して反りｄが１００μｍ程度まで大きくなる。特にＳｉ基板の厚さが５０μｍ以下になると、反りの大きさは顕著になる。反りの発生によりチップサイズパッケージのＭＯＳＦＥＴ素子がフェースダウン実装できなくなる問題が生じるため、反りを低減することが重要である。
また、裏面の金属層であるメッキの厚さを厚くすると、成膜金属層の応力のために反りが大きくなってしまう。更に、チップサイズパッケージのフェースダウン実装においては、温度上昇により素子の反りが大きくなり実装できないという事態にも至る。したがって、フェースダウン実装する前に素子の反りを少なくすること、反りが小さくても温度上昇により反りがより大きくならないような素子構造とすることが必要である。
【0007】
本発明は、半導体素子が形成されている薄いＳｉ層と金属材料からなる基体部とからなり、フェースダウン実装に適した半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記のような課題を解決するための着眼点は、Ｓｉ基板が基体であり、その裏面に金属層が付帯されている構造ではなく、金属層を基体としてＳｉ層が付帯する構造に転換することである。すなわち金属基板を基体とすることによりＳｉ層が薄く（例えば１０μｍ程度に）なっても反りが発生しない構造とすることである。
また、Ｓｉ層と金属基板との接合界面に生じる応力を小さくするために、その接合温度を半導体素子の使用温度範囲である－４０℃～＋８５℃の範囲とすることにある。この常温に近い接合により、接合界面において発生する応力は、実用温度では殆ど発生せず、素子寿命や界面接合寿命に対して良好な効果を生む。
更に、半導体素子が形成されるＳｉ層の厚さを最小限とするために、半導体素子の形成後に仮基板を貼り合わせ、素子機能を創出することができる極限までＳｉ層を薄く研磨し、その後に金属基板と接合することにある。
また、Ｓｉ層と金属基板との接合界面に生じる応力を小さくするために、その接合温度を半導体素子の使用温度範囲である－４０℃～＋８５℃の範囲とすることにある。この常温に近い接合により、接合界面において発生する応力は、実用温度では殆ど発生せず、素子寿命や界面接合寿命に対して良好な効果を生む。
更に、半導体素子が形成されるＳｉ層の厚さを最小限とするために、半導体素子の形成後に仮基板を貼り合わせ、素子機能を創出することができる極限までＳｉ層を薄く研磨し、その後に金属基板と接合することにある。
【0009】
本発明は、以下の通りである。
１．表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、
前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記半導体素子の使用温度の上限を超えない温度において前記Ｓｉ薄膜の裏面側と金属基板とを接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
２．前記Ｓｉ薄膜の厚さは１００μｍ以下である前記１．記載の半導体素子の製造方法。
３．前記金属基板は銅基板である前記１．又は２．に記載の半導体素子の製造方法。
４．前記Ｓｉ薄膜化工程を行った後、前記Ｓｉ薄膜の前記裏面にバリアメタルからなるバリアメタル層を形成するバリアメタル層形成工程を含み、
前記第２接合工程は、前記バリアメタル層を介して前記Ｓｉ薄膜と前記金属基板とを接合する前記１．乃至３．のいずれかに記載の半導体素子の製造方法。
５．前記剥離工程を行った後に前記半導体素子を個別のチップに分離する分離工程を含み、
前記金属基板の裏面には樹脂からなる基材に粘着剤が塗布された粘着テープが貼り合わされており、
前記分離工程において分離された前記チップは前記粘着テープにより固定される前記１．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
７．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極及びゲート電極が形成されており、裏面側にドレイン電極が形成される前記１．乃至５．に記載の半導体素子の製造方法。
８．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
９．その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、
前記Ｓｉ薄膜の裏面にバリアメタル層を介して接合されている金属基板と、
を備え、
前記Ｓｉ薄膜の厚さは１００μｍ以下であり、前記金属基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
１０．前記金属基板は銅基板である前記９．記載の半導体素子。
１１．前記Ｓｉ薄膜の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている前記９．又は１０．に記載の縦型ＭＯＳＦＥＴ素子。
１２．前記Ｓｉ薄膜の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成され、裏面にドレイン電極が形成されている前記９．又は１０．に記載の縦型ＭＯＳＦＥＴ素子。
１．表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、
前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記半導体素子の使用温度の上限を超えない温度において前記Ｓｉ薄膜の裏面側と金属基板とを接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
２．前記Ｓｉ薄膜の厚さは１００μｍ以下である前記１．記載の半導体素子の製造方法。
３．前記金属基板は銅基板である前記１．又は２．に記載の半導体素子の製造方法。
４．前記Ｓｉ薄膜化工程を行った後、前記Ｓｉ薄膜の前記裏面にバリアメタルからなるバリアメタル層を形成するバリアメタル層形成工程を含み、
前記第２接合工程は、前記バリアメタル層を介して前記Ｓｉ薄膜と前記金属基板とを接合する前記１．乃至３．のいずれかに記載の半導体素子の製造方法。
５．前記剥離工程を行った後に前記半導体素子を個別のチップに分離する分離工程を含み、
前記金属基板の裏面には樹脂からなる基材に粘着剤が塗布された粘着テープが貼り合わされており、
前記分離工程において分離された前記チップは前記粘着テープにより固定される前記１．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
７．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極及びゲート電極が形成されており、裏面側にドレイン電極が形成される前記１．乃至５．に記載の半導体素子の製造方法。
８．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
９．その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、
前記Ｓｉ薄膜の裏面にバリアメタル層を介して接合されている金属基板と、
を備え、
前記Ｓｉ薄膜の厚さは１００μｍ以下であり、前記金属基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
１０．前記金属基板は銅基板である前記９．記載の半導体素子。
１１．前記Ｓｉ薄膜の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている前記９．又は１０．に記載の縦型ＭＯＳＦＥＴ素子。
１２．前記Ｓｉ薄膜の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成され、裏面にドレイン電極が形成されている前記９．又は１０．に記載の縦型ＭＯＳＦＥＴ素子。
【発明の効果】
【0010】
本発明の半導体素子の製造方法によれば、表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することによりＳｉ薄膜を形成するＳｉ薄膜化工程とを含むため、仮基板により反りが防止され、半導体素子が形成されているＳｉ基板の表層部の深さに対応して、素子機能を発揮することができる最小限の厚さのＳｉ薄膜を得ることができる。そして、前記半導体素子の使用温度の上限を超えない温度において前記Ｓｉ薄膜の裏面と金属基板とを接合する第２接合工程と、前記仮基板を除去する剥離工程とを含むため、Ｓｉ薄膜の裏面と金属基板との接合界面に生じる応力が極めて小さくなるように接合され、接合界面の品質を向上させることができ、反りの発生を抑制することができる。また、接合界面に生じる応力によるＳｉ半導体素子の劣化を抑制することができる。
また、本発明の縦型ＭＯＳＦＥＴ素子は、その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、前記Ｓｉ薄膜の裏面にバリアメタル層を介して接合されている金属基板と、を備え、前記Ｓｉ薄膜の厚さは１００μｍ以下であり、前記金属基板が素子を支持する基体であるため、フェースダウン実装に適した縦型構造のＭＯＳＦＥＴ素子を構成することができる。また、金属基板により反りの発生が抑制され、更に接合温度を素子使用温度の上限以下とすることにより、素子使用中におけるＳｉ薄膜と金属基板との接合界面に生じる応力を小さくすることができ、それにより接合界面の信頼性向上とＳｉ素子の品質向上に寄与することができる。
また、本発明の縦型ＭＯＳＦＥＴ素子は、その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、前記Ｓｉ薄膜の裏面にバリアメタル層を介して接合されている金属基板と、を備え、前記Ｓｉ薄膜の厚さは１００μｍ以下であり、前記金属基板が素子を支持する基体であるため、フェースダウン実装に適した縦型構造のＭＯＳＦＥＴ素子を構成することができる。また、金属基板により反りの発生が抑制され、更に接合温度を素子使用温度の上限以下とすることにより、素子使用中におけるＳｉ薄膜と金属基板との接合界面に生じる応力を小さくすることができ、それにより接合界面の信頼性向上とＳｉ素子の品質向上に寄与することができる。
【図面の簡単な説明】
【0011】
本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。
【図1】実施形態に係る半導体素子の製造方法により製造される縦型ＭＯＳＦＥＴ素子の構造を表す断面図である。
【図2】半導体素子の製造方法における第１接合工程を説明するための断面図である。
【図3】半導体素子の製造方法におけるＳｉ薄膜化工程を説明するための断面図である。
【図4】半導体素子の製造方法における第２接合工程を説明するための断面図である。
【図5】半導体素子の製造方法における剥離工程を説明するための断面図である。
【図6】半導体素子の製造方法における第２接合工程の別の例を説明するための断面図である。
【図7】半導体素子の製造方法における剥離工程の別の例を説明するための断面図である。
【図8】ＦＡＢガンを用いた接合方法を説明するための模式図である。
【図9】Ｓｉ薄膜と金属基板との接合部のＴＥＭ画像である。
【図10】実施形態に係る半導体素子の製造方法により製造されたチップサイズパッケージのＭＯＳＦＥＴ素子のフェースダウン実装を説明するための断面図である。
【図11】従来の縦型ＭＯＳＦＥＴ素子の構造とフェースダウン実装の例を示す断面図である。
【図12】従来の縦型ＭＯＳＦＥＴ素子の抵抗成分（ｒ１＋ｒ３）とＳｉ基板の厚さとの関係を示すグラフである。
【図13】従来のチップサイズＭＯＳＦＥＴ素子の反りの大きさとＳｉ基板の厚さとの関係を示すグラフである。
【発明を実施するための形態】
【0012】
ここで示される事項は例示的なものおよび本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
【0013】
本実施形態に係る半導体素子の製造方法は、表層部に半導体素子の構成要素が形成されているＳｉ基板（１００）の主面（１１）側と仮基板（６）とを接合する第１接合工程と、前記表層部の深さに対応する厚さを残してＳｉ基板（１００）の裏面側（９２）を除去することにより、その主面（１１）側に前記半導体素子の構成要素が形成されているＳｉ薄膜（１０）を形成するＳｉ薄膜化工程と、前記半導体素子の使用温度の上限を超えない温度においてＳｉ薄膜（１０）の裏面（１２）と金属基板（２０）とを接合する第２接合工程と、仮基板（６）を除去する剥離工程と、を含むことを特徴とする（図１～５参照）。
ここで、前記半導体素子の構成要素が形成されているＳｉ基板（１００）の前記表層部の深さは、半導体素子を構成する不純物層の不純物濃度、求められる耐電圧等に応じて決定される。一般に、８インチのウエーハの場合、Ｓｉ基板の厚さは７２５μｍが標準とされている。また、不純物層による空乏層の深さは、低耐電圧素子では１０μｍ程度であり、高耐電圧素子では１００μｍ程度である。前記表層部の深さは、この空乏層の深さに対応している。よって、Ｓｉ基板（１００）を薄く加工することによって得られるＳｉ薄膜（１０）の厚さは、素子の耐電圧に応じて、１０～１００μｍ程度とすることが好ましい。一方、前記のとおり、Ｓｉ基板の厚さが１００μｍ以下となると反りが増大するが、本製造方法における仮基板（６）の使用と金属基板（２０）との接合により、Ｓｉ基板を薄膜化しても反りは防止される。このため、本実施形態において、前記表層部の深さに対応する厚さ、即ちＳｉ薄膜（１０）の厚さは１００μｍ以下（１０～１００μｍ）、低耐電圧素子の場合には５０μｍ以下（１０～５０μｍ）とすることができる。また、金属基板（２０）の厚さは、素材の強度とＳｉ薄膜（１０）の厚さに応じて適宜設定されればよく、例えば、金属基板(２０）として銅基板を用いた場合、厚さを５０～３００μｍ程度とすることができる。
以下の説明及び図においては、半導体素子としてＭＯＳＦＥＴ素子を例に挙げているが、これに限られるものではない。
ここで、前記半導体素子の構成要素が形成されているＳｉ基板（１００）の前記表層部の深さは、半導体素子を構成する不純物層の不純物濃度、求められる耐電圧等に応じて決定される。一般に、８インチのウエーハの場合、Ｓｉ基板の厚さは７２５μｍが標準とされている。また、不純物層による空乏層の深さは、低耐電圧素子では１０μｍ程度であり、高耐電圧素子では１００μｍ程度である。前記表層部の深さは、この空乏層の深さに対応している。よって、Ｓｉ基板（１００）を薄く加工することによって得られるＳｉ薄膜（１０）の厚さは、素子の耐電圧に応じて、１０～１００μｍ程度とすることが好ましい。一方、前記のとおり、Ｓｉ基板の厚さが１００μｍ以下となると反りが増大するが、本製造方法における仮基板（６）の使用と金属基板（２０）との接合により、Ｓｉ基板を薄膜化しても反りは防止される。このため、本実施形態において、前記表層部の深さに対応する厚さ、即ちＳｉ薄膜（１０）の厚さは１００μｍ以下（１０～１００μｍ）、低耐電圧素子の場合には５０μｍ以下（１０～５０μｍ）とすることができる。また、金属基板（２０）の厚さは、素材の強度とＳｉ薄膜（１０）の厚さに応じて適宜設定されればよく、例えば、金属基板(２０）として銅基板を用いた場合、厚さを５０～３００μｍ程度とすることができる。
以下の説明及び図においては、半導体素子としてＭＯＳＦＥＴ素子を例に挙げているが、これに限られるものではない。
【0014】
前記半導体素子は、例えば、縦型構造のＭＯＳＦＥＴ素子（５０、５１、５２）とすることができる。
縦型構造ＭＯＳＦＥＴ素子（５０）は、その主面（１１）にソース電極（１）及びゲート電極（２）が形成され、主面（１１）側の表層部にソース部及びゲート部が形成されているＳｉ薄膜（１０）と、Ｓｉ薄膜（１０）の裏面（１２）にバリアメタル層（８）を介して接合されている金属基板（２０）と、を備え、Ｓｉ薄膜（１０）の厚さは５０μｍ以下であり、金属基板（２０）が素子を支持する基体となる（図１（ａ）参照）。Ｓｉ薄膜（１０）の主面（１１）には、ソース電極（１）及びゲート電極（２）の他、ドレイン電極（４）が設けられてもよい。また、Ｓｉ薄膜（１０）の厚さは、前記表層部の深さに対応し且つ必要な耐電圧が確保される厚さにまで薄くすることができる。
また、縦型構造ＭＯＳＦＥＴ素子（５１）は、Ｓｉ薄膜（１０）の主面（１１）に少なくとも二つの独立したソース電極及びゲート電極を備える（図１（ｂ）参照）。本例の縦型ＭＯＳＦＥＴ素子（５１）では、Ｓｉ薄膜（１０）の主面（１１）に、１つのソース電極（１ａ）及びゲート電極（２ａ）と、別のソース電極（１ｂ）及びゲート電極（２ｂ）が、それぞれ独立して形成されており、それぞれ表層部にはソース部及びゲート部が形成されている。
更に、縦型構造ＭＯＳＦＥＴ素子（５２）は、金属基板（２０）の裏面に、粘着剤と基材からなる粘着テープ（２２）が貼り合わされている（図１（ｃ）参照）。この粘着テープ（２２）により、ウエーハ状態で形成された半導体素子を個別のチップに分離する際に半導体素子を支持固定することができる。各々のチップに分離した後に粘着テープ（２２）を剥離すれば、同図（ａ）、（ｂ）に示した素子と同様の構造となる。
縦型構造ＭＯＳＦＥＴ素子（５０）は、その主面（１１）にソース電極（１）及びゲート電極（２）が形成され、主面（１１）側の表層部にソース部及びゲート部が形成されているＳｉ薄膜（１０）と、Ｓｉ薄膜（１０）の裏面（１２）にバリアメタル層（８）を介して接合されている金属基板（２０）と、を備え、Ｓｉ薄膜（１０）の厚さは５０μｍ以下であり、金属基板（２０）が素子を支持する基体となる（図１（ａ）参照）。Ｓｉ薄膜（１０）の主面（１１）には、ソース電極（１）及びゲート電極（２）の他、ドレイン電極（４）が設けられてもよい。また、Ｓｉ薄膜（１０）の厚さは、前記表層部の深さに対応し且つ必要な耐電圧が確保される厚さにまで薄くすることができる。
また、縦型構造ＭＯＳＦＥＴ素子（５１）は、Ｓｉ薄膜（１０）の主面（１１）に少なくとも二つの独立したソース電極及びゲート電極を備える（図１（ｂ）参照）。本例の縦型ＭＯＳＦＥＴ素子（５１）では、Ｓｉ薄膜（１０）の主面（１１）に、１つのソース電極（１ａ）及びゲート電極（２ａ）と、別のソース電極（１ｂ）及びゲート電極（２ｂ）が、それぞれ独立して形成されており、それぞれ表層部にはソース部及びゲート部が形成されている。
更に、縦型構造ＭＯＳＦＥＴ素子（５２）は、金属基板（２０）の裏面に、粘着剤と基材からなる粘着テープ（２２）が貼り合わされている（図１（ｃ）参照）。この粘着テープ（２２）により、ウエーハ状態で形成された半導体素子を個別のチップに分離する際に半導体素子を支持固定することができる。各々のチップに分離した後に粘着テープ（２２）を剥離すれば、同図（ａ）、（ｂ）に示した素子と同様の構造となる。
【0015】
図１は、前記製造方法により製造される、チップサイズパッケージのＮチャンネル縦型ＭＯＳＦＥＴ素子（５０、５１、５２）の構造の例を表している。Ｓｉ薄膜１０には、Ｎ＋層、Ｐ層等からなるＭＯＳＦＥＴの構成要素であるソース部、ゲート部、ドリフト（Ｎ－）層が形成されている。縦型ＭＯＳＦＥＴ素子（５０、５１、５２）は、素子の耐電圧を確保して機能を発揮し得る最小限の厚さ（例えば１０μｍ程度）のＳｉ薄膜１０と、基体として実装に必要な厚さを有する金属基板２０とが接合されている複層素子構造である。
同図（ａ）に示す縦型ＭＯＳＦＥＴ素子５０は、Ｓｉ薄膜１０の主面１１上にソース電極１、ゲート電極２、が形成されており、ドレイン３はＳｉ薄膜１０の裏面１２側のゲート部と対向する部位にある。Ｓｉ薄膜１０の裏面１２には金属基板２０が接合されている。ドレイン３は金属基板２０を通じてＳｉ薄膜１０の主面１１に形成されたドレイン電極４に至り、ソース電極１、ゲート電極２、ドレイン電極４、がＳｉ薄膜１０の主面１１に存在する構造である。例えば、金属基板２０として銅基板を用いる場合、接合後の銅のＳｉ層への拡散を防止するために、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい（図示せず）。
同図（ａ）に示す縦型ＭＯＳＦＥＴ素子５０は、Ｓｉ薄膜１０の主面１１上にソース電極１、ゲート電極２、が形成されており、ドレイン３はＳｉ薄膜１０の裏面１２側のゲート部と対向する部位にある。Ｓｉ薄膜１０の裏面１２には金属基板２０が接合されている。ドレイン３は金属基板２０を通じてＳｉ薄膜１０の主面１１に形成されたドレイン電極４に至り、ソース電極１、ゲート電極２、ドレイン電極４、がＳｉ薄膜１０の主面１１に存在する構造である。例えば、金属基板２０として銅基板を用いる場合、接合後の銅のＳｉ層への拡散を防止するために、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい（図示せず）。
【0016】
ＭＯＳＦＥＴの重要な特性であるドレイン電極からソース電極に至るインピーダンスは、ドレイン電極４から裏面に接合されている金属基板２０に至るバルク部抵抗ｒ１と、金属基板２０部の抵抗ｒ２と、ドレイン３からＭＯＳゲート部に至るドリフト抵抗ｒ３と、チャンネル抵抗ｒ４（図示せず）の総和である。バルク部抵抗ｒ１はＳｉ薄膜１０の厚さに依存し、Ｓｉ薄膜１０の厚さを最小限まで薄くすることにより最小化できる。金属基板２０部の抵抗ｒ２は小さいので無視できる。ドレイン３からＭＯＳゲート部に至るドリフト抵抗ｒ３は、ドリフト部の素子耐圧で定まるＳｉ薄膜１０の不純物濃度と、Ｓｉ薄膜１０の厚さに依存するが、Ｓｉ薄膜１０の厚さを薄くすることにより最小化することができる。チャンネル抵抗ｒ４は、ＭＯＳＦＥＴの耐圧等で定まる値である。このように、Ｓｉ薄膜１０の厚さを素子耐圧で定まる値まで薄くすることにより、ｒ１＋ｒ２＋ｒ３＋ｒ４を最小化することが可能である。
【0017】
図１（ｂ）に示すＮチャンネル縦型ＭＯＳＦＥＴ素子５１は、ＭＯＳＦＥＴのドレイン部が共通で、ソースとゲートが独立した二つのＭＯＳＦＥＴが形成されている例である。ＭＯＳＦＥＴの構成要素（Ｎ＋層、Ｐ層によって形成されているソース部、ゲート部、ドリフト（Ｎ－）層）が独立に二つ形成されている。縦型ＭＯＳＦＥＴ素子５１は、ＭＯＳＦＥＴ素子の耐電圧を確保して機能を発揮し得る最小限の厚さ（例えば１０μｍ程度）のＳｉ薄膜１０と、基体として実装に必要な厚さを有する金属基板２０とが接合されている複層素子構造である。縦型ＭＯＳＦＥＴ素子５１は、Ｓｉ薄膜１０の主面１１上にソース電極（１ａ、１ｂ）とゲート電極（２ａ、２ｂ）が形成されており、ドレイン３はＳｉ薄膜１０の裏面１２側の、ゲート部と対向する部位にある。Ｓｉ薄膜１０の裏面１２側には金属基板２０が接合されている。ドレイン（３ａ、３ｂ）は金属基板２０を通じて共通電位となっている。それぞれ独立した２つのソース電極（１ａ、１ｂ）とゲート電極（２ａ、２ｂ）が、Ｓｉ薄膜１０の主面１１に存在する構造である。金属基板２０として銅基板を用いる場合、接合後の銅のＳｉ層への拡散を防止するために、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい（図示せず）。
【0018】
図１（ｂ）に示した縦型ＭＯＳＦＥＴ素子５１では、ドレインが共通で、二つのソース、ゲートが独立して形成されている。このような素子構造は、ドレインを電流源として使用する場合や、ドレインをフローティングで使用する場合に適合している。ドレインを電流源として使用する場合には、縦型ＭＯＳＦＥＴ素子５１は小型の面実装パッケージに封止され、裏面のドレインと表面のソース及びゲートが同一面になるように実装され、二つのＭＯＳＦＥＴ素子が同一ドレインを有することとなる。二つのＭＯＳＦＥＴは、ソース、ドレインを共通にして一つのＭＯＳＦＥＴ素子とする構成であってもよい。また、ドレインをフローティングとして使用する場合には、一つのソースと一つのゲートが一方の端子となり、もう一つのソースともう一つのゲートが他方の端子となる双方向素子とすることができる。これにより、逆流防止機能付きスイッチとして電源用素子に適した構造となる。
【0019】
裏面に金属層を有し、Ｓｉ基板が基体の役割を果たすという従来の構造では、Ｓｉ基板の厚さを薄くすることにより発生する反りが問題であった。本半導体素子の製造方法により、素子構造を支える基体がＳｉ基板ではなく金属基板であり、基体となる金属基板にＳｉ薄膜が接合されたＭＯＳＦＥＴ素子を製造することができる。この構造によって、Ｓｉ薄膜の厚さを薄くしても反りは大幅に抑制される。
本例のＭＯＳＦＥＴ素子（５０、５１、５２）では、支持基体である金属基板２０は１５０μｍ程度の厚さで、Ｓｉ薄膜１０は１０μｍ程度の厚さである。また、金属基板２０とＳｉ薄膜１０との接合を、素子の使用温度の上限を超えない温度（常温）で行うことにより、素子使用時における金属基板２０とＳｉ薄膜１０との接合界面に発生する応力を小さくすることができ、これにより基板の反りを大幅に小さくすることができ、更に実用状態で生じる温度サイクル等により接合界面に発生する応力を小さくすることができ、接合の信頼性を高めることが可能である。
本例のＭＯＳＦＥＴ素子（５０、５１、５２）では、支持基体である金属基板２０は１５０μｍ程度の厚さで、Ｓｉ薄膜１０は１０μｍ程度の厚さである。また、金属基板２０とＳｉ薄膜１０との接合を、素子の使用温度の上限を超えない温度（常温）で行うことにより、素子使用時における金属基板２０とＳｉ薄膜１０との接合界面に発生する応力を小さくすることができ、これにより基板の反りを大幅に小さくすることができ、更に実用状態で生じる温度サイクル等により接合界面に発生する応力を小さくすることができ、接合の信頼性を高めることが可能である。
【0020】
図２～７を参照しつつ、本実施形態に係る半導体素子の製造方法における製造工程を説明する。各製造工程はウエーハ（例えば８インチサイズのウエーハ）の状態で処理を行うが、各図には１つの縦型ＭＯＳＥＦＴ素子（５０、５１、５２）に相当する部分の断面を表している。基本的な製造工程は、縦型ＭＯＳＦＥＴ素子５１、５２の場合も同様である。
（第１接合工程）
第１接合工程は、表層部に半導体素子の構成要素が形成されているＳｉ基板（１００）の主面（１１）側と仮基板（６）とを接合する工程である。半導体素子の構成要素は、半導体素子を構成する不純物層、酸化膜層、導体層（電極）等である。Ｓｉ基板（１００）の厚さは、例えば８インチのウエーハの場合には７２５μｍが標準である。
図２は、Ｓｉ基板１００の主面１１側の表面上及び表層部に半導体素子が形成されており、第１接合工程において、その主面１１側と仮基板６とが接合された状態を示している。本例では半導体素子として縦型ＭＯＳＦＥＴを形成する例を示しており、Ｎ型のＳｉ基板１００の主面１１にソース電極１、ゲート酸化膜層及びゲート電極２、ドレイン電極４が設けられており、その表層部にはソース部を構成する不純物層（Ｎ＋層、Ｐ層）が形成されている。
仮基板６の材質は特に問わず、例えば、透明なガラス基板を用いることができる。Ｓｉ基板１００の主面１１側と仮基板６とは、その接合面に接合材として紫外光で剥離するＵＶ剥離樹脂を塗布して貼り合わせることができる。後の工程においてＳｉ基板１００を薄く研磨するために貼り合わせの平坦度が必要であるが、ＵＶ剥離樹脂を塗布後に平行を保って加圧することにより平坦度を確保することができる。
また、仮基板６として、粘着性を持った樹脂テープを用いることも可能である。樹脂テープの剛性により、続くＳｉ薄膜化工程においてＳｉ基板１００を薄く研磨することができる。
（第１接合工程）
第１接合工程は、表層部に半導体素子の構成要素が形成されているＳｉ基板（１００）の主面（１１）側と仮基板（６）とを接合する工程である。半導体素子の構成要素は、半導体素子を構成する不純物層、酸化膜層、導体層（電極）等である。Ｓｉ基板（１００）の厚さは、例えば８インチのウエーハの場合には７２５μｍが標準である。
図２は、Ｓｉ基板１００の主面１１側の表面上及び表層部に半導体素子が形成されており、第１接合工程において、その主面１１側と仮基板６とが接合された状態を示している。本例では半導体素子として縦型ＭＯＳＦＥＴを形成する例を示しており、Ｎ型のＳｉ基板１００の主面１１にソース電極１、ゲート酸化膜層及びゲート電極２、ドレイン電極４が設けられており、その表層部にはソース部を構成する不純物層（Ｎ＋層、Ｐ層）が形成されている。
仮基板６の材質は特に問わず、例えば、透明なガラス基板を用いることができる。Ｓｉ基板１００の主面１１側と仮基板６とは、その接合面に接合材として紫外光で剥離するＵＶ剥離樹脂を塗布して貼り合わせることができる。後の工程においてＳｉ基板１００を薄く研磨するために貼り合わせの平坦度が必要であるが、ＵＶ剥離樹脂を塗布後に平行を保って加圧することにより平坦度を確保することができる。
また、仮基板６として、粘着性を持った樹脂テープを用いることも可能である。樹脂テープの剛性により、続くＳｉ薄膜化工程においてＳｉ基板１００を薄く研磨することができる。
【0021】
（Ｓｉ薄膜化工程）
Ｓｉ薄膜化工程は、前記表層部の深さに対応する厚さを残してＳｉ基板（１００）の裏面（９２）側を除去することにより、Ｓｉ薄膜（１０）を形成する工程である。
図３（ａ）は、Ｓｉ薄膜化工程により、仮基板６と接合されたＳｉ基板１００の裏面側９２を除去することにより、Ｓｉ基板１００を母材とするＳｉ薄膜１０が形成された状態を表している。Ｓｉ基板１００の裏面側を除去する方法は特に問わず、例えば、仮基板６を支持体としてＳｉ基板１００の裏面側を研削、研磨することにより、厚さを１０μｍ程度にすることができる。前記のとおり、前記表層部の深さに対応する厚さは素子に必要な耐電圧に依存し、低耐電圧素子では１０μｍ程度であり、高耐電圧素子では１００μｍ程度である。よって、例えば８インチのウエーハの場合、厚さ７２５μｍのＳｉ基板（１００）から、その主面側の厚さ１０～１００μｍの表層部分をＳｉ薄膜（１０）として残すこととなる。
このように残されたＳｉ基板１００の主面１１側の一定の厚さの部分がＳｉ薄膜１０となる。Ｓｉ薄膜１０の裏面１２は、後の金属基板２０との接合のために、表面粗さＲａが０．５ｎｍ程度に研磨される。
Ｓｉ薄膜化工程は、前記表層部の深さに対応する厚さを残してＳｉ基板（１００）の裏面（９２）側を除去することにより、Ｓｉ薄膜（１０）を形成する工程である。
図３（ａ）は、Ｓｉ薄膜化工程により、仮基板６と接合されたＳｉ基板１００の裏面側９２を除去することにより、Ｓｉ基板１００を母材とするＳｉ薄膜１０が形成された状態を表している。Ｓｉ基板１００の裏面側を除去する方法は特に問わず、例えば、仮基板６を支持体としてＳｉ基板１００の裏面側を研削、研磨することにより、厚さを１０μｍ程度にすることができる。前記のとおり、前記表層部の深さに対応する厚さは素子に必要な耐電圧に依存し、低耐電圧素子では１０μｍ程度であり、高耐電圧素子では１００μｍ程度である。よって、例えば８インチのウエーハの場合、厚さ７２５μｍのＳｉ基板（１００）から、その主面側の厚さ１０～１００μｍの表層部分をＳｉ薄膜（１０）として残すこととなる。
このように残されたＳｉ基板１００の主面１１側の一定の厚さの部分がＳｉ薄膜１０となる。Ｓｉ薄膜１０の裏面１２は、後の金属基板２０との接合のために、表面粗さＲａが０．５ｎｍ程度に研磨される。
【0022】
（バリアメタル層形成工程）
バリアメタル層形成工程は、Ｓｉ薄膜化工程を行った後、Ｓｉ薄膜（１０）の裏面（１２）にバリアメタルからなるバリアメタル層（８）を形成する工程である。
例えばＳｉ薄膜１０と接合される金属基板２０として銅基板を用いる場合、接合後の銅のＳｉ層への拡散を防止するため、図３（ｂ）に示すように、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい。バリアメタルとしてＮｉ、Ｔａ等を使用することができ、Ｓｉ薄膜１０の裏面１２にスパッタ等により厚さ数１０ｎｍ程度のバリアメタル層８を形成することができる。
バリアメタル層形成工程は、Ｓｉ薄膜化工程を行った後、Ｓｉ薄膜（１０）の裏面（１２）にバリアメタルからなるバリアメタル層（８）を形成する工程である。
例えばＳｉ薄膜１０と接合される金属基板２０として銅基板を用いる場合、接合後の銅のＳｉ層への拡散を防止するため、図３（ｂ）に示すように、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい。バリアメタルとしてＮｉ、Ｔａ等を使用することができ、Ｓｉ薄膜１０の裏面１２にスパッタ等により厚さ数１０ｎｍ程度のバリアメタル層８を形成することができる。
【0023】
（第２接合工程）
第２接合工程は、目的とする半導体素子の使用温度の上限を超えない温度において、Ｓｉ薄膜（１０）の裏面側と金属基板（２０）とを接合する工程である。
図４（ａ）は、第２接合工程において、Ｓｉ薄膜１０の裏面１２と金属基板２０とが接合された状態を表している。一般に、半導体素子の使用温度は、－２０℃～＋８５℃程度とされる。このため、Ｓｉ薄膜１０と金属基板２０との接合は、その使用温度範囲の上限である８５℃以下にて行う。実際上、常温にて接合を行うことが好ましい。金属基板２０の素材は特に問わないが、例えば、安価で熱伝導性に優れた銅基板を使用することができる。Ｓｉ薄膜１０の裏面にバリアメタル層８が形成されている場合には、同図（ｂ）に示すように、Ｓｉ薄膜１０と金属基板２０とはバリアメタル層８を介して接合される。
金属基板２０とＳｉ薄膜１０との接合のためには、それぞれの接合面の表面粗さが０．５ｎｍ程度となるように研磨しておくことが好ましいが、近年の研磨技術によれば容易である。
第２接合工程は、目的とする半導体素子の使用温度の上限を超えない温度において、Ｓｉ薄膜（１０）の裏面側と金属基板（２０）とを接合する工程である。
図４（ａ）は、第２接合工程において、Ｓｉ薄膜１０の裏面１２と金属基板２０とが接合された状態を表している。一般に、半導体素子の使用温度は、－２０℃～＋８５℃程度とされる。このため、Ｓｉ薄膜１０と金属基板２０との接合は、その使用温度範囲の上限である８５℃以下にて行う。実際上、常温にて接合を行うことが好ましい。金属基板２０の素材は特に問わないが、例えば、安価で熱伝導性に優れた銅基板を使用することができる。Ｓｉ薄膜１０の裏面にバリアメタル層８が形成されている場合には、同図（ｂ）に示すように、Ｓｉ薄膜１０と金属基板２０とはバリアメタル層８を介して接合される。
金属基板２０とＳｉ薄膜１０との接合のためには、それぞれの接合面の表面粗さが０．５ｎｍ程度となるように研磨しておくことが好ましいが、近年の研磨技術によれば容易である。
【0024】
常温で接合する方法は特に問わないが、例えば、ＦＡＢ（Ｆａｓｔ Ａｔｏｍｉｃ Ｂｅａｍ）ガンを用いて、アルゴンビームにより接合する両面を活性化して接合する手法を適用することができる。図８に示すように、Ｓｉ薄膜１０と金属基板（銅基板）２０とは、ＦＡＢガンを用いて接合することができる。同図に示すように、接合する両面をアルゴンビーム源２００から得られるアルゴンビームを照射して活性化した後、常温で加圧して接合する。この接合手法の特徴は、接合面が０．５ｎｍレベルの平坦度であれば常温で直接接合できる点にある。同図はその貼り合せ装置の要部の模式図であり、真空室内で貼り合わせる２枚の基板を一定の間隔で対向するように配置し、その側方から両表面に対して、ＦＡＢガン２００によりアルゴンビーム（２０１、２０２）を走査して照射する。真空室内の真空度は、１×１０－４～１×１０－６Ｐａ程度である。この照射により、両基板の表層（２０ｂ、１０ｂ）が活性化され、常温で貼り合わせることができる。ＦＡＢガンによらず、イオンガンにより活性化して接合することも可能である。
図９に、Ｓｉ薄膜１０と銅基板２０との接合界面のＴＥＭ（透過型電子顕微鏡）画像を示す。Ｓｉ薄膜１０と銅基板２０とは原子レベルで接合されていることが分かる。
図９に、Ｓｉ薄膜１０と銅基板２０との接合界面のＴＥＭ（透過型電子顕微鏡）画像を示す。Ｓｉ薄膜１０と銅基板２０とは原子レベルで接合されていることが分かる。
【0025】
その他、接合のために、１０ｎｍ程度の厚さの金薄膜を表面に形成する手法も開発されている。Ｓｉ薄膜１０と金属基板２０とは、そのような金薄膜を介して接合することもできる。
【0026】
（剥離工程）
剥離工程は、仮基板（６）を除去する工程である。
透明ガラスからなる仮基板６とＳｉ薄膜１０の主面１１側がＵＶ剥離樹脂で接合されている場合、その接合界面を、ガラス基板側から紫外線を照射することにより分離させることができる。これにより、半導体素子が形成されている薄いＳｉ層１０と、支持基板となる金属基板２０とによって構成される複層素子構造となる。透明ガラス基板は再利用が可能である。
また、仮基板６として粘着性を持った樹脂テープを用いた場合には、樹脂テープの端面からピーリングして剥離することができ、樹脂テープは使い捨てとすることができる。
図５（ａ）は、前記第２接合工程の後、Ｓｉ薄膜１０の主面１１側に接合されていた仮基板６を剥離した状態を示している。これにより、金属基板２０を基体として、その基体上にＭＯＳＦＥＴが形成されたＳｉ薄膜１０が接合されている縦型ＭＯＳＦＥＴ素子５０が形成される。同図（ｂ）は、Ｓｉ薄膜１０がバリアメタル層８を介して金属基板２０と接合されている縦型ＭＯＳＦＥＴ素子５０を示している。
剥離工程は、仮基板（６）を除去する工程である。
透明ガラスからなる仮基板６とＳｉ薄膜１０の主面１１側がＵＶ剥離樹脂で接合されている場合、その接合界面を、ガラス基板側から紫外線を照射することにより分離させることができる。これにより、半導体素子が形成されている薄いＳｉ層１０と、支持基板となる金属基板２０とによって構成される複層素子構造となる。透明ガラス基板は再利用が可能である。
また、仮基板６として粘着性を持った樹脂テープを用いた場合には、樹脂テープの端面からピーリングして剥離することができ、樹脂テープは使い捨てとすることができる。
図５（ａ）は、前記第２接合工程の後、Ｓｉ薄膜１０の主面１１側に接合されていた仮基板６を剥離した状態を示している。これにより、金属基板２０を基体として、その基体上にＭＯＳＦＥＴが形成されたＳｉ薄膜１０が接合されている縦型ＭＯＳＦＥＴ素子５０が形成される。同図（ｂ）は、Ｓｉ薄膜１０がバリアメタル層８を介して金属基板２０と接合されている縦型ＭＯＳＦＥＴ素子５０を示している。
【0027】
本半導体素子の製造方法は、前記剥離工程を行った後に半導体素子（５０、５１、５２）を個別のチップに分離する分離工程を含み、金属基板（２０）の裏面には樹脂からなる基材に粘着剤が塗布された粘着テープ（２２）が貼り合わされており、分離工程において分離された前記チップは粘着テープ（２２）により固定されるように構成することができる。
仮基板６を除去した後、Ｓｉ薄膜１０と金属基板（２０）はウエーハ状態で接合されている。この状態から個別のチップに分離するため、先ずＳｉ薄膜１０を分離（所謂スクライブカット）し、その後金属基板２０を分離（スクライブカット）し、個別の半導体素子（５０、５１、５２）のチップが形成される。金属基板２０の裏面に粘着テープ２２が貼り合わされている場合には、このスクライブカットを行うときの支持体（下地）として粘着テープ２２を用いることができる。分離された各チップがピックアップされた後、下地の粘着テープ２２は不要となる。
仮基板６を除去した後、Ｓｉ薄膜１０と金属基板（２０）はウエーハ状態で接合されている。この状態から個別のチップに分離するため、先ずＳｉ薄膜１０を分離（所謂スクライブカット）し、その後金属基板２０を分離（スクライブカット）し、個別の半導体素子（５０、５１、５２）のチップが形成される。金属基板２０の裏面に粘着テープ２２が貼り合わされている場合には、このスクライブカットを行うときの支持体（下地）として粘着テープ２２を用いることができる。分離された各チップがピックアップされた後、下地の粘着テープ２２は不要となる。
【0028】
図６（ａ）は、前記第２接合工程により、Ｓｉ薄膜１０の裏面側と金属基板２０とが接合された状態を表している。金属基板２０の裏面（Ｓｉ薄膜１０とは反対側の面）には、粘着テープ（２２）が貼り合わされている。Ｓｉ薄膜１０の裏面にバリアメタル層８が形成されている場合には、同図（ｂ）に示すように、Ｓｉ薄膜１０と金属基板２０とはバリアメタル層８を介して接合されている。
図７（ａ）は、前記剥離工程により、Ｓｉ薄膜１０の主面１１側に接合されていた仮基板６が剥離された状態を示している。金属基板２０上にＳｉ薄膜１０が接合されており、金属基板２０の裏面に粘着テープ２２が貼り合わされている縦型ＭＯＳＦＥＴ素子５２が、ウエーハ状態で形成されている。同図（ｂ）は、Ｓｉ薄膜１０がバリアメタル層８を介して金属基板２０と接合されている縦型ＭＯＳＦＥＴ素子５２を示している。
このように金属基板２０の裏面に粘着テープ２２を貼り合わせた構成とすれば、素子製造工程において粘着テープ２２を支持体とすることができ、粘着テープ２２の剛性により金属基板２０の厚さを薄くすることも可能である。
図７（ａ）は、前記剥離工程により、Ｓｉ薄膜１０の主面１１側に接合されていた仮基板６が剥離された状態を示している。金属基板２０上にＳｉ薄膜１０が接合されており、金属基板２０の裏面に粘着テープ２２が貼り合わされている縦型ＭＯＳＦＥＴ素子５２が、ウエーハ状態で形成されている。同図（ｂ）は、Ｓｉ薄膜１０がバリアメタル層８を介して金属基板２０と接合されている縦型ＭＯＳＦＥＴ素子５２を示している。
このように金属基板２０の裏面に粘着テープ２２を貼り合わせた構成とすれば、素子製造工程において粘着テープ２２を支持体とすることができ、粘着テープ２２の剛性により金属基板２０の厚さを薄くすることも可能である。
【0029】
以上のように製造されたＭＯＳＦＥＴ素子５０、５１は、フェースダウンによりプリント基板に実装して使用することができる。
図１０は、チップサイズパッケージの縦型ＭＯＳＦＥＴ素子５０を、プリント基板２００にフェースダウン実装する例を表している。本例では金属基板２０として銅基板を使用しており、その厚さは１５０μｍである。またＭＯＳＦＥＴが形成されているＳｉ薄膜１０の厚さは１０μｍである。Ｓｉ薄膜１０は金属基板２０と接合されているため反りはなく、フェースダウン実装においても安定的に半田付けが可能である。
図１０は、チップサイズパッケージの縦型ＭＯＳＦＥＴ素子５０を、プリント基板２００にフェースダウン実装する例を表している。本例では金属基板２０として銅基板を使用しており、その厚さは１５０μｍである。またＭＯＳＦＥＴが形成されているＳｉ薄膜１０の厚さは１０μｍである。Ｓｉ薄膜１０は金属基板２０と接合されているため反りはなく、フェースダウン実装においても安定的に半田付けが可能である。
【0030】
Ｓｉ基板を基体として裏面の金属層をメッキにより成膜している従来例においては、Ｓｉ基板の厚さを薄くすると反りが増大してしまう（図１３参照）。これに対し、厚い金属基板を基体として薄いＳｉ層が接合される本実施形態では、反りを大幅に減らすことができる。また、常温において金属基体にＳｉ層が接合された半導体素子は、高温で金属基板にＳｉ層が接合された場合に比べて、半導体素子の使用時に接合界面に生じる応力の影響を大幅に抑制することができる。
例えば、銅からなる金属基板の厚さが３００μｍ、Ｓｉ層（Ｓｉ薄膜）の厚さが１０μｍであり、半導体素子の使用温度が８５℃であるとして、常温接合の効果を試算する。
線膨張係数は、銅：１６．８×１０－６、Ｓｉ：２．４×１０－６であり、その差は１４．４である。
従来、Ｓｉ層と銅基体とは高温状態で接合されていた。Ｓｉ層と銅基体とが４００℃で接合されたとすると、接合時の温度と半導体素子の使用時の温度８５℃とは３１５℃の温度差が生じる。そうすると、厚い銅基体によりＳｉ層に反りは発生しないものの、接合時と使用時の間で線膨張係数の差は３１５×１４．４×１０－６＝４．５×１０－３となり、この線膨張係数の差により銅とＳｉとの界面応力が発生し、Ｓｉ層に応力の影響が発生して素子特性上好ましくない。
これに対して、Ｓｉ層（Ｓｉ薄膜）と銅基体とが２５℃で接合される場合、半導体素子の使用時の温度８５℃とは６０℃の温度差に止まる。そうすると、厚い銅基体によりＳｉ薄膜に反りは発生せず、接合時と使用時の間で線膨張係数の差は６０×１４．４×１０－６＝０．８６×１０－３となる。よって、接合時の温度が４００℃であった場合に比べて線膨張係数の差がはるかに小さく、使用時に銅とＳｉとの界面に生じる応力は小さく、Ｓｉ薄膜側に発生する応力の影響は軽微となる。
このようにして、安価な金属である銅を用いて接合界面で発生する応力を小さくすることができる。
例えば、銅からなる金属基板の厚さが３００μｍ、Ｓｉ層（Ｓｉ薄膜）の厚さが１０μｍであり、半導体素子の使用温度が８５℃であるとして、常温接合の効果を試算する。
線膨張係数は、銅：１６．８×１０－６、Ｓｉ：２．４×１０－６であり、その差は１４．４である。
従来、Ｓｉ層と銅基体とは高温状態で接合されていた。Ｓｉ層と銅基体とが４００℃で接合されたとすると、接合時の温度と半導体素子の使用時の温度８５℃とは３１５℃の温度差が生じる。そうすると、厚い銅基体によりＳｉ層に反りは発生しないものの、接合時と使用時の間で線膨張係数の差は３１５×１４．４×１０－６＝４．５×１０－３となり、この線膨張係数の差により銅とＳｉとの界面応力が発生し、Ｓｉ層に応力の影響が発生して素子特性上好ましくない。
これに対して、Ｓｉ層（Ｓｉ薄膜）と銅基体とが２５℃で接合される場合、半導体素子の使用時の温度８５℃とは６０℃の温度差に止まる。そうすると、厚い銅基体によりＳｉ薄膜に反りは発生せず、接合時と使用時の間で線膨張係数の差は６０×１４．４×１０－６＝０．８６×１０－３となる。よって、接合時の温度が４００℃であった場合に比べて線膨張係数の差がはるかに小さく、使用時に銅とＳｉとの界面に生じる応力は小さく、Ｓｉ薄膜側に発生する応力の影響は軽微となる。
このようにして、安価な金属である銅を用いて接合界面で発生する応力を小さくすることができる。
【0031】
尚、本発明は上記で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形又は変更が可能である。
【産業上の利用可能性】
【0032】
半導体の高密度実装技術の進展とともにチップサイズパッケージが採用されるようになってきた。本発明により、これまでのＳｉ基板を素子の基体とする素子構造ではなく、金属基板を基体とする複層素子構造がチップサイズパッケージのために有効となる。
【符号の説明】
【0033】
１、１ａ、１ｂ；ソース電極、２、２ａ、２ｂ；ゲート電極、３；ドレイン、４；ドレイン電極、
６；仮基板、８；バリアメタル層、
１０；Ｓｉ薄膜、１００；Ｓｉ基板、２０；金属基板（銅基板）、２２；粘着テープ、
５０、５１、５２；半導体素子（縦型ＭＯＳＦＥＴ素子）、２００；プリント基板。
６；仮基板、８；バリアメタル層、
１０；Ｓｉ薄膜、１００；Ｓｉ基板、２０；金属基板（銅基板）、２２；粘着テープ、
５０、５１、５２；半導体素子（縦型ＭＯＳＦＥＴ素子）、２００；プリント基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】