特開 2022-86804 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022086804

(43)【公開日】2022-06-09

(54)【発明の名称】ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法

(51)【国際特許分類】

   C30B 29/36 20060101AFI20220602BHJP

   C23C 16/52 20060101ALI20220602BHJP

   C23C 16/42 20060101ALI20220602BHJP

   C30B 33/02 20060101ALI20220602BHJP

   C30B 25/20 20060101ALI20220602BHJP

   C30B 25/16 20060101ALI20220602BHJP

   H01L 21/205 20060101ALI20220602BHJP

   H01L 21/66 20060101ALI20220602BHJP

【ＦＩ】

C30B29/36 A

C23C16/52

C23C16/42

C30B33/02

C30B25/20

C30B25/16

H01L21/205

H01L21/66 L

【審査請求】有

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2020199012

(22)【出願日】2020-11-30

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り （１）発行者名：応用物理学会先進パワー半導体分科会 刊行物名：先進パワー半導体分科会誌 第６回講演会 予稿集 発行日：令和１年１２月３日 （２）集会名：先進パワー半導体分科会 第６回講演会 開催日：令和１年１２月３日～１２月４日

(71)【出願人】

【識別番号】000002004

【氏名又は名称】昭和電工株式会社

(71)【出願人】

【識別番号】000173809

【氏名又は名称】一般財団法人電力中央研究所

(74)【代理人】

【識別番号】100141139

【弁理士】

【氏名又は名称】及川 周

(74)【代理人】

【識別番号】100163496

【弁理士】

【氏名又は名称】荒 則彦

(74)【代理人】

【識別番号】100134359

【弁理士】

【氏名又は名称】勝俣 智夫

(72)【発明者】

【氏名】石橋 直人

(72)【発明者】

【氏名】村田 晃一

(72)【発明者】

【氏名】土田 秀一

【テーマコード（参考）】

4G077

4K030

4M106

5F045

【Ｆターム（参考）】

4G077AA03

4G077AB01

4G077AB03

4G077AB09

4G077BE08

4G077DB01

4G077ED06

4G077EF01

4G077EH10

4G077FE12

4G077FE13

4G077HA06

4G077TA04

4G077TA08

4G077TC12

4G077TC16

4G077TC19

4G077TJ02

4G077TJ12

4G077TK01

4G077TK06

4K030BA37

4K030CA04

4K030DA09

4K030HA01

4K030HA14

4K030JA07

4K030JA10

4K030JA20

4K030LA12

4M106AA01

4M106AA10

4M106BA01

4M106CA11

5F045AA03

5F045AB06

5F045AD18

5F045AF02

5F045BB16

5F045DA57

5F045DA67

5F045DA70

5F045HA16

(57)【要約】      （修正有）

【課題】デバイス化した際の特性劣化を防ぐことができるＳｉＣエピタキシャルウェハ、及びその製造方法を提供する。
【解決手段】ＳｉＣエピタキシャルウェハは、ＳｉＣ基板と、ＳｉＣ基板の第１面に形成されたＳｉＣエピタキシャル層と、を備え、ＳｉＣエピタキシャル層のＺ_１／２密度の面内均一性が５％以下である。ＳｉＣエピタキシャルウェハの製造方法は、試験用のＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第１成膜工程と、ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性を測定する第１測定工程と、第１成膜工程における加熱条件と降温条件とのうちの少なくとも一方を変更するフィードバック工程と、を有する試験工程Ｓ１と、第１成膜工程、第１測定工程、フィードバック工程を複数回繰り返し、ＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第２成膜工程を有する本工程Ｓ２と、を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

ＳｉＣ基板と、前記ＳｉＣ基板の第１面に形成されたＳｉＣエピタキシャル層と、を備え、
前記ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性が５％以下である、ＳｉＣエピタキシャルウェハ。

【請求項2】

直径が１５０ｍｍ以上である、請求項１に記載のＳｉＣエピタキシャルウェハ。

【請求項3】

直径が２００ｍｍ以上である、請求項１又は２に記載のＳｉＣエピタキシャルウェハ。

【請求項4】

前記ＳｉＣエピタキシャル層に含まれる格子間炭素起因の点欠陥密度が１×１０^１１ｃｍ^－３以下である、請求項１～３のいずれか一項に記載のＳｉＣエピタキシャルウェハ。

【請求項5】

前記ＳｉＣエピタキシャル層に含まれるＥＨ_１センター、ＥＨ_３センター、ＲＤ_３センターのそれぞれの密度が１×１０^１１ｃｍ^－３以下である、請求項１～４のいずれか一項に記載のＳｉＣエピタキシャルウェハ。

【請求項6】

前記ＳｉＣエピタキシャル層に含まれるＯＮ_１センター、ＯＮ_２センターのそれぞれの密度が１×１０^１１ｃｍ^－３以下である、請求項１～５のいずれか一項に記載のＳｉＣエピタキシャルウェハ。

【請求項7】

前記ＳｉＣエピタキシャル層の中心におけるＺ_１／２センター密度と、前記ＳｉＣエピタキシャル層の中心から５０ｍｍ以上離れた位置におけるＺ_１／２センター密度との差が、前記ＳｉＣエピタキシャル層の中心におけるＺ_１／２センター密度の値の２０％以下である、請求項１～６のいずれか一項に記載のＳｉＣエピタキシャルウェハ。

【請求項8】

試験工程と、本工程と、を有し、
前記試験工程は、
試験用のＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第１成膜工程と、
前記ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性を測定する第１測定工程と、
前記第１測定工程で測定された結果に基づき、前記第１成膜工程における加熱条件と、前記第１成膜工程における降温条件とのうちの少なくとも一方を変更する第１フィードバックを行うフィードバック工程と、を有し、
前記試験工程は、前記第１成膜工程、前記第１測定工程、前記フィードバック工程を複数回繰り返し、
前記本工程は、前記試験工程の結果に基づいて、
ＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第２成膜工程を有する、ＳｉＣエピタキシャルウェハの製造方法。

【請求項9】

前記試験工程は、
前記第１成膜工程と前記第１測定工程との間に、前記第１成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第１熱処理工程をさらに有し、
前記フィードバック工程は、前記第１測定工程で測定された結果に基づき、前記第１熱処理工程における加熱条件と、前記第１熱処理工程における降温条件とのうちの少なくとも一方を変更する第２フィードバックをさらに行う、請求項８に記載のＳｉＣエピタキシャルウェハの製造方法。

【請求項10】

前記本工程は、前記試験工程の結果に基づいて、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第２熱処理工程をさらに備える、請求項９に記載のＳｉＣエピタキシャルウェハの製造方法。

【請求項11】

前記第１測定工程を非破壊検査方法で行う、請求項８～１０のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。

【請求項12】

前記本工程は、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性を測定する第２測定工程をさらに備える、請求項８～１１のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。

【請求項13】

前記第２測定工程を非破壊検査方法で行う、請求項１２に記載のＳｉＣエピタキシャルウェハの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、バンドギャップが３倍大きい。また、炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて熱伝導率が３倍程度高い等の特性を有する。そのため炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。このため、近年、上記のような半導体デバイスにＳｉＣエピタキシャルウェハが用いられるようになっている。

【0003】

ＳｉＣエピタキシャルウェハは、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によって、ＳｉＣ基板上にＳｉＣエピタキシャル層を成膜して得られる。ＳｉＣエピタキシャル層は、ＳｉＣデバイスの活性領域となる。

【0004】

ＳｉＣエピタキシャル層内の欠陥は、ＳｉＣデバイス層の特性に影響を及ぼす。例えば、特許文献１には、ＳｉＣエピタキシャル層内のＺ_１／２センターが、ＳｉＣエピタキシャル層内におけるキャリア寿命に影響することが記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１６－１３２６０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述のように、Ｚ_１／２センターはＳｉＣデバイスの特性に影響を及ぼすため、ＳｉＣエピタキシャル層内におけるＺ_１／２センターの密度、分布を制御できることが好ましい。しかしながら、製造時点においてＺ_１／２センターの密度、分布に影響を及ぼすパラメータは複数あり、かつ、そのパラメータそれぞれの制御も難しい。

【0007】

本発明は上記問題に鑑みてなされたものであり、Ｚ_１／２センターの密度分布が制御され、デバイス化した際に、デバイスの特性劣化を防ぐことができる、ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は、上記課題を解決するため、以下の手段を提供する。

【0009】

（１）第１の態様にかかるＳｉＣエピタキシャルウェハは、ＳｉＣ基板と、前記ＳｉＣ基板の第１面に形成されたＳｉＣエピタキシャル層と、を備え、前記ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性が５％以下である。

【0010】

（２）上記態様にかかるＳｉＣエピタキシャルウェハは、直径が１５０ｍｍ以上であってもよい。

【0011】

（３）上記態様にかかるＳｉＣエピタキシャルウェハは、直径が２００ｍｍ以上であってもよい。

【0012】

（４）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層に含まれる格子間炭素起因の点欠陥密度が１×１０^１１ｃｍ^－３以下であってもよい。

【0013】

（５）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層に含まれるＥＨ_１センター、ＥＨ_３センター、ＲＤ_３センターのそれぞれの密度が１×１０^１１ｃｍ^－３以下であってもよい。

【0014】

（６）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層に含まれるＯＮ_１センター、ＯＮ_２センターのそれぞれの密度が１×１０^１１ｃｍ^－３以下であってもよい。

【0015】

（７）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣエピタキシャル層の中心におけるＺ_１／２センター密度と、前記ＳｉＣエピタキシャル層の中心から５０ｍｍ以上離れた位置におけるＺ_１／２センター密度との差が、前記ＳｉＣエピタキシャル層の中心におけるＺ_１／２センター密度の値の２０％以下であってもよい。

【0016】

（８）第２の態様にかかるＳｉＣエピタキシャルウェハの製造方法は、試験工程と、本工程と、を有し、前記試験工程は、試験用のＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第１成膜工程と、前記ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性を測定する第１測定工程と、前記第１測定工程で測定された結果に基づき、前記第１成膜工程における加熱条件と、前記第１成膜工程における降温条件とのうちの少なくとも一方を変更する第１フィードバックを行うフィードバック工程と、を有し、前記試験工程は、前記第１成膜工程、前記第１測定工程、前記フィードバック工程を複数回繰り返し、前記本工程は、前記試験工程の結果に基づいて、ＳｉＣ基板の第１面にＳｉＣエピタキシャル層を積層する第２成膜工程を有する。

【0017】

（９）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記試験工程は、前記第１成膜工程と前記第１測定工程との間に、前記第１成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第１熱処理工程をさらに有し、前記フィードバック工程は、前記第１測定工程で測定された結果に基づき、前記第１熱処理工程における加熱条件と、前記第１熱処理工程における降温条件とのうちの少なくとも一方を変更する第２フィードバックをさらに行ってもよい。

【0018】

（１０）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記本工程は、前記試験工程の結果に基づいて、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層を熱処理する第２熱処理工程をさらに備えてもよい。

【0019】

（１１）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記第１測定工程を非破壊検査方法で行ってもよい。

【0020】

（１２）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記本工程は、前記第２成膜工程で成膜された前記ＳｉＣエピタキシャル層のＺ_１／２センター密度の面内均一性を測定する第２測定工程をさらに備えてもよい。

【0021】

（１３）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法において、前記第２測定工程を非破壊検査方法で行ってもよい。

【発明の効果】

【0022】

上記態様にかかるＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法は、デバイス化した際に、ウェハ全面にわたって期待するデバイスの特性を得ることができる。

【図面の簡単な説明】

【0023】

【図1】本実施形態に係るＳｉＣエピタキシャルウェハの断面図である。

【図2】本実施形態に係るＳｉＣエピタキシャルウェハの平面図である。

【図3】本実施形態に係るＳｉＣエピタキシャルウェハの製造方法のフロー図である。

【図4】Ｚ_１／２センターの密度を非破壊で測定するための測定装置の模式図である。

【図5】ＳｉＣエピタキシャルウェハの静電容量の経時変化を示す図である。

【図6】実施例１の各測定点におけるＺ_１／２センター密度及びドーピング濃度を示す。

【発明を実施するための形態】

【0024】

以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

【0025】

図１は、本実施形態に係るＳｉＣエピタキシャルウェハ１０の断面図である。ＳｉＣエピタキシャルウェハ１０は、ＳｉＣ基板１とＳｉＣエピタキシャル層２とを有する。

【0026】

ＳｉＣ基板１は、例えば、ＳｉＣインゴットから切り出されたものである。ＳｉＣインゴットは、例えば、昇華法を用いてＳｉＣ種結晶上に成長する。

【0027】

ＳｉＣエピタキシャル層２は、ＳｉＣ基板１の第１面１Ａに形成されている。ＳｉＣエピタキシャル層２は、例えば、ＣＶＤ法を用いてＳｉＣ基板１上に成膜される。ＳｉＣエピタキシャル層２は、内部に欠陥を有する場合がある。欠陥は、積層欠陥、点欠陥等がある。ＳｉＣエピタキシャル層２は、例えば、Ｚ_１／２センター３を内部に有する。Ｚ_１／２センター３は、炭素空孔に伴う点欠陥である。Ｚ_１／２センター３は、深い準位（Ｅ_ｃ－０．６５ｅＶ）を有し、ＳＲＨ（Ｓｈｏｃｋｌｅｙ－Ｒｅａｄ－Ｈａｌｌ）再結合中心となる。すなわち、Ｚ_１／２センター３は、キャリアライフタイムキラー欠陥の一つであり、キャリア寿命に影響を及ぼす。

【0028】

ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度の面内均一性は、制御されている。ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度の面内均一性は、５％以下である。面内均一性は、標準偏差（σ）を平均値（μ：mean value）で割って求められる（σ／ｍｅａｎ）。

【0029】

図２は、本実施形態に係るＳｉＣエピタキシャルウェハ１０の平面図である。Ｚ_１／２センター３の密度の面内均一性は、例えば、ＳｉＣエピタキシャルウェハ１０の中心を通る径方向の１０点以上の測定点ｓｐの結果から求める。図２では、オリエンテーションフラットＯＦと平行な方向に測定点ｓｐを配置する例を示したが、オリエンテーションフラットＯＦと垂直な方向に測定点ｓｐを配置してもよいし、オリエンテーションフラットＯＦと平行及び垂直な方向のそれぞれに測定点ｓｐを配置してもよい。

【0030】

各測定点ｓｐにおけるＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度は、例えば、１×１０^１３ｃｍ^－３以下であり、１×１０^１２ｃｍ^－３以下であることがより好ましい。またＺ_１／２センター３の密度をゼロとすることは難しく、Ｚ_１／２センター３の密度は、例えば、１×１０^１０ｃｍ^－３以上である。

【0031】

またＳｉＣエピタキシャル層２のドーピング濃度は、例えば、１×１０^１３ｃｍ^－３以上１×１０^１７以下ｃｍ^－３である。ただし、ドーピング濃度が低いほど後述するＤＬＴＳ法による点欠陥の検出下限は低くなる。そのためＺ_１／２センター３の密度が１×１０^１３ｃｍ^－３以下のエピタキシャル層２においては、ドーピング濃度が１×１０^１５ｃｍ^－３以下であることが好ましい。ドーピング濃度は、ｎ型の場合はドナー濃度からアクセプタ濃度を引いた実効的なドーピング濃度であり、ｐ型の場合はアクセプタ濃度からドナー濃度を引いた実効的なドーピング濃度である。ｎ型の場合は、アクセプタ濃度は低いほど好ましく、ｐ型の場合はドナー濃度が低いほど好ましい。ｎ型の場合のアクセプタ濃度は、例えば、１×１０^１３ｃｍ^－３以下であり、好ましくは１×１０^１２ｃｍ^－３以下である。ｐ型の場合のドナー濃度は、例えば、１×１０^１３ｃｍ^－３以下であり、好ましくは１×１０^１２ｃｍ^－３以下である。

【0032】

またＳｉＣエピタキシャル層２における格子間炭素起因の点欠陥は、例えば、１×１０^１２ｃｍ^－３以下であり、１×１０^１１ｃｍ^－３以下であることが好ましい。また格子間炭素起因の点欠陥は、例えば、ＳｉＣエピタキシャル層２内に含まれなくてもよい。格子間炭素起因の点欠陥とは、格子の隙間に存在する炭素に起因した欠陥である。格子間炭素起因の点欠陥は、例えば、ＥＨ_１センター、ＥＨ_３センター、ＲＤ_３センター、ＯＮ_１センター、ＯＮ_２センターである。ＥＨ_１センター、ＥＨ_３センター、ＲＤ_３センターのそれぞれの密度が１×１０^１１ｃｍ^－３以下であることが好ましく、ＯＮ_１センター、ＯＮ_２センターのそれぞれの密度は１×１０^１１ｃｍ^－３以下であることが好ましい。

【0033】

格子間炭素起因の点欠陥となる炭素元素は、熱処理によりＺ_１／２センター３を消滅させる。一方で、当該点欠陥自体は、ＳｉＣデバイスの特性に影響を及ぼす。Ｚ_１／２センター３は、ＳｉＣエピタキシャル層２に電子線を照射することで数を制御することができるが、ＳｉＣエピタキシャル層２に電子線を照射すると格子間炭素起因の点欠陥（例えば、ＥＨ_１センター、ＥＨ_３センター、ＲＤ_３センター）が同時に生成されてしまう。なおＯＮ_１センター、ＯＮ_２センターは、炭素イオン注入や熱酸化などのＺ_１／２センターを消滅させる処理において同時生成してしまう欠陥であり、熱処理により完全に低減させることが難しい。ただし、ＯＮ_１センター、ＯＮ_２センターは、エピタキシャル成長したままのエピタキシャル層には存在しない、又は、存在してもその濃度は十分に低い。

【0034】

またＳｉＣエピタキシャル層２の膜厚は、例えば、３μｍ以上５００μｍ以下である。膜厚が厚いほど、成膜時間が長くなるため、Ｚ_１／２センター３の密度の面内均一性の制御は難しくなる傾向にある。

【0035】

ＳｉＣエピタキシャルウェハ１０の直径は、例えば、１５０ｍｍ以上であり、２００ｍｍ以上であってもよい。ＳｉＣエピタキシャルウェハ１０の大きさが大きいほど、Ｚ_１／２センター３の密度の面内均一性は悪くなる傾向にある。後述するＳｉＣエピタキシャルウェハの製造方法を用いると、直径が１５０ｍｍ以上の大きなＳｉＣエピタキシャルウェハ１０においても、Ｚ_１／２センター３の密度の面内均一性を所定の範囲内に収めることができる。なお、ここでいう直径は厳密に上記の数値である必要はなく、常識の範囲内のブレを許容する。例えば、直径１５０ｍｍのウェハであれば、１４９ｍｍ以上１５１ｍｍ以下のウェハであればよく、直径２００ｍｍのウェハであれば、１９９ｍｍ以上２０１ｍｍ以下のウェハであればよい。

【0036】

またＳｉＣエピタキシャル層２の中心におけるＺ_１／２センター密度と、ＳｉＣエピタキシャル層２の中心から５０ｍｍ以上離れた位置におけるＺ_１／２センター密度との差は、ＳｉＣエピタキシャル層２の中心におけるＺ_１／２センター密度の値の２０％以下であることが好ましい。ＳｉＣエピタキシャルウェハ１０の面内温度分布は、特に外周でのコントロールが難しい。後述するＳｉＣエピタキシャルウェハの製造方法を用いると、外周部の温度分布の高精度な調整も可能である。その結果として中心から５０ｍｍ以上離れた外周部のＺ_１／２センター密度の均一性も向上する。

【0037】

次いで、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法について説明する。図３は、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法のフロー図である。本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、試験工程Ｓ１と本工程Ｓ２とを有する。

【0038】

試験工程Ｓ１は、例えば、第１成膜工程Ｓ１１と第１熱処理工程Ｓ１２と第１測定工程Ｓ１３とフィードバック工程Ｓ１４とを有する。試験工程Ｓ１において第１熱処理工程Ｓ１２は省略可能であり、第１成膜工程Ｓ１１の後に第１測定工程Ｓ１３を行ってもよい。試験工程Ｓ１は、第１成膜工程Ｓ１１、第１測定工程Ｓ１３、フィードバック工程Ｓ１４を複数回繰り返し、最適条件を決定する。また試験工程Ｓ１は、必要に応じて、第１成膜工程Ｓ１１、第１熱処理工程Ｓ１２、第１測定工程Ｓ１３、フィードバック工程Ｓ１４を複数回繰り返し、最適条件を決定する。

【0039】

第１成膜工程Ｓ１１では、ＳｉＣ基板１上にＳｉＣエピタキシャル層２を成膜する。第１成膜工程Ｓ１１においてＳｉＣエピタキシャル層２の性能を決定づけるパラメータは多数ある。これらの中でも成膜時の温度条件及び成膜後の降温条件は、Ｚ_１／２センター３の密度の面内均一性に大きな影響を及ぼすパラメータである。成膜時の温度及び成膜後の降温スピードが、ＳｉＣエピタキシャル層２の面内で均一なほど、Ｚ_１／２センター３の密度の面内均一性は向上する。

【0040】

次いで、必要に応じて第１熱処理工程Ｓ１２を行う。第１熱処理工程Ｓ１２では、ＳｉＣエピタキシャルウェハ１０を熱処理する。熱処理は加熱処理であり、例えば、ＳｉＣエピタキシャル層２の成膜後に行うアニール、ＳｉＣエピタキシャル層２に炭素イオン注入後に行うアニール、ＳｉＣエピタキシャル層２の一部を熱酸化処理した後に行うアニール、等である。熱処理により成膜直後のＳｉＣエピタキシャル層２内に含まれる欠陥を減らすことができる。熱処理の温度は、例えば、１５００℃以上である。第１熱処理工程Ｓ１２においてＳｉＣエピタキシャル層２の性能を決定づけるパラメータは多数ある。これらの中でも熱処理時の温度条件及び熱処理後の降温条件は、Ｚ_１／２センター３の密度の面内均一性に大きな影響を及ぼすパラメータである。熱処理時の温度及び熱処理後の降温スピードが、ＳｉＣエピタキシャル層２の面内で均一なほど、Ｚ_１／２センター３の密度の面内均一性は向上する。

【0041】

次いで、第１測定工程Ｓ１３では、ＳｉＣエピタキシャル層２のＺ_１／２センター３の密度の面内均一性を測定する。第１測定工程Ｓ１３では、ＳｉＣエピタキシャルウェハ１０の中心を通る径方向の１０点以上の測定点ｓｐのそれぞれにおけるＺ_１／２センター３の密度を測定する。そして、それぞれの測定点ｓｐにおけるＺ_１／２センター３の密度からＳｉＣエピタキシャルウェハ１０の面内におけるＺ_１／２センター３の密度の面内均一性を求める。

【0042】

第１測定工程Ｓ１３は、破壊検査でも非破壊検査でもよいが、試験工程Ｓ１を複数回繰り返すことを考慮すると、非破壊検査で行うことが現実的である。ＤＬＴＳ（Deep Level Transient Spectroscopy）法は、破壊検査の一例である。ＤＬＴＳ法は、ＳｉＣエピタキシャルウェハ１０の一部を切り出し、ショットキー電極をＳｉＣエピタキシャル層２上に堆積して測定を行う。ＤＬＴＳ法を試験工程Ｓ１毎に複数の測定点ｓｐのそれぞれで行うと、膨大な時間を要する。

【0043】

次いで、第１測定工程Ｓ１３に用いることができる非破壊検査方法について説明する。図４は、Ｚ_１／２センター３の密度を非破壊で測定するための測定装置２０の模式図である。測定装置２０は、ステージ２１と接触子２２とプローブ２３とパルス電源２４と容量計２５と評価部２６とを有する。

【0044】

ＳｉＣエピタキシャルウェハ１０は、ステージ２１上に載置される。ステージ２１又はプローブ２３は移動可能であり、プローブ２３とＳｉＣエピタキシャルウェハ１０との相対位置を変えることができる。

【0045】

接触子２２は、プローブ２３の先端にある。接触子２２は、測定時にＳｉＣエピタキシャル層２と接する。接触子２２は、ＳｉＣエピタキシャルウェハ１０に電圧を印加するための端子であり、ショットキー電極として機能する。接触子２２は、例えば、水銀である。水銀は室温で液体であり、室温で固体の金属をショットキー電極として活用する場合のように、金属電極を堆積する必要がない。そのため、ＳｉＣエピタキシャルウェハ１０の切り出し等が不要であり、非破壊検査を行うことができる。

【0046】

パルス電源２４は、接触子２２に対して間欠的に電圧を印加する。接触子２２がＳｉＣエピタキシャルウェハ１０と接している場合は、パルス電源２４から印加された電圧が、ＳｉＣエピタキシャル層２に間欠的に印加される。

【0047】

図５は、ＳｉＣエピタキシャルウェハ１０の静電容量の経時変化を示す図である。図５における縦軸はＳｉＣエピタキシャルウェハ１０の静電容量であり、横軸は時間である。ＳｉＣエピタキシャルウェハ１０の静電容量は、容量計２５で測定される。

【0048】

電圧が印加されていない状態におけるＳｉＣエピタキシャルウェハ１０の静電容量はＣ１である。パルス電源２４からＳｉＣエピタキシャルウェハ１０に電圧が印加されると、ＳｉＣエピタキシャルウェハ１０の静電容量はＣ１からＣ２へ変化する。点欠陥のトラップ準位にｎ型半導体では電子が捕捉され、ｐ型半導体では正孔が捕捉されるためである。

【0049】

電圧の印加がストップされると、捕捉された電子及び正孔が放出される。その結果、時間の経過とともに、ＳｉＣエピタキシャルウェハ１０の静電容量はＣ２からＣ１へ戻る。捕捉された電子又は正孔の密度は、点欠陥の密度に相当する。静電容量は、近似的に点欠陥の密度に比例する。例えば、点欠陥が多い場合は、少ない場合と比較して静電容量Ｃ２の絶対値が大きくなる。

【0050】

評価部２６は、容量計２５で計測されたＳｉＣエピタキシャルウェハ１０の静電容量に基づいて、ＳｉＣエピタキシャル層２内の点欠陥の状態（種類、密度）を評価する。例えば、図５に示す減衰曲線を指数関数で近似し、信号強度の変化量を求める。そして、予め決定しておいたドーピング濃度の値を用いて欠陥密度を算出する。例えば、ドーピング濃度をＮ、トラップ密度をＮｔとすると、Ｎｔ≒２Ｎ×｜Ｃ２－Ｃ１｜／Ｃ１で求められる。また指数関数の指数より時定数を求め、欠陥のバンドギャップ中のエネルギー深さも評価できる。トラップ密度Ｎｔは、点欠陥の密度に対応する。

【0051】

ここで、点欠陥は、室温付近で信号がピークとなる欠陥である。相関関数（コリレータ）法を用いると室温近傍で電気的な信号のピークが得られるように調整できる。相関関数の周期を変化させながら、信号強度を評価すると、信号強度の最大値が得られる相関関数の周期を決定できる。相関関数の周期の最適値は、欠陥の種類（欠陥のエネルギー深さ）に依存する。したがって、複数の点欠陥からＺ_１／２センター３を分離して評価できる。

【0052】

上述のように、当該非破壊検査方法を用いることで、ＳｉＣエピタキシャル層２の各測定点におけるＺ_１／２センター３の密度を測定できる。換言すると、ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度が特定されたＳｉＣエピタキシャルウェハ１０を得ることができる。また上記非破壊検査方法は、ＳｉＣエピタキシャル層２が成膜される前のＳｉＣ基板１単体にも適用できるため、Ｚ_１／２センター３の密度が特定されたＳｉＣ基板１を得ることもできる。

【0053】

そして、第１測定工程Ｓ１３では、ＳｉＣエピタキシャル層２の各測定点におけるＺ_１／２センター３の密度の結果から、ＳｉＣエピタキシャル層２のＺ_１／２センター３の密度の面内均一性が算出される。具体的には、各測定点の標準偏差（σ）を平均値（μ：mean value）で割ることで、ＳｉＣエピタキシャル層２のＺ_１／２センター３の密度の面内分布が得られる。

【0054】

次いで、フィードバック工程Ｓ１４を行う。フィードバック工程Ｓ１４は、第１測定工程Ｓ１３で求められたＺ_１／２センター３の密度の面内均一性の値に基づいて行う。フィードバック工程Ｓ１４は、第１フィードバックＦ１と第２フィードバックＦ２とのうちの少なくともいずれかを行う。フィードバック工程Ｓ１４では、例えば、第１フィードバックＦ１を行った後に、第２フィードバックＦ２を行う。

【0055】

まず、第１熱処理工程Ｓ１２を行わずに、試験工程Ｓ１を行う。この場合、第１熱処理工程Ｓ１２を行わないため、Ｚ_１／２センター３の密度の面内均一性に影響を及ぼすのは第１成膜工程Ｓ１１である。第１フィードバックＦ１では、第１測定工程Ｓ１３で求められたＺ_１／２センター３の密度の面内均一性の値が５％以上の場合に行う。

【0056】

第１フィードバックＦ１では、成膜時の加熱条件と成膜後の降温条件とのうち少なくとも一方を変更する。成膜時の加熱条件は、例えば、面内方向における温度分布である。成膜後の降温条件は、例えば、降温速度の面内方向における分布である。例えば、成膜時又は降温時におけるヒータの出力分布（内側ヒータと外側ヒータの出力調整）、配置等を変えることで、成膜時における面内方向の温度分布、降温時における降温スピードの面内分布を均一化することができる。

【0057】

本工程Ｓ２で第２熱処理工程Ｓ２２を行わない場合は、Ｚ_１／２センター３の密度の面内均一性の値が５％以下となる条件が確定した時点で、フィードバック工程Ｓ１４を止めて、試験工程Ｓ１を終了させる。

【0058】

これに対し、本工程Ｓ２で第２熱処理工程Ｓ２２を行う場合は、試験工程Ｓ１をさらに繰り返す。まず第１フィードバックＦ１により決定した条件に基づいて、第１成膜工程Ｓ１１を行う。次いで、第１熱処理工程Ｓ１２、第１測定工程Ｓ１３を行う。第１成膜工程Ｓ１１は第１フィードバックＦ１で最適化されているが、第１熱処理工程Ｓ１２を追加したことで、第１測定工程Ｓ１３で測定されるＺ_１／２センター３の密度の面内均一性の値が５％以上となる場合がある。第１測定工程Ｓ１３で求められたＺ_１／２センター３の密度の面内均一性の値が５％以上の場合は、第２フィードバックＦ２を行う。

【0059】

第２フィードバックＦ２では、熱処理時の加熱条件と熱処理後の降温条件とのうち少なくとも一方を変更する。熱処理時の加熱条件は、例えば、面内方向における温度分布である。熱処理後の降温条件は、例えば、降温速度の面内方向における分布である。例えば、成膜時又は降温時におけるヒータの出力分布（内側ヒータと外側ヒータの出力調整）、配置等を変えることで、熱処理時における面内方向の温度分布、降温時における降温スピードの面内分布を均一化することができる。

【0060】

Ｚ_１／２センター３の密度の面内均一性の値が５％以下となる条件が確定した時点で、フィードバック工程Ｓ１４を止めて、試験工程Ｓ１を終了させる。この時点で第１フィードバックＦ１及び第２フィードバックＦ２により第１成膜工程Ｓ１１及び第１熱処理工程Ｓ１２の条件が最適化されている。したがって、当該条件を本工程Ｓ２用の条件とする。

【0061】

本工程Ｓ２は、例えば、第２成膜工程Ｓ２１と第２熱処理工程Ｓ２２と第２測定工程Ｓ２３とを有する。本工程Ｓ２は、試験工程Ｓ１の結果に基づいて行う。

【0062】

第２成膜工程Ｓ２１では、本番用のＳｉＣ基板１の第１面１ＡにＳｉＣエピタキシャル層２を成膜する。第２成膜工程Ｓ２１では、試験工程Ｓ１で最適化された条件に基づいて成膜を行う。

【0063】

次いで、第２熱処理工程Ｓ２２を行う。第２熱処理工程Ｓ２２は、省略してもよい。例えば、第２フィードバックＦ２により第１熱処理工程Ｓ１２が最適化されている場合に、第２熱処理工程Ｓ２２を行う。第２熱処理工程Ｓ２２は、第２成膜工程Ｓ２１で成膜されたＳｉＣエピタキシャル層２を熱処理する。第２熱処理工程Ｓ２２では、試験工程Ｓ１で最適化された条件に基づいて熱処理を行う。

【0064】

次いで、第２測定工程Ｓ２３を行う。第２測定工程Ｓ２３は、省略してもよい。第２測定工程Ｓ２３は、出荷試験であってもよい。第２測定工程Ｓ２３は、第１測定工程Ｓ１３と同様の方法で行うことができ、非破壊で行われる。第２測定工程Ｓ２３を行うことで、出荷される実サンプルにおいて、Ｚ_１／２センター３の密度の面内均一性を確認できる。

【0065】

本工程Ｓ２で作製されたＳｉＣエピタキシャルウェハのＺ_１／２センター３の密度の面内均一性は、原則、試験工程Ｓ１におけるそれと同等である。したがって、本工程Ｓ２を行うことで、ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度の面内均一性が５％以下であるＳｉＣエピタキシャルウェハ１０を得ることができる。

【0066】

ＳｉＣエピタキシャル層２を成膜又は熱処理する際の温度は１６００℃を超える場合もあり、非常に高温である。そのため、これらの温度条件は精密に測定すること自体が困難であり、温度条件を精密に制御することは難しい。

【0067】

例えば、ＳｉＣエピタキシャルウェハ１０の温度を測定する一つの方法として放射温度計（パイロメータ）が知られている。パイロメータは物体からの熱放射を温度に変換することで、物体の温度を測定する。そのため、温度を正確に測定するためには、物体の放射率が精密に分かっている必要がある。しかしながら、１６００℃近い高温の物体の放射率を精密に測定することは難しく、１６００℃よりも低い温度、例えば室温における放射率から換算することしかできない。この場合、精密な温度換算は難しい。

【0068】

またウェハ面内の温度分布を測定するためには、ウェハ面内の温度を複数点で精密に測定する必要がある。上記のように、温度の精密測定自体が難しいのに加え、ウェハ面内の測定点の位置精度を保つことも難しい。例えば、パイロメータは光学的な手法で測定を行うため、測定点の位置精度を高く保つことは難しい。また成膜中のウェハは回転等の動作をしている場合が多く、測定点の位置精度を保つことはより難しい。

【0069】

これに対し、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度分布をフィードバックすることで、間接的に成膜又は熱処理時の加熱条件を変更している。したがって、本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣエピタキシャルウェハ１０の温度を直接測定する必要がない。

【0070】

また上記のフィードバックを繰り返すことで、成膜又は熱処理時の最適な加熱条件を見出すことができる。当該フィードバック工程は、測定点ｓｐが増えるほど精密になるが、測定点ｓｐが増えるほど測定に時間を要する。それぞれの測定点ｓｐにおける測定を破壊検査で行うと、その時間は膨大になる。これに対し、非破壊でＺ_１／２センター３の密度分布を測定することで、フィードバックの回数を増やすことができる。また測定点ｓｐが増えた場合でも、測定に要する時間が発散的に増えることがなく、測定点ｓｐを増やすこともできる。その結果、ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度の面内均一性が５％以下となる条件を、現実的な時間の中で見出すことができる。当該条件は装置依存性もあり、ＳｉＣエピタキシャル層２におけるＺ_１／２センター３の密度の面内均一性が５％以下となる条件を現実的な時間の中で見つけることは、量産化に大きく寄与する。

【0071】

最後に上述の手順で作製されたＳｉＣエピタキシャルウェハをチップ化し、それぞれのチップに、活性領域、電極等を形成することでＳｉＣデバイスが得られる。それぞれのＳｉＣデバイスは、Ｚ_１／２センター３の密度が均質であり、高い特性を示す。

【0072】

以上、本実施形態の一例を図示したが、本発明はこれらの実施形態に限定されるものではない。例えば、それぞれの実施形態の特徴的な構成の組み合わせ、その他の構成の付加等を行ってよい。

【実施例0073】

（実施例１）
上記の試験工程Ｓ１を複数回繰り返し、成膜及び熱処理の最適条件を決定した。そして本工程Ｓ２として、直径１５０ｍｍの４Ｈ－ＳｉＣ基板上に、厚さ１６μｍのＳｉＣエピタキシャル層を積層した。図４に示す非破壊の方式で、ＳｉＣエピタキシャル層のドーピング濃度及びＺ_１／２センター密度を求めた。測定点は、ＳｉＣ基板の中心から半径５０ｍｍの範囲とし、１０ｍｍピッチで十字状に測定した。Ｚ_１／２センター密度は、各測定点におけるドーピング濃度の測定値から求めた。図６は、実施例１の各測定点におけるＺ_１／２センター密度及びドーピング濃度を示す。図６において、Ｎ_ｄはドナー濃度であり、Ｎ_ａはアクセプタ濃度である。

【0074】

図６に示すように、Ｚ_１／２センター密度及びドーピング濃度は面内方向に一様であった。ドーピング濃度の平均値は（３．８±０．１）×１０^１３ｃｍ^－３であり、Ｚ_１／２センター密度の平均値は（１．２±０．１）×１０^１２ｃｍ^－３であった。また面内均一性は、ドーピング濃度が２％であり、Ｚ_１／２センター密度が４％であった。すなわち、ｎ型エピタキシャル膜のキャリア寿命を決定づけるＺ_１／２センター密度の均一性が高いＳｉＣエピタキシャルウェハが作製されている。

【0075】

また破壊検査のＤＬＴＳ法により、同条件で作製したエピタキシャル層には、Ｚ_１／２センターおよびＥＨ_６／７センター以外の点欠陥ピークは確認されなかった。格子間炭素起因の点欠陥（ＥＨ_１センター、ＥＨ_３センター、ＲＤ_３センター、ＯＮ_１センター、ＯＮ_２センター）密度も検出下限（１×１０^１１ｃｍ^－３）以下であることを確認した。すなわち、これらの点欠陥は、存在しないまたは十分に低いことが確認された。

【0076】

また十字に測定した中心点と十字の端部にあたる４つの測定点における測定値を以下の表１にまとめた。

【0077】

【表1】

【0078】

表１に示すように、中心点におけるＺ_１／２センター密度と、４つの端部それぞれにおけるＺ_１／２センター密度との差は、中心点におけるＺ_１／２センター密度の値の２０％以下であった。なお、小数点以下は四捨五入している。

【符号の説明】

【0079】

１…ＳｉＣ基板、２…ＳｉＣエピタキシャル層、３…Ｚ_１／２センター、１０…ＳｉＣエピタキシャルウェハ、２０…測定装置、２１…ステージ、２２…接触子、２３…プローブ、２４…パルス電源、２５…容量計、２６…評価部、Ｆ１…第１フィードバック、Ｆ２…第２フィードバック、ｓｐ…測定点、Ｓ１…試験工程、Ｓ２…本工程、Ｓ１１…第１成膜工程、Ｓ１２…第１熱処理工程、Ｓ１３…第１測定工程、Ｓ１４…フィードバック工程、Ｓ２１…第２成膜工程、Ｓ２２…第２熱処理工程、Ｓ２３…第２測定工程

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】