(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022089768
(43)【公開日】2022-06-16
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
H01L 21/336 20060101AFI20220609BHJP
【FI】
H01L29/78 301X
H01L29/78 301H
【審査請求】未請求
【請求項の数】20
【出願形態】OL
【外国語出願】
(21)【出願番号】P 2021185634
(22)【出願日】2021-11-15
(31)【優先権主張番号】17/111,525
(32)【優先日】2020-12-04
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】315002243
【氏名又は名称】ユナイテッド・セミコンダクター・ジャパン株式会社
(74)【代理人】
【識別番号】100188558
【弁理士】
【氏名又は名称】飯田 雅人
(74)【代理人】
【識別番号】100205785
【弁理士】
【氏名又は名称】▲高▼橋 史生
(74)【代理人】
【識別番号】100210480
【弁理士】
【氏名又は名称】後藤 学
(72)【発明者】
【氏名】大川 成実
【テーマコード(参考)】
5F140
【Fターム(参考)】
5F140AA21
5F140AA24
5F140BA01
5F140BA02
5F140BA05
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5F140BH05
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5F140BK05
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5F140CB04
5F140CC03
5F140CC08
5F140CC09
5F140CE06
5F140CE07
(57)【要約】
【課題】半導体デバイスおよびその製造方法を提供する。
【解決手段】半導体デバイスは、半導体基板と、フィン形構造と、ゲート構造と、第1のドープ領域と、第2のドープ領域と、中間領域とを含む。フィン形構造は、半導体基板の頂面上に配設され、垂直方向において半導体基板の頂面から上向きに延びる。ゲート構造は、フィン形構造の一部を跨ぐように配設される。第1のドープ領域の少なくとも一部は、フィン形構造内に配設される。第2のドープ領域は、フィン形構造内に配設され、垂直方向において第1のドープ領域の上方に配設される。中間領域は、フィン形構造内に配設される。第2のドープ領域は、中間領域によって第1のドープ領域から離間され、ゲート構造の底面は、垂直方向において第1のドープ領域の頂面よりも低いか、またはこの頂面と同一平面上に位置する。
【選択図】
図1
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
半導体基板と、
前記半導体基板の頂面上に配設され、垂直方向において前記半導体基板の頂面から上向きに延びるフィン形構造と、
前記フィン形構造の一部を跨ぐように配設されたゲート構造と、
少なくとも一部が前記フィン形構造内に配設される第1のドープ領域と、
前記フィン形構造内に配設され、前記垂直方向において前記第1のドープ領域の上方に配設された第2のドープ領域と、
前記フィン形構造内に配設された中間領域とを備え、前記第2のドープ領域が、前記中間領域によって前記第1のドープ領域から離間され、前記ゲート構造の底面が、前記垂直方向において前記第1のドープ領域の頂面よりも低いか、または前記頂面と同一平面上に位置する、半導体デバイス。
【請求項2】
前記第2のドープ領域の導電型が、前記第1のドープ領域の導電型と相補的である、請求項1に記載の半導体デバイス。
【請求項3】
前記中間領域の導電型が、前記第1のドープ領域の前記導電型と同一であり、前記第1のドープ領域内の不純物濃度が、前記中間領域内の不純物濃度よりも高い、請求項1または2に記載の半導体デバイス。
【請求項4】
前記ゲート構造が、水平方向において前記中間領域の側面の一部を覆う、請求項1乃至3のいずれかに記載の半導体デバイス。
【請求項5】
前記ゲート構造が、前記水平方向において前記第1のドープ領域の側面の一部をさらに覆う、請求項4に記載の半導体デバイス。
【請求項6】
前記半導体基板上に配設され、前記フィン形構造を囲む素子分離構造をさらに備え、前記ゲート構造の一部が、前記素子分離構造上に配設され、前記素子分離構造の頂面が、前記垂直方向において前記第1のドープ領域の前記頂面よりも低いか、または前記頂面と同一平面上に位置する、請求項1乃至5のいずれかに記載の半導体デバイス。
【請求項7】
前記フィン形構造が、
第1の部分と、
前記垂直方向において前記第1の部分上に配設された第2の部分であって、前記第1の部分の幅が、前記第2の部分の幅よりも大きい第2の部分と、
前記垂直方向において前記第1の部分と前記第2の部分との間に配設された第3の部分であって、前記第3の部分の側壁がテーパ形状にされ、前記中間領域の少なくとも一部が、前記第3の部分内に配設される第3の部分とを備える、請求項1乃至6のいずれかに記載の半導体デバイス。
【請求項8】
前記ゲート構造が、
第1の部分と、
前記第1の部分上に配設された第2の部分であって、前記ゲート構造の前記第1の部分の幅が、前記ゲート構造の前記第2の部分の幅よりも大きい第2の部分とを備える、請求項1乃至7のいずれかに記載の半導体デバイス。
【請求項9】
前記ゲート構造の前記第1の部分が、
下部と、
上部であって、前記下部の側壁の勾配が、前記上部の側壁の勾配とは異なる上部とを備える、請求項8に記載の半導体デバイス。
【請求項10】
前記上部の前記側壁と前記半導体基板の前記頂面に平行な水平面との間の夾角が、45°未満である、請求項9に記載の半導体デバイス。
【請求項11】
前記ゲート構造の前記第1の部分の前記幅が、前記垂直方向において徐々に変化する、請求項8乃至10のいずれかに記載の半導体デバイス。
【請求項12】
半導体デバイスであって、
半導体基板と、
前記半導体基板の頂面上に配設され、垂直方向において前記半導体基板の前記頂面から上向きに延びるフィン形構造と、
前記フィン形構造の一部を跨ぐように配設されたゲート構造であって、
第1の部分、および、
前記第1の部分上に配設された第2の部分であって、前記ゲート構造の前記第1の部分の幅が、前記ゲート構造の前記第2の部分の幅よりも大きい第2の部分を備えるゲート構造とを備える半導体デバイス。
【請求項13】
前記ゲート構造の前記第1の部分が、
下部と、
上部であって、前記下部の側壁の勾配が、前記上部の側壁の勾配とは異なる上部とを備える、請求項12に記載の半導体デバイス。
【請求項14】
前記上部の前記側壁と前記半導体基板の前記頂面に平行な水平面との間の夾角が、45°未満である、請求項13に記載の半導体デバイス。
【請求項15】
前記ゲート構造の前記第1の部分の前記幅が、前記垂直方向において徐々に変化する、請求項12乃至14のいずれかに記載の半導体デバイス。
【請求項16】
第1のドープ領域であって、前記第1のドープ領域の少なくとも一部が前記フィン形構造内に配設される第1のドープ領域と、
前記フィン形構造内に配設され、前記垂直方向において前記第1のドープ領域の上方に配設された第2のドープ領域であって、前記第2のドープ領域の導電型が、前記第1のドープ領域の導電型と相補的である第2のドープ領域とをさらに備える、請求項12乃至15のいずれかに記載の半導体デバイス。
【請求項17】
前記ゲート構造の底面が、前記垂直方向において前記第1のドープ領域の頂面よりも低いか、または前記頂面と同一平面上に位置する、請求項16に記載の半導体デバイス。
【請求項18】
前記フィン形構造内に配設された中間領域であって、前記第2のドープ領域が、前記中間領域によって前記第1のドープ領域から離間され、前記中間領域の導電型が、前記第1のドープ領域の前記導電型と同一であり、前記第1のドープ領域内の不純物濃度が、前記中間領域内の不純物濃度よりも高い中間領域をさらに備える、請求項16または17に記載の半導体デバイス。
【請求項19】
前記ゲート構造が、水平方向において前記中間領域の側面の一部および前記第1のドープ領域の側面の一部を覆う、請求項18に記載の半導体デバイス。
【請求項20】
前記中間領域の頂面が、前記垂直方向において前記第2のドープ領域の底面よりも高い、請求項18または19に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関し、詳細には、フィン形構造を含む半導体デバイスに関する。
【背景技術】
【0002】
電界効果トランジスタ(FET)のサイズが次々に小さくなるにつれて、製造上の限界に起因して従来のプレーナ型電界効果トランジスタの開発が困難になっている。したがって、製造上の限界を解消するために、プレーナ型FETに代わるフィン型電界効果トランジスタ(FinFET)技術などの非プレーナ型トランジスタ技術が開発され、関連産業における開発動向になっている。したがって、FinFETの3次元構造によってゲートとフィン形構造との間の重なり領域が大きくなるので、ゲートによってチャネル領域をより効果的に制御することができる。このように、より小さい寸法を有するデバイスのドレイン誘起障壁低下(DIBL)効果および短チャネル効果(SCE)が軽減されることがある。しかし、FinFETには、その電気的特性をさらに向上させるために、依然として解決する必要のあるいくつかの問題がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006-093216号公報
【特許文献2】特開2019-102797号公報
【特許文献3】特開2011-091324号公報
【特許文献4】特表2007-501524号公報
【特許文献5】特開2005-217418号公報
【特許文献6】国際公開第2005/020325号
【特許文献7】特開2009-021456号公報
【特許文献8】国際公開第2006/132172号
【特許文献9】米国特許出願公開第2017/0005005号明細書
【特許文献10】特開2002-110963号公報
【特許文献11】特開2008-060590号公報
【特許文献12】特開2004-281782号公報
【特許文献13】特開2005-136376号公報
【特許文献14】特開2007-220809号公報
【特許文献15】特開2011-103450号公報
【特許文献16】特開2014-010839号公報
【特許文献17】特開2011-014753号公報
【特許文献18】特開2006-294995号公報
【特許文献19】特表2009-503893号公報
【発明の概要】
【課題を解決するための手段】
【0004】
本発明では、半導体デバイスおよびその製造方法が提供される。半導体デバイスの電気的特性を改善するために、フィン形構造内の異なるドープ領域同士を離間すること、フィン形構造を跨ぐゲート構造によって覆われるフィン形構造の面積を変更すること、および/またはゲート構造の底部を拡大することによって、フィン形構造内の異なるドープ領域間の漏れ電流および/または静電容量を低減させることができる。
【0005】
本発明の実施形態によれば、半導体デバイスが提供される。半導体デバイスは、半導体基板と、フィン形構造と、ゲート構造と、第1のドープ領域と、第2のドープ領域と、中間領域とを含む。フィン形構造は、半導体基板の頂面上に配設され、垂直方向において半導体基板の頂面から上向きに延びる。ゲート構造は、フィン形構造の一部を跨ぐように配設される。第1のドープ領域の少なくとも一部は、フィン形構造内に配設される。第2のドープ領域は、フィン形構造内に配設され、垂直方向において第1のドープ領域の上方に配設される。中間領域は、フィン形構造内に配設される。第2のドープ領域は、中間領域によって第1のドープ領域から離間され、ゲート構造の底面は、垂直方向において第1のドープ領域の頂面よりも低いか、またはこの頂面と同一平面上に位置する。
【0006】
本発明の実施形態によれば、半導体デバイスの製造方法が提供される。この製造方法は、以下のステップを含む。半導体基板上にフィン形構造が形成され、フィン形構造は、垂直方向において半導体基板の頂面から上向きに延びる。フィン形構造内に第1のドープ領域の少なくとも一部が配置される。フィン形構造内に第2のドープ領域が形成される。第2のドープ領域は、垂直方向において第1のドープ領域の上方に配置され、第2のドープ領域は、フィン形構造内に配置された中間領域によって第1のドープ領域から離間される。フィン形構造の一部を跨ぐようにゲート構造が形成される。ゲート構造の底面は、垂直方向において第1のドープ領域の頂面よりも低いか、またはこの頂面と同一平面上に位置する。
【0007】
本発明の実施形態によれば、半導体デバイスが提供される。半導体デバイスは、半導体基板と、フィン形構造と、ゲート構造とを含む。フィン形構造は、半導体基板上に配設され、垂直方向において半導体基板の頂面から上向きに延びる。ゲート構造は、フィン形構造の一部を跨ぐように配設され、ゲート構造は、第1の部分と第1の部分上に配設された第2の部分とを含む。ゲート構造の第1の部分の幅は、ゲート構造の第2の部分の幅よりも大きい。
【0008】
本発明の実施形態によれば、半導体デバイスの製造方法が提供される。製造方法は以下のステップを含む。半導体基板上にフィン形構造が形成され、フィン形構造は、垂直方向において半導体基板の頂面から上向きに延びる。フィン形構造の一部を跨ぐようにゲート構造が形成され、ゲート構造は、第1の部分と第1の部分上に配設された第2の部分とを含む。第1の部分の幅は、第2の部分の幅よりも大きい。
【0009】
本発明のこれらの目的およびその他の目的は、当業者には、様々な図および図面に示す好ましい実施形態についての以下の詳細な説明を読んだ後に間違いなく明らかになろう。
【図面の簡単な説明】
【0010】
【
図1】本発明の第1の実施形態による半導体デバイスを示す概略立体図である。
【
図2】本発明の第1の実施形態による半導体デバイスを示す概略断面図である。
【
図3】本発明の第1の実施形態による半導体デバイスにおけるソース/ドレイン構造を示す概略断面図である。
【
図4】本発明の第1の実施形態による半導体デバイスにおけるゲート構造を示す概略断面図である。
【
図5】本発明の第1の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図6】本発明の第1の実施形態による半導体デバイスの製造方法を示す、
図5に続くステップにおける概略立体図である。
【
図7】本発明の第1の実施形態による半導体デバイスの製造方法を示す、
図6に続くステップにおける概略立体図である。
【
図8】本発明の第1の実施形態による半導体デバイスの製造方法を示す、
図7に続くステップにおける概略立体図である。
【
図9】本発明の第1の実施形態による半導体デバイスの製造方法を示す、
図8に続くステップにおける概略立体図である。
【
図10】本発明の第2の実施形態による半導体デバイスにおけるソース/ドレイン構造を示す概略断面図である。
【
図11】本発明の第2の実施形態による半導体デバイスにおけるゲート構造を示す概略断面図である。
【
図12】本発明の第2の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図13】本発明の第2の実施形態による半導体デバイスの製造方法を示す、
図12に続くステップにおける概略立体図である。
【
図14】本発明の第2の実施形態による半導体デバイスの製造方法を示す、
図13に続くステップにおける概略立体図である。
【
図15】本発明の第3の実施形態による半導体デバイスにおけるソース/ドレイン構造を示す概略断面図である。
【
図16】本発明の第3の実施形態による半導体デバイスにおけるゲート構造を示す概略断面図である。
【
図17】本発明の第3の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図18】本発明の第3の実施形態による半導体デバイスの製造方法を示す、
図17に続くステップにおける概略立体図である。
【
図19】本発明の第3の実施形態による半導体デバイスの製造方法を示す、
図18に続くステップにおける概略立体図である。
【
図20】本発明の第4の実施形態による半導体デバイスを示す概略立体図である。
【
図21】本発明の第4の実施形態による半導体デバイスを示す概略断面図である。
【
図22】本発明の第4の実施形態による半導体デバイスにおけるゲート構造を示す概略断面図である。
【
図23】本発明の第4の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図24】本発明の第4の実施形態による半導体デバイスの製造方法を示す、
図23に続くステップにおける概略立体図である。
【
図25】本発明の第4の実施形態による半導体デバイスの製造方法を示す、
図24に続くステップにおける概略立体図である。
【
図26】本発明の第4の実施形態による半導体デバイスの製造方法を示す、
図25に続くステップにおける概略立体図である。
【
図27】本発明の第5の実施形態による半導体デバイスを示す概略断面図である。
【
図28】本発明の第5の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図29】本発明の第5の実施形態による半導体デバイスの製造方法を示す、
図28に続くステップにおける概略立体図である。
【
図30】本発明の第5の実施形態による半導体デバイスの製造方法を示す、
図29に続くステップにおける概略立体図である。
【
図31】本発明の第5の実施形態による半導体デバイスの製造方法を示す、
図30に続くステップにおける概略立体図である。
【
図32】本発明の第5の実施形態による半導体デバイスの製造方法を示す、
図31に続くステップにおける概略立体図である。
【
図33】本発明の第6の実施形態による半導体デバイスを示す概略断面図である。
【
図34】本発明の第6の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図35】本発明の第6の実施形態による半導体デバイスの製造方法を示す、
図34に続くステップにおける概略立体図である。
【
図36】本発明の第7の実施形態による半導体デバイスを示す概略断面図である。
【
図37】本発明の第7の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図38】本発明の第7の実施形態による半導体デバイスの製造方法を示す、
図37に続くステップにおける概略立体図である。
【
図39】本発明の第8の実施形態による半導体デバイスを示す概略断面図である。
【
図40】本発明の第8の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図41】本発明の第8の実施形態による半導体デバイスの製造方法を示す、
図40に続くステップにおける概略立体図である。
【
図42】本発明の第9の実施形態による半導体デバイスを示す概略断面図である。
【
図43】本発明の第9の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図44】本発明の第9の実施形態による半導体デバイスの製造方法を示す、
図43に続くステップにおける概略立体図である。
【
図45】本発明の第10の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【
図46】本発明の第10の実施形態による半導体デバイスの製造方法を示す、
図45に続くステップにおける概略立体図である。
【
図47】本発明の第11の実施形態による半導体デバイスの製造方法を示す概略立体図である。
【発明を実施するための形態】
【0011】
特定の構成および配置について説明するが、この説明が例示を目的としたものに過ぎないことが理解できよう。当業者には、本開示の趣旨および範囲から逸脱せずに他の構成および配置を使用できることが認識されよう。当業者には、本発明が様々な他の用途にも使用できることが明らかである。
【0012】
「一実施形態」、「実施形態」、「いくつかの実施形態」などの本明細書における参照が、説明する実施形態が特定の特徴、構造、または特性を含み得るが、あらゆる実施形態がこの特定の特徴、構造、または特性を含むとは限らないことを示していることに留意する。さらに、そのような語句が同じ実施形態を指すとは限らない。さらに、ある実施形態に関連して特定の特徴、構造、または特性について説明するとき、明示的に説明するかどうかに関わらず他の実施形態に関連してそのような特徴、構造、または特性をもたらすことは当業者の知識の範囲内である。
【0013】
第1、第2などの用語が、本明細書では様々な要素、構成要素、領域、層、および/または部分について説明するために使用される場合があるが、これらの要素、構成要素、領域、層、および/または部分がこれらの用語によって限定されないことが理解できよう。これらの用語は、ある要素、構成要素、領域、層、および/または部分を別の要素、構成要素、領域、層、および/または部分と区別するために使用されるに過ぎない。したがって、以下に説明する第1の要素、構成要素、領域、層、または部分を本開示の教示から逸脱せずに第2の要素、構成要素、領域、層、または部分と呼ぶことができる。
【0014】
本開示における「の上に」、「の上方に」、および「を覆うように」の意味は、「の上に」が何か「の真上に」を意味するだけでなく、間に中間的な要素または層がある状態で何か「の上に」の意味も含み、「の上方に」または「を覆うように」が、何か「の上方に」または「を覆うように」の意味を意味するだけでなく、間に中間的な要素または層を含まない状態で何か「の上方に」または「を覆うように」(すなわち、何かのすぐ上に)存在するという意味を含むこともできるように最も広い意味で解釈されてもよいことが理解できよう。
【0015】
「エッチング」という用語は、本明細書では、エッチング後に材料層の少なくとも一部が保持されるように材料層をパターニングするプロセスについて説明するために使用される。材料層を「エッチングする」と、処理の終了後に、材料層の少なくとも一部が保持される。これに対して、材料層を「除去する」と、プロセスにおいて実質的にすべての材料層が除去される。しかし、いくつかの実施形態では、「除去」は広義の用語と見なされ、エッチングを含むことがある。
【0016】
「形成する」という用語または「配設する」という用語は、以下では材料の層を基板に付ける挙動を説明するために使用される。そのような用語は、限定はしないが、熱成長、スパッタリング、蒸着、化学蒸着、エピタキシャル成長、電気メッキなどを含むあらゆる考えられる層形成技法を表すものである。
【0017】
図1は、本発明の第1の実施形態による半導体デバイス101を示す概略立体図であり、
図2は、この実施形態における半導体デバイス101を示す概略断面図であり、
図3は、この実施形態による半導体デバイス101におけるソース/ドレイン構造30を示す概略断面図であり、
図4は、この実施形態による半導体デバイス101におけるゲート構造GSを示す概略断面図である。
図2は、半導体デバイス101におけるフィン形構造FSの伸長方向(
図1~
図4に示す第1の方向D1など)に沿った断面図と見なされてもよく、
図3および
図4は、フィン形構造FSの伸長方向に垂直な方向(
図1~
図4に示す第2の方向D2など)に沿った断面図と見なされてもよい。
図1~
図4に示すように、半導体デバイス101は、半導体基板10と、フィン形構造FSと、ゲート構造GSと、第1のドープ領域14と、第2のドープ領域24と、中間領域16とを含む。フィン形構造FSは、半導体基板10上に配設され、半導体基板10の頂面10TSから垂直方向(たとえば、
図1~
図4に示す第3の方向D3など)に上向きに延びている。ゲート構造GSは、フィン形構造FSの一部を跨ぐように配設される。第1のドープ領域14の少なくとも一部は、フィン形構造FS内に配設される。第2のドープ領域24は、フィン形構造FS内に配設され、第3の方向D3において第1のドープ領域14の上方に配設される。中間領域16はフィン形構造FS内に配設される。第2のドープ領域24は、中間領域16によって第1のドープ領域14から離間され、ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置する。
【0018】
いくつかの実施形態では、フィン形構造FSは、半導体基板10の一部をエッチングすることによって形成されてもよく、フィン形構造FSの材料組成および/またはフィン形構造FSの底部の材料組成は、半導体基板10の材料組成および/またはフィン形構造FSの底部に直接接続された半導体基板10の頂部の材料組成と同じであってもよい。たとえば、フィン形構造FSは、半導体基板10がシリコン半導体基板であるときはシリコン半導体フィン形構造FSであってもよいが、それに限らない。言い換えれば、本発明のフィン形構造FSは、セミコンダクターオンインシュレーター(SOI)基板の絶縁層上に直接形成されたフィン形構造ではない。いくつかの実施形態では、半導体基板10は、シリコン半導体基板、シリコンゲルマニウム半導体基板、炭化ケイ素半導体基板、または他の適切な半導体材料で作られた基板を含んでもよい。半導体デバイス101の上面図では、フィン形構造FSは、第1の方向D1に伸長していてよく、ゲート構造GSは、フィン形構造FSの一部を跨ぐように第2の方向D2に伸長していてよく、第2の方向D2は、第1の方向D1に実質的に直交してもよいが、それらに限らない。したがって、ゲート構造GSは、第2の方向D2においてフィン形構造FSの両側に部分的に配設されてもよく、フィン形構造FSは、第1の方向D1におけるゲート構造GSの両側に部分的に配設されてもよい。本発明の図に示す構成要素のうちのいくつかは、第1の方向D1および/または第2の方向D2にさらに延びてもよく、図示の形状に限定されないことに留意されたい。たとえば、第2の方向D2においてフィン形構造FSの両側に配設されたゲート構造GSは、別のフィン形構造を跨ぐように第2の方向D2にさらに延びてもよいが、それに限らない。
【0019】
いくつかの実施形態では、第3の方向D3は、半導体基板10の厚さ方向と見なされてもよく、半導体基板10は、頂面10TSを有し、第3の方向D3において頂面10TSの反対側に底面を有してよい。いくつかの実施形態では、第1の方向D1および第2の方向D2は、垂直方向(たとえば、第3の方向D3)に直交し、半導体基板10の頂面10TSおよび/または底面に平行な水平面内に配置された水平方向と見なされてもよいが、それに限らない。さらに、この説明では、半導体基板10の底面と第3の方向D3における比較的高い位置および/または比較的高い部分との間の距離は、半導体基板10の底面と第3の方向D3における比較的低い位置および/または比較的低い部分との間の距離よりも大きい。各構成要素の底部または下部は、第3の方向D3におけるこの構成要素の頂部または上部よりも半導体基板10の底面により近くてよい。特定の構成要素の上方に配設された別の構成要素は、第3の方向D3において半導体基板10の底面から比較的遠いと見なされてもよく、特定の構成要素の下方に配設された別の構成要素は、第3の方向D3において半導体基板10の底面に比較的近いと見なされてもよい。さらに、この説明では、特定の構成要素の頂面は、第3の方向D3におけるこの構成要素の最上面を含んでもよく、特定の構成要素の底面は、第3の方向D3におけるこの構成要素の最下面を含んでもよい。
【0020】
いくつかの実施形態では、第2のドープ領域24の導電型は、第1のドープ領域14の導電型とは異なり、第1のドープ領域14の導電型と相補的であってもよい。たとえば、第1のドープ領域14は、第1の導電性不純物を含んでもよく、第2のドープ領域24は、第2の導電性不純物を含んでもよく、第1の導電性不純物は導電型が第2の導電性不純物と異なってもよい。いくつかの実施形態では、半導体デバイス101がn型トランジスタであるとき、第1のドープ領域14は、p型不純物を含むp型ドープ領域であってもよく、第2のドープ領域24は、n型不純物を含むn型ドープ領域であってもよい。半導体デバイス101がp型トランジスタであるとき、第1のドープ領域14は、n型不純物を含むn型ドープ領域であってもよく、第2のドープ領域24は、p型不純物を含むp型ドープ領域であってもよい。上述のp型不純物は、ホウ素(B)または他の適切なp型導電性不純物を含んでもよく、上述のn型不純物は、リン(P)、ヒ素(As)、または他の適切なn型導電性不純物を含んでもよいが、それに限らない。さらに、中間領域16の導電型は、第1のドープ領域14の導電型と同一であってもよく、第1のドープ領域14内の不純物濃度は、中間領域16内の不純物濃度よりも高くてもよい。たとえば、中間領域16は、第3の導電性不純物を含んでもよく、第3の導電性不純物の導電型は、第1の導電性不純物の導電型と同じであってもよいが、中間領域16内の第3の導電性不純物の濃度は、第1のドープ領域14内の第1の導電性不純物の濃度よりも低い。いくつかの実施形態では、第3の導電性不純物は、第1の導電性不純物と同一であっても、または異なってもよいが、第1の導電性不純物と第3の導電性不純物はどちらもn型導電性不純物またはp型導電性不純物である。
【0021】
いくつかの実施形態では、半導体デバイス101は、ウェル領域12と、素子分離構造15と、チャネル領域18と、スペーサ構造26と、ソース/ドレイン領域28と、ソース/ドレイン構造30と、誘電層32とをさらに含んでもよい。ウェル領域12は、半導体基板10内に部分的に配設され、かつフィン形構造FS内に部分的に配設されてもよく、第1のドープ領域14は、ウェル領域12の上方に配設されてもよい。したがって、第1のドープ領域14の底面14BSは、第3の方向D3において半導体基板10の頂面10TSよりも高くてもよいが、それに限らない。いくつかの実施形態では、ウェル領域12の導電型は、第1のドープ領域14の導電型と同一であってもよく、第1のドープ領域14内の不純物濃度は、ウェル領域12内の不純物濃度よりも高くてもよい。たとえば、ウェル領域12は、第4の導電性不純物を含んでもよく、第4の導電性不純物の導電型は、第1の導電性不純物の導電型と同じであってもよいが、ウェル領域12内の第4の導電性不純物の濃度は、第1のドープ領域14内の第1の導電性不純物の濃度よりも低い。いくつかの実施形態では、第4の導電性不純物は、第1の導電性不純物と同一であっても、または異なってもよいが、第1の導電性不純物と第4の導電性不純物はどちらもn型導電性不純物またはp型導電性不純物である。
【0022】
チャネル領域18は、フィン形構造FS内に配設され、第3の方向D3において中間領域16の上方に配置されてもよい。いくつかの実施形態では、チャネル領域18の導電型は、中間領域16の導電型と同一であってもよく、チャネル領域18は、中間領域16内の第3の導電性不純物と同一の導電性不純物を含んでもよく、チャネル領域18内の不純物濃度は、中間領域16内の不純物濃度と実質的に等しくてもよいが、それに限らない。いくつかの実施形態では、チャネル領域18は、中間領域16に直接接続されてもよく、ゲート構造GSは、第2の方向D2および第3の方向D3においてチャネル領域18を覆い、第2の方向において中間領域16の一部を覆ってもよい。
【0023】
いくつかの実施形態では、ゲート構造GSは、ゲート誘電層(図示せず)とゲート誘電層上に配設されたゲート材料層とを含んでもよい。ゲート誘電層は、高誘電率(high-k)誘電材料または他の適切な誘電材料を含んでもよい。上述のhigh-k誘電材料は、酸化ハフニウム(HfO2)、ハフニウム酸化ケイ素(HfSiO4)、ハフニウム酸窒化ケイ素(HfSiON)、酸化アルミニウム(Al2O3)、酸化タンタル(Ta2O5)、酸化ジルコニウム(ZrO2)、または他の適切なhigh-k材料を含んでもよい。ゲート材料層は、非金属導電材料(ドープトポリシリコンなど)、または互いに積層された仕事関数層および低電気抵抗率層によって形成される金属ゲート構造などの金属導電材料を含んでもよいが、それに限らない。上述の仕事関数層は、窒化チタン(TiN)、炭化チタン(TiC)、窒化タンタル(TaN)、炭化タンタル(TaC)、炭化タングステン(WC)、チタントリアルミナイド(TiAl3)、アルミニウム窒化チタン(TiAlN)、または他の適切な導電性仕事関数材料を含んでもよい。上述の低電気抵抗率層は、タングステン、アルミニウム、銅、チタンアルミナイド、チタン、または他の適切な低電気抵抗率材料を含んでもよい。
【0024】
素子分離構造15は、半導体基板10上に配設され、フィン形構造FSの下部などのフィン形構造FSの一部を囲んでもよい。素子分離構造15は、酸化物絶縁材料(たとえば、酸化ケイ素)などの絶縁材料の単一の層もしくは複数の層、または他の適切な絶縁材料を含んでもよい。いくつかの実施形態では、ゲート構造GSの一部は、第3の方向D3において素子分離構造15上に配設されてもよく、素子分離構造15の頂面15TSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置してもよい。いくつかの実施形態では、ゲート構造GSの底面BSは、素子分離構造15の頂面15TSに直接接触してもよく、ゲート構造GSは、第2の方向D2において中間領域16の側面16SSの一部を覆ってもよい。ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置し、それによって、チャネル領域18と第1のドープ領域14との間に配置された中間領域16が確実に、第2の方向D2においてゲート構造GSによって覆われる。
【0025】
スペーサ構造26は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な誘電材料などの誘電材料の単一の層または複数の層を含んでもよい。スペーサ構造26は、ゲート構造GSの側壁上に部分的に配設され、フィン形構造FSの側壁上に部分的に配設されてもよい。たとえば、スペーサ構造26は、ゲート構造GSの側壁上に配設された第1の部分26Aと、フィン形構造FSの下部の側壁上に配設された第2の部分26Bとを含んでもよいが、それに限らない。第1の部分26Aの一部は、第2の部分26Bの一部に直接接続されてもよく、第2の部分26Bの頂面は、第3の方向D3において第1の部分26Aの頂面よりも低くてもよい。ソース/ドレイン領域28は、フィン形構造FS内に配設され、第3の方向D3において第2のドープ領域24の上方に配設される。ソース/ドレイン領域28の導電型は、第2のドープ領域24の導電型と同一であってもよく、ソース/ドレイン領域28の不純物濃度は、第2のドープ領域24の不純物濃度よりも高くてもよい。たとえば、ソース/ドレイン領域28は、第5の導電性不純物を含んでもよく、第5の導電性不純物の導電型は、第2のドープ領域24内の第2の導電性不純物の導電型と同じであってもよいが、ソース/ドレイン領域28内の第5の導電性不純物の濃度は、第2のドープ領域24内の第2の導電性不純物の濃度よりも高い。したがって、ソース/ドレイン領域28は、超高濃度ドープ領域と見なされてもよく、第2のドープ領域24は、高濃度ドープ領域または比較的低濃度のドープ領域(低濃度ドープ領域、LDDなど)と見なされてもよいが、それに限らない。いくつかの実施形態では、第5の導電性不純物は、第2の導電性不純物と同一であっても、または異なってもよいが、第2の導電性不純物と第5の導電性不純物はどちらもn型導電性不純物またはp型導電性不純物である。たとえば、n型トランジスタの場合には、ヒ素がリンよりも拡散しにくいので、第2のドープ領域24内の第2の導電性不純物は、ヒ素であってもよく、ソース/ドレイン領域28内の第5の導電性不純物は、リンであってもよいが、それに限らない。
【0026】
いくつかの実施形態では、ソース/ドレイン構造30は、フィン形構造FS上に配設され、ソース/ドレイン領域28を包含してもよいが、それに限らない。ソース/ドレイン構造30は、エピタキシャルシリコン、エピタキシャルシリコンゲルマニウム(SiGe)、エピタキシャルリン酸ケイ素(SiP)、または他の適切なエピタキシャル材料などのエピタキシャル材料を含んでもよい。いくつかの実施形態では、ソース/ドレイン構造30は、ソース/ドレイン領域28内の第5の導電性不純物と同一または同様である導電性不純物を含んでもよい。ソース/ドレイン構造30は、それぞれ第1の方向D1におけるゲート構造GSの両側に配設された2つの離間された部分を含んでもよく、ソース/ドレイン構造30の2つの部分はそれぞれ、半導体デバイスのソース電極およびドレイン電極と見なされてもよい。ソース/ドレイン領域28は、それぞれ第1の方向D1におけるゲート構造GSの両側に配設された2つの離間された部分を含んでもよく、ソース/ドレイン領域28の2つの部分はそれぞれ、半導体デバイスのソースドープ領域およびドレインドープ領域と見なされてもよい。第2のドープ領域24は、それぞれ第1の方向D1におけるゲート構造GSの両側に配設された2つの離間された部分を含んでもよく、第2のドープ領域24の2つの部分は、それぞれ半導体デバイスにおけるソース電極用のLDD領域およびドレイン電極用のLDD領域として見なされてもよいが、それに限らない。誘電層32は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、または他の適切な誘電材料などの誘電材料の単一の層または複数の層を含んでもよい。誘電層32は、ソース/ドレイン構造30およびスペーサ構造26を覆ってもよく、誘電層32の頂面32TSは、ゲート構造GSの頂面と実質的に同一平面上に位置してもよいが、それに限らない。
【0027】
不純物濃度が比較的高い第1のドープ領域14は、フィン形構造FSの底部におけるソース電極とドレイン電極(それぞれ第1の方向D1におけるゲート構造GSの両側に配設されたソース/ドレイン構造30の異なる部分など)との間の漏れ電流を低減させるために使用されてもよく、第1のドープ領域14は、チャネルカット領域と見なされてもよいが、それに限らない。第1のドープ領域14と第2のドープ領域24との間に配設された不純物濃度が比較的低い中間領域16は、第1のドープ領域14と第2のドープ領域24との間の漏れ電流および/または第1のドープ領域14と第2のドープ領域24の間の静電容量を低減させるために使用されてもよい。さらに、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置する底面BSを有するゲート構造GSは、チャネル領域18と第1のドープ領域14との間に配置された中間領域16を覆うことによって、異なる低濃度ドープ領域(それぞれ第1の方向D1におけるゲート構造GSの両側に配設された第2のドープ領域24の異なる部分など)間の漏れ電流を低減させるために使用されてもよい。したがって、第1のドープ領域14と第2のドープ領域24との間に配設された中間領域16と、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置する底面BSを有するゲート構造GSによって、半導体デバイスの電気的特性を改善させることができる。
【0028】
図5~
図9は、本発明の第1の実施形態による半導体デバイス101の製造方法を示す概略立体図であり、
図6は、
図5に続くステップにおける概略立体図であり、
図7は、
図6に続くステップにおける概略立体図であり、
図8は、
図7に続くステップにおける概略立体図であり、
図9は、
図8に続くステップにおける概略立体図であり、
図1は、
図9に続くステップにおける概略立体図と見なされてもよい。
図1~
図4に示すように、半導体デバイス101の製造方法は、以下のステップを含んでもよい。フィン形構造FSが半導体基板10上に形成され、フィン形構造FSは、垂直方向(第3の方向D3など)において半導体基板10の頂面10TSから上向きに延びる。フィン形構造FS内に第1のドープ領域14の少なくとも一部が配置される。第2のドープ領域24は、フィン形構造FS内に形成される。第2のドープ領域24は、第3の方向D3において第1のドープ領域14の上方に配置され、第2のドープ領域24は、フィン形構造FS内に位置する中間領域16によって第1のドープ領域14から離間される。フィン形構造FSの一部を跨ぐようにゲート構造GSが形成される。ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置する。
【0029】
具体的には、この実施形態における半導体デバイス101の製造方法は、限定はしないが、以下のステップを含んでもよい。第1に、
図5に示すように、半導体基板10が設けられ、ドーピングプロセス91によって半導体基板10内に第1のドープ領域14が形成されてもよい。この詳細な説明において説明するドーピングプロセスは、イオン注入プロセスまたは他の適切な不純物ドーピングアプローチを含んでもよい。半導体基板10における第1のドープ領域14の範囲、深度、および不純物濃度は、ドーピングプロセス91のプロセスパラメータを変更することによって制御されてもよい。その後、
図5および
図6に示すように、半導体基板10に対してパターニングプロセスを実行することによってフィン形構造FSが形成されてもよく、フィン形構造FSの下部を囲むように素子分離構造15が形成されてもよい。いくつかの実施形態では、パターニングプロセスによって半導体基板10の元の表面10Sの一部を
図3および
図4に示す半導体基板10の頂面10TSとなるように窪ませてもよく、半導体基板10の元の表面10Sの別の部分は、フィン形構造FSの頂面となってもよいが、それに限らない。いくつかの実施形態では、素子分離構造15の頂面15TSは、素子分離構造15に対してエッチングバックプロセスを実行することによって、素子分離構造15を窪ませ、フィン形構造FSの上部およびフィン形構造FSの側壁SW1の一部を露出させるように制御されてもよい。素子分離構造15を形成するステップの後でフィン形構造FSの露出された部分に上述の第3の導電性不純物がドーピングされてもよく、素子分離構造15の頂面15TSは、第3の方向D3において第1のドープ領域14の頂面と実質的に同一平面上に位置し、および/または第1のドープ領域14の頂面に揃うように制御されてもよい。したがって、第1のドープ領域14は、フィン形構造FSを形成するステップの前に形成されてもよいが、それに限らない。いくつかの実施形態では、第1のドープ領域14は、他の設計および/またはプロセス考慮に従ってフィン形構造FSを形成するステップの後に形成されてもよい。
【0030】
図8に示すように、フィン形構造FSを跨ぐようにダミーゲートDGが形成される。いくつかの実施形態では、ダミーゲートDGを形成する方法は、限定はしないが、以下のステップを含んでもよい。
図6および
図7に示すように、素子分離構造上に材料層が形成されてよく、材料層は、フィン形構造FSを覆ってもよく、材料層上に形成されたマスク層22を、フィン形構造FSを形成するステップの後で半導体基板上にパターニングされた材料層20Pを形成するためのマスクとして、材料層に対してパターニングプロセスが実行されてもよい。材料層を形成した後、マスク層22を形成する前に材料層の平坦化プロセス(たとえば、化学機械研磨(CMP))が実行されてもよい。マスク層22は、酸化物絶縁材料(たとえば、酸化ケイ素)または他の適切な絶縁材料を含んでもよい。いくつかの実施形態では、パターニングされた材料層20Pは、第1の部分20Aと、第1の部分20Aに接続された第2の部分20Bとを含んでもよい。第1の部分20Aは、フィン形構造FSの一部を跨ぐように配設されてもよく、第2の部分20Bは、第1の方向D1に伸長していてもよく、フィン形構造FSの側壁SW1の一部を覆ってもよい。たとえば、パターニングされた材料層20Pの第2の部分20Bは、露出されたフィン形構造FSの下部の側壁SW1を覆ってもよい。パターニングされた材料層20Pを形成するステップの後に、別のドーピングプロセス92を実行することによってフィン形構造FSに第2のドープ領域24が形成されてもよい。いくつかの実施形態では、パターニングされた材料層20Pはドーピングプロセス92においてマスクとして使用されてもよく、第2のドープ領域24は、フィン形構造FSの露出された部分に形成されてもよく、パターニングされた材料層20Pによって覆われるフィン形構造FSの部分は、中間領域16および上述のチャネル領域であってもよい。
図7および
図8に示すように、第2のドープ領域24を形成するステップの後に、パターニングされた材料層20Pに対してエッチングプロセスが実行されてもよく、パターニングされた材料層20Pは、エッチングプロセスによってダミーゲートDGになるようにエッチングされてもよい。いくつかの実施形態では、パターニングされた材料層20Pの第2の部分20Bが、エッチングプロセスによって除去されてもよく、パターニングされた材料層20Pの第1の部分20Aは、ダミーゲートDGと見なされてもよいが、それに限らない。いくつかの実施形態では、第2のドープ領域24は、パターニングされた材料層20Pを形成するステップの後、パターニングされた材料層20Pの第2の部分20Bがエッチングプロセスによって除去される前に形成されてもよいが、それに限らない。さらに、ダミーゲートDGは、第2の方向D2において中間領域16の側面の一部を覆ってもよく、ダミーゲートDGは、以後のプロセスにおいて上述のゲート構造と置き換えられてもよい。いくつかの実施形態では、ダミーゲートDGは、パターニングされた材料層20Pから形成されてもよく、ダミーゲートDGおよびパターニングされた材料層20Pは、ポリシリコン、非晶質シリコン、または他の適切な材料などのシリコン含有材料を含んでもよい。
【0031】
図9に示すように、スペーサ構造26は、第2のドープ領域24を形成するステップの後に形成されてもよく、スペーサ構造26の第1の部分26Aは、ダミーゲートDGの側壁上に形成されてもよく、スペーサ構造26の第2の部分26Bは、フィン形構造FSの側壁上に形成されてもよい。いくつかの実施形態では、スペーサ構造26の第2の部分26Bの一部は、フィン形構造FSの上部を露出するようにエッチバックされてもよく、エピタキシャル成長プロセスまたは他の適切な手法によって、露出されたフィン形構造FS上にソース/ドレイン構造30が形成されてもよい。いくつかの実施形態では、上述の材料層を形成するステップおよびスペーサ構造26を形成するステップの前にフィン形構造FS上に誘電層(
図3に示す誘電層19など)が形成されてもよく、誘電層の一部は、ソース/ドレイン構造30を形成するステップの前に除去する必要があり、誘電層の一部は、スペーサ構造26とフィン形構造FSとの間に配置されたままであってもよいが、それに限らない。いくつかの実施形態では、ソース/ドレイン構造30は、ソース/ドレイン構造30を形成するプロセスの間にインサイチュでドーピングされてもよく、そのプロセスによってソース/ドレイン領域28が同時に形成されてもよいがそれに限らない。上述のインサイチュでのドーピングプロセスの代わりに、ソース/ドレイン構造30を形成した後にイオン注入プロセスによってソース/ドレイン構造30およびソース/ドレイン領域28がドーピングされてもよい。その後、
図9および
図1に示すように、誘電層32が形成されてもよく、置換メタルゲート(RMG)プロセスによってダミーゲートDGがゲート構造GSに置き換えられてもよいが、それに限らない。いくつかの実施形態では、ダミーゲートDGおよびマスク層22がゲート構造GSに置き換えられてもよい。いくつかの実施形態では、マスク層22は、誘電層32、スペーサ構造26、およびマスク層22に対して平坦化プロセスが実行されることによって除去されてもよく、ダミーゲートDGは、平坦化プロセスの後にゲート構造GSに置き換えられてもよい。平坦化プロセスは、CMPプロセス、エッチングバックプロセス、または他の適切な平坦化手法を含んでもよい。
【0032】
半導体デバイスの製造方法が上述の手法に限定されず、本発明による半導体デバイスの製造方法において他の適切な手法が適用されてもよいことに留意されたい。さらに、上述の製造方法の少なくともいくつかのステップが本発明の他の実施形態に適用されてもよい。
【0033】
以下の説明では、本発明の様々な実施形態について詳細に説明する。説明を簡略化するために、以下の実施形態の各々における同一の構成要素には同一の記号が付される。実施形態間の違いをより容易に理解するために、以下の説明では、様々な実施形態間の相違について詳細に説明し、同一の特徴についての重複する説明は省略する。
【0034】
図10は、本発明の第2の実施形態による半導体デバイス102におけるソース/ドレイン構造30を示す概略断面図であり、
図11は、この実施形態による半導体デバイス102におけるゲート構造GSを示す概略断面図である。
図10および
図11は、半導体デバイス102の様々な部分における断面図と見なされてもよい。
図10および
図11に示すように、半導体デバイス102では、フィン形構造FSは、第1の部分P1と、第2の部分P2と、第3の部分P3とを含んでもよい。第2の部分P2は、第3の方向D3において第1の部分P1上に配設され、第3の部分P3は、第3の方向D3において第1の部分P1と第2の部分P2との間に配設される。第1の部分P1の幅W1は、第2の部分P2の幅W2よりも大きくてもよく、第3の部分P3の側壁SW2は、ゲート構造GSによって覆われるフィン形構造FSの面積を大きくするようにテーパ形状になっていてもよい。いくつかの実施形態では、第1の部分P1の幅W1は、第2の方向D2における第1の部分P1の長さと見なされてもよく、第2の部分P2の幅W2は、第2の方向D2における第2の部分P2の長さと見なされてもよい。さらに、中間領域16の少なくとも一部は、第3の部分P3に配設されてもよく、第1のドープ領域14の少なくとも一部は、第1の部分P1に配設されてもよく、第2のドープ領域24およびソース/ドレイン領域28は、第2の部分P2に配設されてもよいが、それに限らない。いくつかの実施形態では、第3の方向D3における第1の部分P1と第3の部分P3との間の界面は、素子分離構造15の頂面15TSおよび/またはゲート構造GSの底面BSと実質的に同一平面上に位置してもよいが、それに限らない。さらに、第3の方向D3における第2の部分P2の長さは、第3の方向D3における第3の部分P3の長さよりも大きくてもよく、第2の部分P2の側壁の勾配は、第3の部分P3の側壁SW2の勾配よりも大きくてもよく、第3の部分P3は、ゲート構造GSによって覆われるフィン形構造FSの表面積を大きくするための拡大部と見なされてもよいが、それに限らない。
【0035】
図12~
図14は、本発明の第2の実施形態による半導体デバイス102の製造方法を示す概略立体図であり、
図13は、
図12に続くステップにおける概略立体図であり、
図14は、
図13に続くステップにおける概略立体図であり、
図10および
図11は、
図14に続くステップにおける概略断面図と見なされてもよい。
図10~
図12に示すように、上述の第1の部分P1、第2の部分P2、および第3の部分P3を含むフィン形構造FSは、上述の半導体基板10に対するパターニングプロセスを変更することによって形成されてもよい。
図10、
図11、および
図13に示すように、いくつかの実施形態では、パターニングされた材料層20Pの第2の部分20Bは、第2のドープ領域24を形成するためのドーピングプロセス92の間、第2の方向D2においてフィン形構造FSの第3の部分P3および第2の部分P2の一部を覆ってもよい。
図10、
図11、
図13、および
図14に示すように、パターニングされた材料層20Pの第2の部分20Bは、ダミーゲートDGを形成するために除去されてもよく、ダミーゲートDGは、第3の部分P3の側壁SW2の一部を覆ってもよく、中間領域16は、第3の部分P3に部分的に形成され、かつ第2の部分P2に部分的に形成されてもよいが、それに限らない。その後、ダミーゲートDGは、半導体デバイス102を形成するためにゲート構造GSに置き換えられてもよい。
【0036】
半導体デバイス102の製造方法が上述の手法に限定されず、半導体デバイス102の製造方法に他の適切な手法が適用されてもよいことに留意されたい。さらに、この実施形態における第1の部分P1と、第2の部分P2と、第3の部分P3とを含むフィン形構造FSは、本発明の他の実施形態に適用されてもよい。
【0037】
図15は、本発明の第3の実施形態による半導体デバイス103におけるソース/ドレイン構造30を示す概略断面図であり、
図16は、この実施形態による半導体デバイス103におけるゲート構造GSを示す概略断面図である。
図15および
図16は、半導体デバイス103の異なる部分における断面図と見なされてもよい。
図15および
図16に示すように、半導体デバイス103では、素子分離構造15の頂面15TSおよびゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低く、第3の方向D3において第1のドープ領域14の底面14BSよりも高くてもよい。したがって、ゲート構造GSは、チャネル領域18と第1のドープ領域14との間に配置された中間領域16が第2の方向D2において確実にゲート構造GSによって覆われるように、第2の方向D2において第1のドープ領域14の側面14SSの一部をさらに覆ってもよい。
【0038】
図17~
図19は、本発明の第3の実施形態による半導体デバイス103の製造方法を示す概略立体図であり、
図18は、
図17に続くステップにおける概略立体図であり、
図19は、
図18に続くステップにおける概略立体図であり、
図15および
図16は、
図19に続くステップにおける概略断面図と見なされてもよい。
図17に示すように、素子分離構造15を形成するステップの後に、素子分離構造15の頂面15TSは、フィン形構造FSにおける第1のドープ領域14の頂面14TSよりも低くてもよい。いくつかの実施形態では、素子分離構造15の頂面15TSは、素子分離構造15を窪ませ、フィン形構造FSの上部および第1のドープ領域14の一部を露出させるように素子分離構造15に対してエッチングバックプロセスを実行することによって制御されてもよい。
図18に示すように、いくつかの実施形態では、パターニングされた材料層20Pの第2の部分20Bは、第2のドープ領域24を形成するためのドーピングプロセス92の間、第2の方向D2において中間領域16の側面および第1のドープ領域14の側面の一部を覆ってもよい。
図18および
図19に示すように、パターニングされた材料層20Pの第2の部分20Bは、ダミーゲートDGを形成するように除去されてもよく、ダミーゲートDGは、第2の方向D2において中間領域16の側面16SSの一部および第1のドープ領域14の側面14SSの一部を覆ってもよく、ダミーゲートDGの底面は第3の方向D3において第1のドープ領域14の頂面14TSよりも低くてもよい。その後、
図19、
図15、および
図16に示すように、ダミーゲートDGは、半導体デバイス103を形成するようにゲート構造GSに置き換えられてもよい。
【0039】
半導体デバイス103の製造方法が、上述の手法に限定されず、半導体デバイス103の製造方法に他の適切な手法が適用されてもよいことに留意されたい。さらに、この実施形態における中間領域16の側面16SSの一部および第1のドープ領域14の側面14SSの一部を覆うゲート構造GSが、本発明の他の実施形態に適用されてもよい。
【0040】
図20は、本発明の第4の実施形態による半導体デバイス104を示す概略立体図であり、
図21は、この実施形態における半導体デバイス104を示す概略断面図であり、
図22は、この実施形態による半導体デバイス104におけるゲート構造GSを示す概略断面図である。
図21は、半導体デバイス104におけるフィン形構造FSの伸長方向に沿った断面図と見なされてもよく、
図22は、フィン形構造FSの伸長方向に垂直な方向に沿った断面図と見なされてもよい。
図20~
図22に示すように、半導体デバイス104は、半導体基板10と、フィン形構造FSと、ゲート構造GSとを含む。フィン形構造FSは、垂直方向(第3の方向D3など)において半導体基板10の頂面10TS上に配設され、頂面10TSから上向きに延びる。ゲート構造GSは、フィン形構造FSの一部を跨ぐように配設され、ゲート構造GSは、第1の部分GS1と、第3の方向D3において第1の部分GS1上に配設され、かつ第1の部分GS1に直接接続された第2の部分GS2とを含む。ゲート構造GSの第1の部分GS1の幅W3は、ゲート構造GSの第2の部分GS2の幅W4よりも大きい。第2の部分GS2の幅W4は、第1の方向D1における第2の部分GS2の長さと見なされてもよく、第1の部分GS1の幅W3は、第1の方向D1における第1の部分GS1の最大長さなどの、第1の方向D1における第1の部分GS1の長さと見なされてもよいが、それに限らない。
【0041】
いくつかの実施形態では、ゲート構造GSの第1の部分GS1は、下部GS11と下部GS11に直接接続された上部GS12とを含んでもよく、下部GS11の側壁SW3の勾配は、上部GS12の側壁SW4の勾配と異なってもよく、ゲート構造GSの第1の部分GS1の幅は、第1の方向D3において徐々に変化してもよいが、それに限定されない。たとえば、下部GS11の側壁SW3の勾配は、上部GS12の側壁SW4の勾配よりも大きくてもよく、ゲート構造GSの第1の部分GS1の幅は、ゲート構造GSの底面BSから第1の部分GS1と第2の部分GS2との間の界面まで徐々に小さくなってもよい。いくつかの実施形態では、下部GS11の側壁SW3とゲート構造GSの底面BSとの間の夾角は、ゲート構造GSの第1の部分GS1によって覆われるフィン形構造FSの面積を大きくするように上部GS12の側壁SW4と半導体基板10の頂面10TSに平行な水平面HPとの間の夾角AGよりも大きくてもよい。たとえば、上部GS12の側壁SW4と水平面HPとの間の夾角AGは45°よりも小さくてもよく、下部GS11の側壁SW3とゲート構造GSの底面BSとの間の夾角は、45°よりも大きく、かつ90°よりも小さくてもよいが、それに限らない。いくつかの実施形態では、第1の部分GS1の側壁は、湾曲面であってもよく、幅が、ゲート構造GSの底面BSから第1の部分GS1と第2の部分GS2との間の界面まで徐々に小さくなってもよい。さらに、第3の方向D3における第2の部分GS2の長さは、第3の方向D3における第1の部分GS1の長さよりも大きくてもよく、第2の部分GS2の側壁の勾配は、下部GS11の側壁SW3の勾配よりも大きくてもよい。したがって、第2の部分GS2の幅の変化率は、第3の方向D3における第1の部分GS1の幅の変化率よりも小さくてもよい。さらに、ゲート構造GSの第1の部分GS1は、それぞれ第2の方向D2におけるフィン形構造FSの両側に配設された2つの離間された部分を含んでもよく、2つの離間された部分の各々は、上述の下部GS11と上部GS12とを含む。
【0042】
同様に、半導体デバイス104は、上述のウェル領域12と、第1のドープ領域14と、素子分離構造15と、チャネル領域18と、スペーサ構造26と、ソース/ドレイン領域28と、ソース/ドレイン構造30と、誘電層32とをさらに含んでもよい。第1のドープ領域14の少なくとも一部は、フィン形構造FS内に配設されてもよい。第2のドープ領域24は、フィン形構造FS内に配設され、第3の方向D3において第1のドープ領域14の上方に配設されてもよく、第2のドープ領域24の導電型は、第1のドープ領域14の導電型とは異なり、かつ第1のドープ領域14の導電型と相補的であってもよい。ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置してもよい。いくつかの実施形態では、第2のドープ領域24は、第1のドープ領域14に直接接続されてもよく、ゲート構造GSの第1の部分GS1は、第1のドープ領域14と第2のドープ領域24との間の漏れ電流および第1のドープ領域14と第2のドープ領域24との間の静電容量を低減させるためのゲート構造GSの拡大底部と見なされてもよい。その理由は、第2のドープ領域24と第1のドープ領域14との間の界面の面積が比較的小さくされ、第2のドープ領域24の一部が、ゲート構造GSの第1の部分GS1によって覆われるチャネル領域18の一部によって第3の方向D3において第1のドープ領域14から離間され、および/または第1のドープ領域14内の不純物濃度が比較的低くなる場合があるからである。言い換えれば、第1のドープ領域14と第2のドープ領域24を離間する中間領域を形成せずに、上述の第1の部分GS1を含むゲート構造GSによって半導体デバイス104の電気的特性を改善させることができる。
【0043】
図23~
図26は、本発明の第4の実施形態による半導体デバイス104の製造方法を示す概略立体図であり、
図24は、
図23に続くステップにおける概略立体図であり、
図25は、
図24に続くステップにおける概略立体図であり、
図26は、
図25に続くステップにおける概略立体図であり、
図20は、
図26に続くステップにおける概略立体図と見なされてもよい。
図20~
図22に示すように、半導体デバイス104の製造方法は、以下のステップを含んでもよい。フィン形構造FSは、半導体基板10上に形成され、フィン形構造FSは、垂直方向(第3の方向D3など)において半導体基板10の頂面10TSから上向きに延びる。ゲート構造GSは、フィン形構造FSの一部を跨ぐように形成され、ゲート構造GSは、第1の部分GS1と、第1の部分GS1上に配設された第2の部分GS2とを含む。第1の部分GS1の幅W3は、第2の部分GS2の幅W4よりも大きい。
【0044】
具体的には、この実施形態における半導体デバイス104の製造方法は、限定はしないが、以下のステップを含んでもよい。
図25に示すように、フィン形構造FSの一部を跨ぐようにダミーゲートDGが形成される。この実施形態におけるダミーゲートDGは、第1の部分DG1と第1の部分DG1上に配設された第2の部分DG2とを含んでもよく、ダミーゲートDGの第1の部分DG1の幅は、ダミーゲートDGの第2の部分DG2の幅よりも大きくてもよい。さらに、ダミーゲートDGの第1の部分DG1は、下部DG11と上部DG12とを含んでもよく、下部DG11の側壁SW5の勾配は、上部DG12の側壁SW6の勾配とは異なってもよい。いくつかの実施形態では、ダミーゲートDGの形状は、上述のゲート構造の形状(
図20~
図22に示すゲート構造GSの形状など)と実質的に同一であってもよい。言い換えれば、
図25および
図20~
図22に示すように、ダミーゲートDGの第1の部分DG1の形状および寸法は、ゲート構造GSの第1の部分GS1の形状および寸法と同一または同様であってもよく、ダミーゲートDGの第2の部分DG2の形状および寸法は、ゲート構造GSの第2の部分GS2の形状および寸法と同一または同様であってもよい。
図25に示すように、第1のドープ領域14の少なくとも一部は、フィン形構造FS内に配置されてもよく、第2のドープ領域24は、ダミーゲートDGを形成するステップの後にドーピングプロセス92によってフィン形構造FS内に形成されてもよい。第2のドープ領域24は、第3の方向D3において第1のドープ領域14の上方に配置されてもよく、第2のドープ領域24の導電型は、第1のドープ領域14の導電型とは異なり、かつ第1のドープ領域14の導電型と相補的であってもよい。
【0045】
いくつかの実施形態では、上述の第1の部分DG1と第2の部分DG2とを含むダミーゲートDGを形成する方法は、限定はしないが、以下のステップを含んでもよい。
図23に示すように、パターニングされた材料層20Pは、フィン形構造FSを形成するステップの後に半導体基板上に形成されてもよい。いくつかの実施形態では、パターニングされた材料層20Pは、フィン形構造FSを跨ぐように配設された第1の部分20Aと、第1の部分20A上に配設された第3の部分20Cとを含んでもよく、マスク層22は、パターニングされた材料層20Pの第3の部分20C上に配設されてもよい。さらに、第3の部分20Cの側壁およびマスク層22の側壁上にダミースペーサDSが形成されてもよく、第1の部分20Aの一部、ダミースペーサDSの一部、およびマスク層22の一部を覆うようにパターニングされたマスク層23が形成されてもよい。いくつかの実施形態では、ダミースペーサDSは、窒化ケイ素または他の適切な絶縁材料などの絶縁材料を含んでもよく、パターニングされたマスク層23は、フォトレジストまたは他の適切なマスク材料を含んでもよい。いくつかの実施形態では、ダミースペーサDSの材料組成は、以後のエッチングプロセスにおいてエッチングされるようにパターニングされた材料層20Pの材料組成と同一または同様であってもよいが、それに限らない。その後、
図23および
図24に示すように、ダミースペーサDSの露出された部分、マスク層22の露出された部分、パターニングされた材料層20Pの第3の部分20C、パターニングされた材料層20Pの第1の部分20Aの露出された部分の一部を除去し、パターニングされた材料層20Pに第4の部分20Dを形成するためのエッチングマスクとしてパターニングされたマスク層23を用いて、パターニングされた材料層20P、ダミースペーサDS、およびマスク層22に対してエッチングプロセスが実施されてもよい。パターニングされたマスク層23は、上述のエッチングプロセスの後に除去されてもよい。第4の部分20Dの形状は、エッチングプロセスの前のダミースペーサDSの露出された部分およびマスク層22の露出された部分の形状と同様であり、エッチングプロセスは、ダミースペーサDSの露出された部分およびマスク層22の露出された部分の形状をパターニングされた材料層20Pに転写するためのプロセスとして見なされてもよいが、それに限らない。
【0046】
その後、
図24および
図25に示すように、マスク層22をエッチングマスクとして用いて、第1の部分20A、第3の部分20C、および第4の部分20Dを含むパターニングされた材料層20Pに対して別のエッチングプロセスが実施されてもよく、パターニングされた材料層20Pは、エッチングプロセスによって、上述の第1の部分DG1および第2の部分DG2を含むダミーゲートDGになるようにエッチングされてもよい。ダミーゲートDGを形成するステップの後に、フィン形構造FS内に第2のドープ領域24が形成されてもよく、ダミーゲートDGによって覆われるフィン形構造FSの一部は、上述のチャネル領域であってもよい。
図25および
図26に示すように、スペーサ構造26は、第2のドープ領域24を形成するステップの後に形成されてもよく、フィン形構造FSの上部を露出させるように、スペーサ構造26の第2の部分26Bの一部がエッチバックされてもよく、エピタキシャル成長プロセスまたは他の適切な手法によって、露出されたフィン形構造FS上にソース/ドレイン構造30が形成されてもよい。いくつかの実施形態では、ソース/ドレイン構造30は、ソース/ドレイン構造30を形成するプロセスの間、インサイチュでドーピングされてもよく、このプロセスによってソース/ドレイン領域28が同時に形成されてもよいが、それに限らない。上述のインサイチュでのドーピングプロセスの代わりに、ソース/ドレイン構造30を形成した後にイオン注入プロセスによってソース/ドレイン構造30およびソース/ドレイン領域28がドーピングされてもよい。その後、
図26および
図20に示すように、誘電層32が形成されてもよく、RMGプロセスによって、ダミーゲートDGがゲート構造GSに置き換えられてもよいが、それに限らない。
【0047】
半導体デバイス104の製造方法が、上述の手法に限定されず、本発明による半導体デバイス104の製造方法に他の適切な手法が適用されてもよいことに留意されたい。さらに、この実施形態における第1の部分GS1と第2の部分GS2とを含むゲート構造GSが、本発明の他の実施形態に適用されてもよい。
【0048】
図27は、本発明の第5の実施形態による半導体デバイス105を示す概略立体図である。
図27に示すように、半導体デバイス105では、第1の部分GS1と、第3の方向D3において第1の部分GS1上に配設され第1の部分GS1に直接接続された第2の部分GS2とを含む。ゲート構造GSの第1の部分GS1の幅W3は、ゲート構造GSの第2の部分GS2の幅W4よりも大きい。いくつかの実施形態では、第1の部分GS1の側壁とゲート構造GSの底面BSとの間の夾角は、約90°であってもよく、ゲート幅は、第2の部分GS2と第1の部分GS1との間の界面から第1の部分GS1まで急激に大きくなってもよい。言い換えれば、第1の部分GS1から第2の部分GS2と第1の部分GS1との間の界面までのゲート幅の変化率は、第3の方向D3における第2の部分GS2のゲート幅の変化率よりも大きくてもよい。ゲート構造GSの第1の部分GS1は、第1のドープ領域14と第2のドープ領域24との間の漏れ電流および第1のドープ領域14と第2のドープ領域24との間の静電容量を低減させるためのゲート構造GSの拡大底部と見なされてもよい。その理由は、第2のドープ領域24と第1のドープ領域14との間の界面の面積が比較的小さくされ、および/または第1のドープ領域14内の不純物濃度が比較的低くなる場合があるからである。
【0049】
図28~
図32は、本発明の第5の実施形態による半導体デバイス105の製造方法を示す概略立体図であり、
図29は、
図28に続くステップにおける概略立体図であり、
図30は、
図29に続くステップにおける概略立体図であり、
図31は、
図30に続くステップにおける概略立体図であり、
図32は、
図31に続くステップにおける概略立体図であり、
図27は、
図32に続くステップにおける概略断面図と見なされてもよい。
図32に示すように、フィン形構造FSの一部を跨ぐようにダミーゲートDGが形成される。この実施形態におけるダミーゲートDGは、第1の部分DG1と第1の部分DG1上に配設された第2の部分DG2とを含んでもよく、ダミーゲートDGの第1の部分DG1の幅は、ダミーゲートDGの第2の部分DG2の幅よりも大きくてもよい。いくつかの実施形態では、ダミーゲートDGの形状は、上述のゲート構造の形状(
図27に示すゲート構造GSの形状など)と実質的に同一であってもよい。言い換えれば、
図32および
図27に示すように、ダミーゲートDGの第1の部分DG1の形状および寸法は、ゲート構造GSの第1の部分GS1の形状および寸法と同一または同様であってもよく、ダミーゲートDGの第2の部分DG2の形状および寸法は、ゲート構造GSの第2の部分GS2の形状および寸法と同一または同様であってもよい。
図32に示すように、第1のドープ領域14の少なくとも一部は、フィン形構造FS内に配置されてもよく、第2のドープ領域24は、ダミーゲートDGを形成するステップの後にドーピングプロセス92によってフィン形構造FS内に形成されてもよく、ダミーゲートDGによって覆われるフィン形構造FSの部分は、上述のチャネル領域であってもよい。
【0050】
いくつかの実施形態では、上述の第1の部分DG1と第2の部分DG2とを含むダミーゲートDGを形成する方法は、限定はしないが、以下のステップを含んでもよい。
図28に示すように、材料層20は、半導体基板上に形成され、フィン形構造FSを形成するステップの後にフィン形構造FSを覆ってもよい。材料層20は、ポリシリコン、非晶質シリコン、または他の適切な材料などのシリコン含有材料を含んでもよい。その後、材料層20上にマスク層22が形成されてもよく、材料層20およびマスク層22の側壁上にダミースペーサDSが形成されてもよい。いくつかの実施形態では、ダミースペーサDSの材料組成は、以後のエッチングステップにおいて関連するエッチング選択性に関してマスク層22の材料組成および材料層20の材料組成と異なってもよい。たとえば、いくつかの実施形態では、ダミースペーサDSの材料は窒化ケイ素であってもよく、マスク層22の材料は酸化ケイ素であってもよく、材料層20はポリシリコン層であってもよいが、それに限らない。いくつかの実施形態では、
図28および
図29に示すように、ダミースペーサDSの一部およびマスク層22の一部を除去し、第2の方向D2におけるダミースペーサDSおよびマスク層22の長さ並びに/または第3の方向D3におけるダミースペーサDSおよびマスク層22によって覆われる材料層20の一部の面積を調整するようにダミースペーサDSおよびマスク層22に対してエッチングプロセスが実施されてもよい。
【0051】
その後、
図29および
図30に示すように、第1の部分20Aおよび第3の部分20Cを含むパターニングされた材料層20Pを形成するように、マスク層22およびダミースペーサDSをエッチングマスクとして用いて、材料層20に対して別のエッチングプロセスが実施されてもよい。言い換えれば、材料層20は、マスク層22およびダミースペーサDSをエッチングマスクとして使用するエッチングプロセスによって、パターニングされた材料層20Pになるようにパターニングされてもよい。
図30~
図32に示すように、パターニングされた材料層20Pを形成するステップの後にダミースペーサDSが除去されてもよく、
図32に示す第1の部分DG1と第2の部分DG2とを含むダミーゲートDGを形成するように、マスク層22をエッチングマスクとして用いて、第1の部分20Aと第3の部分20Cとを含むパターニングされた材料層20Pに対してエッチングプロセスが実施されてもよい。いくつかの実施形態では、エッチングプロセスは、第3の部分20Cの形状をダミーゲートDGの第1の部分DG1に転写するためのプロセスとして見なされてもよいが、それに限らない。ダミーゲートDGを形成するステップの後に、ドーピングプロセス92を実施することによってフィン形構造FS内に第2のドープ領域24が形成されてもよい。
図32および
図27に示すように、第2のドープ領域24を形成するステップの後にスペーサ構造26、ソース/ドレイン構造30、ソース/ドレイン領域28、および誘電層32が形成されてもよく、
図27に示す半導体デバイス105を形成するようにRMGプロセスによってダミーゲートDGがゲート構造GSに置き換えられてもよい。
【0052】
半導体デバイス105の製造方法が、上述の手法に限定されず、本発明による半導体デバイス105の製造方法に他の適切な手法が適用されてもよいことに留意されたい。さらに、この実施形態における第1の部分GS1と第2の部分GS2とを含むゲート構造GSが、本発明の他の実施形態に適用されてもよい。
【0053】
図33は、本発明の第6の実施形態による半導体デバイス106を示す概略断面図である。
図33に示すように、半導体デバイス106において、ゲート構造GSは、第1の部分GS1と第2の部分GS2とを含んでもよく、第1の部分GS1は、上述の下部GS11と上部GS12とを含んでもよい。言い換えれば、この実施形態におけるゲート構造GSは、上述の
図20~
図22に示すゲート構造GSと同一であるか、または少なくとも同様であってもよい。さらに、半導体デバイス106は、フィン形構造FS内に配設された中間領域16をさらに含んでもよく、第2のドープ領域24は、中間領域16によって第1のドープ領域14から離間されてもよい。中間領域16の導電型は、第1のドープ領域14の導電型と同一であってもよく、第1のドープ領域14内の不純物濃度は、中間領域16内の不純物濃度よりも高くてもよい。ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置し、チャネル領域18と第1のドープ領域14との間に配置された中間領域16の部分および第2のドープ領域24と第1のドープ領域14との間に配置された中間領域16の部分が、第2の方向D2においてゲート構造GSによって覆われてもよい。いくつかの実施形態では、中間領域16の形状は、ゲート構造GSを形成するプロセスの影響を受け、中間領域16は、ゲート構造GSの第1の部分GS1の形状と同様の形状を有する上部を含んでもよいが、それに限らない。したがって、中間領域16の頂面16TS(中間領域16の最上面など)は、第3の方向D3において第2のドープ領域24の底面24BS(第2のドープ領域24の最下面など)よりも高くてもよい。
【0054】
この実施形態では、第1のドープ領域14と第2のドープ領域24との間に配設された不純物濃度が比較的低い中間領域16を使用して、第1のドープ領域14と第2のドープ領域24との間の漏れ電流および/または第1のドープ領域14と第2のドープ領域24との間の静電容量を低減させてもよい。さらに、ゲート構造GSの第1の部分GS1は、第1のドープ領域14と第2のドープ領域24との間の漏れ電流および第1のドープ領域14と第2のドープ領域24との間の静電容量を低減させるためのゲート構造GSの拡大底部と見なされてもよい。その理由は、第3の方向D3における第2のドープ領域24の一部と第1のドープ領域14との間の距離が、中間領域16の上部によって長くなり、チャネル領域18と第1のドープ領域14との間に配置された中間領域16の部分および第2のドープ領域24と第1のドープ領域14との間に配置された中間領域16の部分は、第2の方向D2においてゲート構造GSによって覆われ、並びに/または第1のドープ領域14内の不純物濃度が比較的低くなってよいからである。言い換えれば、上述の第1の部分GS1と第2の部分GS2とを含むゲート構造GSおよび第1のドープ領域14と第2のドープ領域24を離間する中間領域16によって半導体デバイス106の電気的特性を改善させることができる。
【0055】
図34および
図35は、本発明の第6の実施形態による半導体デバイス106の製造方法を示す概略立体図であり、
図35は、
図34に続くステップにおける概略立体図であり、
図33は、
図35に続くステップにおける概略断面図と見なされてもよい。
図34に示すように、パターニングされた材料層20Pは、第1の部分20Aと、第2の部分20Bと、第3の方向D3において第1の部分20Aと第2の部分20Bとの間に配置された第5の部分20Eとを含んでもよい。第1の部分20Aは、フィン形構造FSを跨ぐように配設されてもよく、第2の部分20Bは、フィン形構造FSの側壁SW1の一部を覆ってもよい。いくつかの実施形態では、第5の部分20Eの形状は、上述の
図25に示す第1の部分DG1の形状と同様であってもよく、第1の部分20A、第2の部分20B、および第5の部分20Eを含むパターニングされた材料層20Pを形成する方法は、上述の
図23~
図25に示す方法と同様であってもよいが、それに限らない。その後、フィン形構造FS内に第2のドープ領域24が形成されてもよく、フィン形構造FS内の中間領域16は、第2の方向D2においてパターニングされた材料層20Pによって覆われてもよい。
図34および
図35に示すように、第2のドープ領域24を形成するステップの後に、パターニングされた材料層20Pに対してエッチングプロセスが実施されてもよく、パターニングされた材料層20Pが、第1の部分DG1と第2の部分DG2とを含むダミーゲートDGになるようにエッチングプロセスによってエッチングされてもよく、パターニングされた材料層20Pの第2の部分20Bの少なくとも一部が、エッチングプロセスによって除去されてもよい。ダミーゲートDGは、第2の方向D2において第1のドープ領域14の側面の一部を覆ってもよく、ダミーゲートDGは、第1の部分DG1と第1の部分DG1上に配設された第2の部分DG2とを含んでもよく、ダミーゲートDGの第1の部分DG1の幅は、ダミーゲートDGの第2の部分DG2の幅よりも大きくてもよい。さらに、ダミーゲートDGの第1の部分DG1は、下部DG11と上部DG12とを含んでもよく、下部DG11の側壁SW5の勾配は、上部DG12の側壁SW6の勾配と異なってもよい。いくつかの実施形態では、この実施形態における第2のドープ領域24は、パターニングされた材料層20Pを形成するステップの後、ダミーゲートDGを形成するステップおよびパターニングされた材料層20Pの第2の部分20Bの少なくとも一部を除去するステップの前に形成されてもよい。
図35および
図33に示すように、スペーサ構造26、ソース/ドレイン構造30、ソース/ドレイン領域28、および誘電層32は、ダミーゲートDGを形成するステップの後に形成されてもよく、次いで、半導体デバイス106を形成するようにRMGプロセスによってダミーゲートDGがゲート構造GSに置き換えられてもよい。
【0056】
半導体デバイス106の製造方法が、上述の手法に限定されず、本発明による半導体デバイス106の製造方法に他の適切な手法が適用されてもよいことに留意されたい。
【0057】
図36は、本発明の第7の実施形態による半導体デバイス107を示す概略断面図である。
図36に示すように、半導体デバイス107において、ゲート構造GSは、第1の部分GS1と第2の部分GS2とを含んでもよく、この実施形態におけるゲート構造GSは、上述の
図27に示すゲート構造GSと同一であるか、または少なくとも同様であってもよい。さらに、半導体デバイス107は、フィン形構造FS内に配設された中間領域16をさらに含んでもよく、第2のドープ領域24は、中間領域16によって第1のドープ領域14から離間されてもよい。中間領域16の導電型は、第1のドープ領域14の導電型と同一であってもよく、第1のドープ領域14内の不純物濃度は、中間領域16内の不純物濃度よりも高くてもよい。ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低いか、または頂面14TSと同一平面上に位置し、チャネル領域18と第1のドープ領域14との間に配置された中間領域16の部分および第2のドープ領域24と第1のドープ領域14との間に配置された中間領域16の部分が、第2の方向D2においてゲート構造GSによって覆われてもよい。いくつかの実施形態では、中間領域16の形状は、ゲート構造GSを形成するプロセスの影響を受け、中間領域16は、ゲート構造GSの第1の部分GS1の形状と同様の形状を有する上部を含んでもよいが、それに限らない。したがって、中間領域16の頂面16TS(中間領域16の最上面など)は、第3の方向D3において第2のドープ領域24の底面24BS(第2のドープ領域24の最下面など)よりも高くてもよい。ゲート構造GSの第1の部分GS1の幅W3は、ゲート構造GSの第2の部分GS2の幅W4よりも大きく、ゲート幅は、第2の部分GS2と第1の部分GS1との間の界面から第1の部分GS1まで急激に大きくなってもよい。上述の第1の部分GS1と第2の部分GS2とを含むゲート構造GSおよび第1のドープ領域14と第2のドープ領域24を離間する中間領域16によって、半導体デバイス107の電気的特性を改善させることができる。
【0058】
図37および
図38は、本発明の第7の実施形態による半導体デバイス107の製造方法を示す概略立体図であり、
図38は、
図37に続くステップにおける概略立体図であり、
図36は、
図38に続くステップにおける概略断面図と見なされてもよい。
図37に示すように、パターニングされた材料層20Pは、第1の部分20Aと、第2の部分20Bと、第3の方向D3において第1の部分20Aと第2の部分20Bとの間に配置された第5の部分20Eとを含んでもよい。いくつかの実施形態では、第5の部分20Eの形状は、上述の
図27に示すダミーゲートDGの第1の部分DG1の形状と同様であってもよく、第1の部分20Aと、第2の部分20Bと、第5の部分20Eとを含むパターニングされた材料層20Pを形成する方法は、上述の
図28~
図32に示す方法と同様であってもよいが、それに限らない。その後、フィン形構造FS内に第2のドープ領域24が形成されてもよく、フィン形構造FS内の中間領域16が、第2の方向D2においてパターニングされた材料層20Pによって覆われてもよい。
図37および
図38に示すように、第2のドープ領域24を形成するステップの後に、パターニングされた材料層20Pに対してエッチングプロセスが実施されてもよく、パターニングされた材料層20Pが、第1の部分DG1と第2の部分DG2とを含むダミーゲートDGになるようにエッチングプロセスによってエッチングされてもよい。したがって、この実施形態における第2のドープ領域24は、パターニングされた材料層20Pを形成するステップの後、ダミーゲートDGを形成するステップの前に形成されてもよい。
図38および
図36に示すように、スペーサ構造26、ソース/ドレイン構造30、ソース/ドレイン領域28、および誘電層32は、ダミーゲートDGを形成するステップの後に形成されてもよく、次いで、半導体デバイス107を形成するようにRMGプロセスによってダミーゲートDGがゲート構造GSに置き換えられてもよい。
【0059】
半導体デバイス107の製造方法が、上述の手法に限定されず、本発明による半導体デバイス107の製造方法に他の適切な手法が適用されてもよいことに留意されたい。
【0060】
さらに、
図33は、本発明の別の実施形態による半導体デバイスを示す概略断面図と見なされてもよく、
図10は、この実施形態におけるソース/ドレイン構造30を示す概略断面図と見なされてもよく、
図11は、この半導体デバイスにおけるゲート構造GSを示す概略断面図と見なされてもよい。
図33、
図10、および
図11に示すように、フィン形構造FSは、上述の第1の部分P1、第2の部分P2、および第3の部分P3を含んでもよい。第1の部分P1の幅W1は、第2の部分P2の幅W2よりも大きくてもよく、第3の部分P3の側壁SW2は、上述の
図33に示す第1の部分GS1と第2の部分GS2とを含むゲート構造GSによって覆われるフィン形構造FSの面積を大きくするようにテーパ形状になっていてもよい。
【0061】
さらに、
図36は、本発明の別の実施形態による半導体デバイスを示す概略断面図と見なされてもよく、
図10は、この実施形態におけるソース/ドレイン構造30を示す概略断面図と見なされてもよく、
図11は、この半導体デバイスにおけるゲート構造GSを示す概略断面図と見なされてもよい。
図36、
図10、および
図11に示すように、フィン形構造FSは、上述の第1の部分P1と、第2の部分P2と、第3の部分P3とを含んでもよい。第1の部分P1の幅W1は、第2の部分P2の幅W2よりも大きくてもよく、第3の部分P3の側壁SW2は、上述の
図36に示す第1の部分GS1と第2の部分GS2とを含むゲート構造GSによって覆われるフィン形構造FSの面積を大きくするようにテーパ形状になっていてもよい。
【0062】
図39は、本発明の第8の実施形態による半導体デバイス108を示す概略断面図である。
図39に示すように、半導体デバイス108においては、ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低くてもよく、ゲート構造GSは、第3の方向D3においてチャネル領域18と第1のドープ領域14との間に配置された中間領域16が、第2の方向D2において確実にゲート構造GSによって覆われるように、第2の方向D2において中間領域16の側面の一部および第1のドープ領域14の側面の一部を覆ってもよい。いくつかの実施形態では、第1のドープ領域14の側面の一部が、第2の方向D2においてゲート構造GSの第1の部分GS1によって覆われてもよく、中間領域16の側面の一部が、第2の方向D2においてゲート構造GSの第2の部分GS2によって覆われてもよいが、それに限らない。上述の第1の部分GS1と第2の部分GS2とを含むゲート構造GSおよび第1のドープ領域14と第2のドープ領域24を離間する中間領域16によって、半導体デバイス108の電気的特性を改善させることができる。
【0063】
図40および
図41は、本発明の第8の実施形態による半導体デバイス108の製造方法を示す概略立体図であり、
図41は、
図40に続くステップにおける概略立体図であり、
図39は、
図41に続くステップにおける概略断面図と見なされてもよい。
図40に示すように、素子分離構造15を形成するステップの後に、素子分離構造15の頂面15TSは、フィン形構造FSにおける第1のドープ領域14の頂面よりも低くてもよい。この実施形態における第1の部分20Aと、第2の部分20Bと、第5の部分20Eとを含むパターニングされた材料層20Pの形状は、上述の
図34に示すパターニングされた材料層20Pの形状と同様であってもよいが、この実施形態における第2の部分20Bは、第2のドープ領域24を形成するためのドーピングプロセス92の間、第2の方向D2において中間領域16の側面および第1のドープ領域14の側面の一部を覆うように比較的厚くてもよい。
図40および
図41に示すように、第2のドープ領域24を形成するステップの後に、パターニングされた材料層20Pに対してエッチングプロセスが実施されてもよく、パターニングされた材料層20Pは、第1の部分DG1と第2の部分DG2とを含むダミーゲートDGになるようにエッチングプロセスによってエッチングされてもよい。
図41および
図39に示すように、スペーサ構造26、ソース/ドレイン構造30、ソース/ドレイン領域28、および誘電層32は、ダミーゲートDGを形成するステップの後に形成されてもよく、次いで、半導体デバイス108を形成するようにRMGプロセスによってダミーゲートDGがゲート構造GSに置き換えられてもよい。
【0064】
半導体デバイス108の製造方法が、上述の手法に限定されず、本発明による半導体デバイス108の製造方法に他の適切な手法が適用されてもよいことに留意されたい。
【0065】
図42は、本発明の第9の実施形態による半導体デバイス109を示す概略断面図である。
図42に示すように、半導体デバイス109においては、ゲート構造GSの底面BSは、第3の方向D3において第1のドープ領域14の頂面14TSよりも低くてもよく、ゲート構造GSは、第3の方向D3においてチャネル領域18と第1のドープ領域14との間に配置された中間領域16が、第2の方向D2において確実にゲート構造GSによって覆われるように、第2の方向D2において中間領域16の側面の一部および第1のドープ領域14の側面の一部を覆ってもよい。いくつかの実施形態では、第1のドープ領域14の側面の一部が、第2の方向D2においてゲート構造GSの第1の部分GS1によって覆われてもよく、中間領域16の側面の一部が、第2の方向D2においてゲート構造GSの第2の部分GS2によって覆われてもよいが、それに限らない。ゲート構造GSの第1の部分GS1の幅W3は、ゲート構造GSの第2の部分GS2の幅W4よりも大きく、ゲート幅は、第2の部分GS2と第1の部分GS1との間の界面から第1の部分GS1まで急激に大きくなってもよい。上述の第1の部分GS1と第2の部分GS2とを含むゲート構造GSおよび第1のドープ領域14と第2のドープ領域24を離間する中間領域16によって、半導体デバイス109の電気的特性を改善させることができる。
【0066】
図43および
図44は、本発明の第9の実施形態による半導体デバイス109の製造方法を示す概略立体図であり、
図44は、
図43に続くステップにおける概略立体図であり、
図42は、
図44に続くステップにおける概略断面図と見なされてもよい。
図43に示すように、素子分離構造15を形成するステップの後に、素子分離構造15の頂面15TSは、フィン形構造FSにおける第1のドープ領域14の頂面よりも低くてもよい。この実施形態における第1の部分20Aと、第2の部分20Bと、第5の部分20Eとを含むパターニングされた材料層20Pの形状は、上述の
図37に示すパターニングされた材料層20Pの形状と同様であってもよいが、この実施形態における第2の部分20Bは、第2のドープ領域24を形成するためのドーピングプロセス92の間、第2の方向D2において中間領域16の側面および第1のドープ領域14の側面の一部を覆うように比較的厚くてもよい。
図43および
図44に示すように、第2のドープ領域24を形成するステップの後に、パターニングされた材料層20Pに対してエッチングプロセスが実施されてもよく、パターニングされた材料層20Pは、第1の部分DG1と第2の部分DG2とを含むダミーゲートDGになるようにエッチングプロセスによってエッチングされてもよい。
図44および
図42に示すように、スペーサ構造26、ソース/ドレイン構造30、ソース/ドレイン領域28、および誘電層32は、ダミーゲートDGを形成するステップの後に形成されてもよく、次いで、半導体デバイス109を形成するようにRMGプロセスによってダミーゲートDGがゲート構造GSに置き換えられてもよい。
【0067】
半導体デバイス109の製造方法が、上述の手法に限定されず、本発明による半導体デバイス109の製造方法に他の適切な手法が適用されてもよいことに留意されたい。
【0068】
図45および
図46は、本発明の第10の実施形態による半導体デバイスの製造方法を示す概略立体図であり、
図46は、
図45に続くステップにおける概略立体図であり、
図45は、
図8に続くステップにおける概略立体図と見なされてもよい。
図8および
図45に示すように、いくつかの実施形態では、スペーサ構造26の第2の部分26Bをエッチバックし、フィン形構造FSの上部を露出させるステップの後に、フィン形構造FSの露出させた部分(第2のドープ領域24の上部など)がエッチングプロセス93によって除去されてもよい。その後、
図45および
図46に示すように、エピタキシャル成長プロセスまたは他の適切な手法によって、フィン形構造FS上にソース/ドレイン構造30が形成されてもよい。ソース/ドレイン構造30を形成するステップの前にフィン形構造FSの一部を除去する方法が、本発明の他の実施形態(上述の実施形態など)に適用されてもよいことに留意されたい。エッチングプロセス93は、ドライエッチングプロセスを含んでもよく、またはウェットエッチングプロセスを含んでもよい。
図46に示す構造では、ソース/ドレイン構造30は、チャネル領域18を横方向に押すか、または引くことができる。したがって、ソース/ドレイン構造30を形成するステップの前にフィン形構造FSの一部を除去すると、チャネル領域18内の横応力が強化できるので、FinFETのソース/ドレイン電流を増大することが可能である。さらに、
図46に示す構造では、不純物濃度が高いソース/ドレイン構造30が、第2のドープ領域24の底面に対して、他の実施形態よりも近くに配設される。したがって、ソース/ドレイン構造30の不純物は、第3の方向D3において第2のドープ領域24の底面を越えて下方に拡散することがある。この場合でも、スペーサ構造26の第1の部分26Aによって覆われる第2のドープ領域24の部分が第1のドープ領域14から離間される場合、本発明の他の実施形態の長所は依然として有効である。
【0069】
図47は、本発明の第11の実施形態による半導体デバイスの製造方法を示す概略立体図である。
図47に示すように、いくつかの実施形態では、フィン形構造FSは、第3の方向D3に交互に積層された複数の第1の層11Aと複数の第2の層11Bとを含んでもよい。第1の層11Aの各々の材料組成は、第2の層11Bの各々の材料組成とは異なってもよい。たとえば、第1の層11Aは、シリコン層であってもよく、第2の層11Bは、シリコンゲルマニウム層であってもよいが、それに限らない。いくつかの実施形態では、交互に積層された第1の層11Aと第2の層11Bとを含むフィン形構造FSを跨ぐようにダミーゲートDGが形成されてもよく、上述の第2のドープ領域および/またはソース/ドレイン領域が、フィン形構造FSの第1の層11Aおよび/または第2の層11B内に形成されてもよいが、それに限らない。いくつかの実施形態では、ダミーゲートDGによって覆われる第2の層11Bの部分が、ダミーゲートDGを除去するステップの後、上述のゲート構造を形成するステップの前に除去されてもよく、ゲート構造は、ゲートオールアラウンド(GAA)トランジスタを形成するように第1の層11Aの各層の一部を囲んでもよいが、それに限らない。交互に積層された第1の層11Aと第2の層11Bとを含むフィン形構造FSが、本発明の他の実施形態(上述の実施形態など)に適用されてもよいことに留意されたい。ゲートオールアラウンドトランジスタ(GAA)では、第1の層11Aで作られたチャネルがゲート構造によって囲まれているので、短チャネル効果(SCE)を抑制することができる。
図47に示す構造では、第1のドープ領域14の頂面14TSが素子分離構造15の頂面15TSよりも高く配設されるか、または頂面15TSと同一平面上に位置するように配設される。したがって、第2のドープ領域24が、第1のドープ領域14の頂部に形成されることがあり、本発明の実施形態で説明する構造が適用されない場合には、漏れ電流および/または静電容量が増大することがある。したがって、ゲートオールアラウンドトランジスタ(GAA)の場合でも、本発明の他の実施形態の長所は依然として有効である。
【0070】
上記の説明を要約すると、本発明における半導体デバイスおよびその製造方法によれば、半導体デバイスの電気的特性を改善するためにフィン形構造内の第1のドープ領域を第2のドープ領域から離間し、フィン形構造を跨ぐゲート構造によって覆われるフィン形構造の面積を変更し、および/またはゲート構造の底部を拡大することによって、フィン形構造内の第1のドープ領域と第2のドープ領域との間の漏れ電流および/または静電容量を低減させることができる。
【0071】
当業者には、本発明の教示を保持しつつ、デバイスおよび方法に多数の変更および修正を施してもよいことが容易に認識されよう。したがって、上記の開示は、添付の特許請求の範囲によってのみ限定されると解釈されたい。
【符号の説明】
【0072】
10 半導体基板
10TS 頂面
11A 第1の層
11B 第2の層
12 ウェル領域
14 第1のドープ領域
14BS 底面
14SS 側面
14TS 頂面
15 素子分離構造
15TS 頂面
16 中間領域
16SS 側面
16TS 頂面
18 チャネル領域
20A 第1の部分
20B 第2の部分
20C 第3の部分
20D 第4の部分
20E 第5の部分
20P パターニングされた材料層
22 マスク層
23 パターニングされたマスク層
24 第2のドープ領域
24BS 底面
26 スペーサ構造
26A 第1の部分
26B 第2の部分
28 ソース/ドレイン領域
30 ソース/ドレイン構造
32 誘電層
32TS 頂面
91、92 ドーピングプロセス
93 エッチングプロセス
101、102、103、104、105、106、107、108、109 半導体デバイス
BS 底面
D1 第1の方向
D2 第2の方向
D3 第3の方向
DG ダミーゲート
DG1 第1の部分
DG2 第2の部分
DG11 下部
DG12 上部
FS フィン形構造
GS ゲート構造
GS1 第1の部分
GS2 第2の部分
GS11 下部
GS12 上部
P1 第1の部分
P2 第2の部分
P3 第3の部分
SW1、SW2、SW3、SW4、SW5、SW6 側壁
W1、W2、W3、W4 幅
【外国語明細書】