特開 2022-90527 電界効果トランジスタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022090527

(43)【公開日】2022-06-17

(54)【発明の名称】電界効果トランジスタの製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220610BHJP

   H01L 29/12 20060101ALI20220610BHJP

   H01L 29/06 20060101ALI20220610BHJP

   H01L 21/336 20060101ALI20220610BHJP

   H01L 21/266 20060101ALI20220610BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

H01L29/78 653A

H01L29/06 301D

H01L29/06 301V

H01L29/78 658A

H01L29/78 658E

H01L21/265 M

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2020202971

(22)【出願日】2020-12-07

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】植茶 雅史

(57)【要約】

【課題】 スーパージャンクション領域を有する電界効果トランジスタの製造方法であって、オン抵抗のばらつきが生じ難い製造方法を提案する。
【解決手段】 電界効果トランジスタの製造方法であって、エピタキシャル成長工程と不純物注入工程とを交互に複数回繰り返すスーパージャンクション領域形成工程を有している。前記エピタキシャル成長工程では、第１導電型のエピタキシャル層を成長させる。前記不純物注入工程は、前記エピタキシャル成長工程で成長させた前記エピタキシャル層に第２導電型の不純物を注入する。前記特定エピタキシャル層内の各注入領域の最大幅が、他の前記エピタキシャル層内の前記各注入領域の最大幅よりも広い。
【選択図】図１

【特許請求の範囲】

【請求項1】

電界効果トランジスタの製造方法であって、
前記電界効果トランジスタが、
ボディ領域と、
前記ボディ領域の下側に配置されているスーパージャンクション領域、
を有しており、
前記スーパージャンクション領域が、第１導電型の複数の第１領域と第２導電型の複数の第２領域とが横方向に交互に配置された構造を有しており、
前記製造方法が、エピタキシャル成長工程と不純物注入工程とを交互に複数回繰り返すスーパージャンクション領域形成工程を有しており、
前記エピタキシャル成長工程は、第１導電型のエピタキシャル層を成長させる工程であり、
前記不純物注入工程は、前記エピタキシャル成長工程で成長させた前記エピタキシャル層に第２導電型の不純物を注入することによって、複数の注入領域と複数の非注入領域が前記横方向に交互に配置されるように前記注入領域と前記非注入領域を形成する工程であり、
前記注入領域は、前記エピタキシャル層のうちの前記不純物注入工程において第２導電型に変化した領域であり、
前記非注入領域は、前記エピタキシャル層のうちの前記不純物注入工程において第１導電型に維持された領域であり、
前記スーパージャンクション領域形成工程が、
・前記各エピタキシャル成長工程で成長される前記エピタキシャル層が積層される、
・積層された前記各エピタキシャル層内の前記非注入領域が前記エピタキシャル層の積層方向に互いに繋がることによって前記第１領域が形成される、
・積層された前記各エピタキシャル層内の前記注入領域が前記積層方向に互いに繋がることによって前記第２領域が形成される、
・前記エピタキシャル層のうちの少なくとも１つを特定エピタキシャル層としたときに、前記特定エピタキシャル層内の前記各注入領域の最大幅が、他の前記エピタキシャル層内の前記各注入領域の最大幅よりも広い、
という条件を満たすように実施される、
製造方法。

【請求項2】

前記スーパージャンクション領域形成工程が、上側の前記エピタキシャル層ほど前記各注入領域の最大幅が広くなるという条件を満たすように実施される、請求項１の製造方法。

【請求項3】

前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記特定エピタキシャル層内の前記各注入領域内のｐ型の不純物の濃度が、前記他のエピタキシャル層内の前記各注入領域内のｐ型の不純物の濃度よりも低い、請求項１または２の製造方法。

【請求項4】

前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記特定エピタキシャル層内の前記各非注入領域内のｎ型の不純物の濃度が、前記他のエピタキシャル層内の前記各非注入領域内のｎ型の不純物の濃度よりも高い、請求項１～３のいずれか一項の製造方法。

【請求項5】

前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記特定エピタキシャル層内の前記各注入領域内のｎ型の不純物の濃度が、前記他のエピタキシャル層内の前記各注入領域内のｎ型の不純物の濃度よりも低い、請求項１または２の製造方法。

【請求項6】

前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記特定エピタキシャル層内の前記各非注入領域内のｐ型の不純物の濃度が、前記他のエピタキシャル層内の前記各非注入領域内のｐ型の不純物の濃度よりも高い、請求項１～３のいずれか一項の製造方法。

【請求項7】

前記各不純物注入工程では、前記エピタキシャル層に対して深さを変えながら複数回第２導電型の不純物を注入する、請求項１～６のいずれか一項の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、電界効果トランジスタに関する。

【0002】

特許文献１に開示の電界効果トランジスタは、ボディ領域の下側にスーパージャンクション領域を有している。スーパージャンクション領域は、複数のｐ型領域と複数のｎ型領域とが横方向に交互に配置された構造を有している。スーパージャンクション構造によれば、ｎ型領域を容易に空乏化することができ、高い耐圧を実現することができる。したがって、ｎ型領域のｎ型不純物濃度を高くすることが可能であり、低いオン抵抗を実現することができる。特許文献１には、エピタキシャル成長工程と不純物注入工程とを交互に複数回繰り返すことでスーパージャンクション領域を形成する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－０１２８５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

エピタキシャル成長工程と不純物注入工程とを交互に複数回繰り返すことでスーパージャンクション領域を形成する製造方法では、量産される電界効果トランジスタの間でオン抵抗にばらつきが生じ易い。図１９、２０は、各エピタキシャル層９００の間で、ｐ型領域９０２とｎ型領域９０４の幅が等しい場合を示している。図１９は、各エピタキシャル層９００の間でｐ型領域９０２とｎ型領域９０４に位置ずれが無い場合を示しており、図２０は、各エピタキシャル層９００の間でｐ型領域９０２とｎ型領域９０４に位置ずれがある場合を示している。図１９に示すように位置ずれが無い場合には、ｎ型領域９０４の幅Ｗ１全体で、電流が厚み方向（エピタキシャル層の積層方向）に沿って流れることができる。他方、図２０に示すように位置ずれがある場合には、ｎ型領域９０４の幅Ｗ１のうちの幅Ｗ２のみで、電流が厚み方向に沿って流れることができる。すなわち、図２０では、図１９よりも、電流が厚み方向に沿って流れることができる範囲が狭い。したがって、図２０では、図１９よりも、電界効果トランジスタのオン抵抗が高くなる。このように、ｐ型領域９０２及びｎ型領域９０４の位置ずれの量によって、電界効果トランジスタのオン抵抗が変化する。このため、電界効果トランジスタの量産時に、電界効果トランジスタの間でオン抵抗にばらつきが生じ易い。また、図２１、２２は、各エピタキシャル層９００の中でｐ型領域９０２とｎ型領域９０４の幅が変化している場合を示している。なお、各エピタキシャル層９００の間では、ｐ型領域９０２の最大幅Ｗｐとｎ型領域９０４の最小幅Ｗｎは等しい。この場合でも、位置ずれが無い場合には図２１のようにｎ型領域９０４の最小幅Ｗｎ全体で電流が厚み方向に沿って流れることができるのに対し、位置ずれが有る場合には図２２のように最小幅Ｗｎよりも狭い幅Ｗ３のみで、電流が厚み方向に沿って流れることができる。したがって、位置ずれによって、電界効果トランジスタの間でオン抵抗にばらつきが生じ易い。なお、この問題は、ｐ型領域９０２を不純物注入で形成する場合でも、ｎ型領域９０４を不純物注入で形成する場合でも、同様に生じる。本明細書では、スーパージャンクション領域を有する電界効果トランジスタの製造方法であって、オン抵抗のばらつきが生じ難い製造方法を提案する。

【課題を解決するための手段】

【0005】

本明細書が開示する電界効果トランジスタの製造方法では、ボディ領域と、前記ボディ領域の下側に配置されているスーパージャンクション領域、を有する電界効果トランジスタを製造する。前記スーパージャンクション領域が、第１導電型の複数の第１領域と第２導電型の複数の第２領域とが横方向に交互に配置された構造を有している。前記製造方法が、エピタキシャル成長工程と不純物注入工程とを交互に複数回繰り返すスーパージャンクション領域形成工程を有している。前記エピタキシャル成長工程は、第１導電型のエピタキシャル層を成長させる工程である。前記不純物注入工程は、前記エピタキシャル成長工程で成長させた前記エピタキシャル層に第２導電型の不純物を注入することによって、複数の注入領域と複数の非注入領域が前記横方向に交互に配置されるように前記注入領域と前記非注入領域を形成する。前記注入領域は、前記エピタキシャル層のうちの前記不純物注入工程において第２導電型に変化した領域である。前記非注入領域は、前記エピタキシャル層のうちの前記不純物注入工程において第１導電型に維持された領域である。前記スーパージャンクション領域形成工程が、・前記各エピタキシャル成長工程で成長される前記エピタキシャル層が積層される、・積層された前記各エピタキシャル層内の前記非注入領域が前記エピタキシャル層の積層方向に互いに繋がることによって前記第１領域が形成される、・積層された前記各エピタキシャル層内の前記注入領域が前記積層方向に互いに繋がることによって前記第２領域が形成される、・前記エピタキシャル層のうちの少なくとも１つを特定エピタキシャル層としたときに、前記特定エピタキシャル層内の前記各注入領域の最大幅が、他の前記エピタキシャル層内の前記各注入領域の最大幅よりも広い、という条件を満たすように実施される。

【0006】

なお、本明細書において、注入領域の最大幅は、注入領域の幅を厚み方向の各位置で測定した値の中で最大値を意味する。各エピタキシャル層内で注入領域の幅が厚み方向の位置によって変化している場合には、厚み方向の位置によって変化している幅の中の最大値が注入領域の最大幅である。

【0007】

また、本明細書において、第１導電型はｎ型とｐ型のいずれか一方であり、第２導電型はｎ型とｐ型の他方である。第１導電型がｎ型の場合には第２導電型はｐ型であり、第１導電型がｐ型の場合には第２導電型はｎ型である。

【0008】

また、複数の第１領域と複数の第２領域は所定の位置において横方向に交互に配置されている。但し、他の位置（例えば、半導体基板の外周部）においては複数の第１領域が互いに繋がっていてもよいし、複数の第２領域が互いに繋がっていてもよい。

【0009】

また、複数の注入領域と複数の非注入領域は所定の位置において横方向に交互に配置されている。但し、他の位置（例えば、半導体基板の外周部）においては複数の注入領域が互いに繋がっていてもよいし、複数の非注入領域が互いに繋がっていてもよい。

【0010】

この製造方法では、特定エピタキシャル層内の各注入領域の最大幅が、他のエピタキシャル層内の各注入領域の最大幅よりも広いという条件を満たすようにスーパージャンクション領域形成工程が実施される。図２３、２４は、注入領域８０２がｐ型であり、非注入領域８０４がｎ型である場合を示している。図２３に示すように、特定エピタキシャル層８００ａ内の各注入領域８０２ａの最大幅が他のエピタキシャル層８００ｂ内の各注入領域８０２ｂの最大幅よりも広い。したがって、特定エピタキシャル層８００ａ内の各非注入領域８０４ａの幅Ｗ３が他のエピタキシャル層８００ｂ内の各非注入領域８０４ｂの幅Ｗ４よりも狭い。この場合、図２４のように、注入領域８０２ａに対して注入領域８０２ｂの位置がずれたとしても、電流が厚み方向に沿って流れることが可能な範囲の幅は幅Ｗ３で変わらない。すなわち、位置ずれが生じても、電流が厚み方向に沿って流れることが可能な範囲の幅がほとんど変化しない。また、図２５、２６は、注入領域８０２がｎ型であり、非注入領域８０４がｐ型である場合を示している。この場合は、注入領域８０２ａに対して注入領域８０２ｂの位置がずれたとしても、電流が厚み方向に沿って流れることが可能な範囲の幅は幅Ｗ５で変わらない。図２３～２６で説明したように、この製造方法によれば、各注入領域の位置にずれが生じたとしても、電流が厚み方向に沿って流れることが可能な範囲の幅が変化し難い。したがって、この製造方法によれば、量産時に電界効果トランジスタの間でオン抵抗のばらつきが生じ難い。

【図面の簡単な説明】

【0011】

【図1】実施形態のＭＯＳＦＥＴの断面図と、Ａ－Ａ線の位置におけるｎ型領域４４のｎ型不純物濃度分布と、Ｂ－Ｂ線の位置におけるｐ型領域４２のｐ型不純物濃度分布を示す図。

【図2】ＭＯＳＦＥＴの製造方法を示すフローチャート。

【図3】ステップＳ２の説明図。

【図4】実施例１のステップＳ４ａ（エピタキシャル成長工程）の説明図。

【図5】実施例１のステップＳ４ｂ（不純物注入工程）の説明図。

【図6】実施例１のステップＳ４ａ（エピタキシャル成長工程）の説明図。

【図7】実施例１のステップＳ４ｂ（不純物注入工程）の説明図。

【図8】実施例１で形成されるスーパージャンクション領域４０の断面図と、Ａ－Ａ線の位置におけるｎ型領域４４のｎ型不純物濃度分布と、Ｂ－Ｂ線の位置におけるｐ型領域４２のｐ型不純物濃度分布を示す図。

【図9】比較例のスーパージャンクション領域（ずれが無い場合）を示す断面図。

【図10】比較例のスーパージャンクション領域（ずれが有る場合）を示す断面図。

【図11】実施例１で形成されるスーパージャンクション領域４０（ずれが有る場合）を示す断面図。

【図12】実施例１で製造されるＭＯＳＦＥＴにおける空乏層の伸びを示す断面図。

【図13】エピタキシャル層６０ａ～６０ｅでｐ型領域４２の幅が細い例を示す断面図。

【図14】実施例２のステップＳ４ｂ（不純物注入工程）の説明図。

【図15】実施例２で形成されるスーパージャンクション領域４０を示す断面図。

【図16】実施例３のステップＳ４ａ（エピタキシャル成長工程）の説明図。

【図17】実施例３のステップＳ４ｂ（不純物注入工程）の説明図。

【図18】実施例３で形成されるスーパージャンクション領域４０の断面図と、Ａ－Ａ線の位置におけるｎ型領域４４のｎ型不純物濃度分布と、Ｂ－Ｂ線の位置におけるｐ型領域４２のｐ型不純物濃度分布を示す図。

【図19】各エピタキシャル層において、ｐ型領域９０２の幅が互いに等しい場合を示す断面図。

【図20】図１９において位置ずれが生じた場合を示す断面図。

【図21】各エピタキシャル層において、ｐ型領域９０２の最大幅が互いに等しい場合を示す断面図。

【図22】図２１において位置ずれが生じた場合を示す断面図。

【図23】各エピタキシャル層において、ｐ型の注入領域８０２ａの幅が注入領域８０２ｂの幅よりも広い場合を示す断面図。

【図24】図２３において位置ずれが生じた場合を示す断面図。

【図25】各エピタキシャル層において、ｎ型の注入領域８０２ａの幅が注入領域８０２ｂの幅よりも広い場合を示す断面図。

【図26】図２５において位置ずれが生じた場合を示す断面図。

【発明を実施するための形態】

【0012】

本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

【0013】

本明細書が開示する一例の製造方法では、前記スーパージャンクション領域形成工程が、上側の前記エピタキシャル層ほど前記各注入領域の最大幅が広くなるという条件を満たすように実施されてもよい。

【0014】

図２３のように、最大幅が狭いｐ型領域が連続していると、ｐ型領域同士の間で大きい位置ずれが生じた場合に、ｐ型領域同士が互いから分離されるおそれがある。同様に、最大幅が狭いｎ型領域が連続していると、ｎ型領域同士の間で大きい位置ずれが生じた場合に、ｎ型領域同士が互いから分離されるおそれがある。これに対し、上側のエピタキシャル層ほど各注入領域の最大幅が広くなる構成では、最大幅が異なる注入領域同士が隣接するとともに最大幅が異なる非注入領域同士が隣接することになる。したがって、隣接するｐ型領域同士の間で大きい位置ずれが生じたとしても、ｐ型領域同士が互いから分離され難い。また、隣接するｎ型領域同士の間で大きい位置ずれが生じたとしても、ｎ型領域同士が互いから分離され難い。したがって、位置ずれによるスーパージャンクション領域の形成不良の発生を抑制できる。なお、エピタキシャル層の積層厚さが厚くなると、アライメントマークが不鮮明となり、注入領域の形成精度が低下する。したがって、上側のエピタキシャル層ほど、最下部のエピタキシャル層に対して注入領域及び非注入領域の位置ずれが大きくなり易い。このため、上側のエピタキシャル層ほど各注入領域の最大幅を広くすることで、位置ずれによるスーパージャンクション領域の形成不良の発生をより効果的に抑制できる。

【0015】

本明細書が開示する一例の製造方法では、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記特定エピタキシャル層内の前記各注入領域内のｐ型の不純物の濃度が前記他のエピタキシャル層内の前記各注入領域内のｐ型の不純物の濃度よりも低くてもよい。

【0016】

この構成によれば、特定エピタキシャル層内では、他のエピタキシャル層内よりも、ｐ型の各注入領域からｎ型の各非注入領域に空乏層が伸び難い。つまり、特定エピタキシャル層内の幅が狭い非注入領域に、他のエピタキシャル層内の幅が広い非注入領域よりも、空乏層が伸び難い。その結果、電界効果トランジスタがオフするときに、特定エピタキシャル層内の幅が狭い非注入領域と他のエピタキシャル層内の幅が広い非注入領域とが近いタイミングで空乏化される。これによって、スーパージャンクション領域内での電解集中が抑制され、電界効果トランジスタの耐圧が向上する。

【0017】

本明細書が開示する一例の製造方法では、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記特定エピタキシャル層内の前記各非注入領域内のｎ型の不純物の濃度が、前記他のエピタキシャル層内の前記各非注入領域内のｎ型の不純物の濃度よりも高くてもよい。

【0018】

この構成によれば、特定エピタキシャル層内では、他のエピタキシャル層内よりも、ｐ型の各注入領域からｎ型の各非注入領域に空乏層が伸び難い。つまり、特定エピタキシャル層内の幅が狭い非注入領域に、他のエピタキシャル層内の幅が広い非注入領域よりも、空乏層が伸び難い。その結果、電界効果トランジスタがオフするときに、特定エピタキシャル層内の幅が狭い非注入領域と他のエピタキシャル層内の幅が広い非注入領域とが近いタイミングで空乏化される。これによって、スーパージャンクション領域内での電解集中が抑制され、電界効果トランジスタの耐圧が向上する。

【0019】

本明細書が開示する一例の製造方法では、前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記特定エピタキシャル層内の前記各注入領域内のｎ型の不純物の濃度が前記他のエピタキシャル層内の前記各注入領域内のｎ型の不純物の濃度よりも低くてもよい。

【0020】

この構成によれば、スーパージャンクション領域内での電解集中が抑制され、電界効果トランジスタの耐圧が向上する。

【0021】

本明細書が開示する一例の製造方法では、前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記特定エピタキシャル層内の前記各非注入領域内のｐ型の不純物の濃度が前記他のエピタキシャル層内の前記各非注入領域内のｐ型の不純物の濃度よりも高くてもよい。

【0022】

この構成によれば、スーパージャンクション領域内での電解集中が抑制され、電界効果トランジスタの耐圧が向上する。

【0023】

本明細書が開示する一例の製造方法では、前記各不純物注入工程では、前記エピタキシャル層に対して深さを変えながら複数回第２導電型の不純物を注入してもよい。

【0024】

図１に示すＭＯＳＦＥＴ１０（metal oxide semiconductor field effect transistor）は、半導体基板１２を有している。半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。例えば、４Ｈ－ＳｉＣを半導体基板１２として用いることができる。但し、半導体基板１２は、他の化合物半導体により構成されていてもよいし、Ｓｉ（シリコン）により構成されていてもよい。

【0025】

半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４は、互いに平行に伸びている。各トレンチ１４の内面は、ゲート絶縁膜１６により覆われている。各トレンチ１４内に、ゲート電極１８が設けられている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極９０が設けられている。ソース電極９０は、層間絶縁膜２０と半導体基板１２の上面１２ａを覆っている。ソース電極９０は、層間絶縁膜２０が存在しない範囲で半導体基板１２の上面１２ａに接している。ソース電極９０は、層間絶縁膜２０によって各ゲート電極１８から絶縁されている。半導体基板１２の下面１２ｂは、ドレイン電極９２により覆われている。

【0026】

半導体基板１２は、複数のソース領域３０、ボディ領域３２、スーパージャンクション領域４０、底部ドリフト領域３４、及び、ドレイン領域３６を有している。

【0027】

各ソース領域３０は、ｎ型であり、ゲート絶縁膜１６及びソース電極９０に接する位置に配置されている。各ソース領域３０は、ゲート絶縁膜１６を介してゲート電極１８に対向している。各ソース領域３０は、ソース電極９０にオーミック接触している。

【0028】

ボディ領域３２は、ｐ型であり、ソース領域３０の側方とソース領域３０の下側に設けられている。ボディ領域３２は、コンタクト領域３２ａと低濃度領域３２ｂを有している。コンタクト領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、ソース電極９０に接する位置に配置されている。コンタクト領域３２ａは、ソース電極９０にオーミック接触している。低濃度領域３２ｂは、ソース領域３０及びコンタクト領域３２ａの下側に配置されている。低濃度領域３２ｂは、ソース領域３０の下側でゲート絶縁膜１６に接している。

【0029】

スーパージャンクション領域４０は、複数のｐ型領域４２と複数のｎ型領域４４とが横方向（すなわち、半導体基板１２の上面１２ａに平行な方向）に沿って交互に繰り返し配置された領域である。スーパージャンクション領域４０は、ボディ領域３２（より詳細には、低濃度領域３２ｂ）の下側に配置されている。各ｐ型領域４２は、低濃度領域３２ｂから下側に伸びている。各ｐ型領域４２は、コンタクト領域３２ａの下方に配置されており、ゲート絶縁膜１６に接していない。各ｐ型領域４２のｐ型不純物濃度は、各コンタクト領域３２ａのｐ型不純物濃度よりも低い。各ｎ型領域４４は、ソース領域３０とトレンチ１４の下部に配置されている。各ｎ型領域４４は、低濃度領域３２ｂの下側でゲート絶縁膜１６に接している。各ｎ型領域４４は、ボディ領域３２によってソース領域３０から分離されている。各ｎ型領域４４のｎ型不純物濃度は、各ソース領域３０のｎ型不純物濃度よりも低い。各ｐ型領域４２と各ｎ型領域４４は、半導体基板１２の厚み方向に沿って長く伸びている。

【0030】

各ｐ型領域４２の幅は、上側ほど広くなっている。各ｎ型領域４４の幅は、上側ほど狭くなっている。図１は、Ａ－Ａ線の位置におけるｎ型領域４４の厚み方向（深さ方向）におけるｎ型不純物濃度と、Ｂ－Ｂ線の位置におけるｐ型領域４２の厚み方向におけるｐ型不純物濃度の分布を示している。ｎ型領域４４内のｎ型不純物濃度は、上側ほど高くなっている。すなわち、ｎ型領域４４内のｎ型不純物濃度は、ｎ型領域４４の幅が狭い位置ほど高くなっている。ｐ型領域４２内のｐ型不純物濃度は、上側ほど低くなっている。すなわち、ｐ型領域４２内のｐ型不純物濃度は、ｐ型領域４２の幅が狭い位置ほど高くなっている。

【0031】

底部ドリフト領域３４は、ｎ型であり、スーパージャンクション領域４０の下側に配置されている。底部ドリフト領域３４は、各ｐ型領域４２及び各ｎ型領域４４に対して下側から接している。底部ドリフト領域３４のｎ型不純物濃度は、各ソース領域３０のｎ型不純物濃度よりも低い。

【0032】

ドレイン領域３６は、ｎ型領域であり、底部ドリフト領域３４の下側に配置されている。ドレイン領域３６のｎ型不純物濃度は、底部ドリフト領域３４のｎ型不純物濃度、及び、各ｎ型領域４４のｎ型不純物濃度よりも高い。ドレイン領域３６は、底部ドリフト領域３４に対して下側から接している。ドレイン領域３６は、ドレイン電極９２にオーミック接触している。

【0033】

各ゲート電極１８にゲート閾値以上の電位を印加すると、ゲート絶縁膜１６に接する範囲内でボディ領域３２にチャネルが形成される。チャネルによって、各ソース領域３０と各ｎ型領域４４が接続される。この状態で、ドレイン電極９２にソース電極９０よりも高い電位を印加すると、ソース電極９０から、各ソース領域３０、各チャネルを介して各ｎ型領域４４に電子が流入する。各ｎ型領域４４内の電子は、底部ドリフト領域３４とドレイン領域３６を介してドレイン電極９２へ流れる。このように電子が流れることで、ＭＯＳＦＥＴ１０がオンする。各ゲート電極１８の電位をゲート閾値未満の電位まで低下させると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、ボディ領域３２及び各ｐ型領域４２から各ｎ型領域４４に空乏層が進展する。このように進展した空乏層によって、ドレイン電極９２とソース電極９０の間に印加されている電圧が保持される。スーパージャンクション領域４０では、ボディ領域３２だけでなく各ｐ型領域４２からも各ｎ型領域４４へ空乏層が進展するので、各ｎ型領域４４が空乏化され易い。したがって、スーパージャンクション領域４０を有するＭＯＳＦＥＴ１０では、スーパージャンクション領域を有さないＭＯＳＦＥＴに比べて、電流経路（すなわち、ｎ型領域４４）のｎ型不純物濃度を高くすることができる。このため、ＭＯＳＦＥＴ１０のオン抵抗は低い。

【0034】

次に、実施例１として、ＭＯＳＦＥＴ１０の製造方法を説明する。なお、以下に説明する製造方法は、スーパージャンクション領域４０の形成工程に特徴を有するので、当該工程について主に説明する。

【実施例0035】

図２は、実施例１の製造方法を示している。実施例１の製造方法では、まず、ステップＳ２において、図３に示すように、ドレイン領域３６を構成する半導体基板１２上に、底部ドリフト領域３４をエピタキシャル成長させる。

【0036】

次に、ステップＳ４において、底部ドリフト領域３４上に、スーパージャンクション領域４０を形成する。ステップＳ４では、エピタキシャル成長工程（ステップＳ４ａ）と不純物注入工程（ステップＳ４ｂ）を実施する。ステップＳ４ａとステップＳ４ｂは、ステップＳ４ｃで繰り返し回数が６回と判定されるまで繰り返される。但し、ステップＳ４ａとステップＳ４ｂの繰り返し回数は任意である。すなわち、ステップＳ４ａとステップＳ４ｂは、交互に繰り返し実施される。

【0037】

ステップＳ４ａでは、半導体基板１２上に、エピタキシャル層を成長させる。実施例１では、ステップＳ４ａでｎ型のエピタキシャル層６０を成長させる。ステップＳ４ｂでは、直前のステップＳ４ａで成長させたエピタキシャル層６０に不純物をイオン注入することによって、そのエピタキシャル層６０内に複数の注入領域を形成する。実施例１では、ステップＳ４ｂで、ｐ型の不純物を注入する。ステップＳ４ａ、Ｓ４ｂを交互に繰り返すことで、エピタキシャル層６０が積層されるとともに、各エピタキシャル層６０内に注入領域が形成される。以下、ステップＳ４ａ、Ｓ４ｂについて、詳細に説明する。

【0038】

最初のステップＳ４ａでは、図４に示すように、底部ドリフト領域３４上にｎ型のエピタキシャル層６０ａを成長させる。

【0039】

最初のステップＳ４ｂでは、図５に示すように、直前のステップＳ４ａで形成されたエピタキシャル層６０ａの表面に、複数の開口部６２ａを有するマスク６２を形成する。複数の開口部６２ａは、横方向に沿って一定間隔で設けられている。次に、マスク６２を介してエピタキシャル層６０ａにｐ型不純物をイオン注入する。ここでは、注入深さを変えながら複数回ｐ型不純物を注入することによって、図５に示す注入領域７２ａ～７２ｃを形成する。注入領域７２ａ～７２ｃが互いに繋がることで、エピタキシャル層６０の上面から下面まで連続するｐ型の注入領域７２が形成される。マスク６２には複数の開口部６２ａが設けられているので、エピタキシャル層６０ａ内に複数の注入領域７２が形成される。また、エピタキシャル層６０ａのうちのｐ型に変化しなかった領域（すなわち、ｎ型に維持された領域）を、以下では、非注入領域７４という。図５に示すように、エピタキシャル層６０ａ内に、複数の注入領域７２と複数の非注入領域７４が横方向に交互に配置される。

【0040】

２回目のステップＳ４ａでは、図６に示すように、注入領域７２が形成されたエピタキシャル層６０ａ上に、ｎ型のエピタキシャル層６０ｂを成長させる。ここでは、エピタキシャル層６０ａよりもｎ型不純物濃度が高いエピタキシャル層６０ｂを成長させる。

【0041】

２回目のステップＳ４ｂでは、図７に示すように、直前のステップＳ４ａで形成されたエピタキシャル層６０ｂの表面に、図５と同様に、マスク６２を形成する。ここでは、エピタキシャル層６０ａ内の注入領域７２の真上に開口部６２ａが位置するように、マスク６２を形成する。また、ここでは、図５よりも開口部６２ａの幅が広くなるように、マスク６２を形成する。すなわち、エピタキシャル層６０ａ内の注入領域７２よりも開口部６２ａの幅が広くなるように、マスク６２を形成する。次に、マスク６２を介してエピタキシャル層６０ｂにｐ型不純物をイオン注入する。ここでは、１回目のステップＳ４ｂと同様に、注入深さを変えながら複数回ｐ型不純物を注入することによって、注入領域７２ａ～７２ｃを形成する。注入領域７２ａ～７２ｃが互いに繋がることで、エピタキシャル層６０ｂの上面から下面まで連続するｐ型の注入領域７２を形成される。すなわち、エピタキシャル層６０ｂ内に、複数の注入領域７２と複数の非注入領域７４が形成される。エピタキシャル層６０ｂ内に、複数の注入領域７２と複数の非注入領域７４が横方向に交互に配置される。図７では図５よりも各開口部６２ａの幅が広いので、エピタキシャル層６０ｂ内の各注入領域７２の幅は、エピタキシャル層６０ａ内の各注入領域７２の幅よりも広くなる。このため、エピタキシャル層６０ｂ内の各非注入領域７４の幅は、エピタキシャル層６０ａ内の各非注入領域７４の幅よりも狭くなる。また、２回目のステップＳ４ｂでは、１回目のステップＳ４ｂよりも低い濃度でｐ型不純物を注入する。したがって、エピタキシャル層６０ｂ内の各注入領域７２のｐ型不純物濃度は、エピタキシャル層６０ａ内の各注入領域７２のｐ型不純物濃度よりも低い。また、上述したように、２回目のステップＳ４ａで形成されるエピタキシャル層６０ｂのｎ型不純物濃度は、１回目のステップＳ４ａで形成されるエピタキシャル層６０ａのｎ型不純物濃度よりも高い。したがって、エピタキシャル層６０ｂ内の各非注入領域７４のｎ型不純物濃度は、エピタキシャル層６０ａ内の各非注入領域７４のｎ型不純物濃度よりも高い。

【0042】

このように、ステップＳ４ａは、前回のステップＳ４ａよりもｎ型不純物濃度が高いエピタキシャル層６０を形成するという条件を満たすように実施される。また、ステップＳ４ｂは、前回のステップＳ４ｂよりも幅が広く、かつ、ｐ型不純物濃度が低い注入領域７２を形成するという条件を満たすように、実施される。これらの条件を満たすようにステップＳ４ａとステップＳ４ｂが６回繰り返される。これによって、図８に示すように、スーパージャンクション領域４０が形成される。図８に示すように、繰り返されるステップＳ４ａのそれぞれで形成されたエピタキシャル層６０ａ～６０ｆが、縦方向に積層される。また、繰り返されるステップＳ４ｂのぞれぞれで形成されたｐ型の注入領域７２が、縦方向（半導体基板１２の厚み方向）に繋がることで、ｐ型領域４２が形成される。また、非注入領域７４が縦方向に繋がることで、ｎ型領域４４が形成される。このため、複数のｐ型領域４２と複数のｎ型領域４４が横方向に交互に配置されたスーパージャンクション領域４０が得られる。

【0043】

注入領域７２は上側のエピタキシャル層６０ほど幅が広くなるように形成されるので、ｐ型領域４２の幅は上側ほど広くなる。注入領域７２は上側のエピタキシャル層６０ほどｐ型不純物濃度が低くなるように形成されるので、ｐ型領域４２内のｐ型不純物濃度は上側ほど低くなる。したがって、ｐ型領域４２（すなわち、注入領域７２）では、幅が狭い部分ほどｐ型不純物濃度が高くなる。

【0044】

注入領域７２は上側のエピタキシャル層６０ほど幅が広くなるので、非注入領域７４は上側のエピタキシャル層６０ほど幅が狭くなる。したがって、ｎ型領域４４の幅は上側ほど狭くなる。また、エピタキシャル層６０（すなわち、非注入領域７４）は上側ほどｎ型不純物濃度が高くなるように形成されるので、ｎ型領域４４内のｎ型不純物濃度は上側ほど高くなる。したがって、ｎ型領域４４（すなわち、非注入領域７４）では、幅が狭い部分ほどｎ型不純物濃度が高くなる。

【0045】

図２に示すように、ステップＳ４でスーパージャンクション領域４０を形成したら、ステップＳ６において、ボディ領域３２、ソース領域３０、トレンチ１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極９０、及び、ドレイン電極９２を形成する。以上の工程によって、図１に示すＭＯＳＦＥＴ１０が完成する。

【0046】

この製造方法によれば、最上部のエピタキシャル層６０ｆ内のｐ型領域４２の幅（すなわち、最大幅）が、他のエピタキシャル層６０ａ～６０ｅ内のｐ型領域４２の幅（すなわち、最大幅）よりも広くなる。このため、この製造方法によってＭＯＳＦＥＴ１０を量産する場合に、量産されるＭＯＳＦＥＴ１０の間でオン抵抗のばらつきを抑制することができる。すなわち、全てのエピタキシャル層６０においてｐ型領域４２の幅が等しいと、図９のようにエピタキシャル層６０の間でｐ型領域４２の位置にずれが生じていない場合には、積層方向に電流が流れることが可能な範囲の幅Ｗａが広い。これに対し、図１０のようにエピタキシャル層６０の間でｐ型領域４２の位置が横方向にずれた場合には、積層方向に電流が流れることが可能な範囲の幅Ｗａが図９よりも狭くなる。したがって、この構成では、各エピタキシャル層６０に形成するｐ型領域４２（すなわち、注入領域７２）の位置ずれ量によって、ＭＯＳＦＥＴ１０のオン抵抗に差が生じる。これに対し、最上部のエピタキシャル層６０ｆ内のｐ型領域４２の幅が、他のエピタキシャル層６０ａ～６０ｅ内のｐ型領域４２の幅よりも広いと、図８に示すようにエピタキシャル層６０の間でｐ型領域４２の位置にずれが生じていない場合でも、図１１に示すようにエピタキシャル層６０の間でｐ型領域４２の位置にずれが生じている場合でも、積層方向に電流が流れることが可能な範囲の幅Ｗａがほとんど変わらない。したがって、この構成によれば、各エピタキシャル層６０に形成するｐ型領域４２（すなわち、注入領域７２）の間で位置ずれが生じても、ＭＯＳＦＥＴ１０のオン抵抗に差が生じ難い。このように、実施例１の製造方法によれば、量産されるＭＯＳＦＥＴ１０の間でオン抵抗にばらつきが生じることを抑制できる。

【0047】

また、図１２の矢印は、ＭＯＳＦＥＴ１０がオフするときに、ｐ型領域４２からｎ型領域４４へ横方向に伸びる空乏層を示している。実施例１の製造方法によれば、ｐ型領域４２では幅が狭い部分ほどｐ型不純物濃度が高く、ｎ型領域４４では幅が狭い部分ほどｎ型不純物濃度が高くなる。このため、図１２に示すように、ｐ型領域４２の幅が広くｎ型領域４４の幅が狭い位置（例えば、スーパージャンクション領域４０の最上部）ではｐ型領域４２からｎ型領域４４へ空乏層が伸び難い。また、ｐ型領域４２の幅が狭くｎ型領域４４の幅が広い位置（例えば、スーパージャンクション領域４０の最下部）ではｐ型領域４２からｎ型領域４４へ空乏層が伸び易い。その結果、図１２のように、スーパージャンクション領域４０の厚み方向全体において、略同じタイミングでｎ型領域４４がピンチオフされる。このため、ＭＯＳＦＥＴ１０がオフするときに、スーパージャンクション領域４０の一部に電界が集中することを抑制できる。したがって、この製造方法によれば、ＭＯＳＦＥＴ１０の耐圧を向上させることができる。

【0048】

なお、図８では上側のエピタキシャル層６０ほど注入領域７２の幅が広くなるように各注入領域７２を形成したが、図１３に示すように最上部のエピタキシャル層６０ｆで注入領域７２の幅を広くし、他のエピタキシャル層６０ａ～６０ｅの全てで注入領域７２の幅を狭くしてもよい。この構成でも、エピタキシャル層６０ａ～６０ｆの間での注入領域７２の位置ずれによるオン抵抗のばらつきを抑制することができる。但し、図１３の構成では、エピタキシャル層６０ａ～ｅの間で注入領域７２が横方向に位置ずれしたときに、注入領域７２同士が繋がらずに分離されるおそれがある。これに対し、図８のように上側のエピタキシャル層６０ほど注入領域７２の幅が広くなっていると、エピタキシャル層６０ａ～６０ｅの間で注入領域７２が横方向に位置ずれしても、注入領域７２同士が分離され難い。このように、図８の構成によれば、注入領域７２同士が分離されることを抑制することができる。なお、注入領域７２の形成位置の調整は、底部ドリフト領域３４の表面などに設けられた凹状のアライメントマークを基準として行われる。エピタキシャル層６０の積層厚さが厚くなるほど、アライメントマークは不鮮明となる。このため、エピタキシャル層６０の積層厚さが厚くなるほど、注入領域７２の形成位置の精度が低下する。特に、ＳｉＣによって構成された半導体基板１２では、結晶面（例えば、（０００１）面）に沿ってエピタキシャル層６０が成長するので、エピタキシャル層６０の積層厚さが厚くなるほどアライメントマークの中心位置が横方向にずれる。このため、このずれを補正して注入領域７２の形成位置を調整する必要がある。このため、ＳｉＣによって構成された半導体基板では、エピタキシャル層６０の積層厚さが厚くなると、注入領域７２の形成位置の精度が特に低下し易い。したがって、上側のエピタキシャル層６０内の注入領域７２ほど、最下部のエピタキシャル層６０ａ内の注入領域７２に対して位置ずれが生じ易い。図８のように注入領域７２の幅が上側のエピタキシャル層６０ほど広くなっていると、上側のエピタキシャル層６０内で注入領域７２の形成位置に大きいずれが生じたとしても、その注入領域７２が他のエピタキシャル層６０の注入領域７２から分離されることを抑制し易い。

【実施例0049】

実施例２の製造方法では、ステップＳ４ｂが実施例１と異なり、その他のステップは実施例１と等しい。実施例２では、ステップＳ４ｂにおいてエピタキシャル層６０に深さを変えながら複数回ｐ型不純物を注入するときに、注入範囲の幅（すなわち、開口部６２ａの幅）を変更する。より詳細には、図１４に示すように、１つのエピタキシャル層６０（例えば、エピタキシャル層６０ａ）に対して深さを変えながら複数回ｐ型不純物を注入するときに、浅い位置ほど注入範囲を広くする。すなわち、注入領域７２ｃを注入領域７２ｂよりも広くし、注入領域７２ｂを注入領域７２ａよりも広くする。この製造方法によれば、注入領域７２の幅が、上側ほど広くなる。この場合、注入領域７２の幅が深さによって変化しているが、注入領域７２の最大幅は、注入領域７２の上端部における幅である。実施例２では、上側のエピタキシャル層６０ほど注入領域７２の最大幅が広くなるように、ステップＳ４ｂを実施する。このようにステップＳ４ｂを実施してスーパージャンクション領域４０を形成すると、図１５に示すように各エピタキシャル層６０内で幅が変化するｐ型領域４２が形成される。この構成でも、上側のエピタキシャル層６０ほどｐ型領域４２（すなわち、注入領域７２）の最大幅が広くなる。したがって、実施例２の製造方法でも、実施例１と同様の効果が得られる。