特開 2022-90922 炭化珪素半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022090922

(43)【公開日】2022-06-20

(54)【発明の名称】炭化珪素半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20220613BHJP

   H01L 29/12 20060101ALI20220613BHJP

   H01L 29/78 20060101ALI20220613BHJP

   H01L 21/329 20060101ALI20220613BHJP

   H01L 29/739 20060101ALI20220613BHJP

   H01L 21/336 20060101ALI20220613BHJP

   H01L 21/28 20060101ALI20220613BHJP

   H01L 21/283 20060101ALI20220613BHJP

【ＦＩ】

H01L29/86 301F

H01L29/78 652T

H01L29/78 653A

H01L29/78 652H

H01L29/78 652G

H01L29/86 301D

H01L29/86 301P

H01L29/78 655A

H01L29/78 658F

H01L21/28 301B

H01L21/283 B

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2020203511

(22)【出願日】2020-12-08

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】金原 啓道

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104BB02

4M104BB14

4M104CC01

4M104DD21

4M104DD37

4M104EE02

4M104EE14

4M104EE18

4M104FF02

4M104FF17

4M104FF27

4M104FF31

4M104GG03

4M104GG09

4M104GG18

4M104HH12

(57)【要約】

【課題】炭化珪素半導体装置の裏面電極の平坦性を向上させる。
【解決手段】ＳｉＣウェハ２０の表面２０ａ側に、不純物層２１等の表面側素子構造を形成する。その後、ＳｉＣウェハ２０の裏面２０ｂ側を除去して、ＳｉＣウェハ２０を所望の厚さまで薄板化する。その後、ＳｉＣウェハ２０の裏面２０ｂに閉塞材料を成膜し、マイクロパイプ１５のみに閉塞材料が残存するように、閉塞材料を除去する。これにより、ＳｉＣウェハ２０の裏面２０ｂの一部を構成する一面１６ａを有する閉塞部１６を形成する。その後、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する。これによれば、閉塞部１６を形成しない場合と比較して、裏面電極２３の平坦性を向上させることができる。
【選択図】図７

【特許請求の範囲】

【請求項1】

縦型の半導体素子を備える炭化珪素半導体装置の製造方法であって、
表面（２０ａ）と裏面（２０ｂ）とを有するとともに、結晶欠陥による穴部（１５）が前記裏面に存在する炭化珪素半導体基板（２０）を用意することと、
前記炭化珪素半導体基板の前記表面側に対して、前記半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）を形成することと、
前記表面側素子構造を形成した後、前記炭化珪素半導体基板の前記裏面側を除去して、前記炭化珪素半導体基板を薄板化することと、
前記炭化珪素半導体基板を薄板化した後、前記裏面に閉塞材料（２２）を成膜することと、
前記穴部のうち少なくとも前記裏面側の部分に前記閉塞材料が存在し、かつ、前記裏面のうち前記穴部を除く領域が前記閉塞材料から露出した状態となるように、前記閉塞材料を除去することで、前記裏面の一部を構成する一面（１６ａ）を有し、前記裏面において前記穴部を閉塞する閉塞部（１６）を形成することと、
前記閉塞部の前記一面を含む前記裏面に対して、裏面電極（２３）を形成することと、を含む、炭化珪素半導体装置の製造方法。

【請求項2】

前記閉塞材料を成膜することにおいて、前記閉塞材料を成膜する成膜温度は、前記表面側素子構造を構成する部材の融解、軟化または変形が生じる温度よりも低い温度とされる、請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項3】

前記閉塞部を形成した後であって、前記裏面電極を形成する前に、前記閉塞部の前記一面を含む前記炭化珪素半導体基板の前記裏面を平坦化することを含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。

【請求項4】

縦型の半導体素子を備える炭化珪素半導体装置であって、
表面（１０ａ、３１ａ）と裏面（１０ｂ、３１ｂ）とを有するとともに、結晶欠陥による穴部（１５）が前記裏面に存在する炭化珪素半導体基板（１０、３１）と、
前記炭化珪素半導体基板の前記表面側に形成され、前記半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）と、
前記裏面のうち前記穴部のみに存在し、前記裏面の一部を構成する一面（１６ａ）を有し、前記裏面において前記穴部を閉塞する閉塞部（１６）と、
前記閉塞部の前記一面を含む前記裏面に形成された裏面電極（１４、４２）と、を備える炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（以下、ＳｉＣという）によって構成される半導体素子を備えるＳｉＣ半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

ＳｉＣ半導体装置に用いられるＳｉＣ基板には、マイクロパイプ等の結晶欠陥が存在することが知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００４－１７２５５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

縦型の半導体素子を備えるＳｉＣ半導体装置は、次の手順によって製造される。まず、表面と裏面とを有するＳｉＣ基板を用意する。用意したＳｉＣ基板の表面側に、表面側素子構造を形成する。表面側素子構造は、半導体素子の一部を構成する部分である。その後、ＳｉＣ基板の裏面側を除去して、ＳｉＣ基板を薄板化する。そして、ＳｉＣ基板の裏面に対して、裏面電極を形成する。

【0005】

ここで、裏面電極を形成するときに、ＳｉＣ基板の裏面にマイクロパイプが存在すると、裏面電極の一部がマイクロパイプに入り込むことで、裏面電極に窪みが発生し、裏面電極の平坦性が悪化する。裏面電極の平坦性が悪化すると、半導体装置の抗折強度が低下する。抗折強度は、半導体素子の信頼性と相関があることが知られている。このため、裏面電極の平坦性の悪化により、抗折強度が低下することは、好ましくない。なお、裏面電極の平坦性が悪化するという問題は、マイクロパイプ以外の結晶欠陥による穴部が、ＳｉＣ基板の裏面に存在する場合においても生じる。

【0006】

本発明は上記点に鑑みて、裏面電極の平坦性を向上させることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するため、請求項１に記載の発明によれば、縦型の半導体素子を備えるＳｉＣ半導体装置の製造方法は、
表面（２０ａ）と裏面（２０ｂ）とを有するとともに、結晶欠陥による穴部（１５）が裏面に存在するＳｉＣ半導体基板（２０）を用意することと、
ＳｉＣ半導体基板の表面側に対して、半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）を形成することと、
表面側素子構造を形成した後、ＳｉＣ半導体基板の裏面側を除去して、ＳｉＣ半導体基板を薄板化することと、
ＳｉＣ半導体基板を薄板化した後、裏面に閉塞材料（２２）を成膜することと、
穴部のうち少なくとも裏面側の部分に閉塞材料が存在し、かつ、裏面のうち穴部を除く領域が閉塞材料から露出した状態となるように、閉塞材料を除去することで、裏面の一部を構成する一面（１６ａ）を有し、裏面において穴部を閉塞する閉塞部（１６）を形成することと、
閉塞部の一面を含む裏面に対して、裏面電極（２３）を形成することと、を含む。

【0008】

これによれば、裏面電極を形成するときに、閉塞部の一面によって裏面電極が穴部へ入り込むことを抑制することできる。このため、裏面電極の窪みの発生を抑制することができる。よって、これによれば、閉塞部を形成しない場合と比較して、裏面電極の平坦性を向上させることができる。

【0009】

また、請求項４に記載の発明によれば、縦型の半導体素子を備えるＳｉＣ半導体装置は、
表面（１０ａ、３１ａ）と裏面（１０ｂ、３１ｂ）とを有するとともに、結晶欠陥による穴部（１５）が裏面に存在するＳｉＣ半導体基板（１０、３１）と、
ＳｉＣ半導体基板の表面側に形成され、半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）と、
裏面のうち穴部のみに存在し、裏面の一部を構成する一面（１６ａ）を有し、裏面において穴部を閉塞する閉塞部（１６）と、
閉塞部の一面を含む裏面に形成された裏面電極（１４、４２）と、を備える。

【0010】

これによれば、裏面電極は、閉塞部の一面を含むＳｉＣ半導体基板の裏面に形成されている。このため、ＳｉＣ半導体装置が閉塞部を備えていない場合と比較して、裏面電極の平坦性を向上させることができる。

【0011】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0012】

【図1】第１実施形態における半導体装置の断面図である。

【図2】図１に示す半導体装置の製造工程を示した図である。

【図3】図２に続く半導体装置の製造工程を示した図である。

【図4】図３に続く半導体装置の製造工程を示した図である。

【図5】図４に続く半導体装置の製造工程を示した図である。

【図6】図５に続く半導体装置の製造工程を示した図である。

【図7】図６に続く半導体装置の製造工程を示した図である。

【図8】比較例１の半導体装置において、ＳｉＣ基板の裏面に存在するマイクロパイプ付近に形成された裏面電極の拡大図である。

【図9】第１実施形態の半導体装置において、ＳｉＣ基板の裏面に存在するマイクロパイプ付近に形成された裏面電極の拡大図である。

【図10】第２実施形態における半導体装置の断面図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0014】

（第１実施形態）
図１に示すように、本実施形態のＳｉＣ半導体装置１は、縦型の半導体素子としてのショットキーダイオードを備える。具体的には、ＳｉＣ半導体装置１は、ｎ^＋型のＳｉＣ基板１０と、ｎ型層１１と、ショットキー電極１２と、保護膜１３と、オーミック電極１４と、を備える。

【0015】

ＳｉＣ基板１０は、所定のｎ型の不純物濃度とされた単結晶ＳｉＣで構成される半導体基板である。ＳｉＣ基板１０は、表面１０ａおよびその反対側の裏面１０ｂを有する。ｎ型層１１は、ＳｉＣ基板１０の表面１０ａ上に形成されている。ｎ型層１１は、ＳｉＣ基板１０よりもｎ型の不純物濃度が低くされたＳｉＣで構成される。ショットキー電極１２は、ｎ型層１１の表面上に形成されている。保護膜１３は、ショットキー電極１２の周囲のｎ型層１１の表面およびショットキー電極１２の表面を覆っている。

【0016】

ｎ型層１１、ショットキー電極１２および保護膜１３は、ＳｉＣ基板１０の表面１０ａ側に形成された半導体素子の一部を構成する表面側素子構造である。オーミック電極１４は、ＳｉＣ基板１０の裏面１０ｂ上に形成された裏面電極である。

【0017】

ショットキー電極１２は、アルミニウム等の金属材料で構成されており、ｎ型層１１に対してショットキー接触させられている。保護膜１３は、ポリイミド等の合成樹脂材料で構成されている。オーミック電極１４は、Ｔｉ／Ｎｉ／Ａｕ等の金属材料で構成されている。

【0018】

ＳｉＣ基板１０は、マイクロパイプ１５を有する。マイクロパイプ１５は、大型のらせん転位であり、ＳｉＣ単結晶のｃ軸方向にＳｉＣ基板１０を貫通する中空の結晶欠陥である。マイクロパイプ１５の直径は、例えば１００ｎｍ以上１０μｍ以下である。マイクロパイプ１５は、ＳｉＣ基板１０の表面１０ａから裏面１０ｂに到達している。このため、ＳｉＣ基板１０の裏面１０ｂには、マイクロパイプ１５が存在する。ＳｉＣ基板１０の裏面１０ｂに存在するマイクロパイプ１５は、ＳｉＣ基板１０の裏面１０ｂに存在する、結晶欠陥による穴部である。

【0019】

ＳｉＣ半導体装置１は、ＳｉＣ基板１０の裏面１０ｂにおいてマイクロパイプ１５を閉塞する閉塞部１６を備える。閉塞部１６は、ＳｉＣ基板１０の裏面１０ｂのうちマイクロパイプ１５を除く領域に形成されていない。すなわち、閉塞部１６は、ＳｉＣ基板１０の裏面１０ｂのうちマイクロパイプ１５のみに存在する。閉塞部１６は、ＳｉＣ基板１０の裏面１０ｂの一部を構成する一面１６ａを有する。閉塞部１６の一面１６ａは、ＳｉＣ基板１０の裏面１０ｂのうち閉塞部１６を除く領域に対して連続しており、同一平面となっている。閉塞部１６の一面１６ａを含むＳｉＣ基板１０の裏面１０ｂに対して、オーミック電極１４が形成されている。

【0020】

閉塞部１６は、マイクロパイプ１５の全域に埋め込まれておらず、マイクロパイプ１５のうちマイクロパイプ１５の延伸方向の裏面１０ｂ側の一部のみに存在する。なお、閉塞部１６は、マイクロパイプ１５の全域に埋め込まれていてもよい。すなわち、閉塞部１６は、マイクロパイプ１５のその延伸方向での全域に存在していてもよい。

【0021】

次に、本実施形態のＳｉＣ半導体装置１の製造方法について、図２～７を用いて説明する。

【0022】

まず、図２に示すように、円盤状のＳｉＣ半導体基板であるＳｉＣウェハ２０を用意する。ＳｉＣウェハ２０がＳｉＣ基板１０に対応する。ＳｉＣウェハ２０は、表面２０ａとその反対側の裏面２０ｂとを有する。ＳｉＣウェハ２０の表面２０ａがＳｉＣ基板１０の表面１０ａに対応する。ＳｉＣウェハ２０の裏面２０ｂがＳｉＣ基板１０の裏面１０ｂに対応する。ＳｉＣウェハ２０は、マイクロパイプ１５を含有している。マイクロパイプ１５は、ＳｉＣウェハ２０の表面２０ａから裏面２０ｂに到達している。したがって、マイクロパイプ１５は、ＳｉＣウェハ２０の表面２０ａに存在するとともに、ＳｉＣウェハ２０の裏面２０ｂに存在する。

【0023】

続いて、図３に示すように、ＳｉＣウェハ２０の表面２０ａ側に、表面側素子構造を形成する。具体的には、ＳｉＣウェハ２０の表面２０ａ上に、エピタキシャル成長法によって、ＳｉＣからなるｎ型の不純物層２１を形成する。不純物層２１は、図１中のｎ型層１１に対応する。不純物層２１の形成によって、ＳｉＣウェハ２０の表面２０ａに存在するマイクロパイプ１５は、閉塞される。その後、図示しないが、不純物層２１の表面上に、ショットキー電極を形成する。さらに、ショットキー電極の周囲の不純物層２１の表面上およびショットキー電極の表面上に、保護膜を形成する。これにより、図１に示すショットキー電極１２、保護膜１３が形成される。

【0024】

表面側素子構造を形成した後、図４に示すように、ＳｉＣウェハ２０の裏面２０ｂ側を除去して、ＳｉＣウェハ２０を所望の厚さまで薄板化する。薄板化する方法として、例えば、裏面研削、研磨などを用いることができる。

【0025】

薄板化した後、図５に示すように、ＳｉＣウェハ２０の裏面２０ｂに存在するマイクロパイプ１５を閉塞するように、ＳｉＣウェハ２０の裏面２０ｂ上に閉塞材料２２を成膜する。閉塞材料２２は、図１中の閉塞部１６を形成するための材料である。

【0026】

閉塞材料２２を成膜したとき、閉塞材料２２は、マイクロパイプ１５のうち少なくともＳｉＣウェハ２０の裏面２０ｂ側の部分に埋め込まれる。すなわち、閉塞材料２２は、マイクロパイプ１５のうちその延伸方向のＳｉＣウェハ２０の裏面２０ｂ側の一部に埋め込まれる、または、マイクロパイプ１５の全域に埋め込まれる。

【0027】

閉塞材料２２を成膜するときには、閉塞材料２２のマイクロパイプ１５内への入り込み量が閉塞材料２２を除去して平坦化した後でも閉塞部１６として残る量となるように、ＳｉＣウェハ２０の裏面２０ｂ上での閉塞材料２２の膜厚が調整される。

【0028】

閉塞材料２２として、導電材料、絶縁材料のどちらを用いてもよいが、導電材料を用いると閉塞材料２２が表面２０ａに達するまで埋め込まれたときに表裏が導通してしまうため、絶縁材料を用いることが好ましい。閉塞材料２２としては、例えば、カーボン、ＳｉＯ_２等が挙げられる。閉塞材料２２がカーボンである場合、成膜方法としてスパッタリング法等が用いられる。閉塞材料２２がＳｉＯ_２である場合、成膜方法としてプラズマＣＶＤ法、スピンコート法等が用いられる。

【0029】

また、閉塞材料２２を成膜するときの成膜温度は、表面側素子構造を構成する部材の融解、軟化または変形が生じる温度よりも低い温度とされる。以下では、融解、軟化または変形が生じる温度を単に融解等が生じる温度ともいう。具体的には、保護膜１３として、融点が３５０℃であるポリイミド膜が用いられる場合、閉塞材料２２の成膜温度は、３５０℃よりも低い温度とされる。なお、ショットキー電極１２として、アルミニウム膜が用いられる場合、アルミニウム膜の成膜後に、４７０℃で焼き締めが行われる。この焼き締め温度が、表面側素子構造を構成する部材の融解等が生じる温度に相当する。閉塞材料２２の成膜温度は、表面側素子構造を構成する各部材の融解等が生じる温度のうち最も低い温度よりも低い温度とされる。

【0030】

続いて、図６に示すように、閉塞材料２２を除去する。これにより、マイクロパイプ１５のうち少なくともＳｉＣウェハ２０の裏面２０ｂ側の部分に閉塞材料２２が存在し、かつ、ＳｉＣウェハ２０の裏面２０ｂのうちマイクロパイプ１５を除く領域が閉塞材料２２から露出した状態となるようにする。閉塞材料２２の除去方法としては、機械的な除去方法である研削および研磨や、化学的な除去方法であるドライエッチング法等が用いられる。このとき、ＳｉＣウェハ２０の裏面２０ｂのうちマイクロパイプ１５を除く領域に閉塞材料２２が残らないように、成膜された閉塞材料２２の厚さよりも、除去される層の厚さを大きく設定する。また、除去される層の厚さが大きすぎると、マイクロパイプ１５に埋め込まれた閉塞材料２２の全部が消失するため、閉塞材料２２の全部が消失しない範囲に、除去される層の厚さ、すなわち、除去量を設定する。

【0031】

この結果、ＳｉＣウェハ２０の裏面２０ｂのうちマイクロパイプ１５のみに閉塞材料２２が残留して、ＳｉＣウェハ２０の裏面２０ｂの一部を構成する一面１６ａを有する閉塞部１６が形成される。そして、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂが平坦化される。

【0032】

続いて、図７に示すように、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する。裏面電極２３は、図１のオーミック電極１４に対応する。このとき、例えば、スパッタリング法により、裏面電極２３を構成するための導電膜を形成している。

【0033】

その後、図示しないが、ＳｉＣウェハ２０をダイシングカットする。これにより、図１に示すＳｉＣ半導体装置１が製造される。

【0034】

次に、本実施形態の効果について、図８に示す比較例１と対比して説明する。図８に示す比較例１では、ＳｉＣ半導体装置の製造方法において、閉塞材料２２を成膜せずに、ＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する点が、第１実施形態のＳｉＣ半導体装置の製造方法と異なる。ＳｉＣ半導体装置の製造方法の他の手順については、第１実施形態と同じである。

【0035】

比較例１では、裏面電極２３を形成するときに、ＳｉＣウェハ２０の裏面２０ｂに存在するマイクロパイプ１５に、裏面電極２３の一部が入り込むことで、図８に示すように、裏面電極２３に窪みが発生し、裏面電極２３の平坦性が悪化する。裏面電極２３の平坦性が悪化すると、局所的な応力が増大し、ＳｉＣ半導体装置の抗折強度が低下する。抗折強度が低下すると、半導体素子の信頼性が低下する。すなわち、機械的応力および熱応力による割れ、チッピング、変形などが生じやすくなる。

【0036】

これに対して、本実施形態のＳｉＣ半導体装置１の製造方法では、ＳｉＣウェハ２０を薄板化した後であって、裏面電極２３を形成する前に、図６に示すように、ＳｉＣウェハ２０の裏面２０ｂの一部を構成する一面１６ａを有する閉塞部１６を形成する。その後、図７、９に示すように、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する。このようにして、図１に示すように、本実施形態のＳｉＣ半導体装置１では、裏面電極であるオーミック電極１４は、閉塞部１６の一面１６ａを含むＳｉＣ基板１０の裏面１０ｂに形成されている。

【0037】

これによれば、裏面電極２３を形成するときに、閉塞部１６の一面１６ａによって、裏面電極２３のマイクロパイプ１５への入り込みを抑制できる。このため、図９に示すように、裏面電極２３の窪みの発生を抑制することができ、比較例１と比較して、裏面電極２３の平坦性を向上させることができる。よって、ＳｉＣ半導体装置１の抗折強度の低下を抑制することができる。

【0038】

閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂは平坦面であることが好ましい。すなわち、閉塞部１６の一面１６ａとＳｉＣ基板１０の裏面１０ｂのうち閉塞部１６を除く領域との間に段差が無いことが好ましい。この場合、裏面電極２３の表面を平坦にすることができる。なお、比較例１と比較して、裏面電極２３の平坦性が向上していれば、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂは、完全な平坦でなくてもよく、平坦に近ければよい。

【0039】

ところで、従来技術として、ＳｉＣ基板の表面上にエピタキシャル成長法によってＳｉＣを成膜することで、マイクロパイプを閉塞する技術がある（例えば、特許文献１、特開２００７－１３７６８９号公報参照）。そこで、比較例２のＳｉＣ半導体装置の製造方法として、ＳｉＣウェハの表面側に表面側素子構造を形成する前に、ＳｉＣウェハの裏面に対して、エピタキシャル成長法によってＳｉＣを成膜することが考えられる。この場合、表面側素子構造を形成した後に、ＳｉＣウェハの裏面側を除去して、ＳｉＣウェハを薄板化する。その後、ＳｉＣウェハの裏面に、裏面電極を形成する。

【0040】

しかし、比較例２では、ＳｉＣウェハを薄板化する前に、エピタキシャル成長法によってＳｉＣウェハの裏面にＳｉＣを成膜して、マイクロパイプを閉塞するが、ＳｉＣウェハの内部のマイクロパイプは空洞のままである。このため、エピタキシャル成長法によってＳｉＣウェハの裏面にＳｉＣを成膜した後に、ＳｉＣウェハを薄板化すると、ＳｉＣウェハの裏面にマイクロパイプが露出してしまう。

【0041】

これに対して、本実施形態では、ＳｉＣウェハ２０を薄板化した後に、ＳｉＣウェハ２０の裏面２０ｂに閉塞部１６を形成するので、ＳｉＣウェハ２０の裏面２０ｂに存在するマイクロパイプ１５を閉塞することができる。

【0042】

また、比較例３のＳｉＣ半導体装置の製造方法として、ＳｉＣウェハの表面側に表面側素子構造を形成し、ＳｉＣウェハの裏面側を除去してＳｉＣウェハを薄板化した後に、ＳｉＣウェハの裏面に対して、エピタキシャル成長法によってＳｉＣを成膜することが考えられる。しかし、エピタキシャル成長は、１６００℃以上の高温処理によって行われるため、ショットキー電極１２、保護膜１３等の表面側素子構造を構成する部材が融解してしまう。このため、比較例３のＳｉＣ半導体装置の製造方法は実施できない。

【0043】

また、従来技術として、ＳｉＣ基板の裏面に対して、高耐熱材料としてのスピンオングラス（すなわち、ＳＯＧ）を塗布して、マイクロパイプ内に流し込み、５００℃で焼結させることで、マイクロパイプの全域にＳＯＧを隙間なく埋め込む技術がある（例えば、特開２００６－２７８６０９号公報参照）。そこで、比較例４のＳｉＣ半導体装置の製造方法として、ＳｉＣウェハの表面側に表面側素子構造を形成する前に、ＳｉＣウェハの裏面に対して、ＳＯＧを塗布してマイクロパイプの全域にＳＯＧを隙間なく埋め込むことが考えられる。この場合、表面側素子構造を形成した後に、ＳｉＣウェハの裏面側を除去して、ＳｉＣウェハを薄板化する。その後、ＳｉＣウェハの裏面に、裏面電極を形成する。

【0044】

しかしながら、表面側素子構造の一部としてＳｉＣからなる層を形成するときに、ＳｉＣ特有の１６００℃以上の活性加熱処理が行われる。このため、比較例４では、この活性化熱処理で、マイクロパイプに埋め込まれたＳＯＧが融解し、ＳｉＣウェハの裏面にマイクロパイプが露出してしまう。よって、比較例４のＳｉＣ半導体装置の製造方法は実施できない。

【0045】

また、比較例５のＳｉＣ半導体装置の製造方法として、比較例４で示したＳＯＧの形成を表面側素子構造形成後に行うことが考えられる。すなわち、ＳｉＣウェハの表面側に表面側素子構造を形成し、ＳｉＣウェハの裏面側を除去してＳｉＣウェハを薄板化した後に、ＳｉＣウェハの裏面に対して、ＳＯＧを塗布してマイクロパイプ内に流し込み、５００℃で焼結させる。しかしながら、表面側素子構造を構成する部材が５００℃で加熱されると、融解、軟化または変形が生じる場合、ＳＯＧの５００℃の焼結処理時に、表面側素子構造が融解、軟化または変形する。例えば、保護膜としてポリイミド膜が用いられる場合、ＳＯＧの５００℃の焼結処理時に、ポリイミド膜が融解する。また、ショットキー電極としてアルミニウム電極が用いられる場合、ＳＯＧの５００℃の焼結処理時に、アルミニウム電極が軟化し、変形する。このため、表面側素子構造を維持することができない。よって、比較例５のＳｉＣ半導体装置の製造方法は実施できない。

【0046】

これに対して、本実施形態のＳｉＣ半導体装置の製造方法では、閉塞材料２２を成膜するときの成膜温度は、表面側素子構造を構成する部材の融解等が生じる温度よりも低い温度とされる。これにより、閉塞材料２２の成膜時に、表面側素子構造を構成する部材の融解、軟化または変形を防止することができ、表面側素子構造を維持することができる。

【0047】

（第２実施形態）
図１０に示すように、本実施形態のＳｉＣ半導体装置１Ａは、縦型の半導体素子としての縦型ＭＯＳＦＥＴを備える。具体的には、ＳｉＣ半導体装置１Ａは、ｎ^＋型のＳｉＣ基板３１と、ｎ^－型のドリフト層３２と、ｐ型のベース領域３３と、ｎ^＋型のソース領域３４と、ディープ層３５など、を備える。

【0048】

ＳｉＣ基板３１は、所定のｎ型の不純物濃度とされた単結晶ＳｉＣで構成される半導体基板である。ＳｉＣ基板３１は、表面３１ａおよびその反対側の裏面３１ｂを有する。ドリフト層３２は、ＳｉＣ基板３１の表面３１ａ上に形成されている。ドリフト層３２は、ＳｉＣ基板３１よりもｎ型の不純物濃度が低くされたＳｉＣで構成される。ベース領域３３は、ドリフト層３２の上に形成されている。ベース領域３３は、ｐ型のＳｉＣで構成される。ベース領域３３のうち表層部は、ｐ型の不純物濃度が高くされたコンタクト領域３３ａとされている。ソース領域３４は、ベース領域３３の上に形成されている。ソース領域３４は、ドリフト層３２よりもｎ型の不純物濃度が高くされたＳｉＣで構成される。ドリフト層３２の表層部には、ｐ型のディープ層３５が形成されている。ディープ層３５は、ベース領域３３よりもｐ型の不純物濃度が高くされている。

【0049】

また、ＳｉＣ半導体装置１Ａは、ゲート絶縁膜３７と、ゲート電極３８と、層間絶縁膜３９と、ソース電極４０と、保護膜４１と、ドレイン電極４２と、を備える。

【0050】

ＳｉＣ基板３１の表面３１ａ側には、ベース領域３３およびソース領域３４を貫通してドリフト層３２に達するゲートトレンチ３６が形成されている。ベース領域３３のうちゲートトレンチ３６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にソース領域３４とドリフト層３２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ３６の内壁面に、ゲート絶縁膜３７が形成されている。このように、ゲート絶縁膜３７は、ドリフト層３２とソース領域３４との間におけるベース領域３３の表面に形成されている。

【0051】

ゲート電極３８は、ゲートトレンチ３６を埋めるように、ゲート絶縁膜３７の上に形成されている。ゲート電極３８およびゲート絶縁膜３７によって、ゲートトレンチ３６内が埋め込まれている。層間絶縁膜３９は、ゲート電極３８およびゲート絶縁膜３７を覆っている。層間絶縁膜３９には、コンタクトホール３９ａが形成されている。ソース電極４０は、層間絶縁膜３９の上に形成されている。ソース電極４０は、コンタクトホール３９ａを通じて、ソース領域３４に電気的に接続されている。ソース電極４０は、アルミニウム等の金属材料で構成されている。保護膜４１は、ソース電極４０を覆っている。保護膜４１は、ポリイミド等の合成樹脂材料で構成されている。

【0052】

ドリフト層３２、ベース領域３３、ソース領域３４、ディープ層３５、ゲートトレンチ３６、ゲート絶縁膜３７、ゲート電極３８、層間絶縁膜３９、ソース電極４０および保護膜４１は、ＳｉＣ基板３１の表面３１ａ側に形成された半導体素子の一部を構成する表面側素子構造である。ドレイン電極４２は、ＳｉＣ基板３１の裏面３１ｂに形成された裏面電極である。

【0053】

第１実施形態と同様に、ＳｉＣ基板３１は、マイクロパイプ１５を有する。ＳｉＣ基板３１の裏面３１ｂには、マイクロパイプ１５が存在する。第１実施形態と同様に、ＳｉＣ半導体装置１Ａは、ＳｉＣ基板３１の裏面３１ｂにおいてマイクロパイプ１５を閉塞する閉塞部１６を備える。閉塞部１６の説明については、第１実施形態と同じである。閉塞部１６の一面１６ａを含むＳｉＣ基板３１の裏面３１ｂに対して、ドレイン電極４２が形成されている。

【0054】

本実施形態のＳｉＣ半導体装置１Ａの製造方法は、表面側素子構造の形成を除き、第１実施形態と同じである。本実施形態では、第１実施形態で説明したＳｉＣウェハ２０がＳｉＣ基板３１に対応する。ＳｉＣウェハ２０の表面２０ａがＳｉＣ基板３１の表面３１ａに対応する。ＳｉＣウェハ２０の裏面２０ｂがＳｉＣ基板３１の裏面３１ｂに対応する。裏面電極２３がドレイン電極４２に対応する。

【0055】

表面側素子構造を形成するときでは、図３に示すように、ＳｉＣウェハ２０の表面２０ａ上に、エピタキシャル成長法によって、ＳｉＣからなるｎ型の不純物層２１を形成する。不純物層２１は、図１０中のドリフト層３２に対応する。その後、図１０に示すように、ドリフト層３２に対してｐ型不純物をイオン注入することで、ｐ型のディープ層３５を形成する。ディープ層３５を形成したドリフト層３２の上に、ベース領域３３およびソース領域３４を形成する。例えば、ベース領域３３およびソース領域３４をエピタキシャル成長させた後、ｐ型不純物をイオン注入することで、ベース領域３３のコンタクト領域３３ａを形成する。なお、ベース領域３３をエピタキシャル成長させた後、ｎ型不純物をイオン注入することで、ソース領域３４を形成してもよい。その後、ゲートトレンチ３６、ゲート絶縁膜３７、ゲート電極３８、層間絶縁膜３９、ソース電極４０および保護膜４１を形成する。これにより、表面側素子構造が形成される。

【0056】

以上の説明の通り、本実施形態のＳｉＣ半導体装置１Ａの製造方法は、表面側素子構造の形成を除き、第１実施形態と同じである。このため、本実施形態においても、第１実施形態と同じ効果が得られる。

【0057】

なお、本実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、本実施形態に対してＳｉＣ基板３１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては本実施形態と同様である。さらに、トレンチゲート型のＭＯＳ構造に限らず、プレーナ型のＭＯＳ構造の半導体素子であっても良い。すなわちドリフト層とソース領域との間におけるベース領域の表面にゲート絶縁膜が形成され、このゲート絶縁膜の上にゲート電極が配置された構造であれば、トレンチゲート型であってもプレーナ型であっても良い。

【0058】

（他の実施形態）
（１）上記した各実施形態では、ＳｉＣ半導体装置１、１Ａの製造方法において、閉塞材料２２を除去して閉塞部１６を形成した後に、ＳｉＣウェハ２０の裏面２０ｂに対して裏面電極２３を形成する。これらのＳｉＣ半導体装置１、１Ａの製造方法において、閉塞部１６を形成した後であって、裏面電極２３を形成する前に、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂをＣＭＰ（すなわち、化学機械研磨）等によって平坦化することを追加してもよい。これによれば、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂの平坦性をさらに向上させることができ、裏面電極２３の平坦性をさらに向上させることができる。

【0059】

（２）上記した各実施形態では、ＳｉＣ基板１０、３１およびＳｉＣウェハ２０の裏面にマイクロパイプ１５が存在するが、マイクロパイプ以外の結晶欠陥による穴部が存在する場合においても、本発明の適用が可能である。結晶欠陥による穴部とは、結晶欠陥に起因して生じた穴部のことである。この穴部は、ＳｉＣ基板１０、３１およびＳｉＣウェハ２０を貫通するもの、貫通しないもののどちらでもよい。

【0060】

（３）第１実施形態のＳｉＣ半導体装置は、ダイオード構造の半導体素子を備える。第２実施形態のＳｉＣ半導体装置は、ＭＯＳ構造の半導体素子を備える。しかしながら、ＳｉＣ半導体装置は、他の構造の縦型の半導体素子を備えていてもよい

【0061】

（４）本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能であり、様々な変形例や均等範囲内の変形をも包含する。また、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の材質、形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の材質、形状、位置関係等に限定される場合等を除き、その材質、形状、位置関係等に限定されるものではない。

【符号の説明】

【0062】

１０ ＳｉＣ基板
１０ｂ 裏面
１４ ショットキー電極
１５ マイクロパイプ
１６ 閉塞部
１６ａ 一面
２０ ＳｉＣウェハ
２０ｂ 裏面
２３ 裏面電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】