特開 2022-91503 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022091503

(43)【公開日】2022-06-21

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/30 20060101AFI20220614BHJP

   H01L 27/11582 20170101ALI20220614BHJP

   H01L 27/11556 20170101ALI20220614BHJP

   H01L 21/336 20060101ALI20220614BHJP

【ＦＩ】

G11C16/30 100

H01L27/11582

H01L27/11556

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020204377

(22)【出願日】2020-12-09

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】柴崎 謙

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225CA01

5B225DB03

5B225DB31

5B225DE06

5B225EA05

5B225EC04

5B225EG02

5B225EG08

5B225EG18

5B225FA01

5B225FA02

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA10

5F083JA04

5F083JA19

5F083JA35

5F083JA39

5F083JA53

5F083KA01

5F083KA05

5F083LA10

5F083NA03

5F083ZA01

5F101BA02

5F101BA45

5F101BB05

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE02

5F101BE05

5F101BE06

5F101BH21

(57)【要約】

【課題】好適に制御可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数の第１メモリブロックを備える第１メモリセルアレイと、複数の第２メモリブロックを備える第２メモリセルアレイと、複数の第１メモリブロック、及び、複数の第２メモリブロックに電気的に接続された電圧供給線と、を備える。また、この半導体記憶装置は、書込動作を実行可能に構成されている。この書込動作の第１のタイミングでは、電圧供給線が、第１、第２メモリブロックと導通していない。また、書込動作が第１、第２メモリブロックに対して実行される場合の第１のタイミングにおける電圧供給線の電圧は、書込動作が第１メモリブロックに対して実行される場合の第１のタイミングにおける電圧供給線の電圧よりも大きい。
【選択図】図１４

【特許請求の範囲】

【請求項1】

メモリダイを備え、
前記メモリダイは、
複数の第１メモリブロックを備える第１メモリセルアレイと、
複数の第２メモリブロックを備える第２メモリセルアレイと、
前記複数の第１メモリブロック、及び、前記複数の第２メモリブロックに電気的に接続された電圧供給線と
を備え、
書込動作を実行可能に構成され、
前記書込動作の第１のタイミングにおいて、前記電圧供給線は、前記複数の第１メモリブロック、及び、前記複数の第２メモリブロックのいずれとも導通しておらず、
前記書込動作が、前記複数の第１メモリブロックのいずれかに対して実行され、前記複数の第２メモリブロックのいずれにも実行されない場合、前記第１のタイミングにおいて前記電圧供給線に第１電圧が供給され、
前記書込動作が、前記複数の第１メモリブロックのいずれかに対して実行され、且つ、前記複数の第２メモリブロックのいずれかに対して実行される場合、前記第１のタイミングにおいて前記電圧供給線に第２電圧が供給され、
前記第２電圧は、前記第１電圧よりも大きい
半導体記憶装置。

【請求項2】

前記書込動作が、前記複数の第２メモリブロックのいずれかに対して実行され、前記複数の第１メモリブロックのいずれにも実行されない場合の、前記第１のタイミングにおける前記電圧供給線の電圧を第３電圧とすると、
前記第３電圧は、前記第１電圧よりも小さい
請求項１記載の半導体記憶装置。

【請求項3】

前記電圧供給線に電気的に接続されたキャパシタと、
前記電圧供給線と前記キャパシタとの間の電流経路に設けられたトランジスタと
を備える請求項１又は２記載の半導体記憶装置。

【請求項4】

メモリダイを備え、
前記メモリダイは、
複数の第１メモリブロックを備える第１メモリセルアレイと、
複数の第２メモリブロックを備える第２メモリセルアレイと、
前記複数の第１メモリブロック、及び、前記複数の第２メモリブロックに電気的に接続された電圧供給線と、
前記電圧供給線に電気的に接続されたキャパシタと、
前記電圧供給線と前記キャパシタとの間の電流経路に設けられたトランジスタと
を備える半導体記憶装置。

【請求項5】

前記第１メモリブロックは、
複数の第１メモリセルを含む第１メモリストリングと、
前記複数の第１メモリセルに接続された複数の第１ワード線と
を備え、
前記第２メモリブロックは、
複数の第２メモリセルを含む第２メモリストリングと、
前記複数の第２メモリセルに接続された複数の第２ワード線と
を備え、
前記電圧供給線は、前記複数の第１ワード線の少なくとも一つ、及び、前記複数の第２ワード線の少なくとも一つに電気的に接続されている
請求項１～４のいずれか１項記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数のメモリプレーンを備える半導体記憶装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１５７２６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

好適に制御可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、メモリダイを備える。メモリダイは、複数の第１メモリブロックを備える第１メモリセルアレイと、複数の第２メモリブロックを備える第２メモリセルアレイと、複数の第１メモリブロック、及び、複数の第２メモリブロックに電気的に接続された電圧供給線と、を備える。また、この半導体記憶装置は、書込動作を実行可能に構成されている。この書込動作の第１のタイミングにおいて、電圧供給線は、複数の第１メモリブロック、及び、複数の第２メモリブロックのいずれとも導通していない。また、書込動作が、複数の第１メモリブロックのいずれかに対して実行され、複数の第２メモリブロックのいずれにも実行されない場合、第１のタイミングにおいて電圧供給線に第１電圧が供給される。また、書込動作が、複数の第１メモリブロックのいずれかに対して実行され、且つ、複数の第２メモリブロックのいずれかに対して実行される場合、第１のタイミングにおいて電圧供給線に第２電圧が供給される。また、第２電圧は第１電圧よりも大きい。

【0006】

一の実施形態に係る半導体記憶装置は、メモリダイを備える。メモリダイは、複数の第１メモリブロックを備える第１メモリセルアレイと、複数の第２メモリブロックを備える第２メモリセルアレイと、複数の第１メモリブロック、及び、複数の第２メモリブロックに電気的に接続された電圧供給線と、電圧供給線に電気的に接続されたキャパシタと、電圧供給線とキャパシタとの間の電流経路に設けられたトランジスタと、を備える。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。

【図2】メモリセルアレイＭＣＡの構成を示す模式的な回路図である。

【図3】電圧生成回路ＶＧからメモリブロックＢＬＫまでの電圧供給ルートを示す模式的な回路図である。

【図4】チャージポンプ回路３２の構成を示す模式的な回路図である。

【図5】チャージポンプ回路３２の電圧出力回路３２ａの構成を示す模式的な回路図である。

【図6】チャージポンプ回路３２の可変抵抗素子３２ｂ４の構成を示す模式的な回路図である。

【図7】電圧生成制御回路ＶＧＣ及びその関連回路の構成を示す模式的なブロック回路図である。

【図8】メモリダイＭＤの模式的な平面図である。

【図9】メモリダイＭＤの一部の構成を示す模式的な斜視図である。

【図10】図９のＡで示した部分の模式的な拡大図である。

【図11】書込動作に含まれるプログラム動作について説明するための模式的な断面図である。

【図12】書込動作に含まれるベリファイ動作について説明するための模式的な断面図である。

【図13】書込動作について説明するためのフローチャートである。

【図14】書込動作について説明するための波形図である。

【図15】書込動作について説明するための波形図である。

【図16】第２実施形態に係る半導体記憶装置に採用している、電圧生成回路ＶＧからメモリブロックＢＬＫまでの電圧供給ルートを示す模式的な回路図である。

【図17】第２実施形態における書込動作について説明するための波形図である。

【発明を実施するための形態】

【0008】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0009】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0010】

また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。

【0011】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0012】

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

【0013】

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

【0014】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

【0015】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0016】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0017】

［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２～図７は、メモリダイＭＤの一部の構成を示す模式的な回路図である。

【0018】

尚、図１には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図１において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図１の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

【0019】

図１に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、電圧生成制御回路ＶＧＣと、ドライバ回路ＤＲＶと、ワード線デコーダＷＬＤと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

【0020】

［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

【0021】

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。

【0022】

メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0023】

選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。

【0024】

［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図１）は、図３に示す様に、例えば、複数の電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３を備える。以下、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３を、単に電圧生成ユニットｖｇと呼ぶことがある。また、図３に示す電圧生成ユニットｖｇの配置数は、一例であり、具体的な配置数は適宜調整可能である。

【0025】

電圧生成回路ＶＧは、読出動作、書込動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線Ｌ_ＶＧを介して出力する。詳細は図１４を参照して後述するが、書込動作において、電圧生成ユニットｖｇ１は、例えば、プログラム電圧Ｖ_ＰＧＭを出力する。また、電圧生成ユニットｖｇ２は、例えば、プログラム電圧Ｖ_ＰＧＭよりも小さい書込パス電圧Ｖ_ＰＡＳＳ又は読出パス電圧Ｖ_ＲＥＡＤを出力する。また、電圧生成ユニットｖｇ３は、例えば、書込パス電圧Ｖ_ＰＡＳＳ及び読出パス電圧Ｖ_ＲＥＡＤよりも小さいベリファイ電圧Ｖ_ＶＦＹを出力する。尚、電圧生成ユニットｖｇ１に接続された電圧供給線Ｌ_ＶＧを電圧供給線Ｌ_ＶＧ１と呼び、電圧生成ユニットｖｇ２に接続された電圧供給線Ｌ_ＶＧを電圧供給線Ｌ_ＶＧ２と呼び、電圧生成ユニットｖｇ３に接続された電圧供給線Ｌ_ＶＧを電圧供給線Ｌ_ＶＧ３と呼ぶことがある。

【0026】

電圧生成ユニットｖｇは、例えば、チャージポンプ回路等の昇圧回路であっても良いし、レギュレータ等の降圧回路であっても良い。これら降圧回路及び昇圧回路は、それぞれ、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳ（図１）が供給される電圧供給線Ｌ_Ｐ（図４、図５）に接続されている。

【0027】

電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号及び電圧生成制御回路ＶＧＣからの制御信号に従って、複数通りの動作電圧を生成する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される。これら複数通りの動作電圧は、複数の電圧供給線Ｌ_ＶＧに同時に出力される。これら複数通りの動作電圧は、シーケンサＳＱＣからの制御信号及び電圧生成制御回路ＶＧＣからの制御信号に従って適宜調整される。

【0028】

また、電圧生成回路ＶＧは、図３に示す様に、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３を備える。容量可変回路ＶＣ１は、電圧生成ユニットｖｇ１に接続された電圧供給線Ｌ_ＶＧ１に接続されている。容量可変回路ＶＣ２は、電圧生成ユニットｖｇ２に接続された電圧供給線Ｌ_ＶＧ２に接続されている。容量可変回路ＶＣ３は、電圧生成ユニットｖｇ３に接続された電圧供給線Ｌ_ＶＧ３に接続されている。

【0029】

容量可変回路ＶＣ１は、トランジスタＴ_ＶＣ１１とキャパシタＣ_ＶＣ１１を直列接続した第１の直列回路と、トランジスタＴ_ＶＣ１２とキャパシタＣ_ＶＣ１２を直列接続した第２の直列回路と、トランジスタＴ_ＶＣ１３とキャパシタＣ_ＶＣ１３を直列接続した第３の直列回路とを、並列接続して構成されている。

【0030】

トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のドレイン電極は、電圧供給線Ｌ_ＶＧ１に接続されている。トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のソース電極はキャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３の一方の端子に接続されている。トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のゲート電極は、信号供給線ＣＳＥＬに接続されている。キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３の他方の端子は接地されている。キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３の容量は、お互いに異なっていてもよい。例えば、キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３の順に容量が段階的に小さくなっていても良い。

【0031】

容量可変回路ＶＣ２は、トランジスタＴ_ＶＣ２１とキャパシタＣ_ＶＣ２１を直列接続した第４の直列回路と、トランジスタＴ_ＶＣ２２とキャパシタＣ_ＶＣ２２を直列接続した第５の直列回路と、トランジスタＴ_ＶＣ２３とキャパシタＣ_ＶＣ２３を直列接続した第６の直列回路とを、並列接続して構成されている。

【0032】

トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３のドレイン電極は、電圧供給線Ｌ_ＶＧ２に接続されている。トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３のソース電極はキャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３の一方の端子に接続されている。トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３のゲート電極は、信号供給線ＣＳＥＬに接続されている。キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３の他方の端子は接地されている。キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３の容量は、お互いに異なっていてもよい。例えば、キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３の順に容量が段階的に小さくなっていても良い。

【0033】

容量可変回路ＶＣ３は、トランジスタＴ_ＶＣ３１とキャパシタＣ_ＶＣ３１を直列接続した第７の直列回路と、トランジスタＴ_ＶＣ３２とキャパシタＣ_ＶＣ３２を直列接続した第８の直列回路と、トランジスタＴ_ＶＣ３３とキャパシタＣ_ＶＣ３３を直列接続した第９の直列回路とを、並列接続して構成されている。

【0034】

トランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３のドレイン電極は、電圧供給線Ｌ_ＶＧ３に接続されている。トランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３のソース電極はキャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３の一方の端子に接続されている。トランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３のゲート電極は、信号供給線ＣＳＥＬに接続されている。キャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３の他方の端子は接地されている。キャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３の容量は、お互いに異なっていてもよい。例えば、キャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３の順に容量が段階的に小さくなっていても良い。

【0035】

ここで、電圧生成ユニットｖｇとして用いられるチャージポンプ回路の一例を、図４を参照して説明する。図４に示すチャージポンプ回路３２は、電圧供給線Ｌ_ＶＧに電圧Ｖ_ＯＵＴを出力する電圧出力回路３２ａと、電圧供給線Ｌ_ＶＧに接続された分圧回路３２ｂと、分圧回路３２ｂから出力される電圧Ｖ_ＯＵＴ´と参照電圧Ｖ_ＲＥＦとの大小関係に応じて電圧出力回路３２ａにフィードバック信号ＦＢを出力するコンパレータ３２ｃと、を備える。

【0036】

電圧出力回路３２ａは、図５に示す様に、電圧供給線Ｌ_ＶＧ及び電圧供給線Ｌ_Ｐとの間に交互に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。図示の電圧供給線Ｌ_Ｐには、電源電圧Ｖ_ＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続されている。また、電圧出力回路３２ａは、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力するＡＮＤ回路３２ａ４と、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力するレベルシフタ３２ａ５ａと、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力するレベルシフタ３２ａ５ｂと、を備える。レベルシフタ３２ａ５ａの出力信号は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂの出力信号は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。

【0037】

フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線Ｌ_ＶＧから電圧供給線Ｌ_Ｐに電子が移送され、電圧供給線Ｌ_ＶＧの電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線Ｌ_ＶＧの電圧は増大しない。

【0038】

分圧回路３２ｂは、図４に示す様に、電圧供給線Ｌ_ＶＧ及び分圧端子３２ｂ１の間に接続された抵抗素子３２ｂ２と、分圧端子３２ｂ１及び電圧供給線Ｌ_Ｐの間に直列に接続された可変抵抗素子３２ｂ４と、を備える。図示の電圧供給線Ｌ_Ｐには、接地電圧Ｖ_ＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号Ｖ_ＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧Ｖ_ＯＵＴ´の大きさは、動作電圧制御信号Ｖ_ＣＴＲＬに応じて調整可能である。

【0039】

可変抵抗素子３２ｂ４は、図６に示す様に、分圧端子３２ｂ１及び電圧供給線Ｌ_Ｐの間に並列に接続された複数の電流経路３２ｂ５を備える。これら複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なる大きさであっても良い。各電流経路３２ｂ５に設けられたトランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号Ｖ_ＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有していても良い。

【0040】

コンパレータ３２ｃは、図４に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧Ｖ_ＯＵＴ´が参照電圧Ｖ_ＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧Ｖ_ＯＵＴ´が参照電圧Ｖ_ＲＥＦより小さい場合に“Ｈ”状態となる。

【0041】

［電圧生成制御回路ＶＧＣの回路構成］
電圧生成制御回路ＶＧＣ（図１）は、書込動作時において、例えば書込を行うメモリセルアレイＭＣＡ（図８）の数に応じて、次の様な制御をする回路である。
（１） 電圧生成回路ＶＧ（図３）の電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３から出力される各電圧値を調整する。
（２） 電圧生成回路ＶＧ（図３）の容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の各トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３，Ｔ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３，Ｔ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３を、信号供給線ＣＳＥＬを介してオン・オフ制御することにより、各キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３，Ｃ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３，Ｃ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３のうちのどのキャパシタを電圧供給線Ｌ_ｖｇ１，Ｌ_ｖｇ２，Ｌ_ｖｇ３と導通させるか制御する。

【0042】

電圧生成制御回路ＶＧＣ（図１）は、例えば、図７に示す様に、プレーン選択数検出回路５１と、電圧補正パラメータ部５２と、電圧値設定演算回路５３と、容量補正パラメータ部５４と、充電容量可変制御回路５５と、を備えている。

【0043】

プレーン選択数検出回路５１は、アドレスレジスタＡＤＲ（図１）に保持されたアドレスデータＤ_ＡＤＤ等を参照して、書込動作を行うメモリセルアレイＭＣＡ（図８）の数（プレーン数）を検出する。プレーン選択数検出回路５１は、例えば、アドレスレジスタＡＤＲに接続された加算回路等の論理回路を含んでいても良い。

【0044】

電圧補正パラメータ部５２は、書込動作を行うメモリセルアレイＭＣＡ（図８）の数（プレーン数）に応じて、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３から出力される各電圧値をそれぞれ調整するためのパラメータを保持している。電圧補正パラメータ部５２は、例えば、レジスタ等であっても良い。

【0045】

電圧値設定演算回路５３は、電圧補正パラメータ部５２に保持されたパラメータ及びシーケンサＳＱＣからの制御信号を参照することにより、プレーン選択数検出回路５１により検出したメモリセルアレイＭＣＡ（図８）の数（プレーン数）に応じて、電圧生成回路ＶＧ（図３）の電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３から出力される電圧値を調整する。電圧値設定演算回路５３は、例えば、動作電圧制御信号Ｖ_ＣＴＲＬ（図６）を出力しても良い。

【0046】

容量補正パラメータ部５４は、書込動作を行うメモリセルアレイＭＣＡ（図８）の数（プレーン数）に応じて、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の容量値をそれぞれ調整するためのパラメータを保持している。容量補正パラメータ部５４は、例えば、レジスタ等であっても良い。

【0047】

充電容量可変制御回路５５は、容量補正パラメータ部５４に保持されたパラメータ及びシーケンサＳＱＣからの制御信号を参照することにより、プレーン選択数検出回路５１により検出したメモリセルアレイＭＣＡ（図８）の数（プレーン数）に応じて、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の各キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３，Ｃ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３，Ｃ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３のうちのどのキャパシタを電圧供給線Ｌ_ｖｇ１，Ｌ_ｖｇ２，Ｌ_ｖｇ３と導通させるか制御する。充電容量可変制御回路５５の出力端子は、例えば、信号供給線ＣＳＥＬ（図３）に接続されていても良い。

【0048】

［ドライバ回路ＤＲＶ、ワード線デコーダＷＬＤ及びロウデコーダＲＤの回路構成］
図３に示すように、電圧生成回路ＶＧから供給される電圧は、ドライバ回路ＤＲＶによって、配線ＣＧ_Ｓ及び配線ＣＧ_Ｕに供給される。ワード線デコーダＷＬＤは、複数の配線ＣＧの各々を、配線ＣＧ_Ｓ又は配線ＣＧ_Ｕのいずれかに接続する。複数の配線ＣＧの各々は、転送スイッチＷＬＳＷを介して、複数のメモリブロックＢＬＫのうち動作対象となるメモリブロックＢＬＫ中の複数のワード線ＷＬにそれぞれ接続される。
ロウデコーダＲＤは、例えば図３に示す様に、転送スイッチＷＬＳＷと、ブロックデコーダＢＬＫＤと、を備える。

【0049】

転送スイッチＷＬＳＷ（図３）は、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられた複数のブロックデコードユニットｂｌｋｄを備える。ブロックデコードユニットｂｌｋｄは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応して設けられた複数のトランジスタＴ_ＢＬＫを備える。トランジスタＴ_ＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＢＬＫのドレイン電極は、ワード線ＷＬに接続されている。トランジスタＴ_ＢＬＫのソース電極は、配線ＣＧに接続されている。配線ＣＧは、転送スイッチＷＬＳＷ中の全てのブロックデコードユニットｂｌｋｄに接続されている。トランジスタＴ_ＢＬＫのゲート電極は、ブロックデコーダＢＬＫＤから供給される信号供給線ＢＬＫＳＥＬに接続されている。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられている。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴ_ＢＬＫに接続されている。
これにより、複数の配線ＣＧの各々は、転送スイッチＷＬＳＷを介して、複数のメモリブロックＢＬＫのうち動作対象となるメモリブロックＢＬＫ中の複数のワード線ＷＬにそれぞれ接続される。すなわち、転送スイッチＷＬＳＷは、グローバルワード線としての複数の配線ＣＧをローカルワード線としてのワード線ＷＬに接続する。

【0050】

読出動作、書込動作等においては、例えば、図示しないアドレスレジスタ中のブロックアドレスに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧Ｖ_ＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。

【0051】

ワード線デコーダＷＬＤ（図３）は、メモリストリングＭＳ中の複数のメモリセルＭＣに対応して設けられた複数のワード線デコードユニットｗｌｄを備える。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴ_ＷＬＳ，Ｔ_ＷＬＵを備える。トランジスタＴ_ＷＬＳ，Ｔ_ＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。

【0052】

トランジスタＴ_ＷＬＳのドレイン電極は、配線ＣＧに接続されている。トランジスタＴ_ＷＬＳのソース電極は、配線ＣＧ_Ｓに接続されている。トランジスタＴ_ＷＬＳのゲート電極は、信号供給線ＷＬＳＥＬ_Ｓに接続されている。信号供給線ＷＬＳＥＬ_Ｓは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴ_ＷＬＳに対応して複数設けられている。

【0053】

トランジスタＴ_ＷＬＵのドレイン電極は、配線ＣＧに接続されている。トランジスタＴ_ＷＬＵのソース電極は、配線ＣＧ_Ｕに接続されている。トランジスタＴ_ＷＬＵのゲート電極は、信号供給線ＷＬＳＥＬ_Ｕに接続されている。信号供給線ＷＬＳＥＬ_Ｕは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴ_ＷＬＵに対応して複数設けられている。

【0054】

読出動作、書込動作等においては、例えば、図示しないアドレスレジスタ中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号供給線ＷＬＳＥＬ_Ｓが“Ｈ”状態となり、これに対応する信号供給線ＷＬＳＥＬ_Ｕが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号供給線ＷＬＳＥＬ_Ｓが“Ｌ”状態となり、これに対応する信号供給線ＷＬＳＥＬ_Ｕが“Ｈ”状態となる。また、配線ＣＧ_Ｓには、選択ワード線ＷＬに対応する電圧が供給される。また、配線ＣＧ_Ｕには、非選択ワード線ＷＬに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬに対応する電圧が供給される。

【0055】

ドライバ回路ＤＲＶ（図３）は、例えば、複数のトランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ５，Ｔ_ＤＲＶ６を備えている。これらトランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ５，Ｔ_ＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。

【0056】

トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４のドレイン電極は、配線ＣＧ_Ｓに接続されている。トランジスタＴ_ＤＲＶ５，Ｔ_ＤＲＶ６のドレイン電極は、配線ＣＧ_Ｕに接続されている。トランジスタＴ_ＤＲＶ１のソース電極は電圧供給線Ｌ_ＶＧ１に接続され、トランジスタＴ_ＤＲＶ２，Ｔ_ＤＲＶ５のソース電極は電圧供給線Ｌ_ＶＧ２に接続され、トランジスタＴ_ＤＲＶ３のソース電極は電圧供給線Ｌ_ＶＧ３に接続されている。トランジスタＴ_ＤＲＶ４，Ｔ_ＤＲＶ６のソース電極は電圧供給線Ｌ_Ｐに接続されている。この電圧供給線Ｌ_Ｐには、接地電圧Ｖ_ＳＳが供給されるボンディングパッド電極Ｐが接続されている。トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ５，Ｔ_ＤＲＶ６のゲート電極は、信号供給線ＶＳＥＬを介して、シーケンサＳＱＣ（図１）に接続されている。シーケンサＳＱＣは、信号供給線ＶＳＥＬを介して、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ５，Ｔ_ＤＲＶ６のオン・オフ制御をする。

【0057】

ブロックデコーダＢＬＫＤ（図３）は、例えば、シーケンサＳＱＣ（図１）からの制御信号に従って順次アドレスレジスタＡＤＲ（図１）のロウアドレスＲＡを参照し、信号供給線ＢＬＫＳＥＬの電圧を、“Ｈ”状態又は“Ｌ”状態に制御する。

【0058】

尚、図３の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられていても良い。

【0059】

［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図１）は、例えば、複数のビット線ＢＬに接続された複数のセンスアンプを備える。センスアンプは、ビット線ＢＬに接続されたセンス回路と、ビット線ＢＬに接続された電圧転送回路と、センス回路及び電圧転送回路に接続されたラッチ回路と、を備える。センス回路は、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となるセンストランジスタと、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される配線と、を備える。ラッチ回路は、この配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、このラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。

【0060】

［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図１）は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。

【0061】

また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図１）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図１）と導通させる。

【0062】

［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤ_ＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、ドライバ回路ＤＲＶ、ワード線デコーダＷＬＤ、電圧生成回路ＶＧ及び電圧生成制御回路ＶＧＣに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤ_ＳＴをステータスレジスタＳＴＲに出力する。

【0063】

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。端子ＲＹ／／ＢＹから出力される信号を、レディ／ビジー信号ＲＹ／／ＢＹという場合がある。

【0064】

［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏ（図１）は、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路には、それぞれ、電源電圧Ｖ_ＣＣＱ及び接地電圧Ｖ_ＳＳが供給される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

【0065】

［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介して外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

【0066】

［メモリダイＭＤの構造］
図８は、メモリダイＭＤの模式的な平面図である。図９は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図１０は、図９のＡで示した部分の模式的な拡大図である。

【0067】

図８に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００には、Ｘ方向に並ぶ４個のメモリセルアレイ領域Ｒ_ＭＣＡが設けられる。メモリセルアレイ領域Ｒ_ＭＣＡには、それぞれ、メモリセルアレイＭＣＡ（図１、図２）が設けられている。

【0068】

また、半導体基板１００のＹ方向の端部には、周辺領域Ｒ_Ｐが設けられている。周辺領域Ｒ_Ｐは、半導体基板１００のＹ方向の端部に沿ってＸ方向に延伸する。この周辺領域Ｒ_Ｐには、周辺回路ＰＣの一部が設けられている。周辺回路ＰＣのうち、電圧生成回路ＶＧ（図１）は、例えば、Ｘ方向の一端側で且つメモリセルアレイ領域Ｒ_ＭＣＡから離れた位置に配置されている。

【0069】

また、メモリダイＭＤは、図９に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡと、を備える。

【0070】

図８及び図９に示す半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。

【0071】

トランジスタ層Ｌ_ＴＲには、図９に示す様に、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続されたコンタクトＣＳ及び配線層Ｄ０，Ｄ１，Ｄ２と、が設けられている。トランジスタＴｒは、例えば、半導体基板１００の表面をチャネル領域として利用する電界効果型のトランジスタである。コンタクトＣＳは、Ｚ方向に延伸し、その下端において、半導体基板１００の上面等に接続されている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0072】

メモリセルアレイ層Ｌ_ＭＣＡ（図９）のメモリセルアレイ領域Ｒ_ＭＣＡには、図８に示す様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、これらの構成の下方に設けられた導電層１４０と、を備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ_２）等のブロック間構造ＳＴが設けられている。

【0073】

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

【0074】

また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図２）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図２）のゲート電極として機能する。

【0075】

また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図２）及びこれに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

【0076】

また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図２）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図２）のゲート電極として機能する。

【0077】

尚、これら複数の導電層１１０のＸ方向の端部には、複数のコンタクトＣＣとの接続部が設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0078】

半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。

【0079】

半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙを介して、Ｙ方向に延伸するビット線ＢＬに接続される。

【0080】

ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。

【0081】

ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。

【0082】

尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

【0083】

導電層１４０は、図９に示す様に、半導体層１２０の下端部に接続された導電層１４１と、導電層１４１の下面に設けられた導電層１４２と、を備える。導電層１４１は、例えば、リン（Ｐ）等のＮ型の不純物を含むポリシリコン等の導電性の半導体を含む。導電層１４２は、例えば、リン（Ｐ）等のＮ型の不純物を含むポリシリコン等の導電性の半導体を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、シリサイド等を含んでいても良い。

【0084】

［書込動作］
次に、図１１及び図１２を参照して、第１実施形態に係るメモリダイＭＤの書込動作について簡単に説明する。

【0085】

尚、以下の説明では、書込動作の対象となっているワード線ＷＬを選択ワード線ＷＬ_Ｓと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬ_Ｕと呼ぶ場合がある。また、以下の説明では、書込動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬ_Ｓに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して書込動作を実行する例について説明する。

【0086】

書込動作は、プログラム動作と、ベリファイ動作と、を含む。

【0087】

図１１は、プログラム動作について説明するための模式的な断面図である。プログラム動作は、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭを供給してメモリセルＭＣのしきい値電圧を増大させる動作である。

【0088】

プログラム動作においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬ_Ｗに電圧Ｖ_ＳＳを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬ_Ｐに電圧Ｖ_ＤＤを供給する。

【0089】

プログラム動作においては、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに、電圧Ｖ_ＳＧＤが供給される。書込パス電圧Ｖ_ＰＡＳＳは、メモリセルＭＣのしきい値電圧に拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。電圧Ｖ_ＳＧＤは、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。

【0090】

プログラム動作においては、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭを供給する。プログラム電圧Ｖ_ＰＧＭは、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。

【0091】

例えば図１１に示す様に、ビット線ＢＬ_Ｗには電圧Ｖ_ＳＳが供給されている。例えば、ビット線ＢＬ_Ｗに供給される電圧Ｖ_ＳＳは、ドレイン側選択ゲート線ＳＧＤに供給される電圧Ｖ_ＳＧＤよりも低い。より具体的には、電圧Ｖ_ＳＧＤと電圧Ｖ_ＳＳとの電圧差は、ドレイン側選択トランジスタＳＴＤの閾値よりも、大きい。そのため、ドレイン側選択トランジスタＳＴＤはＯＮ状態となり、ビット線ＢＬ_Ｗに接続された半導体層１２０のチャネルには、電圧Ｖ_ＳＳが供給される。ビット線ＢＬ_Ｗに接続された半導体層１２０のチャネルと選択ワード線ＷＬ_Ｓとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図１０）を介して電荷蓄積膜１３２（図１０）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。なお、ビット線ＢＬ_Ｗに供給する電圧は、電圧Ｖ_ＳＳに限られない。例えば、ビット線ＢＬ_Ｗに電圧Ｖ_ＳＳより少し高い電圧を供給してもよい。

【0092】

一方、ビット線ＢＬ_Ｐには電圧Ｖ_ＤＤが供給されている。例えば、ビット線ＢＬ_Ｐに供給される電圧Ｖ_ＤＤは、ドレイン側選択ゲート線ＳＧＤに供給される電圧Ｖ_ＳＧＤよりも高い。より具体的には、電圧Ｖ_ＳＧＤと電圧Ｖ_ＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤの閾値よりも、小さい。そのため、ドレイン側選択トランジスタＳＴＤはＯＦＦ状態となり、ビット線ＢＬ_Ｐに接続された半導体層１２０のチャネルは、電気的にフローティング状態となる。そして、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳが供給されるとき、ビット線ＢＬ_Ｐに接続された半導体層１２０のチャネルの電位は選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕとの容量結合によって、例えば書込パス電圧Ｖ_ＰＡＳＳ程度まで上昇する。そのため、ビット線ＢＬ_Ｐに接続された半導体層１２０のチャネルと選択ワード線ＷＬ_Ｓとの間に発生する電界は、上記したビット線ＢＬ_Ｗに接続された半導体層１２０のチャネルと選択ワード線ＷＬ_Ｓとの間に発生する電界よりも小さい。従って、半導体層１２０のチャネル中の電子は電荷蓄積膜１３２（図１０）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない（あるいは、実質的に無視できる程度しか増大しない）。

【0093】

図１２は、ベリファイ動作について説明するための模式的な断面図である。ベリファイ動作は、選択ワード線ＷＬ_Ｓにベリファイ電圧Ｖ_ＶＦＹを供給して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを確認する動作である。すなわち、ベリファイ動作は、プログラム動作の結果としてメモリセルＭＣのしきい値電圧が目標値に達したか否かを確認するために書込動作の一環として行われる読出動作である。

【0094】

ベリファイ動作においては、例えば、ビット線ＢＬの充電等を行う。例えば、書込メモリセルＭＣ（ベリファイ対象のメモリセルＭＣ）に接続されたビット線ＢＬ_Ｗに電圧Ｖ_ＤＤを供給し、禁止メモリセルＭＣ（非ベリファイ対象のメモリセルＭＣ）に接続されたビット線ＢＬ_Ｐに電圧Ｖ_ＳＳを供給する。

【0095】

ベリファイ動作においては、非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給する。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧Ｖ_ＳＧを供給する。読出パス電圧Ｖ_ＲＥＡＤは、メモリセルＭＣのしきい値電圧に拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。読出パス電圧Ｖ_ＲＥＡＤは、書込パス電圧Ｖ_ＰＡＳＳと同程度でも良いし、書込パス電圧Ｖ_ＰＡＳＳより小さくても良い。電圧Ｖ_ＳＧは、ビット線ＢＬの電圧に拘わらず、ドレイン側選択トランジスタＳＴＤがＯＮ状態となる程度の大きさを有する。電圧Ｖ_ＳＧは、電圧Ｖ_ＳＧＤよりも大きい。

【0096】

ベリファイ動作においては、選択ワード線ＷＬ_Ｓに、ベリファイ電圧Ｖ_ＶＦＹを供給する。ベリファイ電圧Ｖ_ＶＦＹは、メモリセルＭＣのしきい値電圧に応じてメモリセルＭＣがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。ベリファイ電圧Ｖ_ＶＦＹは、読出パス電圧Ｖ_ＲＥＡＤより小さい。これにより、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。

【0097】

ベリファイ動作においては、センスアンプモジュールＳＡＭ（図１）によってセンス動作を実行する。例えば、ビット線ＢＬの電流値に基づいてビット線ＢＬに接続されたメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、メモリセルＭＣの状態を示すデータとして取得する。この際、センスアンプモジュールＳＡＭ内のラッチ回路に、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータ等をラッチさせても良い。

【0098】

図１３は、書込動作について説明するためのフローチャートである。

【0099】

ステップＳ１０１においては、ループ回数ｎ_Ｗが１に設定される。ループ回数ｎ_Ｗは、書込ループの回数を示す変数である。また、例えば、センスアンプモジュールＳＡＭ（図１）内のラッチ回路に、メモリセルＭＣに書き込まれるユーザデータがラッチされる。

【0100】

ステップＳ１０２においては、プログラム動作が実行される。

【0101】

ステップＳ１０３においては、ベリファイ動作が実行される。

【0102】

ステップＳ１０４においては、ベリファイ動作の結果を判定する。例えば、しきい値電圧が目標値に達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイフェイルと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイパスと判定し、ステップＳ１０７に進む。

【0103】

ステップＳ１０５においては、ループ回数ｎ_Ｗが所定の回数ＮＭＡＸ_Ｗに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。

【0104】

ステップＳ１０６においては、ループ回数ｎ_Ｗに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６においては、例えば、プログラム電圧Ｖ_ＰＧＭに所定の電圧ΔＶを加算する。従って、プログラム電圧Ｖ_ＰＧＭは、ループ回数ｎ_Ｗの増大と共に増大する。

【0105】

ステップＳ１０７においては、ステータスレジスタＳＴＲ（図１）に、書込動作が正常に終了した旨のステータスデータを格納し、書込動作を終了する。

【0106】

ステップＳ１０８においては、ステータスレジスタＳＴＲ（図１）に、書込動作が正常に終了しなかった旨のステータスデータを格納し、書込動作を終了する。

【0107】

図１４は、書込動作について説明するための模式的な波形図である。図１４には、選択ワード線ＷＬ_Ｓの電圧と、プログラム電圧Ｖ_ＰＧＭを出力する電圧生成ユニットｖｇ１の出力電圧と、ベリファイ電圧Ｖ_ＶＦＹを出力する電圧生成ユニットｖｇ３の出力電圧と、非選択ワード線ＷＬ_Ｕの電圧と、書込パス電圧Ｖ_ＰＡＳＳ及び読出パス電圧Ｖ_ＲＥＡＤを出力する電圧生成ユニットｖｇ２の出力電圧と、を図示している。

【0108】

尚、図１４に示す書込動作においては、ロウデコーダＲＤ及びワード線デコーダＷＬＤ（図３）による配線の接続状態は、次の様になっている。
（ａ） ロウデコーダＲＤ（図３）のブロックデコーダＢＬＫＤ及び転送スイッチＷＬＳＷにより、ブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通している。
（ｂ） ワード線デコーダＷＬＤ（図３）により、選択ワード線ＷＬ_Ｓが配線ＣＧ_Ｓと導通し、非選択ワード線ＷＬ_Ｕが配線ＣＧ_Ｕと導通している。

【0109】

また、図１４に示す書込動作においては、前述した様に、電圧生成回路ＶＧ（図３）及び電圧生成制御回路ＶＧＣ（図１、図３）により、下記の制御が行われる。
（ｃ） 電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３の出力電圧の調整。
（ｄ） 容量可変回路ＶＣ１，ＶＣ２，ＶＣ３のトランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３，Ｔ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３，Ｔ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３のオン・オフ制御。

【0110】

また、図１４に示す書込動作においては、ドライバ回路ＤＲＶ（図３）及びシーケンサＳＱＣ（図１）により、下記の制御が行われる。
（ｅ） トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ５，Ｔ_ＤＲＶ６のオン・オフ制御。

【0111】

図１４のタイミングｔ１０１では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ４，Ｔ_ＤＲＶ６がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ５がオフされている。このため、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕは、電圧供給線Ｌ_Ｐを介して、接地電圧Ｖ_ＳＳが供給されているボンディングパッド電極Ｐと導通する。よって、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕの電圧は、接地電圧Ｖ_ＳＳ程度になっている。また、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３の出力電圧は、接地電圧Ｖ_ＳＳ程度になっている。

【0112】

タイミングｔ１０２では、電圧生成ユニットｖｇ１の出力電圧が、書込プレーン数に応じ、プログラム準備電圧Ｖ_{ＰＧＭ１１}，Ｖ_{ＰＧＭ１２}，Ｖ_{ＰＧＭ１３}，Ｖ_{ＰＧＭ１４}のいずれかに向かって上昇し始め、タイミングｔ１０３よりも前の時点において、これらプログラム準備電圧Ｖ_{ＰＧＭ１１}，Ｖ_{ＰＧＭ１２}，Ｖ_{ＰＧＭ１３}，Ｖ_{ＰＧＭ１４}のいずれかに達する。

【0113】

例えば、書込動作を行うメモリセルアレイＭＣＡの数（以下、「書込プレーン数」と称する）が４である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ１４}に向かって上昇する。書込プレーン数が３である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ１４}よりも電圧値の小さいプログラム準備電圧Ｖ_{ＰＧＭ１３}に向かって上昇する。書込プレーン数が２である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ１３}よりも電圧値の小さいプログラム準備電圧Ｖ_{ＰＧＭ１２}に向かって上昇する。書込プレーン数が１である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ１２}よりも電圧値の小さいプログラム準備電圧Ｖ_{ＰＧＭ１１}に向かって上昇する。尚、プログラム準備電圧Ｖ_{ＰＧＭ１４}はプログラム電圧Ｖ_ＰＧＭ１よりも電圧値がやや低い。例えば、プログラム準備電圧Ｖ_{ＰＧＭ１４}はプログラム電圧Ｖ_ＰＧＭ１の９０％程度の電圧値になっている。

【0114】

また、タイミングｔ１０２では、容量可変回路ＶＣ１のトランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のオン・オフ状態が、書込プレーン数に応じて制御される。

【0115】

例えば、書込プレーン数が４である場合には、例えば、トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３がオンになる。このため、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３が充電される。書込プレーン数が３である場合には、例えば、トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２がオンになり、トランジスタＴ_ＶＣ１３がオフになる。このため、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２が充電される。書込プレーン数が２である場合には、例えば、トランジスタＴ_ＶＣ１２，Ｔ_ＶＣ１３がオンになり、トランジスタＴ_ＶＣ１１がオフになる。このため、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１２，Ｃ_ＶＣ１３が充電される。尚、キャパシタＣ_ＶＣ１２，Ｃ_ＶＣ１３の合成容量は、キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２の合成容量よりも小さい。書込プレーン数が１である場合には、例えば、トランジスタＴ_ＶＣ１３がオンになり、トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２がオフになる。これにより、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１３が充電される。

【0116】

また、タイミングｔ１０２では、電圧生成ユニットｖｇ２の出力電圧が、書込プレーン数に応じ、書込パス準備電圧Ｖ_{ＰＡＳＳ１}，Ｖ_{ＰＡＳＳ２}，Ｖ_{ＰＡＳＳ３}，Ｖ_{ＰＡＳＳ４}のいずれかに向かって上昇し始め、タイミングｔ１０３よりも前の時点において、これら書込パス準備電圧Ｖ_{ＰＡＳＳ１}，Ｖ_{ＰＡＳＳ２}，Ｖ_{ＰＡＳＳ３}，Ｖ_{ＰＡＳＳ４}のいずれかに達する。

【0117】

例えば、書込プレーン数が４である場合には、電圧生成ユニットｖｇ２の出力電圧が、書込パス準備電圧Ｖ_{ＰＡＳＳ４}に向かって上昇する。書込プレーン数が３である場合には、電圧生成ユニットｖｇ２の出力電圧が、書込パス準備電圧Ｖ_{ＰＡＳＳ４}よりも電圧値の小さい書込パス準備電圧Ｖ_{ＰＡＳＳ３}に向かって上昇する。書込プレーン数が２である場合には、電圧生成ユニットｖｇ２の出力電圧が、書込パス準備電圧Ｖ_{ＰＡＳＳ３}よりも電圧値の小さい書込パス準備電圧Ｖ_{ＰＡＳＳ２}に向かって上昇する。書込プレーン数が１である場合には、電圧生成ユニットｖｇ２の出力電圧が、書込パス準備電圧Ｖ_{ＰＡＳＳ２}よりも電圧値の小さい書込パス準備電圧Ｖ_{ＰＡＳＳ１}に向かって上昇する。

【0118】

また、タイミングｔ１０２では、容量可変回路ＶＣ２のトランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３のオン・オフ状態が、書込プレーン数に応じて制御される。

【0119】

例えば、書込プレーン数が４である場合には、例えば、トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３がオンになる。このため、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３が充電される。書込プレーン数が３である場合には、例えば、トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２がオンになり、トランジスタＴ_ＶＣ２３がオフになる。このため、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２が充電される。書込プレーン数が２である場合には、例えば、トランジスタＴ_ＶＣ２２，Ｔ_ＶＣ２３がオンになり、トランジスタＴ_ＶＣ２１がオフになる。このため、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２２，Ｃ_ＶＣ２３が充電される。尚、キャパシタＣ_ＶＣ２２，Ｃ_ＶＣ２３の合成容量は、キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２の合成容量よりも小さい。書込プレーン数が１である場合には、例えば、トランジスタＴ_ＶＣ２３がオンになり、トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２がオフになる。これにより、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２３が充電される。

【0120】

タイミングｔ１０３では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ２，Ｔ_ＤＲＶ５がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ６がオフされる。これにより、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２が、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕと導通する。

【0121】

また、タイミングｔ１０３では、電圧生成ユニットｖｇ２の出力電圧が、書込パス電圧Ｖ_ＰＡＳＳとなる様に設定される。電圧生成ユニットｖｇ２の出力電圧は、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕが電圧生成ユニットｖｇ２と導通することにより、タイミングｔ１０３の経過後、一旦は低下するが、その後に上昇していき、タイミングｔ１０４において、書込パス電圧Ｖ_ＰＡＳＳになる。

【0122】

尚、タイミングｔ１０３において、電圧生成ユニットｖｇ２の出力電圧を書込パス電圧Ｖ_ＰＡＳＳとなる様に設定し、タイミングｔ１０３よりもやや遅れたタイミングで、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２が、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕと導通する様にしても良い。また逆に、タイミングｔ１０３において、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２を、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕと導通させ、タイミングｔ１０３よりもやや遅れたタイミングで、電圧生成ユニットｖｇ２の出力電圧を書込パス電圧Ｖ_ＰＡＳＳとなる様に設定しても良い。

【0123】

選択ワード線ＷＬ_Ｓの電圧及び非選択ワード線ＷＬ_Ｕの電圧は、電圧生成ユニットｖｇ２の書込パス電圧Ｖ_ＰＡＳＳ及び容量可変回路ＶＣ２に充電された充電電圧が供給されることにより、タイミングｔ１０３から上昇していき、タイミングｔ１０４において、書込パス電圧Ｖ_ＰＡＳＳになる。

【0124】

タイミングｔ１０５では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ５がオンされ、トランジスタＴ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ６がオフされる。これにより、電圧生成ユニットｖｇ１及び容量可変回路ＶＣ１が、選択ワード線ＷＬ_Ｓと導通する。電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２は、非選択ワード線ＷＬ_Ｕと導通したまま維持される。

【0125】

また、タイミングｔ１０５では、電圧生成ユニットｖｇ１の出力電圧が、プログラム電圧Ｖ_ＰＧＭ１となる様に設定される。電圧生成ユニットｖｇ１の出力電圧は、選択ワード線ＷＬ_Ｓが電圧生成ユニットｖｇ１と導通することにより、タイミングｔ１０５の経過後、一旦は低下するが、その後に上昇していき、タイミングｔ１０６において、プログラム電圧Ｖ_ＰＧＭ１になる。

【0126】

尚、タイミングｔ１０５において、電圧生成ユニットｖｇ１の出力電圧をプログラム電圧Ｖ_ＰＧＭ１となる様に設定し、タイミングｔ１０５よりもやや遅れたタイミングで、電圧生成ユニットｖｇ１及び容量可変回路ＶＣ１を選択ワード線ＷＬ_Ｓと導通させても良い。また逆に、タイミングｔ１０５において、電圧生成ユニットｖｇ１及び容量可変回路ＶＣ１を選択ワード線ＷＬ_Ｓと導通させ、タイミングｔ１０５よりもやや遅れたタイミングで、電圧生成ユニットｖｇ１の出力電圧をプログラム電圧Ｖ_ＰＧＭ１となる様に設定しても良い。

【0127】

選択ワード線ＷＬ_Ｓの電圧は、電圧生成ユニットｖｇ１のプログラム電圧Ｖ_ＰＧＭ１及び容量可変回路ＶＣ１に充電された充電電圧が供給されることにより、タイミングｔ１０５における書込パス電圧Ｖ_ＰＡＳＳから上昇していき、タイミングｔ１０６において、プログラム電圧Ｖ_ＰＧＭ１になる。

【0128】

タイミングｔ１０７では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ２，Ｔ_ＤＲＶ５がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ６がオフされる。これにより、電圧生成ユニットｖｇ１及び容量可変回路ＶＣ１は、選択ワード線ＷＬ_Ｓから切り離され、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２が、選択ワード線ＷＬ_Ｓと導通する。電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２は、非選択ワード線ＷＬ_Ｕと導通したまま維持される。

【0129】

選択ワード線ＷＬ_Ｓの電圧は、タイミングｔ１０７から減少し始め、タイミングｔ１０８において、書込パス電圧Ｖ_ＰＡＳＳになる。

【0130】

また、電圧生成ユニットｖｇ１の出力電圧は、タイミングｔ１０７からタイミングｔ１０８にかけて減少し、プログラム電圧Ｖ_ＰＧＭ１から所定電圧（例えば、プログラム準備電圧Ｖ_{ＰＧＭ１１}程度の電圧）まで減少する。

【0131】

タイミングｔ１０８では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ４，Ｔ_ＤＲＶ６がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ５がオフされる。このため、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕには、接地電圧Ｖ_ＳＳが供給され、選択ワード線ＷＬ_Ｓの電圧は、タイミングｔ１１０において接地電圧Ｖ_ＳＳになり、非選択ワード線ＷＬ_Ｕの電圧は、タイミングｔ１０９において接地電圧Ｖ_ＳＳになる。

【0132】

また、タイミングｔ１０８では、電圧生成ユニットｖｇ２の出力電圧が、書込プレーン数に応じ、読出パス準備電圧Ｖ_{ＲＥＡＤ１}，Ｖ_{ＲＥＡＤ２}，Ｖ_{ＲＥＡＤ３}，Ｖ_{ＲＥＡＤ４}のいずれかに向かって変化し始め、タイミングｔ１０９において、これら読出パス準備電圧Ｖ_{ＲＥＡＤ１}，Ｖ_{ＲＥＡＤ２}，Ｖ_{ＲＥＡＤ３}，Ｖ_{ＲＥＡＤ４}のいずれかに達する。

【0133】

例えば、書込プレーン数が４である場合には、電圧生成ユニットｖｇ２の出力電圧が、読出パス準備電圧Ｖ_{ＲＥＡＤ４}に向かって変化する。書込プレーン数が３である場合には、電圧生成ユニットｖｇ２の出力電圧が、読出パス準備電圧Ｖ_{ＲＥＡＤ４}よりも電圧値の小さい読出パス準備電圧Ｖ_{ＲＥＡＤ３}に向かって変化する。書込プレーン数が２である場合には、電圧生成ユニットｖｇ２の出力電圧が、読出パス準備電圧Ｖ_{ＲＥＡＤ３}よりも電圧値の小さい読出パス準備電圧Ｖ_{ＲＥＡＤ２}に向かって変化する。書込プレーン数が１である場合には、電圧生成ユニットｖｇ２の出力電圧が、読出パス準備電圧Ｖ_{ＲＥＡＤ２}よりも電圧値の小さい読出パス準備電圧Ｖ_{ＲＥＡＤ１}に向かって変化する。

【0134】

また、タイミングｔ１０８では、容量可変回路ＶＣ２のトランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３のオン・オフ状態が、書込プレーン数に応じて制御される。

【0135】

例えば、書込プレーン数が４である場合には、例えば、トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２，Ｔ_ＶＣ２３がオンになる。このため、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２，Ｃ_ＶＣ２３が充電される。書込プレーン数が３である場合には、例えば、トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２がオンになり、トランジスタＴ_ＶＣ２３がオフになる。このため、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２１，Ｃ_ＶＣ２２が充電される。書込プレーン数が２である場合には、例えば、トランジスタＴ_ＶＣ２２，Ｔ_ＶＣ２３がオンになり、トランジスタＴ_ＶＣ２１がオフになる。このため、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２２，Ｃ_ＶＣ２３が充電される。書込プレーン数が１である場合には、例えば、トランジスタＴ_ＶＣ２３がオンになり、トランジスタＴ_ＶＣ２１，Ｔ_ＶＣ２２がオフになる。これにより、電圧生成ユニットｖｇ２により、キャパシタＣ_ＶＣ２３が充電される。

【0136】

また、タイミングｔ１０９では、電圧生成ユニットｖｇ３の出力電圧が、書込プレーン数に応じ、ベリファイ準備電圧Ｖ_{ＶＦＹ１１}，Ｖ_{ＶＦＹ１２}，Ｖ_{ＶＦＹ１３}，Ｖ_{ＶＦＹ１４}のいずれかに向かって上昇し始め、タイミングｔ１１０において、これらベリファイ準備電圧Ｖ_{ＶＦＹ１１}，Ｖ_{ＶＦＹ１２}，Ｖ_{ＶＦＹ１３}，Ｖ_{ＶＦＹ１４}のいずれかに達する。

【0137】

例えば、書込プレーン数が４である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ１４}に向かって上昇する。書込プレーン数が３である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ１４}よりも電圧値の小さいベリファイ準備電圧Ｖ_{ＶＦＹ１３}に向かって上昇する。書込プレーン数が２である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ１３}よりも電圧値の小さいベリファイ準備電圧Ｖ_{ＶＦＹ１２}に向かって上昇する。書込プレーン数が１である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ１２}よりも電圧値の小さいベリファイ準備電圧Ｖ_{ＶＦＹ１１}に向かって上昇する。

【0138】

また、タイミングｔ１０９では、容量可変回路ＶＣ３のトランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３のオン・オフ状態が、書込プレーン数に応じて制御される。

【0139】

例えば、書込プレーン数が４である場合には、例えば、トランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２，Ｔ_ＶＣ３３がオンになる。このため、電圧生成ユニットｖｇ３により、キャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２，Ｃ_ＶＣ３３が充電される。書込プレーン数が３である場合には、例えば、トランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２がオンになり、トランジスタＴ_ＶＣ３３がオフになる。このため、電圧生成ユニットｖｇ３により、キャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２が充電される。書込プレーン数が２である場合には、例えば、トランジスタＴ_ＶＣ３２，Ｔ_ＶＣ３３がオンになり、トランジスタＴ_ＶＣ３１がオフになる。このため、電圧生成ユニットｖｇ３により、キャパシタＣ_ＶＣ３２，Ｃ_ＶＣ３３が充電される。尚、キャパシタＣ_ＶＣ３２，Ｃ_ＶＣ３３の合成容量は、キャパシタＣ_ＶＣ３１，Ｃ_ＶＣ３２の合成容量よりも小さい。書込プレーン数が１である場合には、例えば、トランジスタＴ_ＶＣ３３がオンになり、トランジスタＴ_ＶＣ３１，Ｔ_ＶＣ３２がオフになる。これにより、電圧生成ユニットｖｇ３により、キャパシタＣ_ＶＣ３３が充電される。

【0140】

タイミングｔ１１０では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ４，Ｔ_ＤＲＶ５がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ６がオフされる。これにより、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２が、非選択ワード線ＷＬ_Ｕと導通する。選択ワード線ＷＬ_Ｓには、接地電圧Ｖ_ＳＳが供給された状態が維持される。

【0141】

また、タイミングｔ１１０では、電圧生成ユニットｖｇ２の出力電圧が、読出パス電圧Ｖ_ＲＥＡＤとなる様に設定される。電圧生成ユニットｖｇ２の出力電圧は、非選択ワード線ＷＬ_Ｕが電圧生成ユニットｖｇ２と導通することにより、タイミングｔ１１０の経過後、一旦は低下するが、その後に上昇していき、タイミングｔ１１１において、読出パス電圧Ｖ_ＲＥＡＤになる。

【0142】

尚、タイミングｔ１１０において、電圧生成ユニットｖｇ２の出力電圧を読出パス電圧Ｖ_ＲＥＡＤとなる様に設定し、タイミングｔ１１０よりもやや遅れたタイミングで、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２を非選択ワード線ＷＬ_Ｕと導通させても良い。また逆に、タイミングｔ１１０において、電圧生成ユニットｖｇ２及び容量可変回路ＶＣ２を非選択ワード線ＷＬ_Ｕと導通させ、タイミングｔ１１０よりもやや遅れたタイミングで、電圧生成ユニットｖｇ２の出力電圧を読出パス電圧Ｖ_ＲＥＡＤとなる様に設定しても良い。

【0143】

非選択ワード線ＷＬ_Ｕの電圧は、電圧生成ユニットｖｇ２の読出パス電圧Ｖ_ＲＥＡＤ及び容量可変回路ＶＣ２に充電された充電電圧が供給されることにより、タイミングｔ１１０から上昇していき、タイミングｔ１１１において、読出パス電圧Ｖ_ＲＥＡＤになる。

【0144】

タイミングｔ１１２では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ３，Ｔ_ＤＲＶ５がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ６がオフされる。これにより、電圧生成ユニットｖｇ３及び容量可変回路ＶＣ３が、選択ワード線ＷＬ_Ｓと導通する。電圧生成ユニットｖｇ２は、非選択ワード線ＷＬ_Ｕと導通したまま維持される。

【0145】

また、タイミングｔ１１２では、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ電圧Ｖ_ＶＦＹＡとなる様に設定される。電圧生成ユニットｖｇ３の出力電圧は、選択ワード線ＷＬ_Ｓが電圧生成ユニットｖｇ３と導通することにより、タイミングｔ１１２の経過後、一旦は低下するが、その後に上昇していき、ベリファイ電圧Ｖ_ＶＦＹＡになる。

【0146】

尚、タイミングｔ１１２において、電圧生成ユニットｖｇ３の出力電圧をベリファイ電圧Ｖ_ＶＦＹＡとなる様に設定し、タイミングｔ１１２よりもやや遅れたタイミングで、電圧生成ユニットｖｇ３及び容量可変回路ＶＣ３を選択ワード線ＷＬ_Ｓと導通させても良い。また逆に、タイミングｔ１１２において、電圧生成ユニットｖｇ３及び容量可変回路ＶＣ３を選択ワード線ＷＬ_Ｓと導通させ、タイミングｔ１１２よりもやや遅れたタイミングで、電圧生成ユニットｖｇ３の出力電圧をベリファイ電圧Ｖ_ＶＦＹＡとなる様に設定しても良い。

【0147】

選択ワード線ＷＬ_Ｓの電圧は、電圧生成ユニットｖｇ３のベリファイ電圧Ｖ_ＶＦＹＡ及び容量可変回路ＶＣ３に充電された充電電圧が供給されることにより、接地電圧Ｖ_ＳＳから上昇していきベリファイ電圧Ｖ_ＶＦＹＡになる。

【0148】

タイミングｔ１１３では、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ電圧Ｖ_ＶＦＹＡよりも大きなベリファイ電圧Ｖ_ＶＦＹＢになる様に設定される。これにより、選択ワード線ＷＬ_Ｓの電圧は、ベリファイ電圧Ｖ_ＶＦＹＡよりも大きなベリファイ電圧Ｖ_ＶＦＹＢになる。

【0149】

タイミングｔ１１４では、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ電圧Ｖ_ＶＦＹＢよりも大きなベリファイ電圧Ｖ_ＶＦＹＣになる様に設定される。これにより、選択ワード線ＷＬ_Ｓの電圧は、ベリファイ電圧Ｖ_ＶＦＹＢよりも大きなベリファイ電圧Ｖ_ＶＦＹＣになる。

【0150】

選択ワード線ＷＬ_Ｓに、ベリファイ電圧Ｖ_ＶＦＹＡ、ベリファイ電圧Ｖ_ＶＦＹＢ及びベリファイ電圧Ｖ_ＶＦＹＣが供給されている各期間において、センス動作を行うことにより、書込メモリセルに所望のデータが記憶されたか否かを判定する。

【0151】

タイミングｔ１１５では、ドライバ回路ＤＲＶ（図３）のトランジスタＴ_ＤＲＶ４，Ｔ_ＤＲＶ６がオンされ、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ５がオフされる。このため、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕには、接地電圧Ｖ_ＳＳが供給され、選択ワード線ＷＬ_Ｓの電圧及び非選択ワード線ＷＬ_Ｕの電圧は、タイミングｔ１１６において、接地電圧Ｖ_ＳＳになる。

【0152】

また、電圧生成ユニットｖｇ３の出力電圧は、タイミングｔ１１５からタイミングｔ１１６にかけて減少し、ベリファイ電圧Ｖ_ＶＦＹＣから所定の電圧値（例えば、ベリファイ準備電圧Ｖ_{ＶＦＹ１１}程度の電圧）まで減少する。

【0153】

タイミングｔ２０２～タイミングｔ２１５では、タイミングｔ１０２～タイミングｔ１１５において実行される処理とほぼ同様の処理が実行される。

【0154】

ただし、タイミングｔ２０２では、電圧生成ユニットｖｇ１の出力電圧が維持される。また、容量可変回路ＶＣ１のトランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のオン・オフ状態が維持される。

【0155】

また、タイミングｔ２０４では、電圧生成ユニットｖｇ１の出力電圧が、書込プレーン数に応じ、プログラム準備電圧Ｖ_{ＰＧＭ２１}，Ｖ_{ＰＧＭ２２}，Ｖ_{ＰＧＭ２３}，Ｖ_{ＰＧＭ２４}のいずれかに向かって上昇し始め、タイミングｔ２０５よりも前の時点において、これらプログラム準備電圧Ｖ_{ＰＧＭ２１}，Ｖ_{ＰＧＭ２２}，Ｖ_{ＰＧＭ２３}，Ｖ_{ＰＧＭ２４}のいずれかに達する。

【0156】

例えば、書込プレーン数が４である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ２４}に向かって上昇する。書込プレーン数が３である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ２４}よりも電圧値の小さいプログラム準備電圧Ｖ_{ＰＧＭ２３}に向かって上昇する。書込プレーン数が２である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ２３}よりも電圧値の小さいプログラム準備電圧Ｖ_{ＰＧＭ２２}に向かって上昇する。書込プレーン数が１である場合には、電圧生成ユニットｖｇ１の出力電圧が、プログラム準備電圧Ｖ_{ＰＧＭ２２}よりも電圧値の小さいプログラム準備電圧Ｖ_{ＰＧＭ２１}に向かって上昇する。尚、プログラム準備電圧Ｖ_{ＰＧＭ２４}はプログラム電圧Ｖ_ＰＧＭ２よりも電圧値がやや低い。例えば、プログラム準備電圧Ｖ_{ＰＧＭ２４}はプログラム電圧Ｖ_ＰＧＭ２の９０％程度の電圧値になっている。また、プログラム電圧Ｖ_ＰＧＭ２はプログラム電圧Ｖ_ＰＧＭ１よりも電圧値がやや高い。また、プログラム準備電圧Ｖ_{ＰＧＭ２１}～Ｖ_{ＰＧＭ２４}は、それぞれ、プログラム準備電圧Ｖ_{ＰＧＭ１１}～Ｖ_{ＰＧＭ１４}よりも電圧値がやや高い。

【0157】

また、タイミングｔ２０４では、容量可変回路ＶＣ１のトランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のオン・オフ状態が、書込プレーン数に応じて制御される。

【0158】

例えば、書込プレーン数が４である場合には、例えば、トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３がオンになる。このため、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３が充電される。書込プレーン数が３である場合には、例えば、トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２がオンになり、トランジスタＴ_ＶＣ１３がオフになる。このため、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２が充電される。書込プレーン数が２である場合には、例えば、トランジスタＴ_ＶＣ１２，Ｔ_ＶＣ１３がオンになり、トランジスタＴ_ＶＣ１１がオフになる。このため、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１２，Ｃ_ＶＣ１３が充電される。書込プレーン数が１である場合には、例えば、トランジスタＴ_ＶＣ１３がオンになり、トランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２がオフになる。これにより、電圧生成ユニットｖｇ１により、キャパシタＣ_ＶＣ１３が充電される。

【0159】

また、タイミングｔ２０５では、電圧生成ユニットｖｇ１の出力電圧が、プログラム電圧Ｖ_ＰＧＭ２となる様に設定される。電圧生成ユニットｖｇ１の出力電圧は、選択ワード線ＷＬ_Ｓが電圧生成ユニットｖｇ１と導通することにより、タイミングｔ２０５の経過後、一旦は低下するが、その後に上昇していき、タイミングｔ２０６において、プログラム電圧Ｖ_ＰＧＭ２になる。

【0160】

選択ワード線ＷＬ_Ｓの電圧は、電圧生成ユニットｖｇ１のプログラム電圧Ｖ_ＰＧＭ２及び容量可変回路ＶＣ１に充電された充電電圧が供給されることにより、タイミングｔ２０５における書込パス電圧Ｖ_ＰＡＳＳから上昇していき、タイミングｔ２０６において、プログラム電圧Ｖ_ＰＧＭ２になる。

【0161】

また、タイミングｔ２０９では、電圧生成ユニットｖｇ３の出力電圧が、書込プレーン数に応じ、ベリファイ準備電圧Ｖ_{ＶＦＹ２１}，Ｖ_{ＶＦＹ２２}，Ｖ_{ＶＦＹ２３}，Ｖ_{ＶＦＹ２４}のいずれかに向かって上昇し始め、タイミングｔ２１０において、これらベリファイ準備電圧Ｖ_{ＶＦＹ２１}，Ｖ_{ＶＦＹ２２}，Ｖ_{ＶＦＹ２３}，Ｖ_{ＶＦＹ２４}のいずれかに達する。

【0162】

例えば、書込プレーン数が４である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ２４}に向かって上昇する。書込プレーン数が３である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ２４}よりも電圧値の小さいベリファイ準備電圧Ｖ_{ＶＦＹ２３}に向かって上昇する。書込プレーン数が２である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ２３}よりも電圧値の小さいベリファイ準備電圧Ｖ_{ＶＦＹ２２}に向かって上昇する。書込プレーン数が１である場合には、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ準備電圧Ｖ_{ＶＦＹ２２}よりも電圧値の小さいベリファイ準備電圧Ｖ_{ＶＦＹ２１}に向かって上昇する。

【0163】

また、タイミングｔ２１２では、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ電圧Ｖ_ＶＦＹＢとなる様に設定される。電圧生成ユニットｖｇ３の出力電圧は、選択ワード線ＷＬ_Ｓが電圧生成ユニットｖｇ３と導通することにより、タイミングｔ２１２の経過後、一旦は低下するが、その後に上昇していき、ベリファイ電圧Ｖ_ＶＦＹＢになる。

【0164】

選択ワード線ＷＬ_Ｓの電圧は、電圧生成ユニットｖｇ３のベリファイ電圧Ｖ_ＶＦＹＢ及び容量可変回路ＶＣ３に充電された充電電圧が供給されることにより、接地電圧Ｖ_ＳＳから上昇していきベリファイ電圧Ｖ_ＶＦＹＢになる。

【0165】

タイミングｔ２１３では、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ電圧Ｖ_ＶＦＹＢよりも大きなベリファイ電圧Ｖ_ＶＦＹＣになる様に設定される。これにより、選択ワード線ＷＬ_Ｓの電圧は、ベリファイ電圧Ｖ_ＶＦＹＢよりも大きなベリファイ電圧Ｖ_ＶＦＹＣになる。

【0166】

タイミングｔ２１４では、電圧生成ユニットｖｇ３の出力電圧が、ベリファイ電圧Ｖ_ＶＦＹＣよりも大きなベリファイ電圧Ｖ_ＶＦＹＤになる様に設定される。これにより、選択ワード線ＷＬ_Ｓの電圧は、ベリファイ電圧Ｖ_ＶＦＹＣよりも大きなベリファイ電圧Ｖ_ＶＦＹＤになる。

【0167】

選択ワード線ＷＬ_Ｓに、ベリファイ電圧Ｖ_ＶＦＹＢ、ベリファイ電圧Ｖ_ＶＦＹＣ及びベリファイ電圧Ｖ_ＶＦＹＤが供給されている各期間において、センス動作を行うことにより、書込メモリセルに所望のデータが記憶されたが否かを判定する。

【0168】

［効果］
第１実施形態の効果を、比較例と対比しつつ説明する。
第１実施形態では、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３の出力電圧を、書込プレーン数に応じて調整できる。また、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３には、それぞれ、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３が接続されており、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の充電容量は、書込プレーン数に応じて調整できる。

【0169】

これに対して、比較例では、電圧生成ユニットｖｇ１´，ｖｇ２´，ｖｇ３´の出力電圧を、書込プレーン数に応じて調整できない。また、比較例は、第１実施形態に係る容量可変回路ＶＣ１，ＶＣ２，ＶＣ３に相当する回路を有していない。

【0170】

図１５は、タイミングｔ１０４からタイミングｔ１１０までの期間における、第１実施形態の選択ワード線ＷＬ_Ｓの電圧波形（図１２（ａ））及び電圧生成ユニットｖｇ１の出力電圧波形（図１２（ｂ））と、比較例の選択ワード線ＷＬ_Ｓ´の電圧波形（図１２（ｃ））及び電圧生成ユニットｖｇ１´の出力電圧波形（図１２（ｄ））と、を対比して示すものである。

【0171】

第１実施形態では、タイミングｔ１０４からタイミングｔ１０５において、図１５（ｂ）に示す様に、電圧生成ユニットｖｇ１の出力電圧を、書込プレーン数が４である場合にはプログラム準備電圧Ｖ_{ＰＧＭ１４}とし、書込プレーン数が３である場合にはプログラム準備電圧Ｖ_{ＰＧＭ１３}とし、書込プレーン数が２である場合にはプログラム準備電圧Ｖ_{ＰＧＭ１２}とし、書込プレーン数が１である場合にはプログラム準備電圧Ｖ_{ＰＧＭ１１}としている。

【0172】

また、容量可変回路ＶＣ１では、書込プレーン数が４である場合にはキャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２，Ｃ_ＶＣ１３を充電し、書込プレーン数が３である場合にはキャパシタＣ_ＶＣ１１，Ｃ_ＶＣ１２を充電し、書込プレーン数が２である場合にはキャパシタＣ_ＶＣ１２，Ｃ_ＶＣ１３を充電し、書込プレーン数が１である場合にはキャパシタＣ_ＶＣ１３を充電する。

【0173】

これに対して、比較例では、タイミングｔ１０４からタイミングｔ１０５において、図１５（ｄ）に示す様に、電圧生成ユニットｖｇ１´の出力電圧を、書込プレーン数に拘わらずプログラム準備電圧Ｖ_{ＰＧＭ１０}としている。

【0174】

第１実施形態では、タイミングｔ１０５において、電圧生成ユニットｖｇ１及び容量可変回路ＶＣ１が選択ワード線ＷＬ_Ｓと導通すると共に、電圧生成ユニットｖｇ１の出力電圧がＶ_ＰＧＭ１になる様に設定される。電圧生成ユニットｖｇ１の出力電圧は、図１５（ｂ）に示す様に、タイミングｔ１０５の経過後、一旦は低下するが、その後に上昇していき、タイミングｔ１０６において、プログラム電圧Ｖ_ＰＧＭ１になる。このとき、タイミングｔ１０５の経過後において、電圧生成ユニットｖｇ１の出力電圧が上昇していく上昇特性は、書込プレーン数に拘わらず、ほぼ一定になっている。これは、書込プレーン数が多いほど、プログラム準備電圧を大きくしていると共に、容量可変回路ＶＣ１に充電する充電容量を大きくしているからである。即ち、第１実施形態では、書込プレーン数が異なっていても、選択ワード線ＷＬ_Ｓの電圧値の上昇特性、ひいては選択メモリセルの電圧上昇特性が揃うという効果を奏する。

【0175】

これに対して、比較例では、タイミングｔ１０５において、電圧生成ユニットｖｇ１´が選択ワード線ＷＬ_Ｓ´と導通すると共に、電圧生成ユニットｖｇ１´の出力電圧がＶ_ＰＧＭ１になる様に設定される。電圧生成ユニットｖｇ１´の出力電圧は、図１５（ｄ）に示す様に、タイミングｔ１０５の経過後、一旦は低下するが、その後に上昇していき、タイミングｔ１０７に近づくタイミングで、プログラム電圧Ｖ_ＰＧＭ１になる。このとき、タイミングｔ１０５の経過後において、電圧生成ユニットｖｇ１´の出力電圧が上昇していく上昇特性は、書込プレーン数によって異なっている。つまり、図１５（ｄ）において、電圧生成ユニットｖｇ１´の出力電圧の上昇特性は、書込プレーン数が４である場合には符合Ｖ_{ＰＧＭ１―４}で示す様になり、書込プレーン数が３である場合には符合Ｖ_{ＰＧＭ１―３}で示す様になり、書込プレーン数が２である場合には符合Ｖ_{ＰＧＭ１―２}で示す様になり、書込プレーン数が１である場合には符合Ｖ_{ＰＧＭ１―１}で示す様になる。この様に、書込プレーン数が多いほど、電圧生成ユニットｖｇ１´の出力電圧の上昇特性が緩やかになっており、プログラム電圧Ｖ_ＰＧＭ１に収束するまでの時間が長い。

【0176】

この様に比較例では、タイミングｔ１０５の経過後において電圧生成ユニットｖｇ１´の出力電圧が上昇していく上昇特性が、書込プレーン数によって異なるため、図１５（ｃ）のタイミングｔ１０５からタイミングｔ１０７に示す様に、選択ワード線ＷＬ_Ｓ´の電圧値の上昇特性は、書込プレーン数によって異なっている。つまり、図１５（ｃ）において、選択ワード線ＷＬ_Ｓ´の電圧値の上昇特性は、書込プレーン数が４である場合には符合Ｖ_{ＰＧＭ１―４}で示す様になり、書込プレーン数が３である場合には符合Ｖ_{ＰＧＭ１―３}で示す様になり、書込プレーン数が２である場合には符合Ｖ_{ＰＧＭ１―２}で示す様になり、書込プレーン数が１である場合には符合Ｖ_{ＰＧＭ１―１}で示す様になる。この様に、書込プレーン数が多いほど、選択ワード線ＷＬ_Ｓ´の電圧値の上昇特性が緩やかになっており、プログラム電圧Ｖ_ＰＧＭ１に収束するまでの時間が長い。この様に、比較例では、書込プレーン数が異なると、選択ワード線ＷＬ_Ｓ´の電圧値の上昇特性、ひいては選択メモリセルのしきい値電圧の上昇特性が異なる。

【0177】

更に、第１実施形態では、電圧生成ユニットｖｇ２，ｖｇ３において、書込プレーン数が多いほど、書込パス準備電圧、読出パス準備電圧及びベリファイ準備電圧を大きくしていると共に、容量可変回路ＶＣ２、ＶＣ３に充電する充電容量を大きくしている。このため、電圧生成ユニットｖｇ２から選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳを供給したときに、電圧生成ユニットｖｇ２の電圧値の上昇特性は、書込セル数に拘わらず一定になり、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕの電圧値の上昇特性は、書込セル数に拘わらず一定になる。また、電圧生成ユニットｖｇ２から非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給したときに、電圧生成ユニットｖｇ２の電圧値の上昇特性は、書込セル数に拘わらず一定になり、非選択ワード線ＷＬ_Ｕの電圧値の上昇特性は、書込セル数に拘わらず一定になる。また、電圧生成ユニットｖｇ３から選択ワード線ＷＬ_Ｓにベリファイ電圧Ｖ_ＶＦＹ電圧を供給したときに、電圧生成ユニットｖｇ３の電圧値の上昇特性は、書込セル数に拘わらず一定になり、非選択ワード線ＷＬ_Ｕの電圧値の上昇特性は、書込セル数に拘わらず一定になる。

【0178】

これに対して、比較例では、電圧生成ユニットｖｇ２´から選択ワード線ＷＬ_Ｓ´及び非選択ワード線ＷＬ_Ｕ´に書込パス電圧Ｖ_ＰＡＳＳを供給したときや、電圧生成ユニットｖｇ２´から非選択ワード線ＷＬ_Ｕ´に読出パス電圧Ｖ_ＲＥＡＤを供給したときや、電圧生成ユニットｖｇ３´から選択ワード線ＷＬ_Ｓ´にベリファイ電圧Ｖ_ＶＦＹ電圧を供給したときにおいて、選択ワード線ＷＬ_Ｓ´や非選択ワード線ＷＬ_Ｕ´の電圧値の上昇特性が、書込セル数に応じて異なってしまう。

【0179】

［第２実施形態］
次に、図１６を参照して、第２実施形態に係る半導体記憶装置について説明する。図１６は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

【0180】

第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、図１６に示す様に、ドライバ回路ＤＲＶのかわりに、ドライバ回路ＤＲＶ´を備える。ドライバ回路ＤＲＶ´は、基本的にはドライバ回路ＤＲＶと同様に構成されている。ただし、ドライバ回路ＤＲＶ´は、トランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ２，Ｔ_ＤＲＶ３，Ｔ_ＤＲＶ４，Ｔ_ＤＲＶ５，Ｔ_ＤＲＶ６の他に、トランジスタＴ_ＤＲＶ７を備えている。トランジスタＴ_ＤＲＶ７は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＤＲＶ７のドレイン電極は、電圧供給線Ｌ_ＶＧ１を介して電圧生成ユニットｖｇ１に接続されている。トランジスタＴ_ＤＲＶ７のソース電極は、電圧供給線Ｌ_ＶＧ２を介して電圧生成ユニットｖｇ２に接続されている。トランジスタＴ_ＤＲＶ７のゲート電極は、信号供給線ＶＳＥＬを介して、シーケンサＳＱＣ（図１）に接続されている。シーケンサＳＱＣは、信号供給線ＶＳＥＬを介して、トランジスタＴ_ＤＲＶ７のオン・オフ制御をする。

【0181】

ここで、上述の様に、例えば図１４のタイミングｔ１０３においては、非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳを供給する。ここで、選択ワード線ＷＬ_Ｕは数が多いため、非選択ワード線ＷＬ_Ｕの充電には時間がかかってしまう場合がある。そこで、本実施形態においては、トランジスタＴ_ＤＲＶ７を介して電圧生成ユニットｖｇ１を配線ＣＧ_Ｕと導通させている。また、図１４のタイミングｔ１０３に相当するタイミングでは、電圧生成ユニットｖｇ２だけでなく、電圧生成ユニットｖｇ１も利用して、非選択ワード線ＷＬ_Ｕの充電を行う。これにより、非選択ワード線ＷＬ_Ｕの充電時間を短縮することが可能である。

【0182】

次に、図１７を参照して、第２実施形態の書込動作について説明する。尚、第１実施形態の書込動作と同様な部分については、説明を省略する。

【0183】

前述した第１実施形態では、図１４に示す様に、タイミングｔ１０２では、電圧生成ユニットｖｇ１の出力電圧が、書込プレーン数に応じ、プログラム準備電圧Ｖ_{ＰＧＭ１１}，Ｖ_{ＰＧＭ１２}，Ｖ_{ＰＧＭ１３}，Ｖ_{ＰＧＭ１４}のいずれかに向かって上昇し始める。また、タイミングｔ１１１，ｔ２１１では、電圧生成ユニットｖｇ１の出力電圧が、所定電圧（例えば、プログラム準備電圧Ｖ_{ＰＧＭ１１}程度又はプログラム準備電圧Ｖ_{ＰＧＭ２１}程度の電圧）になっている。

【0184】

これに対して、第２実施形態では、図１７に示す、タイミングｔ１０２からタイミングｔ１０４ａまでの期間Iと、タイミングｔ１１１からタイミングｔ２０４ａまでの期間IIと、タイミングｔ２１１からタイミングｔ２１７までの期間IIIと、において、トランジスタＴ_ＤＲＶ７がオンになる。また、期間I,II,IIIでは、電圧供給線Ｌ_ＶＧ１の電圧値（つまり、電圧生成ユニットｖｇ１の出力端の電圧値）を、電圧生成ユニットｖｇ２の出力電圧の電圧値と一致する様に制御している。尚、期間I,II,III以外の他の期間では、トランジスタＴ_ＤＲＶ７がオフになる。

【0185】

また、図１７に示す様に、電圧生成ユニットｖｇ１の出力端の電圧は、タイミングｔ１０４において、書込パス電圧Ｖ_ＰＡＳＳになる。

【0186】

タイミングｔ１０４ａでは、電圧生成ユニットｖｇ１の出力電圧が、書込プレーン数に応じ、プログラム準備電圧Ｖ_{ＰＧＭ１１}，Ｖ_{ＰＧＭ１２}，Ｖ_{ＰＧＭ１３}，Ｖ_{ＰＧＭ１４}のいずれかに向かって上昇し始め、タイミングｔ１０５において、これらプログラム準備電圧Ｖ_{ＰＧＭ１１}，Ｖ_{ＰＧＭ１２}，Ｖ_{ＰＧＭ１３}，Ｖ_{ＰＧＭ１４}のいずれかに達する。

【0187】

また、タイミングｔ１０４ａでは、容量可変回路ＶＣ１のトランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のオン・オフ状態が第１実施形態と同様に制御される。

【0188】

また、図１７に示す様に、電圧生成ユニットｖｇ１の出力端の電圧は、タイミングｔ２０４において、書込パス電圧Ｖ_ＰＡＳＳになる。

【0189】

タイミングｔ２０４ａでは、電圧生成ユニットｖｇ１の出力電圧が、書込プレーン数に応じ、プログラム準備電圧Ｖ_{ＰＧＭ２１}，Ｖ_{ＰＧＭ２２}，Ｖ_{ＰＧＭ２３}，Ｖ_{ＰＧＭ２４}のいずれかに向かって上昇し始め、タイミングｔ２０５において、これらプログラム準備電圧Ｖ_{ＰＧＭ１１}，Ｖ_{ＰＧＭ１２}，Ｖ_{ＰＧＭ１３}，Ｖ_{ＰＧＭ１４}のいずれかに達する。

【0190】

また、タイミングｔ２０４ａでは、容量可変回路ＶＣ１のトランジスタＴ_ＶＣ１１，Ｔ_ＶＣ１２，Ｔ_ＶＣ１３のオン・オフ状態が第１実施形態と同様に制御される。

【0191】

尚、上述した期間I,II,IIIの期間における動作、及び、上述したタイミングｔ１０４、ｔ１０４ａ,ｔ２０４,ｔ２０４ａにおける動作を除く、各タイミングでの動作は、第１実施形態の動作と同様である。

【0192】

［第３実施形態］
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。

【0193】

ただし、第１実施形態及び第２実施形態に係る半導体記憶装置は、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３を備えていた。また、第１実施形態及び第２実施形態では、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３において、書込プレーン数に応じた静電容量の制御を行っていた。

【0194】

これに対して、第３実施形態に係る半導体記憶装置は、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３を備えていない。

【0195】

［第４実施形態］
第４実施形態に係る半導体記憶装置は、基本的には第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。

【0196】

ただし、第１実施形態及び第２実施形態では、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３において、書込プレーン数に応じた電圧制御を行っていた。

【0197】

これに対して、第４実施形態に係る半導体記憶装置では、上述の様な、書込プレーン数に応じた電圧制御を行わない。

【0198】

［第５実施形態］
第５実施形態に係る半導体記憶装置は、基本的には第１実施形態、第２実施形態又は第４実施形態に係る半導体記憶装置と同様に構成されている。

【0199】

ただし、第１実施形態、第２実施形態及び第４実施形態に係る半導体記憶装置では、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３がワード線ＷＬ等から電気的に切り離された状態で、書込プレーン数に応じた静電容量の制御が行われていた。

【0200】

第５実施形態に係る半導体記憶装置では、この様な制御に加え、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３がワード線ＷＬ等と導通した状態でも、書込プレーン数に応じた静電容量の制御が行われる。

【0201】

例えば、第５実施形態では、第１実施形態、第２実施形態及び第４実施形態と同様に、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３において、書込プレーン数に応じて所定のキャパシタを充電する。次に、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３を選択ワード線ＷＬ_Ｓや非選択ワード線ＷＬ_Ｕと導通させる。次に、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３をワード線ＷＬ等と導通させてから所定時間が経過した時点で、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の各トランジスタにおいて、オンになっていたものをオフにし、オフになっていたものをオンにする。これにより、書込プレーン数に応じて充電されていたキャパシタは、電圧供給線Ｌ_ＶＧひいては選択ワード線ＷＬ_Ｓや非選択ワード線ＷＬ_Ｕから切断され、充電されていなかったキャパシタが、電圧供給線Ｌ_ＶＧひいては選択ワード線ＷＬ_Ｓや非選択ワード線ＷＬ_Ｕと導通する。

【0202】

ここで、例えば書込プレーン数が４である場合、電圧生成回路ＶＧとワード線ＷＬとの間の電流経路におけるインピーダンスは、比較的大きい。一方、例えば書込プレーン数が１である場合、電圧生成回路ＶＧとワード線ＷＬとの間の電流経路におけるインピーダンスは、比較的小さい。ここで、第１実施形態～第４実施形態に係る半導体記憶装置によれば、電圧生成回路ＶＧから出力される電荷量を調整することにより、ワード線ＷＬの電圧値の上昇特性をある程度均一化することが可能である。しかしながら、充電開始から一定時間の経過後においては、上記電流経路におけるインピーダンスの差が、充電速度により強く影響する恐れがある。

【0203】

ここで、本実施形態に係る半導体記憶装置では、例えば書込プレーン数が４である場合、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の各トランジスタのオン・オフ状態を逆にすることにより、ワード線ＷＬの充電中に、上記電流経路におけるインピーダンスを減少させることが可能である。また、例えば書込プレーン数が１である場合、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の各トランジスタのオン・オフ状態を逆にすることにより、ワード線ＷＬの充電中に、上記電流経路におけるインピーダンスを増大させることが可能である。

【0204】

この様に、各電流経路のインピーダンスを均一化させすることにより、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３を選択ワード線ＷＬ_Ｓや非選択ワード線ＷＬ_Ｕと導通させた後における、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３の出力電圧の上昇特性が、書込プレーン数に拘わらず更に均一化し、ひいては、選択ワード線ＷＬ_Ｓや非選択ワード線ＷＬ_Ｕの電圧値の上昇特性も、書込プレーン数に拘わらず更に均一化する。これにより、選択メモリセルの電圧上昇特性が揃うという効果を奏する。尚、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３の各トランジスタのオン・オフ状態を逆にする制御は、各トランジスタのスイッチング動作状態を逆にするだけであるので、比較的容易に行うことができる。

【0205】

［第６実施形態］
第６実施形態に係る半導体記憶装置は、基本的には第１実施形態～第５実施形態のいずれかに係る半導体記憶装置と同様に構成されている。

【0206】

ただし、第１実施形態～第５実施形態では、図８に例示した様な４つのメモリセルアレイＭＣＡのいずれが選択されるかに拘わらず、書込プレーン数に応じて電圧及び静電容量の少なくとも一方を制御していた。

【0207】

これに対して、第６実施形態では、図８に例示した様な４つのメモリセルアレイＭＣＡのいずれが選択され、いずれが選択されていないかに応じて、電圧及び静電容量の少なくとも一方を制御する。例えば、書込プレーン数が多いほど、そして、書込動作を行うメモリセルアレイＭＣＡ（図８）が電圧生成回路ＶＧ（図８）から離れているほど、上記準備電圧を大きくし、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３に充電する充電容量を大きくする。

【0208】

ここで、例えば、図８に例示した様な構造では、各メモリセルアレイＭＣＡの、電圧生成回路ＶＧとの距離が異なる。従って、書込プレーン数が同じく２であっても、電圧生成回路ＶＧから近い２つのメモリセルアレイＭＣＡに書込動作をする場合と、電圧生成回路ＶＧから遠い２つのメモリセルアレイＭＣＡに書込動作をする場合とでは、ワード線ＷＬ等における電圧値の上昇特性が異なってしまう場合がある。第６実施形態に係る半導体記憶装置によれば、この様な場合にも、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３の出力電圧の上昇特性を、書込プレーン数に拘わらず均一化し、ひいては、選択ワード線ＷＬ_Ｓや非選択ワード線ＷＬ_Ｕの電圧値の上昇特性も、書込プレーン数に拘わらず均一化する。これにより、選択メモリセルの電圧上昇特性が揃うという効果を奏する。

【0209】

尚、上述した制御を行う場合には、書込プレーンの各数と、書込動作を行うメモリセルアレイＭＣＡと電圧生成回路ＶＧとの各距離とを組み合わせた、複数のパターンに応じて、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３の準備電圧や、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３に充電する充電容量をプリセットしておく。そして、上述した制御を行う場合には、書込プレーンの数と、書込動作を行うメモリセルアレイＭＣＡと電圧生成回路ＶＧとの距離を判定し、このときの書込プレーン数及び距離に一致するパターンに応じて、電圧生成ユニットｖｇ１，ｖｇ２，ｖｇ３から出力する準備電圧や、容量可変回路ＶＣ１，ＶＣ２，ＶＣ３に充電する充電容量を制御する。

【0210】

［その他の実施形態］
以上、第１実施形態～第６実施形態について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成等については適宜変更可能である。

【0211】

例えば、第１実施形態～第６実施形態に係る半導体記憶装置は、図８を参照して説明した様に、Ｘ方向に並ぶ４つのメモリセルアレイＭＣＡを備えている。しかしながら、メモリセルアレイＭＣＡの数及び配置は、適宜調整可能である。例えば、複数のメモリセルアレイＭＣＡは、Ｘ方向だけでなく、Ｙ方向にも並んでいても良い。この様な場合であっても、第１実施形態～第６実施形態に係る半導体記憶装置と同様の回路構成及び動作を採用することが可能である。

【0212】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0213】

１１０・・・導電層、１２０・・・半導体層、ＭＤ・・・メモリダイ、ＭＣＡ・・・メモリセルアレイ、ＰＣ・・・周辺回路、ＶＧ・・・電圧生成回路、ｖｇ１，ｖｇ２，ｖｇ３・・・電圧生成ユニット、ＶＣ１，ＶＣ２，ＶＣ３・・・容量可変回路、ＶＧＣ・・・電圧生成制御回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】