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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022094099
(43)【公開日】2022-06-24
(54)【発明の名称】誤り検出装置および誤り検出方法
(51)【国際特許分類】
H04L 1/00 20060101AFI20220617BHJP
H04L 25/02 20060101ALI20220617BHJP
【ＦＩ】
H04L1/00 C
H04L25/02 302Z
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2020206917
(22)【出願日】2020-12-14
(71)【出願人】
【識別番号】000000572
【氏名又は名称】アンリツ株式会社
(74)【代理人】
【識別番号】100067323
【弁理士】
【氏名又は名称】西村 教光
(74)【代理人】
【識別番号】100124268
【弁理士】
【氏名又は名称】鈴木 典行
(72)【発明者】
【氏名】城所 久生
【テーマコード（参考）】
5K014
5K029
【Ｆターム（参考）】
5K014BA08
5K014EA01
5K014GA02
5K029BB03
5K029GG03
5K029HH21
5K029KK27
(57)【要約】
【課題】ＲＳ－ＦＥＣによるエラー訂正効果を評価する。
【解決手段】ＰＡＭ４パターンのプレコードをデコードしたスクランブルアイドルパターンに含まれるアライメントマーカの検出とアライメントマーカ間のビットズレの検出を行い、アライメントマーカに対応するスクランブルアイドルパターンをリファレンスパターンとして各チャネルで発生し、リファレンスパターンにアライメントマーカ間のビットズレを付加し、ビットズレを付加したリファレンスパターンにグレイコードのエンコードを行い、リファレンスパターンからアライメントマーカ間のビットズレを取り除き、ＰＡＭ４パターンのプレコードのデコード後にＭＳＢ ＣＨとＬＳＢ ＣＨに分離された入力データからアライメントマーカ間のビットズレを取り除き、これらビットズレを取り除いたリファレンスパターンと入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行う。
【選択図】図３
【解決手段】ＰＡＭ４パターンのプレコードをデコードしたスクランブルアイドルパターンに含まれるアライメントマーカの検出とアライメントマーカ間のビットズレの検出を行い、アライメントマーカに対応するスクランブルアイドルパターンをリファレンスパターンとして各チャネルで発生し、リファレンスパターンにアライメントマーカ間のビットズレを付加し、ビットズレを付加したリファレンスパターンにグレイコードのエンコードを行い、リファレンスパターンからアライメントマーカ間のビットズレを取り除き、ＰＡＭ４パターンのプレコードのデコード後にＭＳＢ ＣＨとＬＳＢ ＣＨに分離された入力データからアライメントマーカ間のビットズレを取り除き、これらビットズレを取り除いたリファレンスパターンと入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行う。
【選択図】図３
【特許請求の範囲】
【請求項1】
ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされたＰＡＭ４パターンのプレコードをデコードするプレコードデコーダ（３）と、
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ（４）と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ（５）と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部（６）と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部（７）と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路（８）と、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸするＢｉｔ ＭＵＸ部（９）と、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ（１０）と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路（１１）と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路（１２）と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部（１３）と、を備えたことを特徴とする誤り検出装置。
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ（４）と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ（５）と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部（６）と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部（７）と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路（８）と、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸするＢｉｔ ＭＵＸ部（９）と、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ（１０）と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路（１１）と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路（１２）と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部（１３）と、を備えたことを特徴とする誤り検出装置。
【請求項2】
ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされていないＰＡＭ４パターンのプレコードをデコードするプレコードデコーダ（３）と、
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ（４）と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ（５）と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部（６）と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部（７）と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路（８）と、
前記リファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ（１０）と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路（１１）と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路（１２）と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部（１３）と、を備えたことを特徴とする誤り検出装置。
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ（４）と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ（５）と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部（６）と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部（７）と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路（８）と、
前記リファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ（１０）と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路（１１）と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路（１２）と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部（１３）と、を備えたことを特徴とする誤り検出装置。
【請求項3】
ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされたＰＡＭ４パターンのプレコードをプレコードデコーダ（３）にてデコードするステップと、
ＰＡＭ４デコーダ（４）にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ（５）にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出をアライメントマーカ検出部（６）にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部（７）にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路（８）にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸ部（９）にてＢｉｔ ＭＵＸするステップと、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ（１０）にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路（１１）にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路（１２）にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部（１３）にて行うステップと、を含むことを特徴とする誤り検出方法。
ＰＡＭ４デコーダ（４）にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ（５）にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出をアライメントマーカ検出部（６）にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部（７）にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路（８）にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸ部（９）にてＢｉｔ ＭＵＸするステップと、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ（１０）にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路（１１）にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路（１２）にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部（１３）にて行うステップと、を含むことを特徴とする誤り検出方法。
【請求項4】
ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされていないＰＡＭ４パターンのプレコードをプレコードデコーダ（３）にてデコードするステップと、
ＰＡＭ４デコーダ（４）にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ（５）にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出とをアライメントマーカ検出部（６）にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部（７）にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路（８）にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ（１０）にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路（１１）にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路（１２）にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部（１３）にて行うステップと、を含むことを特徴とする誤り検出方法。
ＰＡＭ４デコーダ（４）にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ（５）にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出とをアライメントマーカ検出部（６）にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部（７）にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路（８）にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ（１０）にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路（１１）にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路（１２）にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部（１３）にて行うステップと、を含むことを特徴とする誤り検出方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振幅をシンボルごとに４種類に分けた４値パルス振幅変調方式（ＰＡＭ４方式）によるＰＡＭ４信号を２値信号（ＮＲＺ信号）にデコードし、デコードした信号のレベル測定結果に基づいて誤りを検出する誤り検出装置および誤り検出方法に関する。
【背景技術】
【0002】
誤り率測定装置は、例えば下記特許文献１に開示されるように、被測定物（ＤＵＴ：Device Under Test ）を信号パターン折り返しのステートに遷移させた状態で固定データを含む既知パターンのテスト信号を被測定物に送信し、このテスト信号の送信に伴って被測定物から折り返して受信した被測定信号と基準となる参照信号とをビット単位で比較してビット誤り率を測定する装置として従来から知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－２７４４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、有線ネットワーク技術の主流であるイーサネット（登録商標）において、例えば４００Ｇイーサネット（登録商標）では、Ｃ２Ｍ（チップ２モジュール）インタフェースにＳｔｒｅｓｓｅｄ Ｉｎｐｕｔ Ｔｅｓｔが規定されている。Ｓｔｒｅｓｓｅｄ Ｉｎｐｕｔ Ｔｅｓｔは、ＰＲＢＳ１３Ｑなどの疑似ランダムパターンの他、ＲＳ－ＦＥＣ（Reed- Solomon Forward Error Correction）エンコード付きのスクランブルアイドルパターンが定義されている。
【0005】
ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンでは、ＦＥＣによる誤り訂正が行われているため、ＦＥＣシンボルエラー数を確認することで、ＦＥＣによるエラー訂正効果を評価することができる（逆に、ビットエラーを確認するだけでは、ＦＥＣによるエラー訂正効果を正しく評価することが難しい）。
【0006】
特に、２００Ｇ，４００Ｇイーサネット（登録商標）では、ＦＥＣによるエラー訂正が前提となっているため、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによってＦＥＣの効果を評価することは重要である。
【0007】
一方、４００Ｇイーサネット（登録商標）は、マルチレーン接続されるインタフェースであり、レーン間のスキューを許容しており、アライメントマーカを用いてスキューを除去している。しかし、スキューの除去の際、ビット列の組み換えが行われるため、エラー測定するビット列は、エラー測定のために出力したビット列と異なるビット列になってしまうことがある。また、レーン数を変更する際のギアボックス（Ｇｅａｒｂｏｘ）でもビット列の組み換えが行われる。このため、エラー測定するビット列は、エラー測定するために出力したビット列と異なるビット列となってしまう。
【0008】
これに対し、ＰＲＢＳなどの疑似ランダムパターンを使用するときは、全てのレーンで同じパターンを使用するので、この動作は問題とならないが、レーン毎に異なるパターンとなるスクランブルアイドルパターンでは、エラー測定のために出力したビット列（パターン発生器の出力パターン）をそのままエラー検出器に設定しても、エラー測定ができるとは限らない。しかも、組み換え後のビット列の組み合わせは多数あるため、エラー測定パターンをエラー検出器に手動で設定することは非常に困難を伴う。このような事象が起きる例として、４００Ｇイーサネット（登録商標）の光モジュール（ＱＳＦＰ－ＤＤ ＬＲ４光モジュール）を被測定物とするＳｔｒｅｓｓｅｄ ｉｎｐｕｔ ｔｅｓｔの測定系を図５に示す。
【0009】
図５の測定系において、伝送速度と伝送チャネル数を変換するギアボックス（Ｇｅａｒｂｏｘ）Ｗａを被測定物（ＤＵＴ）Ｗの内部に備えており、被測定物Ｗに入力される各レーンにスキューがあると、パターン発生器２１のＭＳＢで出力したパターンは、エラー検出器２２のＭＳＢに戻ってくる保証は無い。
【0010】
図５の測定系の場合、８台のパターン発生器２１の出力のうち、２レーンのパターン発生器２１の出力が被測定物ＷのギアボックスＷａのＰＡＭ４ＡＳＩＣ内でマックスされると考えると、１レーンにはＭＳＢとＬＳＢの２チャネルがあるので、４チャネルがマックスされる。したがって、エラー検出器２２に入力されるチャネルの組み合わせは、４つから２つ選ぶ順列なので、 4Ｐ2 ＝４！／（４－２）！＝１２通りとなる。つまり、エラー検出器２２の１レーンに入力されるデータは１２通りあり、１２通りのリファレンスパターンをユーザが手動で探すことは非常に困難である。
【0011】
【0012】
なお、図６～図９では、２台のパターン発生器２１（２１ａ，２１ｂ）、２台のエラー検出器２２（２２ａ，２２ｂ）を備え、被測定物（ＤＵＴ）Ｗが２：１ＭＵＸ（Ｗ１～Ｗ３）、１：２ＤＥＭＵＸ（Ｗ４～Ｗ６）を内部に備え、パターン発生器２１ａ，２１ｂから２レーン（レーン０～３）のパターンを、被測定物（ＤＵＴ）Ｗを介してエラー検出器２２ａ，２２ｂに入力する場合を例にとって説明する。
【0013】
図６～図９において、パターン発生器２１ａは、０→０．１→０．２→０．３のビット列をＭＳＢ：ＦＥＣレーン０のパターンとして発生し、２→２．１→２．２→２．３のビット列をＬＳＢ：ＦＥＣレーン２のパターンとして発生し、これらのパターンを被測定物Ｗの２：１ＭＵＸ（Ｗ１）に入力する。
【0014】
また、パターン発生器２１ｂは、１→１．１→１．２→１．３のビット列をＭＳＢ：ＦＥＣレーン１のパターンとして発生し、３→３．１→３．２→３．３のビット列をＬＳＢ：ＦＥＣレーン３のパターンとして発生し、これらのパターンを被測定物Ｗの２：１ＭＵＸ（Ｗ２）に入力する。
【0015】
そして、２：１ＭＵＸ（Ｗ１）は、ＦＥＣレーン２の先頭ビットからＦＥＣレーン２のパターンのビットとＦＥＣレーン０のパターンのビットを交互にＭＵＸしたビット列２→０→２．１→０．１→２．２→０．２→２．３→０．３を２：１ＭＵＸ（Ｗ３）に入力する。また、２：１ＭＵＸ（Ｗ２）は、ＦＥＣレーン３の先頭ビットからＦＥＣレーン３のパターンのビットとＦＥＣレーン１のパターンのビットを交互にＭＵＸしたビット列３→１→３．１→１．１→３．２→１．２→３．３→１．３を２：１ＭＵＸ（Ｗ３）に入力する。
【0016】
続いて、２：１ＭＵＸ（Ｗ３）は、２：１ＭＵＸ（Ｗ２）にてＭＵＸしたビット列をＭＳＢ、２：１ＭＵＸ（Ｗ１）にてＭＵＸしたビット列をＬＳＢとして、ＰＡＭ４信号を生成し、２：１ＭＵＸ（Ｗ２）からのビットと２：１ＭＵＸ（Ｗ１）からのビットを交互にＭＵＸしたビット列を光ファイバで折り返して１：２ＤＥＭＵＸ（Ｗ４）に入力する。そして、１：２ＤＥＭＵＸ（Ｗ４）は、２：１ＭＵＸ（Ｗ３）からのビット列を奇数番目（ＬＳＢ）のビットと偶数番目（ＭＳＢ）のビットにＤＥＭＵＸし、奇数番目（ＬＳＢ）のビット列を１：２ＤＥＭＵＸ（Ｗ６）に入力し、偶数番目（ＭＳＢ）のビット列を１：２ＤＥＭＵＸ（Ｗ５）に入力する。
【0017】
そして、１：２ＤＥＭＵＸ（Ｗ５）は、１：２ＤＥＭＵＸ（Ｗ４）からのビット列を偶数番目のビットと奇数番目のビットにＤＥＭＵＸする。これにより、エラー検出器２２ａには、偶数番目のビットがＭＳＢ：ＦＥＣレーン０、奇数番目のビットがＬＳＢ：ＦＥＣレーン２として入力する。また、１：２ＤＥＭＵＸ（Ｗ６）は、１：２ＤＥＭＵＸ（Ｗ４）からのビット列を偶数番目のビットと奇数番目のビットにＤＥＭＵＸする。これにより、エラー検出器２２ｂには、偶数番目のビットがＭＳＢ：ＦＥＣレーン１、奇数番目のビットがＬＳＢ：ＦＥＣレーン３として入力する。
【0018】
ここで、図６はパターン発生器２１ａ，２１ｂから被測定物Ｗを介してエラー検出器２２ａ，２２ｂにパターンを入力する際に、スキューが無いパターンの組み合わせの一例を示している。図６の例では、エラー検出器２２ａ，２２ｂそれぞれに入力されるビット列に入れ替えが無い。
【0019】
図７はパターン発生器２１ａ，２１ｂから被測定物Ｗを介してエラー検出器２２ａ，２２ｂにパターンを入力する際に、パターン発生器２１ａから被測定物Ｗに入力されるパターンにスキューが有る場合のパターンの組み合わせの一例を示している。図７の例では、パターン発生器２１ａのＭＳＢのＦＥＣレーン０の先頭に１ビットのスキュー（ｘ）が発生している。この場合、図６と同様、エラー検出器２２ａ，２２ｂそれぞれに入力されるビット列に入れ替えが無い。
【0020】
図８はパターン発生器２１ａ，２１ｂから被測定物Ｗを介してエラー検出器２２ａ，２２ｂにパターンを入力する際に、被測定物Ｗ内でパターンにスキューが有る場合のパターンの組み合わせの一例を示している。図８の例では、２：１ＭＵＸ（Ｗ１）から２：１ＭＵＸ（Ｗ３）に入力されるパターンの先頭に１ビットのスキュー（ｘ）が発生している。この場合、エラー検出器２２ａに入力されるビット列のＭＳＢとＬＳＢの入れ替えが発生する。
【0021】
図９はパターン発生器２１ａ，２１ｂから被測定物Ｗを介してエラー検出器２２ａ，２２ｂにパターンを入力する際に、被測定物Ｗ内でパターンにスキューが有る場合のパターンの組み合わせの他の一例を示している。図９の例では、２：１ＭＵＸ（Ｗ３）から１：２ＤＥＭＵＸ（Ｗ４）に入力されるパターンの先頭に１ビットのスキュー（ｘ）が発生している。この場合、エラー検出器２２ａ，２２ｂそれぞれに入力されるビット列のＭＳＢとＬＳＢの入れ替えが発生する。
【0022】
このように、エラー検出器２２ａ，２２ｂにてエラー測定を行うビット列は、スキューの発生場所（スキュー量を含む）によってエラー測定のために出力したビット列とは異なるビット列となってしまい、ＲＳ－ＦＥＣによるエラー訂正効果を評価することができないという問題があった。
【0023】
そこで、本発明は上記問題点に鑑みてなされたものであって、ＲＳ－ＦＥＣによるエラー訂正効果を評価することができる誤り検出装置および誤り検出方法を提供することを目的としている。
【課題を解決するための手段】
【0024】
上記目的を達成するため、本発明の請求項１に記載された誤り検出装置は、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされたＰＡＭ４パターンのプレコードをデコードするプレコードデコーダ３と、
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ４と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ５と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部６と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部７と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路８と、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸするＢｉｔ ＭＵＸ部９と、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ１０と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路１１と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路１２と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部１３と、を備えたことを特徴とする。
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ４と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ５と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部６と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部７と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路８と、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸするＢｉｔ ＭＵＸ部９と、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ１０と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路１１と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路１２と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部１３と、を備えたことを特徴とする。
【0025】
本発明の請求項２に記載された誤り検出装置は、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされていないＰＡＭ４パターンのプレコードをデコードするプレコードデコーダ３と、
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ４と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ５と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部６と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部７と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路８と、
前記リファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ１０と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路１１と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路１２と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部１３と、を備えたことを特徴とする。
前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するＰＡＭ４デコーダ４と、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをデコードするグレイコードデコーダ５と、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出するとともに、検出したアライメントマーカ間のビットズレを検出するアライメントマーカ検出部６と、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生するエラー測定用パターン発生部７と、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレを付加するスキュー回路８と、
前記リファレンスパターンに対してグレイコードのエンコードを行うグレイコードエンコーダ１０と、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第１のデスキュー回路１１と、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを取り除く第２のデスキュー回路１２と、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定を行うエラー検出部１３と、を備えたことを特徴とする。
【0026】
本発明の請求項３に記載された誤り検出方法は、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされたＰＡＭ４パターンのプレコードをプレコードデコーダ３にてデコードするステップと、
ＰＡＭ４デコーダ４にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ５にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出をアライメントマーカ検出部６にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部７にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路８にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸ部９にてＢｉｔ ＭＵＸするステップと、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ１０にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路１１にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路１２にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部１３にて行うステップと、を含むことを特徴とする。
ＰＡＭ４デコーダ４にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ５にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出をアライメントマーカ検出部６にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部７にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路８にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸ部９にてＢｉｔ ＭＵＸするステップと、
前記Ｂｉｔ ＭＵＸ部にてＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ１０にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路１１にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路１２にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部１３にて行うステップと、を含むことを特徴とする。
【0027】
本発明の請求項４に記載された誤り検出方法は、ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターンとしてＦＥＣレーンがＢｉｔ ＭＵＸされていないＰＡＭ４パターンのプレコードをプレコードデコーダ３にてデコードするステップと、
ＰＡＭ４デコーダ４にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ５にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出とをアライメントマーカ検出部６にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部７にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路８にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ１０にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路１１にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路１２にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部１３にて行うステップと、を含むことを特徴とする。
ＰＡＭ４デコーダ４にて前記ＰＡＭ４パターンを最上位ビットチャネルと最下位ビットチャネルに分離するステップと、
前記プレコードデコーダにてプレコードがデコードされたＰＡＭ４パターンのグレイコードをグレイコードデコーダ５にてデコードするステップと、
前記グレイコードデコーダにてデコードされたスクランブルアイドルパターンに含まれるアライメントマーカパターンの検出と、検出したアライメントマーカ間のビットズレの検出とをアライメントマーカ検出部６にて行うステップと、
前記アライメントマーカ検出部にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとしてエラー測定用パターン発生部７にて各チャネルで発生するステップと、
前記エラー測定用パターン発生部にて発生したリファレンスパターンに対し、前記アライメントマーカ検出部にて検出したアライメントマーカ間のビットズレをスキュー回路８にて付加するステップと、
前記スキュー回路にてアライメントマーカ間のビットズレが付加されたリファレンスパターンに対してグレイコードのエンコードをグレイコードエンコーダ１０にて行うステップと、
前記グレイコードエンコーダにてグレイコードのエンコードが行われたリファレンスパターンに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第１のデスキュー回路１１にて取り除くステップと、
前記ＰＡＭ４デコーダにて最下位ビットチャネルと最下位ビットチャネルに分離された入力データに対し、前記アライメントマーカ検出部が検出したアライメントマーカ間のビットズレを第２のデスキュー回路１２にて取り除くステップと、
前記第１のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、前記第２のデスキュー回路にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較してビットエラー測定、ＦＥＣシンボルエラー測定をエラー検出部１３にて行うステップと、を含むことを特徴とする。
【発明の効果】
【0028】
本発明によれば、アライメントマーカの検出によってパターンを特定し、エラー測定用のリファレンスパターンを自動生成することができ、ユーザがリファレンスパターンを設定しなくてもエラー測定が行え、ビットエラーでは正しく評価出来ない、ＲＳ－ＦＥＣによるエラー訂正効果を評価することができる。
【図面の簡単な説明】
【0029】
【図1】本発明に係る誤り検出装置の第１実施形態のブロック構成図である。
【図2】本発明に係る誤り検出装置の第２実施形態のブロック構成図である。
【図3】本発明に係る誤り検出方法のフローチャートである。
【図4】（ａ），（ｂ）アライメントマーカの検出結果の表示例を示す図である。
【図5】被測定物として４００Ｇイーサネット（登録商標）の光モジュールのＳｔｒｅｓｓｅｄ ｉｎｐｕｔ ｔｅｓｔの測定系を示す図である。
【図6】パターン発生器から被測定物を介してエラー検出器にパターンを入力する際に、スキューが無いパターンの組み合わせの一例を示す図である。
【図7】パターン発生器から被測定物を介してエラー検出器にパターンを入力する際に、パターン発生器から被測定物に入力されるパターンにスキューが有る場合のパターンの組み合わせの一例を示す図である。
【図8】パターン発生器から被測定物を介してエラー検出器にパターンを入力する際に、被測定物内でパターンにスキューが有る場合のパターンの組み合わせの一例を示す図である。
【図9】パターン発生器から被測定物を介してエラー検出器にパターンを入力する際に、被測定物内でパターンにスキューが有る場合のパターンの組み合わせの他の一例を示す図である。
【発明を実施するための形態】
【0030】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
【0031】
本発明は、振幅をシンボルごとに４種類に分けた４値パルス振幅変調方式（ＰＡＭ４方式）によるＰＡＭ４信号を２値信号（ＮＲＺ信号）にデコードし、デコードした信号のレベル測定結果に基づいて誤りを検出する誤り検出装置および誤り検出方法に関するものであり、特に、エラー測定用パターンとしてのＲＳ－ＦＥＣ Ｓｃｒａｍｂｌｅ Ｉｄｌｅパターンに含まれるアライメントマーカを検出し、検出したアライメントマーカが示すレーンのビットエラー、ＦＥＣシンボルエラーを測定する機能を実現している。
【0032】
図１に示すように、第１実施形態の誤り検出装置１Ａは、上記機能を実現するにあたって、ＦＥＣレーンがＢｉｔ ＭＵＸされている入力の場合に採用されるものであり、パターン発生器２、プレコードデコーダ３、ＰＡＭ４デコーダ４、グレイコードデコーダ５、アライメントマーカ検出部６、エラー測定用パターン発生部７、スキュー回路８、Ｂｉｔ ＭＵＸ部９、グレイコードエンコーダ１０、第１のデスキュー回路１１、第２のデスキュー回路１２、エラー検出部１３を備えて構成される。
【0033】
誤り検出装置１Ａに入力されるＢｉｔ ＭＵＸされたパターンとは、１つのＦＥＣレーン中に２種類のＦＥＣレーンによるパターンのビット列が含まれ、１つのＦＥＣレーンにおける偶数番目のビット列と奇数番目のビット列のレーン情報が異なるものである。
【0034】
また、図２に示すように、第２実施形態の誤り検出装置１Ｂは、上記機能を実現するにあたって、ＦＥＣレーンがＢｉｔ ＭＵＸされていない入力の場合に採用されるものであり、パターン発生器２、プレコードデコーダ３、ＰＡＭ４デコーダ４、グレイコードデコーダ５、アライメントマーカ検出部６、エラー測定用パターン発生部７、スキュー回路８、グレイコードエンコーダ１０、第１のデスキュー回路１１、第２のデスキュー回路１２、エラー検出部１３を備えて構成される。
【0035】
【0036】
パターン発生器２は、既知の測定用パターンを発生するもので、具体的にはＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによるＰＡＭ４パターンを発生する。ＰＡＭ４パターンは、最上位ビットチャネル（以下、ＭＳＢ ＣＨという）と最下位ビットチャネル（以下、ＬＳＢ ＣＨという）の２チャネルで構成され、各チャネルに１ＦＥＣレーンが割り当てられる。パターン発生器２は、被測定物Ｗとの間の伝送速度やビットレートに応じた台数だけ設けられ、パターン発生器２が複数台で構成される場合、各パターン発生器２がチャネル毎に異なるパターンとなるＰＡＭ４パターンを発生する。
【0037】
なお、被測定物Ｗが上述したＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによるＰＡＭ４パターンを自ら発生することもできる。
【0038】
上記ＰＡＭ４パターンによる伝送では、バーストエラーを除去するためのエンコーディング方法としてプレコーディングが使用されている。プレコーディングを実行するプレコードエンコーダは、Ｐ（ｊ＋１）＝（Ｇ（Ｊ＋１）－Ｐ（ｊ））ｍｏｄ４…式（１）、Ｐ（１）＝Ｇ（１）…式（２）に従って、ＰＡＭ４パターンをプレコードシンボルＰ（ｊ）に変換する処理を行う。
【0039】
なお、上記式（１），（２）のｊは１以上の整数であるとする。また、Ｐ（ｊ）はｊ番目のプレコードシンボルである。また、Ｇ（ｊ）はｊ番目のグレイコードシンボルであり、ＰＡＭ４パターンの４つのＰＡＭ４シンボル０，１，２，３がそれぞれ０，１，３，２に変換されたものである。
【0040】
プレコードデコーダ３は、被測定物ＷからのＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによるＰＡＭ４パターンのプレコードのデコードを行う。
【0041】
さらに説明すると、プレコードデコーダ３は、プレコードシンボルＰ（ｊ）をグレイコードＧ（ｊ）に変換する処理を、Ｇ（ｊ＋１）＝（Ｐ（ｊ＋１）＋Ｐ（ｊ））ｍｏｄ４…式（３）、Ｇ（１）＝Ｐ（１）…式（４）に従って行うようになっている。
【0042】
なお、上記式（３），（４）のｊは１以上の整数であるとする。また、Ｐ（ｊ）はｊ番目のプレコードシンボルであり、Ｇ（ｊ）はｊ番目のグレイコードシンボルである。
【0043】
例えば、プレコーディングされたＰＡＭ４シンボルのＭＳＢのみに１ビットのエラーが付加された場合には、デコード後のグレイコードのＭＳＢに２ビットのエラーが生じる。一方、プレコーディングされたＰＡＭ４シンボルのＭＳＢのみにｎビット（ｎ≧２）のバーストエラーが付加された場合も、デコード後のグレイコードのＭＳＢに２ビットのエラーが生じる。このように、プレコーディングはＭＳＢに付加されたバーストエラーを除去するのに非常に有効なエンコーディング方法である。
【0044】
ＰＡＭ４デコーダ４は、プレコードデコーダ３にてプレコードのデコードが行われたＰＡＭ４パターンをＭＳＢ ＣＨとＬＳＢ ＣＨに分離する。
【0045】
グレイコードデコーダ５は、プレコードデコーダ３にてプレコードのデコードが行われたＰＡＭ４パターンのグレイコードのデコードを行う。
【0046】
アライメントマーカ検出部６は、グレイコードデコーダ５にてＰＡＭ４パターンのグレイコードのデコードが行われたスクランブルアイドルパターンに含まれるアライメントマーカパターンを検出する。具体的に、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合は、１チャネルに１つのアライメントマーカが検出され、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合は、１チャネルに２つのアライメントマーカが検出される。
【0047】
アライメントマーカ検出部６は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合、アライメントマーカパターンを検出すると、検出したアライメントマーカパターンで同期を取り、２つのアライメントマーカ間のビットズレを検出し、その旨をスキュー回路８、第１のデスキュー回路１１、第２のデスキュー回路１２に通知する。
【0048】
また、アライメントマーカ検出部６は、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合、アライメントマーカパターンを検出すると、検出したアライメントマーカパターンで同期を取り、４つのアライメントマーカ間のビットズレを検出し、その旨をスキュー回路８、第１のデスキュー回路１１、第２のデスキュー回路１２に通知する。
【0049】
なお、アライメントマーカパターンは、レーン識別用のパターンとしてスクランブルアイドルパターンに含まれ、予め決まった周期で現れるパターンであり、規格に沿った周知の手順で検出することができる。
【0050】
エラー測定用パターン発生部７は、アライメントマーカ検出部６にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生する。
【0051】
さらに説明すると、エラー測定用パターン発生部７は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合、上述したリファレンスパターンを２チャネル分発生する。これに対し、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合には、上述したリファレンスパターンを４チャネル分発生する。
【0052】
スキュー回路８は、エラー測定用パターン発生部７にて発生したリファレンスパターンに対し、アライメントマーカ検出部６から通知されるアライメントマーカ間のビットズレを付加する。
【0053】
さらに説明すると、スキュー回路８は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合、アライメントマーカ間のビットズレを２チャネル分付加する。これに対し、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合、アライメントマーカ間のビットズレを４チャネル分付加する。
【0054】
Ｂｉｔ ＭＵＸ部９は、図１の誤り検出装置１Ａにおいて、エラー測定用パターン発生部７にて発生し、スキュー回路８にてアライメントマーカ間のビットズレが付加されたリファレンスパターンをＢｉｔ ＭＵＸする。
【0055】
グレイコードエンコーダ１０は、図１の誤り検出装置１Ａにおいて、スキュー回路８にてアライメントマーカ間のビットズレが付加され、Ｂｉｔ ＭＵＸ部９にてＢｉｔ ＭＵＸされたリファレンスパターンに対し、グレイコードのエンコードを行う。
【0056】
なお、図２の誤り検出装置１Ｂのグレイコードエンコーダ１０は、スキュー回路８にてアライメントマーカ間のビットズレが付加されたリファレンスパターンに対し、グレイコードのエンコードを行う。
【0057】
第１のデスキュー回路１１は、グレイコードエンコーダ１０にてグレイコードのエンコードが行われたリファレンスパターンに対し、アライメントマーカ検出部６から通知されたアライメントマーカ間のビットズレを取り除く。
【0058】
第２のデスキュー回路１２は、ＰＡＭ４デコーダ４にてＭＳＢ ＣＨとＬＳＢ ＣＨに分離された入力データに対し、アライメントマーカ検出部６から通知されたアライメントマーカ間のビットズレを取り除く。
【0059】
エラー検出部１３は、第１のデスキュー回路１１にてアライメントマーカ間のビットズレが取り除かれたリファレンスパターンと、第２のデスキュー回路１２にてアライメントマーカ間のビットズレが取り除かれた入力データとを比較し、ビットエラー測定、ＦＥＣシンボルエラー測定を行う。
【0060】
次に、上述した誤り検出装置１Ａ，１Ｂによる誤り検出方法について図３を参照しながら説明する。
【0061】
まず、プレコードデコーダ３は、パターン発生器２から被測定物Ｗを介して入力されるＰＡＭ４パターン（ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターン）、または被測定物Ｗ自身が発生するＰＡＭ４パターン（ＲＳ－ＦＥＣエンコード付きのスクランブルアイドルパターンによる既知パターン）のプレコードのデコードを行う（ＳＴ１）。
【0062】
次に、ＰＡＭ４デコーダ４は、プレコードデコーダ３にてプレコードがデコードされたＰＡＭ４パターンをＭＳＢ ＣＨとＬＳＢ ＣＨに分離する（ＳＴ２）。
【0063】
また、グレイコードデコーダ５は、プレコードデコーダ３にてプレコードがデコードされたＰＡＭ４パターンのグレイコードのデコードを行う（ＳＴ３）。
【0064】
次に、アライメントマーカ検出部６は、グレイコードデコーダ５にてグレイコードのデコードが行われたＰＡＭ４パターンにおいて、スクランブルアイドルパターンに含まれるアライメントマーカパターンを規格に沿った周知の手順に従って検出し、検出したアライメントマーカパターンで同期を取る（ＳＴ４）。
【0065】
そして、アライメントマーカ検出部６は、アライメントマーカ間のビットズレを検出し、その旨をスキュー回路８、各デスキュー回路１１，１２に通知する（ＳＴ５）。すなわち、アライメントマーカ検出部６は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合、２つのアライメントマーカ間のビットズレを検出してスキュー回路８、第１のデスキュー回路１１、第２のデスキュー回路１２に通知する。これに対し、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合は、４つのアライメントマーカ間のビットズレを検出してスキュー回路８、第１のデスキュー回路１１、第２のデスキュー回路１２に通知する。
【0066】
次に、エラー測定用パターン発生部７は、アライメントマーカ検出部６にて検出したアライメントマーカに対応するスクランブルアイドルパターンをエラー測定用のリファレンスパターンとして各チャネルで発生する（ＳＴ６）。すなわち、エラー測定用パターン発生部７は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合は２ＣＨ分のリファレンスパターンを発生し、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合は４ＣＨ分のリファレンスパターンを発生する。
【0067】
次に、スキュー回路８は、アライメントマーカ検出部６から通知されたアライメントマーカ間のビットズレを、リファレンスパターンに付加する（ＳＴ７）。すなわち、スキュー回路８は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合はアライメントマーカ間のビットズレを２ＣＨ分付加し、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合はアライメントマーカ間のビットズレを４ＣＨ分付加する。
【0068】
そして、Ｂｉｔ ＭＵＸ部９は、ＦＥＣレーンがＢｉｔ ＭＵＸされている入力の場合、スキュー回路８にてアライメントマーカ間のビットズレを付加したリファレンスパターンをＢｉｔ ＭＵＸする（ＳＴ８）。
【0069】
次に、グレイコードエンコーダ１０は、リファレンスパターンに対し、グレイコードのエンコードを行う（ＳＴ９）。すなわち、グレイコードエンコーダ１０は、ＦＥＣレーンがＢｉｔ ＭＵＸされていない場合、アライメントマーカ間のビットズレが付加されたリファレンスパターンに対してグレイコードのエンコードを行う。これに対し、ＦＥＣレーンがＢｉｔ ＭＵＸされている場合は、アライメントマーカ間のビットズレが付加されＢｉｔ ＭＵＸされたリファレンスパターンに対してグレイコードのエンコードを行う。
【0070】
次に、第１のデスキュー回路１１は、グレイコードエンコーダ１０にてグレイコードのエンコードが行われたリファレンスパターンに対し、アライメントマーカ検出部６から通知されたアライメントマーカ間のビットズレを取り除く。また、第２のデスキュー回路１２は、ＰＡＭ４デコーダ４にてＭＳＢ ＣＨとＬＳＢ ＣＨに分離された入力データに対し、アライメントマーカ検出部６から通知されたアライメントマーカ間のビットズレを取り除く。すなわち、入力データとリファレンスパターンに対し、通知されたアライメントマーカ間のビットズレを取り除く（ＳＴ１０）。
【0071】
そして、エラー検出部１３は、第２のデスキュー回路１２からの入力データと第１のデスキュー回路１１からのリファレンスパターンとを比較し、ビットエラー測定、ＦＥＣシンボルエラー測定を行う。
【0072】
ところで、図１および図２では特に図示はしないが、誤り検出装置１Ａ，１Ｂに表示部を備え、アライメントマーカの検出結果を表示部に表示することもできる。具体的には、図４（ａ），（ｂ）に示すように、ＭＳＢとＬＳＢのアライメントマーカ（ＭＳＢ Ａｌｉｇｎｍｅｎｔ Ｍａｋｅｒ Ｌｏｓｓ、ＬＳＢ Ａｌｉｇｎｍｅｎｔ Ｍａｋｅｒ Ｌｏｓｓ）の検出の有無（Ｂｉｔ ＭＵＸされている場合は、奇数ビット：ｏｄｄ ｂｉｔ、偶数ビット：ｅｖｅｎ ｂｉｔ）、検出したＭＳＢとＬＳＢのアライメントマーカ（Ｂｉｔ ＭＵＸされている場合は、奇数ビット：ｏｄｄ ｂｉｔ、偶数ビット：ｅｖｅｎ ｂｉｔ）のマーカ番号（レーン番号：Ｍａｒｋｅｒ ｍａｐ）とスキュー量（Ｒｅｌａｔｉｖｅ Ｌａｎｅ Ｓｋｅｗ［ＵＩ］）を表示部の表示画面１４に表示する。
【0073】
このように、本実施の形態によれば、エラー測定用パターンとしてのＲＳ－ＦＥＣスクランブルアイドルパターンのアライメントマーカの検出を行うことにより、エラー測定パターンを自動で検出してＦＥＣシンボルエラーを測定することができる。すなわち、出力側のエラー測定パターンと異なるパターンが入力されても、アライメントマーカの検出によってパターンを特定してエラー測定が行え、ビットエラーでは正しく評価出来ない、ＲＳ－ＦＥＣによるエラー訂正効果を評価することができる。そして、エラー測定のために出力したビット列（パターン発生器の出力パターン）が、そのままエラー検出部に入力されない系において、エラー測定用のリファレンスパターンを自動生成するので、ユーザがリファレンスパターンを設定しなくても、エラー測定を行うことができる。
【0074】
以上、本発明に係る誤り検出装置および誤り検出方法の最良の形態について説明したが、この形態による記述および図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例および運用技術などはすべて本発明の範疇に含まれることは勿論である。
【符号の説明】
【0075】
１Ａ，１Ｂ 誤り検出装置
２ パターン発生器
３ プレコードデコーダ
４ ＰＡＭ４デコーダ
５ グレイコードデコーダ
６ アライメントマーカ検出部
７ エラー測定用パターン発生部
８ スキュー回路
９ Ｂｉｔ ＭＵＸ部
１０ グレイコードエンコーダ
１１ 第１のデスキュー回路
１２ 第２のデスキュー回路
１３ エラー検出部
１４ 表示画面
２１（２１ａ，２１ｂ） パターン発生器
２２（２２ａ，２２ｂ） エラー検出器
Ｗ 被測定物（ＤＵＴ）
Ｗａ ギアボックス
Ｗ１～Ｗ３ ２：１ＭＵＸ
Ｗ４～Ｗ６ １：２ＤＥＭＵＸ
２ パターン発生器
３ プレコードデコーダ
４ ＰＡＭ４デコーダ
５ グレイコードデコーダ
６ アライメントマーカ検出部
７ エラー測定用パターン発生部
８ スキュー回路
９ Ｂｉｔ ＭＵＸ部
１０ グレイコードエンコーダ
１１ 第１のデスキュー回路
１２ 第２のデスキュー回路
１３ エラー検出部
１４ 表示画面
２１（２１ａ，２１ｂ） パターン発生器
２２（２２ａ，２２ｂ） エラー検出器
Ｗ 被測定物（ＤＵＴ）
Ｗａ ギアボックス
Ｗ１～Ｗ３ ２：１ＭＵＸ
Ｗ４～Ｗ６ １：２ＤＥＭＵＸ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】