知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022094651
(43)【公開日】2022-06-27
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 27/088 20060101AFI20220620BHJP
H01L 21/8234 20060101ALI20220620BHJP
H01L 21/8238 20060101ALI20220620BHJP
H01L 27/11582 20170101ALI20220620BHJP
H01L 27/11556 20170101ALI20220620BHJP
H01L 27/11526 20170101ALI20220620BHJP
H01L 27/11573 20170101ALI20220620BHJP
H01L 21/336 20060101ALI20220620BHJP
H01L 21/76 20060101ALI20220620BHJP
【ＦＩ】
H01L27/088 331A
H01L27/088 E
H01L27/092 G
H01L27/088 H
H01L27/092 K
H01L27/088 331E
H01L27/11582
H01L27/11556
H01L27/11526
H01L27/11573
H01L29/78 371
H01L21/76 L
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2020207657
(22)【出願日】2020-12-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】特許業務法人サクラ国際特許事務所
(72)【発明者】
【氏名】中上 恒平
【テーマコード（参考）】
5F032
5F048
5F083
5F101
【Ｆターム（参考）】
5F032AA34
5F032AA44
5F032AA78
5F032BA01
5F032CA03
5F032CA17
5F032CA20
5F032DA23
5F032DA24
5F032DA34
5F048AA04
5F048AA07
5F048AB01
5F048AC01
5F048AC03
5F048BA01
5F048BA19
5F048BA20
5F048BB01
5F048BB02
5F048BB03
5F048BB06
5F048BB07
5F048BB08
5F048BB09
5F048BB11
5F048BB12
5F048BC02
5F048BC18
5F048BD04
5F048BD07
5F048BD10
5F048BE03
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB02
5F048CB03
5F048CB07
5F048CB10
5F048DA25
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA35
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083PR04
5F083PR05
5F083PR09
5F101BA01
5F101BA45
5F101BB02
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH15
(57)【要約】
【課題】高い信頼性を有する半導体装置を提供する
【解決手段】半導体装置は、メモリセルを含む第１の領域と、周辺回路を含む第２の領域と、を具備する。第２の領域は、半導体基板の表面に設けられた拡散領域と、拡散領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、拡散領域の上に設けられ、ゲート電極を囲む絶縁体層と、半導体基板に埋め込まれ、拡散領域を囲む素子分離体と、を備える。素子分離体は、表面よりも下方に窪む第１の領域と、拡散領域と第１の領域との間に設けられ、表面に対して第１の領域よりも上方に突出する凸部を有する第２の領域と、を有する。
【選択図】図１
【解決手段】半導体装置は、メモリセルを含む第１の領域と、周辺回路を含む第２の領域と、を具備する。第２の領域は、半導体基板の表面に設けられた拡散領域と、拡散領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、拡散領域の上に設けられ、ゲート電極を囲む絶縁体層と、半導体基板に埋め込まれ、拡散領域を囲む素子分離体と、を備える。素子分離体は、表面よりも下方に窪む第１の領域と、拡散領域と第１の領域との間に設けられ、表面に対して第１の領域よりも上方に突出する凸部を有する第２の領域と、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリセルを含む第１の領域と、
周辺回路を含む第２の領域と、
を具備し、
前記第２の領域は、
半導体基板の表面に設けられた拡散領域と、
前記拡散領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記拡散領域の上に設けられ、前記ゲート電極を囲む絶縁体層と、
前記半導体基板に埋め込まれ、前記拡散領域を囲む素子分離体と、
を備え、
前記素子分離体は、
前記表面よりも下方に窪む第１の領域と、
前記拡散領域と前記第１の領域との間に設けられ、前記表面に対して前記第１の領域よりも上方に突出する凸部を有する第２の領域と、
を有する、半導体装置。
周辺回路を含む第２の領域と、
を具備し、
前記第２の領域は、
半導体基板の表面に設けられた拡散領域と、
前記拡散領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記拡散領域の上に設けられ、前記ゲート電極を囲む絶縁体層と、
前記半導体基板に埋め込まれ、前記拡散領域を囲む素子分離体と、
を備え、
前記素子分離体は、
前記表面よりも下方に窪む第１の領域と、
前記拡散領域と前記第１の領域との間に設けられ、前記表面に対して前記第１の領域よりも上方に突出する凸部を有する第２の領域と、
を有する、半導体装置。
【請求項2】
前記凸部は、前記絶縁体層の下に設けられる、請求項１に記載の半導体装置。
【請求項3】
前記凸部は、前記表面よりも上方に突出する、請求項１または請求項２に記載の半導体装置。
【請求項4】
前記第２の領域は、前記拡散領域の表面の端部まで延在する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
【請求項5】
半導体基板の表面に設けられた拡散領域の上に絶縁膜を形成し、
前記絶縁膜の上に半導体膜を形成し、
前記半導体基板および前記半導体膜に埋め込まれ、前記拡散領域を囲む素子分離体を形成し、
前記素子分離体を部分的に除去することにより、前記素子分離体に凹部を形成し、
前記半導体膜および前記素子分離体の上に導電体膜を形成し、
前記半導体膜および前記導電体膜を部分的に除去することにより、ゲート電極を形成し、
前記素子分離体に、前記表面よりも下方に窪む第１の領域と、前記拡散領域と前記第１の領域との間に設けられ、前記表面に対して前記第１の領域よりも上方に突出する凸部を有する第２の領域と、を形成し、
前記拡散領域の上に設けられ、前記ゲート電極を囲む絶縁体層を形成する、
半導体装置の製造方法。
前記絶縁膜の上に半導体膜を形成し、
前記半導体基板および前記半導体膜に埋め込まれ、前記拡散領域を囲む素子分離体を形成し、
前記素子分離体を部分的に除去することにより、前記素子分離体に凹部を形成し、
前記半導体膜および前記素子分離体の上に導電体膜を形成し、
前記半導体膜および前記導電体膜を部分的に除去することにより、ゲート電極を形成し、
前記素子分離体に、前記表面よりも下方に窪む第１の領域と、前記拡散領域と前記第１の領域との間に設けられ、前記表面に対して前記第１の領域よりも上方に突出する凸部を有する第２の領域と、を形成し、
前記拡散領域の上に設けられ、前記ゲート電極を囲む絶縁体層を形成する、
半導体装置の製造方法。
【請求項6】
前記凸部は、前記絶縁体層の下に設けられる、請求項５に記載の半導体装置の製造方法。
【請求項7】
前記凸部は、前記表面よりも上方に突出する、請求項５または請求項６に記載の半導体装置の製造方法。
【請求項8】
前記第２の領域は、前記拡散領域の表面の端部まで延在する、請求項５ないし請求項７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、電界効果トランジスタを含む周辺回路と、メモリセルアレイと、を具備する半導体装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開２０１４／００５１２２２３号明細書
【特許文献2】特開２００６－２２９０１４号公報
【特許文献3】米国特許第６０３４３８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、メモリセルを含む第１の領域と、周辺回路を含む第２の領域と、を具備する。第２の領域は、半導体基板の表面に設けられた拡散領域と、拡散領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、拡散領域の上に設けられ、ゲート電極を囲む絶縁体層と、半導体基板に埋め込まれ、拡散領域を囲む素子分離体と、を備える。素子分離体は、表面よりも下方に窪む第１の領域と、拡散領域と第１の領域との間に設けられ、表面に対して第１の領域よりも上方に突出する凸部を有する第２の領域と、を有する。
【図面の簡単な説明】
【0006】
【図1】半導体記憶装置の全体構成を示すブロック図である。
【図2】メモリセルアレイ１０の回路構成を示す図である。
【図3】半導体装置の構造例を説明するための図である。
【図4】半導体装置の構造例を示す断面模式図である。
【図5】半導体装置の製造方法の例を説明するためのフローチャートである。
【図6】半導体装置の製造途中の断面構造の一例を示す図である。
【図7】半導体装置の製造途中の断面構造の一例を示す図である。
【図8】半導体装置の製造途中の断面構造の一例を示す図である。
【図9】半導体装置の製造途中の断面構造の一例を示す図である。
【図10】半導体装置の製造途中の断面構造の一例を示す図である。
【図11】半導体装置の製造途中の断面構造の一例を示す図である。
【図12】半導体装置の製造途中の断面構造の一例を示す図である。
【図13】半導体装置の製造途中の断面構造の一例を示す図である。
【図14】半導体装置の製造途中の断面構造の一例を示す図である。
【図15】半導体装置の製造途中の断面構造の一例を示す図である。
【図16】半導体装置の製造途中の断面構造の一例を示す図である。
【図17】半導体装置の製造途中の断面構造の一例を示す図である。
【図18】半導体装置の製造途中の断面構造の一例を示す図である。
【図19】半導体装置の製造途中の断面構造の一例を示す図である。
【図20】半導体装置の製造途中の断面構造の一例を示す図である。
【図21】半導体装置の製造途中の断面構造の一例を示す図である。
【図22】半導体装置の製造途中の断面構造の一例を示す図である。
【図23】半導体装置の製造途中の断面構造の一例を示す図である。
【図24】素子分離体ＳＴＩに凹部Ｄを形成しない場合の半導体装置の製造方法を説明するための模式図である。
【図25】領域ＳＴＩａおよび領域ＳＴＩｂを形成しない場合の半導体装置の製造方法を説明するための模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
図１は、半導体記憶装置の全体構成を示すブロック図である。半導体装置１は、例えばメモリコントローラ２によって制御される。半導体装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、およびセンスアンプモジュール１６を含む。
【0009】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」と記す場合がある。）の集合体であり、例えばデータの消去単位として使用される。メモリセルアレイ１０には、複数のビット線および複数のワード線が設けられる。各メモリセルトランジスタは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0010】
コマンドレジスタ１１は、半導体装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持可能である。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、および消去動作等を実行させる命令を含む。アドレスレジスタ１２は、半導体装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持可能である。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、およびビット線の選択に使用される。
【0011】
シーケンサ１３は、半導体装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、およびセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、および消去動作等を実行する。
【0012】
ドライバモジュール１４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
【0013】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0014】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧またはビット線に流れる電流に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0015】
半導体装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイスをサポートしている。例えば、半導体装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏが使用される。
【0016】
コマンドラッチイネーブル信号ＣＬＥは、半導体装置１が受信する入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体装置１が受信する信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏからのデータ入力を制御するために用いられる信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏからのデータ出力を制御するために用いられる信号である。
【0017】
レディビジー信号ＲＢｎは、半導体装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。
【0018】
入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【0019】
以上説明した半導体装置１およびメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置としては、例えばＳＤカードのようなメモリカードや、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等が挙げられる。
【0020】
次に、メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの回路構成も同じである。図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0021】
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１およびＳＴ２を含む。
【0022】
メモリセルトランジスタＭＣは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持可能である。以下、メモリセルトランジスタＭＣ０～ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、実施形態では、ＭＯＮＯＳ型を例として説明する。
【0023】
選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用される。各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
【0024】
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0025】
以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。
【0026】
なお、実施形態に係る半導体装置が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１およびＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0027】
次に、半導体装置の断面構成について、図３を用いて説明する。図３は、半導体装置の構造例を説明するための図であり、半導体基板１００の表面（上面）に略平行なＸ軸、Ｘ軸に略垂直なＹ軸、Ｘ軸およびＹ軸に略垂直なＺ軸により表されるＸ－Ｚ断面を示す。図３に示すように、半導体基板１００上には、絶縁体層３１が形成される。絶縁体層３１には、例えば酸化シリコン（ＳｉＯ）が用いられる。絶縁体層３１上にメモリセルアレイ１０が設けられている。回路領域Ａ２には、例えばセンスアンプモジュール１６等に用いられる回路が形成される。なお、図３では、メモリセルアレイ１０を含むメモリセル領域Ａ１の下に回路領域Ａ２を有しているが、これに限定されず、メモリセル領域Ａ１と並置するように回路領域Ａ２を設けてもよい。
【0028】
まず、メモリセルアレイ１０の構成について説明する。絶縁体層３１上には、ソース線ＳＬとして機能する導電体層３２が設けられる。例えば、導電体層３２は、半導体基板１００の表面（上面）に略平行なＸ－Ｙ平面に沿って広がった板状に形成される。導電体層３２は、導電材料を用いて形成され、導電材料には例えば金属材料または半導体材料等を含む。
【0029】
導電体層３２上には、１１層の絶縁体層３３と１０層の導電体層３４とが交互に積層される。絶縁体層３３には、例えばＳｉＯが用いられる。１０層の導電体層３４は、例えば下方から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、および選択ゲート線ＳＧＤとして機能する。例えば、導電体層３４はＸ軸方向に延伸する板状に形成される。導電体層３４は、導電材料を用いて形成され、導電材料は例えば金属材料を含む。
【0030】
１０層の導電体層３４を貫通（通過）し、底面が導電体層３２に達する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、およびキャップ層４０を含む。
【0031】
より具体的には、１０層の導電体層３４を貫通して、底面が導電体層３２に達するように、メモリピラーＭＰに対応するホールが形成される。ホールの側面にはブロック絶縁膜３５、電荷蓄積層３６、およびトンネル絶縁膜３７が順次積層されている。そして、側面がトンネル絶縁膜３７に接し、底面が導電体層３２に接するように半導体層３８が形成されている。半導体層３８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１およびＳＴ２のチャネルが形成される領域である。よって、半導体層３８は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、および選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３８内にはコア層３９が設けられている。そして、半導体層３８およびコア層３９上には、側面がトンネル絶縁膜３７に接するキャップ層４０が形成されている。
【0032】
ブロック絶縁膜３５、トンネル絶縁膜３７、およびコア層３９には、例えば、ＳｉＯが用いられる。電荷蓄積層３６には、例えば窒化シリコン（ＳｉＮ）が用いられる。半導体層３８およびキャップ層４０には、例えばポリシリコンが用いられる。
【0033】
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８層の導電体層３４とが組み合わされ、メモリセルトランジスタＭＣ０～ＭＣ７として機能する。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤおよびＳＧＳとしてそれぞれ機能する２層の導電体層３４とが組み合わされ、選択トランジスタＳＴ１およびＳＴ２として機能する。
【0034】
キャップ層４０上には、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰ上には、ビット線ＢＬとして機能する導電体層（不図示）が形成される。コンタクトプラグＣＰは、導電材料を用いて形成され、導電材料には、例えば、金属材料が用いられる。
【0035】
なお、図３の例では、３つのメモリピラーＭＰがＸ軸方向に沿って配置されているが、メモリピラーＭＰは、任意に配置され得る。
【0036】
回路領域Ａ２は、電界効果トランジスタＴｒＮと、電界効果トランジスタＴｒＰと、を有する。電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、およびセンスアンプモジュール１６等の周辺回路に用いることができる。電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰのチャネル長方向は、例えばＸ軸方向であり、チャネル幅方向は、例えばＹ軸方向である。
【0037】
電界効果トランジスタＴｒＮと、電界効果トランジスタＴｒＰと、を有する半導体装置の構造例について図４を用いて以下に説明する。図４は、半導体装置の構造例を示す断面模式図であり、Ｘ－Ｚ断面の一部を示す。図４は、便宜のため、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰを隣接して図示しているが、これに限定されない。例えば、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは互いに離れて配置されるとともに、その間に他のトランジスタ等が設けられていてもよい。電界効果トランジスタＴｒＮが形成される領域、電界効果トランジスタＴｒＰが形成される領域は、それぞれ、ＴｒＮ形成領域、ＴｒＰ形成領域と表記される場合がある。
【0038】
電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰは、高速動作を目的とした超低耐圧トランジスタであり、例えば低電圧駆動および高速動作が可能なロジック回路に適用可能である。これに限定されず、電界効果トランジスタＴｒＮの例は、高電圧駆動が可能な超高耐圧トランジスタや、超高耐圧トランジスタよりも低い耐圧を有する高耐圧トランジスタ等をさらに含んでもよい。本実施形態では、一例として、電界効果トランジスタＴｒＮおよび電界効果トランジスタＴｒＰが超低耐圧トランジスタである例について説明する。
【0039】
電界効果トランジスタＴｒＰは、リン等の不純物元素を含む拡散領域であるＮ型ウェル領域ＮＷに設けられる。電界効果トランジスタＴｒＮは、ボロン等の不純物元素を含む拡散領域であるＰ型ウェル領域ＰＷに設けられる。Ｎ型ウェル領域ＮＷおよびＰ型ウェル領域ＰＷは、半導体基板１００の後述する表面１００ａに設けられる。素子分離体ＳＴＩにより電気的に分離される。Ｘ－Ｚ断面において、素子分離体ＳＴＩの側面は、例えば逆テーパ形状を有する。素子分離体ＳＴＩは、例えばノンドープドシリケートガラス（ＮＳＧ）等のシリコン酸化物を含む。Ｎ型ウェル領域ＮＷ、Ｐ型ウェル領域ＰＷ、および素子分離体ＳＴＩは、半導体基板１００の後述する表面１００ａに設けられ、半導体基板１００に埋め込まれる。
【0040】
電界効果トランジスタＴｒＰは、ｐ型不純物拡散領域ＰＰ１と、ｐ型不純物拡散領域ＰＰ２と、絶縁体層１２０ａと、ゲート電極１３０ａと、絶縁体層１４０ａと、絶縁体層１５０ａと、絶縁体層１６０ａと、を含む。
【0041】
電界効果トランジスタＴｒＮは、ｎ型不純物拡散領域ＮＰ１と、ｎ型不純物拡散領域ＮＰ２と、絶縁体層１２０ｂと、ゲート電極１３０ｂと、絶縁体層１４０ｂと、絶縁体層１５０ｂと、絶縁体層１６０ｂと、を含む。
【0042】
図４に示す半導体装置は、さらにコンタクトプラグＣＳと、コンタクトプラグＣ０と、を含む。コンタクトプラグＣＳは、電界効果トランジスタＴｒＰまたは電界効果トランジスタＴｒＮの、ソースまたはドレインと接続される導電体層である。コンタクトプラグＣ０は、電界効果トランジスタＴｒＰまたは電界効果トランジスタＴｒＮの、ゲート電極と接続される導電体層である。ｐ型不純物拡散領域ＰＰ１およびｐ型不純物拡散領域ＰＰ２並びにｎ型不純物拡散領域ＮＰ１およびｎ型不純物拡散領域ＮＰ２のそれぞれは、これらの上に設けられたコンタクトプラグＣＳを介して異なる導電体層に電気的に接続される。ゲート電極１３０ａ、ゲート電極１３０ｂのそれぞれは、これらの上に設けられたコンタクトプラグＣ０を介して異なる導電体層に電気的に接続される。
【0043】
ｐ型不純物拡散領域ＰＰ１およびｐ型不純物拡散領域ＰＰ２は、Ｎ型ウェル領域ＮＷの表面（上面）に形成され、例えば、ドープされたボロン（Ｂ）を含む。ｐ型不純物拡散領域ＰＰ１は、ｐ型不純物拡散領域ＰＰ２とＸ軸方向に離れて配置される。
【0044】
ｐ型不純物拡散領域ＰＰ１およびｐ型不純物拡散領域ＰＰ２は、電界効果トランジスタＴｒＰのソース（ソース拡散層）およびドレイン（ドレイン拡散層）として機能する。
【0045】
ｎ型不純物拡散領域ＮＰ１およびｎ型不純物拡散領域ＮＰ２は、Ｐ型ウェル領域ＰＷの表面（上面）に形成され、例えば、ドープされたリン（Ｐ）を含む。ｎ型不純物拡散領域ＮＰ１は、ｎ型不純物拡散領域ＮＰ２とＸ軸方向に離れて配置される。
【0046】
ｎ型不純物拡散領域ＮＰ１およびｎ型不純物拡散領域ＮＰ２は、電界効果トランジスタＴｒＮのソース（ソース拡散層）およびドレイン（ドレイン拡散層）として機能する。
【0047】
絶縁体層１２０ａは、ｐ型不純物拡散領域ＰＰ１とｐ型不純物拡散領域ＰＰ２との間のＮ型ウェル領域ＮＷの上に設けられ、電界効果トランジスタＴｒＰのゲート絶縁膜として機能する。
【0048】
絶縁体層１２０ｂは、ｎ型不純物拡散領域ＮＰ１とｎ型不純物拡散領域ＮＰ２との間のＰ型ウェル領域ＰＷの上に設けられ、電界効果トランジスタＴｒＮのゲート絶縁膜として機能する。
【0049】
絶縁体層１２０ａおよび絶縁体層１２０ｂは、絶縁材料を含む。絶縁材料の例は、酸化シリコンまたは窒化シリコン等を含む。
【0050】
ゲート電極１３０ａは、絶縁体層１２０ａの上に設けられる。ゲート電極１３０ａは、半導体層１３１ａと、導電体層１３２ａと、を含む。
【0051】
ゲート電極１３０ｂは、絶縁体層１２０ｂの上に設けられる。ゲート電極１３０ｂは、半導体層１３１ｂと、導電体層１３２ｂと、を含む。
【0052】
半導体層１３１ａ、半導体層１３１ｂは、絶縁体層１２０ａ、絶縁体層１２０ｂの上にそれぞれ設けられる。半導体層１３１ａの例は、ボロン（Ｂ）等の不純物をドープしたポリシリコン層を含む。半導体層１３１ｂの例は、リン（Ｐ）等の不純物をドープしたポリシリコン層を含む。半導体層１３１ａおよび半導体層１３１ｂにボロンまたはリン等の不純物を含ませることにより、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮの閾値電圧を調整できる。
【0053】
導電体層１３２ａ、導電体層１３２ｂは、半導体層１３１ａ、半導体層１３１ｂの上にそれぞれ設けられる。導電体層１３２ａおよび導電体層１３２ｂは、例えばチタン（Ｔｉ）、タングステンシリサイド（ＷＳｉ）等の金属材料を含む。導電体層１３２ａおよび導電体層１３２ｂは、複数の導電体層の積層であってもよい。
【0054】
絶縁体層１４０ａ、絶縁体層１４０ｂは、導電体層１３２ａ、導電体層１３２ｂの上にそれぞれ設けられる。絶縁体層１４０ａおよび絶縁体層１４０ｂは、例えば窒化シリコンを含む。絶縁体層１４０ａおよび絶縁体層１４０ｂは、例えば、コンタクトプラグＣ０を形成する際のエッチングストッパとして機能する。コンタクトプラグＣ０の一つは、導電体層１３２ａの上に設けられるとともに絶縁体層１４０ａを貫通する。コンタクトプラグＣ０の他の一つは、導電体層１３２ｂの上に設けられるとともに絶縁体層１４０ｂを貫通する。
【0055】
絶縁体層１５０ａは、Ｎ型ウェル領域ＮＷの上に設けられ、Ｘ－Ｙ平面においてゲート電極１３０ａを囲む。絶縁体層１５０ａは、絶縁体層１２０ａ、ゲート電極１３０ａ、および絶縁体層１４０ａの積層の側面に設けられる。絶縁体層１５０ｂは、Ｐ型ウェル領域ＰＷの上に設けられ、Ｘ－Ｙ平面においてゲート電極１３０ｂを囲む。絶縁体層１５０ｂは、絶縁体層１２０ｂ、ゲート電極１３０ｂ、および絶縁体層１４０ｂの積層の側面に設けられる。絶縁体層１５０ａおよび絶縁体層１５０ｂは、例えば酸化シリコンを含む。絶縁体層１５０ａ、絶縁体層１５０ｂは、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのサイドウォール（ゲートスペーサともいう）としてそれぞれ機能する。
【0056】
絶縁体層１６０ａは、絶縁体層１５０ａおよび素子分離体ＳＴＩの上に設けられる。絶縁体層１６０ｂは、絶縁体層１５０ｂおよび素子分離体ＳＴＩの上に設けられる。絶縁体層１６０ａおよび絶縁体層１６０ｂは、窒化シリコンを含む。絶縁体層１６０ａ、絶縁体層１６０ｂは、電界効果トランジスタＴｒＰ、電界効果トランジスタＴｒＮのサイドウォールとしてそれぞれ機能する。
【0057】
次に、図４に示す半導体装置における、電界効果トランジスタのゲート電極の形成に関する一連の製造工程の一例について図５を適宜参照して説明する。図５は、半導体装置の製造方法の例を説明するためのフローチャートである。図６～図２３のそれぞれは、半導体装置の製造途中の構造の一例を示す図である。
【0058】
また、例えば絶縁体膜１２０がＴｒＰ形成領域、ＴｒＮ形成領域の全てに亘って設けられている場合、ＴｒＰ形成領域、ＴｒＮ形成領域における絶縁体膜１５０はそれぞれ絶縁体層１２０ａ、絶縁体層１２０ｂ、と称される場合がある。言い換えると、絶縁体層１２０ａ、絶縁体層１２０ｂの全てについて述べる場合は、「絶縁体膜１２０」のように共通の参照符号が用いられる。このような記載方法は、本明細書全体に亘って、他の参照符号についても用いられる。
【0059】
まず、図６に示されるように、半導体基板１００のＮ型ウェル領域ＮＷの上およびＰ型ウェル領域ＰＷの上に絶縁体膜１２０が形成される（ステップＳ１）。
【0060】
次に、図７に示されるように、絶縁体膜１２０の上に半導体膜１３１が形成される（ステップＳ２）。半導体膜１３１は、例えばノンドープのポリシリコンが堆積されることにより形成可能である。
【0061】
次に、図８に示されるように、半導体基板１００および半導体膜１３１に埋め込まれ、Ｘ－Ｙ平面において拡散領域を囲む素子分離体ＳＴＩが形成される（ステップＳ３）。具体的には、素子分離体ＳＴＩが形成される領域が、例えばリソグラフィ工程およびエッチングにより除去され、除去された領域に絶縁材料が埋め込まれる。本工程におけるエッチングは、例えば反応性イオンエッチング（ＲＩＥ）である。素子分離体ＳＴＩは、これまで形成された層を、ＴｒＰ形成領域、ＴｒＮ形成領域に分離するように形成される。
【0062】
次に、図９に示されるように、半導体層１３１ａ、半導体層１３１ｂが形成される（ステップＳ４）。具体的には、ＴｒＮ形成領域がマスクにより覆われた状態で、イオン注入により半導体膜１３１の一部にボロンがドープされることにより、半導体層１３１ａは形成される。ＴｒＰ形成領域がマスクにより覆われた状態で、イオン注入により半導体膜１３１の他の一部にリンがドープされることにより、半導体層１３１ｂは形成される。
【0063】
図１０は、ステップＳ４におけるＴｒＰ形成領域のＸ－Ｙ平面の一部を示し、図１１は、ステップＳ４におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＸ－Ｚ断面の一部を示す。素子分離体ＳＴＩは、Ｘ－Ｙ平面においてＮ型ウェル領域ＮＷを囲む。また、素子分離体ＳＴＩは、図１１に示すように、Ｎ型ウェル領域ＮＷ、絶縁体膜１２０、および半導体層１３１ａに接する。これに限定されず、ＴｒＮ形成領域において、素子分離体ＳＴＩがＸ－Ｙ平面においてＰ型ウェル領域ＰＷを囲むとともに、Ｐ型ウェル領域ＰＷ、絶縁体膜１２０、および半導体層１３１ｂに接するように設けられてもよい。
【0064】
次に、図１２に示されるように、素子分離体ＳＴＩを部分的に除去することにより、素子分離体ＳＴＩに凹部Ｄを形成する。（ステップＳ５）。素子分離体ＳＴＩは、例えばフッ化水素酸（希フッ酸）を用いたウェットエッチングにより部分的に除去できる。図１３は、ステップＳ５におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＸ－Ｚ断面を示す。凹部Ｄの深さは、例えば凹部Ｄの底面が半導体基板１００の表面１００ａよりも高い位置に形成されていれば特に限定されない。
【0065】
次に、図１４に示されるように、導電体膜１３２が形成される（ステップＳ６）。具体的には、導電体膜１３２が、半導体層１３１ａ、半導体層１３１ｂ、および素子分離体ＳＴＩの上に形成される。図１５は、Ｘ軸方向におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＸ－Ｚ断面を示す。導電体膜１３２は、例えばスパッタリングにより形成可能である。
【0066】
次に、図１６に示されるように、導電体膜１３２の上に絶縁体膜１４０が形成された後、半導体膜１３１および導電体膜１３２が部分的に除去され、ゲート電極１３０ａ、ゲート電極１３０ｂが形成される（ステップＳ７）。具体的には、素子分離体ＳＴＩの一部と半導体基板１００上に積層された層のうちの素子分離体ＳＴＩの周辺の部分がエッチングによって除去される。半導体基板１００より上に積層された層が、ＴｒＰ形成領域、ＴｒＮ形成領域で分離される。これらの加工の結果、絶縁体層１２０ａ、絶縁体層１２０ｂ、導電体層１３２ａ、導電体層１３２ｂ、絶縁体層１４０ａ、および絶縁体層１４０ｂが形成される。本工程におけるエッチングは、例えばＲＩＥであり、ＲＩＥは複数回行われていてもよい。
【0067】
図１７は、ステップＳ７におけるＴｒＰ形成領域のＸ－Ｙ平面の一部を示し、図１８は、Ｘ軸方向におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＸ－Ｚ断面の一部を示す。なお、便宜のため、図１７において、絶縁体層１４０ａの図示を省略する。ステップＳ７により、図１８に示すように、素子分離体ＳＴＩに領域ＳＴＩａおよび領域ＳＴＩｂを形成する。
【0068】
領域ＳＴＩａは、半導体基板１００の表面１００ａよりも下方に窪む。領域ＳＴＩｂは、領域ＳＴＩａとＮ型ウェル領域ＮＷとの間に設けられる。領域ＳＴＩｂは、表面１００ａに対して領域ＳＴＩａよりも上方に突出する凸部Ｐを有する。図１８は、凸部Ｐが表面１００ａよりも上方に突出する例を示す。領域ＳＴＩｂは、Ｎ型ウェル領域ＮＷの表面（上面）の端部まで延在することが好ましい。ＴｒＰ形成領域に限定されず、ＴｒＮ形成領域において、領域ＳＴＩａおよび領域ＳＴＩｂを形成する場合、領域ＳＴＩｂは、領域ＳＴＩａとＰ型ウェル領域ＰＷとの間に設けられる。このとき、領域ＳＴＩｂは、Ｐ型ウェル領域ＰＷの表面（上面）の端部まで延在することが好ましい。
【0069】
次に、図１９に示されるように、絶縁体層１５０ａおよび絶縁体層１５０ｂが形成される（ステップＳ８）。絶縁体層１５０ａおよび絶縁体層１５０ｂは、Ｎ型ウェル領域ＮＷおよびＰ型ウェル領域ＰＷの上に絶縁膜を形成し、絶縁膜をエッチングにより部分的に除去することにより形成可能である。
【0070】
図２０は、ステップＳ８におけるＴｒＰ形成領域のＸ－Ｙ平面の一部を示し、図２１は、図２０の線分Ｘ１－Ｙ１におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＹ－Ｚ断面の一部を示す。図２２は、図２０の線分Ｘ２－Ｙ２におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＹ－Ｚ断面の一部を示す。なお、便宜のため、図２０において、絶縁体層１４０ａの図示を省略する。
【0071】
ステップＳ８により、領域ＳＴＩｂは、図２１に示すように、線分Ｘ１－Ｙ１のＹ－Ｚ断面において絶縁体層１５０ａの下に設けられる。また、領域ＳＴＩｂは、図２２に示すように、線分Ｘ２－Ｙ２のＹ－Ｚ断面において凸部Ｐが半導体基板１００の表面１００ａよりも下方に窪むように加工される。
【0072】
なお、線分Ｘ２－Ｙ２のＹ－Ｚ断面における領域ＳＴＩｂの形状は、図２２に示す形状に限定されない。図２３は、図２０の線分Ｘ２－Ｙ２におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＹ－Ｚ断面の一部の他の例を示す。領域ＳＴＩｂは、図２３に示すように、線分Ｘ２－Ｙ２のＹ－Ｚ断面において凸部Ｐが表面１００ａよりも上方に突出したままでもよい。
【0073】
ステップＳ８の後、ｎ型不純物拡散領域ＮＰ１、ｎ型不純物拡散領域ＮＰ２、ｐ型不純物拡散領域ＰＰ１、ｐ型不純物拡散領域ＰＰ２、絶縁体層１６０ａ、絶縁体層１６０ｂ、コンタクトプラグＣＳ、およびコンタクトプラグＣ０が形成される。
【0074】
以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順序は問題が生じない範囲で入れ替えられてもよい。
【0075】
以上で説明した半導体装置の製造方法の例では、導電体膜１３２を形成する前に、素子分離体ＳＴＩに凹部Ｄを形成する。
【0076】
図２４は、素子分離体ＳＴＩに凹部Ｄを形成しない場合の半導体装置の製造方法を説明するための模式図である。図２４は、Ｙ軸方向におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＹ－Ｚ断面の一部を示す。
【0077】
Ｙ軸方向において素子分離体ＳＴＩの側面は、逆テーパ形状を有する。このため、凹部Ｄを形成しない場合、ステップＳ７において、半導体層１３１ａ、半導体層１３１ｂ、および導電体膜１３２を部分的に除去すると、図２０の線分Ｘ２－Ｙ２のＹ－Ｚ断面において、図２４に示すように、Ｚ軸方向に沿って素子分離体ＳＴＩに重畳する半導体層１３１ａの一部が界面１００ｂの近傍に残存しやすい。この残存部は、電界効果トランジスタのリーク電流の原因となる。上記残存部は、Ｘ軸方向に沿って界面１００ｂの近傍に形成されることもある。同様に、Ｘ軸方向またはＹ軸方向において、Ｐ型ウェル領域ＰＷと素子分離体ＳＴＩとの界面近傍に半導体層１３１ｂの一部が残存することもある。
【0078】
これに対し、導電体膜１３２を形成する前に、素子分離体ＳＴＩに凹部Ｄを形成することにより、ステップＳ７により、半導体層１３１ａまたは半導体層１３１ｂの一部が界面１００ｂの近傍に残存することを抑制できる。よって、電界効果トランジスタＴｒＰ、ＴｒＮのリーク電流の発生を抑制することができ、高い信頼性を有する半導体装置を提供することができる。
【0079】
さらに、上記半導体装置の製造方法では、素子分離体ＳＴＩに領域ＳＴＩａおよび領域ＳＴＩｂを形成し、領域ＳＴＩｂをＮ型ウェル領域ＮＷまたはＰ型ウェル領域ＰＷの表面（上面）の端部まで延在させる。図２５は、領域ＳＴＩａおよび領域ＳＴＩｂを形成しない場合の半導体装置の製造方法を説明するための模式図である。図２５は、Ｘ軸方向におけるＮ型ウェル領域ＮＷと素子分離体ＳＴＩとの界面１００ｂを含むＸ－Ｚ断面の一部を示す。
【0080】
領域ＳＴＩａおよび領域ＳＴＩｂを形成しない場合、ステップＳ８において、図２５に示すように、Ｎ型ウェル領域ＮＷの側面の一部が露出する。同様に、Ｐ型ウェル領域ＰＷの側面の一部も露出する。このため、ｎ型不純物拡散領域ＮＰ１、ｎ型不純物拡散領域ＮＰ２、ｐ型不純物拡散領域ＰＰ１、ｐ型不純物拡散領域ＰＰ２を形成するためにリンやボロン等の不純物元素を注入すると、当該不純物元素が界面１００ｂの近傍にも注入されてしまう。これは、電界効果トランジスタのリーク電流の原因となる。
【0081】
これに対し、領域ＳＴＩａおよび領域ＳＴＩｂを形成することにより、ステップＳ８により、Ｎ型ウェル領域ＮＷまたはＰ型ウェル領域ＰＷの側面の一部が露出することを抑制できる。よって、電界効果トランジスタのリーク電流の発生を抑制することができ、高い信頼性を有する半導体装置を提供することができる。
【0082】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0083】
１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、３１…絶縁体層、３２…導電体層、３３…絶縁体層、３４…導電体層、３５…ブロック絶縁膜、３６…電荷蓄積層、３７…トンネル絶縁膜、３８…半導体層、３９…コア層、４０…キャップ層、１００…半導体基板、１００ａ…表面、１００ｂ…界面、１２０…絶縁体膜、１２０ａ…絶縁体層、１２０ｂ…絶縁体層、１３０ａ…ゲート電極、１３０ｂ…ゲート電極、１３１…半導体膜、１３１ａ…半導体層、１３１ｂ…半導体層、１３２…導電体膜、１３２ａ…導電体層、１３２ｂ…導電体層、１４０…絶縁体膜、１４０ａ…絶縁体層、１４０ｂ…絶縁体層、１５０…絶縁体膜、１５０ａ…絶縁体層、１５０ｂ…絶縁体層、１６０ａ…絶縁体層、１６０ｂ…絶縁体層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】