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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022095248
(43)【公開日】2022-06-28
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 11/56 20060101AFI20220621BHJP
G11C 16/04 20060101ALI20220621BHJP
G11C 16/34 20060101ALI20220621BHJP
【ＦＩ】
G11C11/56 210
G11C16/04 170
G11C16/34 140
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2020208454
(22)【出願日】2020-12-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】加藤 光司
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225BA19
5B225CA18
5B225DB02
5B225DB09
5B225DB29
5B225DB30
5B225EA05
(57)【要約】
【課題】書き込み速度の低下を抑制し且つデータの信頼性を向上させること。
【解決手段】実施形態の半導体記憶装置は、複数のメモリセルトランジスタと、ワード線と、複数のビット線と、コントローラと、を含む。ワード線は、複数のメモリセルトランジスタに接続される。複数のビット線は、複数のメモリセルトランジスタにそれぞれ接続される。コントローラは、プログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行する書き込み動作を実行する。コントローラは、第１データのベリファイ動作において、ワード線に第１データのベリファイハイ電圧が印加されている間に、第１データを書き込むメモリセルトランジスタが第１データのベリファイハイ電圧を超えているか否かを判定し、且つ第２データを書き込むメモリセルトランジスタが第２データのベリファイロー電圧を超えているか否かを判定する。
【選択図】図１２
【解決手段】実施形態の半導体記憶装置は、複数のメモリセルトランジスタと、ワード線と、複数のビット線と、コントローラと、を含む。ワード線は、複数のメモリセルトランジスタに接続される。複数のビット線は、複数のメモリセルトランジスタにそれぞれ接続される。コントローラは、プログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行する書き込み動作を実行する。コントローラは、第１データのベリファイ動作において、ワード線に第１データのベリファイハイ電圧が印加されている間に、第１データを書き込むメモリセルトランジスタが第１データのベリファイハイ電圧を超えているか否かを判定し、且つ第２データを書き込むメモリセルトランジスタが第２データのベリファイロー電圧を超えているか否かを判定する。
【選択図】図１２
【特許請求の範囲】
【請求項1】
各々が、閾値電圧が複数のステートのいずれかに含まれるかにより複数ビットデータを記憶することが可能であり、閾値電圧が第１ステートに含まれる場合に第１データを記憶し、閾値電圧が前記第１ステートよりも高い第２ステートに含まれる場合に第２データを記憶する、複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに接続されたワード線と、
前記複数のメモリセルトランジスタにそれぞれ接続された複数のビット線と、
プログラム動作とベリファイ動作とを含むプログラムループの繰り返しを含む書き込み動作を実行することが可能なコントローラと、を備え、
前記複数のステート毎にベリファイロー電圧とベリファイハイ電圧とが設定され、
前記コントローラは、
前記プログラム動作において、前記ワード線にプログラム電圧が印加されている間に、第１プログラム対象のメモリセルトランジスタに接続されたビット線に第１電圧を印加し、第２プログラム対象のメモリセルトランジスタに接続されたビット線に前記第１電圧よりも高い第２電圧を印加し、プログラム禁止のメモリセルトランジスタに接続されたビット線に前記第２電圧よりも高い第３電圧を印加し、
前記ベリファイ動作において、書き込み先のステート毎に、閾値電圧がベリファイロー電圧以下であると判定されたメモリセルトランジスタを前記第１プログラム対象に設定し、閾値電圧がベリファイロー電圧を超え、且つベリファイハイ電圧以下であると判定されたメモリセルトランジスタを前記第２プログラム対象に設定し、閾値電圧がベリファイハイ電圧を超えていると判定されたメモリセルトランジスタを前記プログラム禁止に設定し、
前記第１データのベリファイ動作において、前記ワード線に前記第１データのベリファイハイ電圧が印加されている間に、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定し、且つ前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する、
半導体記憶装置。
前記複数のメモリセルトランジスタに接続されたワード線と、
前記複数のメモリセルトランジスタにそれぞれ接続された複数のビット線と、
プログラム動作とベリファイ動作とを含むプログラムループの繰り返しを含む書き込み動作を実行することが可能なコントローラと、を備え、
前記複数のステート毎にベリファイロー電圧とベリファイハイ電圧とが設定され、
前記コントローラは、
前記プログラム動作において、前記ワード線にプログラム電圧が印加されている間に、第１プログラム対象のメモリセルトランジスタに接続されたビット線に第１電圧を印加し、第２プログラム対象のメモリセルトランジスタに接続されたビット線に前記第１電圧よりも高い第２電圧を印加し、プログラム禁止のメモリセルトランジスタに接続されたビット線に前記第２電圧よりも高い第３電圧を印加し、
前記ベリファイ動作において、書き込み先のステート毎に、閾値電圧がベリファイロー電圧以下であると判定されたメモリセルトランジスタを前記第１プログラム対象に設定し、閾値電圧がベリファイロー電圧を超え、且つベリファイハイ電圧以下であると判定されたメモリセルトランジスタを前記第２プログラム対象に設定し、閾値電圧がベリファイハイ電圧を超えていると判定されたメモリセルトランジスタを前記プログラム禁止に設定し、
前記第１データのベリファイ動作において、前記ワード線に前記第１データのベリファイハイ電圧が印加されている間に、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定し、且つ前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する、
半導体記憶装置。
【請求項2】
前記第１ステートと前記第２ステートとは隣り合っている、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１ステートと前記第２ステートとの間に他のステートが設定される、
請求項１又は請求項２に記載の半導体記憶装置。
請求項１又は請求項２に記載の半導体記憶装置。
【請求項4】
前記複数のメモリセルトランジスタの各々は、閾値電圧が第３ステートに含まれる場合に第３データを記憶し、閾値電圧が前記第３ステートよりも高い第４ステートに含まれる場合に第４データを記憶し、
前記コントローラは、前記第３データのベリファイ動作において、前記ワード線に前記第３データのベリファイハイ電圧が印加されている間に、前記第３データを書き込むメモリセルトランジスタがベリファイハイ電圧を超えているか否かを判定し、且つ前記第４データを書き込むメモリセルトランジスタがベリファイロー電圧を超えているか否かを判定し、
前記第１ステートと前記第２ステートとの間に設定された他のステートの数と、前記第１ステートと前記第２ステートとの間に設定された他のステートの数とが異なる、
請求項１又は請求項２に記載の半導体記憶装置。
前記コントローラは、前記第３データのベリファイ動作において、前記ワード線に前記第３データのベリファイハイ電圧が印加されている間に、前記第３データを書き込むメモリセルトランジスタがベリファイハイ電圧を超えているか否かを判定し、且つ前記第４データを書き込むメモリセルトランジスタがベリファイロー電圧を超えているか否かを判定し、
前記第１ステートと前記第２ステートとの間に設定された他のステートの数と、前記第１ステートと前記第２ステートとの間に設定された他のステートの数とが異なる、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項5】
前記コントローラは、前記第１データのベリファイ動作において、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かの判定と、前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かの判定とを、同時に実行する、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【請求項6】
前記複数のビット線にそれぞれ接続され、各々がセンスノードの電圧に基づいてメモリセルトランジスタの閾値電圧を判定することが可能な複数のセンス回路をさらに備え、
前記コントローラは、前記第１データのベリファイ動作において、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを前記第１の時間よりも長い第２の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
前記コントローラは、前記第１データのベリファイ動作において、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを前記第１の時間よりも長い第２の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【請求項7】
前記複数のビット線にそれぞれ接続され、各々がセンスノードの電圧に基づいてメモリセルトランジスタの閾値電圧を判定することが可能な複数のセンス回路をさらに備え、
前記コントローラは、前記第１データのベリファイ動作において、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定した後、且つ前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを充電することなく、第３の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
前記コントローラは、前記第１データのベリファイ動作において、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定した後、且つ前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを充電することなく、第３の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【請求項8】
前記複数のビット線にそれぞれ接続され、各々がセンスノードの電圧に基づいてメモリセルトランジスタの閾値電圧を判定することが可能な複数のセンス回路をさらに備え、
前記コントローラは、前記第１データのベリファイ動作において、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを前記第１の時間よりも短い第４の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
前記コントローラは、前記第１データのベリファイ動作において、
前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを前記第１の時間よりも短い第４の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【請求項9】
前記複数のビット線にそれぞれ接続され、各々がセンスノードの電圧に基づいてメモリセルトランジスタの閾値電圧を判定することが可能な複数のセンス回路をさらに備え、
前記コントローラは、前記第１データのベリファイ動作において、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第４の時間放電させ、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイハイ電圧を超えているか否かを判定した後、且つ前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを充電することなく、第５の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
前記コントローラは、前記第１データのベリファイ動作において、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイロー電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを第４の時間放電させ、
前記第２データを書き込むメモリセルトランジスタが前記第２データのベリファイハイ電圧を超えているか否かを判定した後、且つ前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する前に、前記複数のセンス回路のそれぞれのセンスノードを充電することなく、第５の時間放電させる、
請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
【請求項10】
前記コントローラは、前記プログラムループの繰り返しにおいて、第５データを書き込むメモリセルトランジスタの閾値電圧がベリファイハイ電圧を超えていない、且つ１つ前のプログラムループで前記第５データのベリファイロー電圧を超えているか否かが判定されていない、且つ現在のプログラムループ数が第１の数以上である場合に、前記第５データを書き込むメモリセルトランジスタを前記第２プログラム対象に設定する、
請求項１乃至請求項９の何れか一項に記載の半導体記憶装置。
請求項１乃至請求項９の何れか一項に記載の半導体記憶装置。
【請求項11】
前記コントローラは、前記プログラムループの繰り返しにおいて、第６データを書き込むメモリセルトランジスタの閾値電圧がベリファイハイ電圧を超えていない、且つ１つ前のプログラムループで前記第６データのベリファイロー電圧を超えているか否かが判定されていない、且つ現在のプログラムループの時点で第７データのベリファイにパスしたメモリセルトランジスタの数が第２の数以上である場合に、前記第６データを書き込むメモリセルトランジスタを前記第２プログラム対象に設定する、
請求項１乃至請求項９の何れか一項に記載の半導体記憶装置。
請求項１乃至請求項９の何れか一項に記載の半導体記憶装置。
【請求項12】
前記コントローラは、書き込み動作で１つ前のステートのプログラム動作及びベリファイ動作が実行されないステートに割り当てられた第８データのベリファイ動作において、
前記ワード線に前記第８データのベリファイロー電圧が印加されている間に、前記第８データを書き込むメモリセルトランジスタが前記第８データのベリファイロー電圧を超えているか否かを判定し、
前記ワード線に前記第８データのベリファイハイ電圧が印加されている間に、前記第８データを書き込むメモリセルトランジスタが前記第８データのベリファイハイ電圧を超えているか否かを判定する、
請求項１乃至請求項１１の何れか一項に記載の半導体記憶装置。
前記ワード線に前記第８データのベリファイロー電圧が印加されている間に、前記第８データを書き込むメモリセルトランジスタが前記第８データのベリファイロー電圧を超えているか否かを判定し、
前記ワード線に前記第８データのベリファイハイ電圧が印加されている間に、前記第８データを書き込むメモリセルトランジスタが前記第８データのベリファイハイ電圧を超えているか否かを判定する、
請求項１乃至請求項１１の何れか一項に記載の半導体記憶装置。
【請求項13】
各々が閾値電圧に基づいて複数ビットデータを記憶することが可能な複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに接続されたワード線と、
前記複数のメモリセルトランジスタにそれぞれ接続された複数のビット線と、
前記複数のビット線にそれぞれ接続され、各々がセンスノードの電圧に基づいてメモリセルトランジスタの閾値電圧を判定することが可能な複数のセンス回路と、
プログラム動作とベリファイ動作とを含むプログラムループの繰り返しを含む書き込み動作を実行することが可能なコントローラと、を備え、
前記コントローラは、
前記プログラム動作において、前記ワード線にプログラム電圧が印加されている間に、第１プログラム対象のメモリセルトランジスタに接続されたビット線に第１電圧を印加し、第２プログラム対象のメモリセルトランジスタに接続されたビット線に前記第１電圧よりも高い第２電圧を印加し、プログラム禁止のメモリセルトランジスタに接続されたビット線に前記第２電圧よりも高い第３電圧を印加し、
前記ベリファイ動作において、書き込み先のステート毎に、閾値電圧がベリファイロー電圧以下であると判定されたメモリセルトランジスタを前記第１プログラム対象に設定し、閾値電圧がベリファイロー電圧を超え、且つベリファイハイ電圧以下であると判定されたメモリセルトランジスタを前記第２プログラム対象に設定し、閾値電圧がベリファイハイ電圧を超えていると判定されたメモリセルトランジスタを前記プログラム禁止に設定し、
第１データのベリファイ動作において、
前記コントローラは、前記ワード線に前記第１データのベリファイロー電圧と前記第１データのベリファイハイ電圧との間の第４電圧を印加している間に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、前記ワード線に前記第１データのベリファイハイ電圧を印加している間に、前記複数のセンス回路のそれぞれのセンスノードを前記第１の時間よりも長い第２の時間放電させ、
前記第１データを書き込むメモリセルトランジスタに接続されたセンス回路は、前記ワード線に前記第４電圧が印加されている間に、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイロー電圧を超えているか否かを判定し、前記ワード線に前記第１データのベリファイハイ電圧が印加されている間に、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する、
半導体記憶装置。
前記複数のメモリセルトランジスタに接続されたワード線と、
前記複数のメモリセルトランジスタにそれぞれ接続された複数のビット線と、
前記複数のビット線にそれぞれ接続され、各々がセンスノードの電圧に基づいてメモリセルトランジスタの閾値電圧を判定することが可能な複数のセンス回路と、
プログラム動作とベリファイ動作とを含むプログラムループの繰り返しを含む書き込み動作を実行することが可能なコントローラと、を備え、
前記コントローラは、
前記プログラム動作において、前記ワード線にプログラム電圧が印加されている間に、第１プログラム対象のメモリセルトランジスタに接続されたビット線に第１電圧を印加し、第２プログラム対象のメモリセルトランジスタに接続されたビット線に前記第１電圧よりも高い第２電圧を印加し、プログラム禁止のメモリセルトランジスタに接続されたビット線に前記第２電圧よりも高い第３電圧を印加し、
前記ベリファイ動作において、書き込み先のステート毎に、閾値電圧がベリファイロー電圧以下であると判定されたメモリセルトランジスタを前記第１プログラム対象に設定し、閾値電圧がベリファイロー電圧を超え、且つベリファイハイ電圧以下であると判定されたメモリセルトランジスタを前記第２プログラム対象に設定し、閾値電圧がベリファイハイ電圧を超えていると判定されたメモリセルトランジスタを前記プログラム禁止に設定し、
第１データのベリファイ動作において、
前記コントローラは、前記ワード線に前記第１データのベリファイロー電圧と前記第１データのベリファイハイ電圧との間の第４電圧を印加している間に、前記複数のセンス回路のそれぞれのセンスノードを第１の時間放電させ、前記ワード線に前記第１データのベリファイハイ電圧を印加している間に、前記複数のセンス回路のそれぞれのセンスノードを前記第１の時間よりも長い第２の時間放電させ、
前記第１データを書き込むメモリセルトランジスタに接続されたセンス回路は、前記ワード線に前記第４電圧が印加されている間に、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイロー電圧を超えているか否かを判定し、前記ワード線に前記第１データのベリファイハイ電圧が印加されている間に、前記第１データを書き込むメモリセルトランジスタが前記第１データのベリファイハイ電圧を超えているか否かを判定する、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第４７８６１７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
書き込み速度の低下を抑制し且つデータの信頼性を向上させること。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数のメモリセルトランジスタと、ワード線と、複数のビット線と、コントローラと、を含む。複数のメモリセルトランジスタの各々は、閾値電圧が複数のステートのいずれかに含まれるかにより複数ビットデータを記憶することが可能である。メモリセルトランジスタは、閾値電圧が第１ステートに含まれる場合に第１データを記憶する。メモリセルトランジスタは、閾値電圧が第１ステートよりも高い第２ステートに含まれる場合に第２データを記憶する。ワード線は、複数のメモリセルトランジスタに接続される。複数のビット線は、複数のメモリセルトランジスタにそれぞれ接続される。コントローラは、プログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行する書き込み動作を実行する。複数のステート毎に、ベリファイロー電圧とベリファイハイ電圧とが設定される。コントローラは、プログラム動作において、ワード線にプログラム電圧が印加されている間に、第１プログラム対象のメモリセルトランジスタに接続されたビット線に第１電圧を印加し、第２プログラム対象のメモリセルトランジスタに接続されたビット線に第１電圧よりも高い第２電圧を印加し、プログラム禁止のメモリセルトランジスタに接続されたビット線に第２電圧よりも高い第３電圧を印加する。コントローラは、ベリファイ動作において、書き込み先のステート毎に、閾値電圧がベリファイロー電圧以下であると判定されたメモリセルトランジスタを第１プログラム対象に設定し、閾値電圧がベリファイロー電圧を超え、且つベリファイハイ電圧以下であると判定されたメモリセルトランジスタを第２プログラム対象に設定し、閾値電圧がベリファイハイ電圧を超えていると判定されたメモリセルトランジスタをプログラム禁止に設定する。コントローラは、第１データのベリファイ動作において、ワード線に第１データのベリファイハイ電圧が印加されている間に、第１データを書き込むメモリセルトランジスタが第１データのベリファイハイ電圧を超えているか否かを判定し、且つ第２データを書き込むメモリセルトランジスタが第２データのベリファイロー電圧を超えているか否かを判定する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図2】第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。
【図4】第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図5】第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
【図6】第１実施形態に係る半導体記憶装置におけるデータの記憶方式の一例を示す概念図。
【図7】第１実施形態に係る半導体記憶装置の書き込み動作の概要を示すタイミングチャート。
【図8】第１実施形態に係る半導体記憶装置の書き込み動作におけるプログラムループの設定の一例を示すテーブル。
【図9】第１実施形態に係る半導体記憶装置の書き込み動作で書き込みステート毎に使用され得る２種類のベリファイ電圧２種類のプログラム方法との一例を示す閾値電圧分布図。
【図10】第１実施形態に係る半導体記憶装置のプログラム動作の一例を示すタイミングチャート。
【図11】第１実施形態に係る半導体記憶装置の書き込み動作におけるベリファイ電圧の設定の一例を示すテーブル。
【図12】第１実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャート。
【図13】第１実施形態に係る半導体記憶装置のベリファイ動作のより詳細な一例を示すタイミングチャート。
【図14】第１実施形態の第１変形例におけるベリファイ電圧の設定の一例を示すテーブル。
【図15】第１実施形態の第２変形例におけるベリファイ電圧の設定の一例を示すテーブル。
【図16】第２実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャート。
【図17】第２実施形態に係る半導体記憶装置における実質的なベリファイ電圧の一例を示す概念図。
【図18】第３実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャート。
【図19】第４実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャート。
【図20】第４実施形態に係る半導体記憶装置における実質的なベリファイ電圧の一例を示す概念図。
【図21】第５実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャート。
【図22】第６実施形態に係る半導体記憶装置のプログラム動作の一例を示すフローチャート。
【図23】第６実施形態の変形例におけるプログラム動作の一例を示すフローチャート。
【図24】第７実施形態に係る半導体記憶装置の書き込み動作におけるベリファイ電圧の設定の一例を示すテーブル。
【図25】第７実施形態に係る半導体記憶装置の書き込み動作の一例を示すタイミングチャート。
【図26】第７実施形態の変形例におけるベリファイ電圧の設定の一例を示すテーブル。
【図27】第８実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャート。
【図28】第８実施形態に係る半導体記憶装置における実質的なベリファイ電圧の一例を示す概念図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【0008】
以下の説明において、略同一の機能及び構成を有する構成要素については、同一の符号が付されている。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
【0009】
［１］第１実施形態
第１実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。以下に、第１実施形態に係る半導体記憶装置１について説明する。
第１実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。以下に、第１実施形態に係る半導体記憶装置１について説明する。
【0010】
［１－１］構成
［１－１－１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示している。図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能に構成される。また、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
［１－１－１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成の一例を示している。図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能に構成される。また、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【0011】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含む。ブロックＢＬＫは、例えば、データの消去単位として使用される。メモリセルアレイ１０には、後述される複数のビット線及び複数のワード線が設けられる。各メモリセルは、１本のビット線と１本のワード線とに関連付けられている。
【0012】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、シーケンサ１３に、読み出し動作、書き込み動作、消去動作等を実行させるための命令を含む。
【0013】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線に関連付けられている。
【0014】
シーケンサ１３は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいて、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御し、読み出し動作、書き込み動作、消去動作等を実行する。
【0015】
ドライバモジュール１４は、複数の信号線を介してロウデコーダモジュール１５に接続され、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。例えば、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて選択されたワード線に接続された信号線と、他のワード線に接続された信号線とのそれぞれに、所定の電圧を印加する。
【0016】
ロウデコーダモジュール１５は、ドライバモジュール１４によって複数の信号線に印加された電圧を、メモリセルアレイ１０に転送する。また、ロウデコーダモジュール１５は、メモリセルアレイ１０内で、アドレスレジスタ１２に記憶されたブロックアドレスＢＡに関連付けられた１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫと非選択のブロックＢＬＫとで、互いに異なる信号線の組に印加された電圧を転送する。
【0017】
センスアンプモジュール１６は、図示が省略された入出力回路を介して、メモリコントローラ２との間でデータＤＡＴを送受信する。書き込み動作において、センスアンプモジュール１６は、メモリコントローラ２から受信した書き込みデータに応じた電圧を、各ビット線に印加する。読み出し動作において、センスアンプモジュール１６は、メモリセルに記憶されたデータをビット線の電圧に基づいて判定し、判定結果に基づいて確定した読み出しデータをメモリコントローラ２に送信する。
【0018】
半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えば、入出力信号Ｉ／Ｏ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びレディビジー信号ＲＢｎが使用される。
【0019】
入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであるか否かを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであるか否かを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令するための信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令するための信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかをメモリコントローラ２に通知する信号である。レディ状態は、半導体記憶装置１がメモリコントローラ２からの命令を受け付ける状態である。ビジー状態は半導体記憶装置１が、メモリコントローラ２からの命令を受け付けない状態である。
【0020】
尚、半導体記憶装置１及びメモリコントローラ２の組み合わせによって、１つの半導体装置が構成されても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0021】
［１－１－２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成）
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。ブロックＢＬＫには、複数のビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）と、複数のワード線ＷＬ０～ＷＬ７と、複数の選択ゲート線ＳＧＤ０～ＳＧＤ３と、選択ゲート線ＳＧＳと、ソース線ＳＬとが接続されている。
（メモリセルアレイ１０の回路構成）
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。ブロックＢＬＫには、複数のビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）と、複数のワード線ＷＬ０～ＷＬ７と、複数の選択ゲート線ＳＧＤ０～ＳＧＤ３と、選択ゲート線ＳＧＳと、ソース線ＳＬとが接続されている。
【0022】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳには、互いに異なるカラムアドレスが割り当てられる。各ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。各ビット線ＢＬには、同一のカラムアドレスが割り当てられた複数のＮＡＮＤストリングＮＳが接続される。複数のワード線ＷＬ０～ＷＬ７と、複数の選択ゲート線ＳＧＤ０～ＳＧＤ３と、選択ゲート線ＳＧＳとの組は、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
【0023】
各ＮＡＮＤストリングＮＳは、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、閾値電圧に応じてデータを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、読み出し動作、書き込み動作、及び消去動作等において、ストリングユニットＳＵの選択等に使用される。
【0024】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
【0025】
同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ３に接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
【0026】
以下では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合のことを、“セルユニットＣＵ”と呼ぶ。例えば、各々が１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。メモリセルトランジスタＭＴは、２ビットデータ以上の記憶容量を有していてもよい。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビット数に応じて、２ページデータ以上の記憶容量を有し得る。第１実施形態では、１つのメモリセルトランジスタＭＴが３ビットデータを記憶する場合の構成及び動作について説明する。
【0027】
尚、メモリセルアレイ１０は、その他の回路構成であっても良い。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、変更されても良い。ＮＡＮＤストリングＮＳが、１つ以上のダミートランジスタを含んでいても良い。選択ゲート線ＳＧＳが、ストリングユニットＳＵ毎に設けられても良い。
【0028】
（ロウデコーダモジュール１５の回路構成）
図３は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示す回路図である。図３に示すように、ロウデコーダモジュール１５は、信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介して、ドライバモジュール１４に接続される。また、ロウデコーダモジュール１５は、ロウデコーダＲＤ０～ＲＤｎ（ｎは１以上の整数）を含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。以下に、ロウデコーダＲＤ０に注目して、ロウデコーダＲＤの詳細な回路構成について説明する。
図３は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示す回路図である。図３に示すように、ロウデコーダモジュール１５は、信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介して、ドライバモジュール１４に接続される。また、ロウデコーダモジュール１５は、ロウデコーダＲＤ０～ＲＤｎ（ｎは１以上の整数）を含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。以下に、ロウデコーダＲＤ０に注目して、ロウデコーダＲＤの詳細な回路構成について説明する。
【0029】
ロウデコーダＲＤは、例えば、トランジスタＴＲ０～ＴＲ１７、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。
【0030】
トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０～ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。そして、各トランジスタＴＲのドレイン及びソースは、ドライバモジュール１４に接続された複数の信号線のいずれかと、当該ロウデコーダＲＤに関連付けられたブロックＢＬＫに接続された複数の配線のいずれかとの間に接続される。
【0031】
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。トランジスタＴＲ９～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。トランジスタＴＲ９～ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。
【0032】
ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係を有している。言い換えると、転送ゲート線ｂＴＧには、転送ゲート線ＴＧに入力される信号の反転信号が入力される。
【0033】
ロウデコーダモジュール１５は、ロウデコーダＲＤ０～ＲＤｎのそれぞれのブロックデコーダＢＤにブロックアドレスＢＡが入力されることによって、ブロックＢＬＫを選択することが出来る。例えば、読み出し動作や書き込み動作の際に、選択されたブロックＢＬＫに関連付けられているブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。一方で、非選択のブロックＢＬＫに関連付けられているブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。これにより、選択されたブロックＢＬＫと非選択のブロックＢＬＫとに、互いに異なる信号線の組に印加された電圧が転送される。
【0034】
尚、ロウデコーダモジュール１５は、その他の回路構成であっても良い。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に応じて変更されても良い。信号線ＣＧは、複数のブロックＢＬＫ間で共有されることから、“グローバルワード線”と呼ばれても良い。ワード線ＷＬは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれても良い。信号線ＳＧＤＤ及びＳＧＳＤのそれぞれは、複数のブロックＢＬＫ間で共有されることから、“グローバル転送ゲート線”と呼ばれても良い。選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、ブロック毎に設けられることから、“ローカル転送ゲート線”と呼ばれても良い。
【0035】
（センスアンプモジュール１６の回路構成）
図４は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６の回路構成の一例を示す回路図である。図４に示すように、センスアンプモジュール１６は、センスアンプユニットＳＡＵ０～ＳＡＵｍ（ｍは１以上の整数）を含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。以下に、センスアンプユニットＳＡＵ０に注目して、センスアンプユニットＳＡＵの詳細な回路構成について説明する。
図４は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６の回路構成の一例を示す回路図である。図４に示すように、センスアンプモジュール１６は、センスアンプユニットＳＡＵ０～ＳＡＵｍ（ｍは１以上の整数）を含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。以下に、センスアンプユニットＳＡＵ０に注目して、センスアンプユニットＳＡＵの詳細な回路構成について説明する。
【0036】
センスアンプユニットＳＡＵは、例えば、ビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬを含む。ビット線接続部ＢＬＨＵは、ビット線ＢＬとセンスアンプ部ＳＡとの間に接続された高耐圧なトランジスタを含む。センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいてメモリセルトランジスタＭＴの閾値電圧を判定するための回路を含む。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬのそれぞれは、データを一時的に記憶することが可能な回路である。
【0037】
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬは、バスＬＢＵＳに接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬは、バスＬＢＵＳを介して、互いにデータを送受信することが出来る。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。ラッチ回路ＸＤＬは、半導体記憶装置１のキャッシュメモリＣＭとしても使用され得る。半導体記憶装置１は、少なくともラッチ回路ＸＤＬが空いていれば、レディ状態になることが出来る。
【0038】
各センスアンプ部ＳＡには、シーケンサ１３によって生成された制御信号ＳＴＢが入力される。制御信号ＳＴＢがアサートされると、センスアンプ部ＳＡは、選択されたメモリセルトランジスタＭＴに記憶されたデータを判定する。簡潔に述べると、センスアンプ部ＳＡは、制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に応じて、バスＬＢＵＳを放電させる。そして、このときのバスＬＢＵＳの電圧に基づいたデータ（“０”又は“１”）が、バスＬＢＵＳを共有するいずれかのラッチ回路に記憶される。
【0039】
図５は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示す回路図である。図５に示すように、センスアンプ部ＳＡは、トランジスタ２０～２７、キャパシタ２８、ノードＮＤ１及びＮＤ２、並びにセンスノードＳＥＮを含む。ビット線接続部ＢＬＨＵは、トランジスタ２９を含む。ラッチ回路ＳＤＬは、インバータ３０及び３１、トランジスタ３２及び３３、並びにノードＳＩＮＶ及びＳＬＡＴを含む。
【0040】
トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１～２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ２０のソースは、電源線に接続される。電源線には、電源電圧ＶＤＤが印加される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、ノードＳＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートは、ノードＢＬＸに接続される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、センスノードＳＥＮに接続される。トランジスタ２２のゲートは、ノードＨＬＬに接続される。トランジスタ２３のドレインは、センスノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートは、ノードＸＸＬに接続される。
【0041】
トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートは、ノードＢＬＣに接続される。トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。トランジスタ２５のゲートは、ノードＳＩＮＶに接続される。トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、センスノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、センスノードＳＥＮに接続される。キャパシタ２８の他方電極に、クロックＣＬＫが入力される。
【0042】
トランジスタ２９は、トランジスタ２０～２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。トランジスタ２９のドレインは、トランジスタ２４のソースに接続される。トランジスタ２９のソースは、ビット線ＢＬに接続される。トランジスタ２９のゲートは、ノードＢＬＳに接続される。
【0043】
インバータ３０の入力ノードは、ノードＳＬＡＴに接続される。インバータ３０の出力ノードは、ノードＳＩＮＶに接続される。インバータ３１の入力ノードは、ノードＳＩＮＶに接続される。インバータ３１の出力ノードは、ノードＳＬＡＴに接続される。トランジスタ３２及び３３のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ３２のソース及びドレインは、ノードＳＩＮＶとバスＬＢＵＳとの間に接続される。トランジスタ３２のゲートは、ノードＳＴＩに接続される。トランジスタ３３のソース及びドレインは、ノードＳＬＡＴとバスＬＢＵＳとの間に接続される。トランジスタ３３のゲートは、ノードＳＴＬに接続される。ラッチ回路ＳＤＬは、ノードＳＬＡＴにおいて、データを記憶する。一方で、ラッチ回路ＳＤＬは、ノードＳＩＮＶにおいて、ノードＳＬＡＴに記憶されたデータの反転データを記憶する。
【0044】
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬのそれぞれの回路構成は、例えば、ラッチ回路ＳＤＬと類似している。簡潔に述べると、ラッチ回路ＡＤＬは、ラッチ回路ＳＤＬにおいて、ノードＳＬＡＴ及びＳＩＮＶがそれぞれノードＡＬＡＴ及びＡＩＮＶに置き換えられ、ノードＳＴＬ及びＳＴＩがそれぞれノードＡＴＬ及びＡＴＩに置き換えられた構成を有する。ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを記憶し、ノードＡＩＮＶにおいてノードＡＬＡＴに記憶されたデータの反転データを記憶する。ラッチ回路ＢＤＬ、ＣＤＬ、ＶＬＤＬ、ＶＨＤＬ、及びＸＤＬについての説明は省略する。
【0045】
ノードＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＢＬＳ、ＳＴＩ、ＳＴＬ、ＡＴＬ、及びＡＴＩのそれぞれは、例えば複数のセンスアンプユニットＳＡＵの間で共有される。ノードＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＢＬＳ、ＳＴＩ、ＳＴＬ、ＡＴＬ、及びＡＴＩのそれぞれには、シーケンサ１３によって生成された制御信号が入力される。尚、センスアンプモジュール１６は、その他の回路構成であっても良い。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＴが記憶可能なビット数に応じて変更され得る。
【0046】
［１－１－３］データの記憶方式
図６は、第１実施形態に係る半導体記憶装置１におけるデータの記憶方式の一例を示す概念図である。図６は、メモリセルトランジスタＭＴの閾値電圧分布と、データの割り当てと、データの読み出しに使用される電圧との一例を示している。以下で参照される閾値電圧分布図において、縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数を示し、横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧を示している。
図６は、第１実施形態に係る半導体記憶装置１におけるデータの記憶方式の一例を示す概念図である。図６は、メモリセルトランジスタＭＴの閾値電圧分布と、データの割り当てと、データの読み出しに使用される電圧との一例を示している。以下で参照される閾値電圧分布図において、縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数を示し、横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧を示している。
【0047】
図６に示すように、１つのメモリセルトランジスタＭＴが３ビットデータを記憶する場合に、セルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴが形成する閾値電圧分布は、８種類のステートを有し得る。以下では、この８種類のステートのことを、閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステートと呼ぶ。１つのメモリセルトランジスタに対して３ビットデータを記憶させる方式は、ＴＬＣ（Triple-Level Cell）方式とも呼ばれる。
【0048】
メモリセルトランジスタＭＴが消去状態である場合に、メモリセルトランジスタＭＴの閾値電圧は、“Ｓ０”ステートに含まれる。メモリセルトランジスタＭＴにデータが書き込まれている場合に、メモリセルトランジスタＭＴの閾値電圧は、“Ｓ０”～“Ｓ７”ステートのいずれかに含まれる。“Ｓ０”～“Ｓ７”ステートのそれぞれには、互いに異なる３ビットデータが割り当てられている。隣り合う２つのステートのそれぞれにおけるデータの割り当ては、１ビットデータのみが異なるように設定されることが好ましい。以下に、８種類のステートに対するデータの割り付けの一例を羅列する。
【0049】
“Ｓ０”ステート：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ｓ１”ステート：“１１０”データ
“Ｓ２”ステート：“１００”データ
“Ｓ３”ステート：“０００”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“０１１”データ
“Ｓ６”ステート：“００１”データ
“Ｓ７”ステート：“１０１”データ
“Ｓ１”ステート：“１１０”データ
“Ｓ２”ステート：“１００”データ
“Ｓ３”ステート：“０００”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“０１１”データ
“Ｓ６”ステート：“００１”データ
“Ｓ７”ステート：“１０１”データ
【0050】
隣り合うステート間のそれぞれには、データの書き込みの確認に使用されるベリファイ電圧や、データの読み出しに使用される読み出し電圧が設定される。具体的には、“Ｓ０”及び“Ｓ１”ステートの間に、ベリファイ電圧Ｖ１と読み出し電圧Ｒ１とが設定される。“Ｓ１”及び“Ｓ２”ステートの間に、ベリファイ電圧Ｖ２と読み出し電圧Ｒ２とが設定される。“Ｓ２”及び“Ｓ３”ステートの間に、ベリファイ電圧Ｖ３と読み出し電圧Ｒ３とが設定される。“Ｓ３”及び“Ｓ４”ステートの間に、ベリファイ電圧Ｖ４と読み出し電圧Ｒ４とが設定される。“Ｓ４”及び“Ｓ５”ステートの間に、ベリファイ電圧Ｖ５と読み出し電圧Ｒ５とが設定される。“Ｓ５”及び“Ｓ６”ステートの間に、ベリファイ電圧Ｖ６と読み出し電圧Ｒ６とが設定される。“Ｓ６”及び“Ｓ７”ステートの間に、とベリファイ電圧Ｖ７と読み出し電圧Ｒ７が設定される。ベリファイ電圧Ｖ１～Ｖ７は、それぞれ読み出し電圧Ｒ１～Ｒ７よりも高く設定されることが好ましい。
【0051】
ベリファイ電圧Ｖ１～Ｖ７は、それぞれ“Ｓ１”～“Ｓ７”ステートに関連付けられている。書き込み動作において、半導体記憶装置１は、ベリファイ電圧を用いた読み出し動作（以下、ベリファイ読み出しと呼ぶ）によって、あるデータを記憶させたいメモリセルトランジスタＭＴの閾値電圧が、当該データに関連付けられたベリファイ電圧を超えたか否かを確認する。そして、シーケンサ１３は、当該メモリセルトランジスタＭＴの閾値電圧が、当該データに関連付けられたベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴに対するデータの書き込みを完了する。
【0052】
読み出し電圧Ｒ１は、“Ｓ０”ステートと“Ｓ１”ステート以上との区別に使用される。読み出し電圧Ｒ２は、“Ｓ１”ステート以下と“Ｓ２”ステート以上との区別に使用される。読み出し電圧Ｒ３は、“Ｓ２”ステート以下と“Ｓ３”ステート以上との区別に使用される。読み出し電圧Ｒ４は、“Ｓ３”ステート以下と“Ｓ４”ステート以上との区別に使用される。読み出し電圧Ｒ５は、“Ｓ４”ステート以下と“Ｓ５”ステート以上との区別に使用される。読み出し電圧Ｒ６は、“Ｓ５”ステート以下と“Ｓ６”ステート以上との区別に使用される。読み出し電圧Ｒ７は、“Ｓ６”ステート以下と“Ｓ７”ステート以上との区別に使用される。また、読み出しパス電圧ＶＲＥＡＤが、最も高いステートよりも高い電圧に設定される。ゲートに読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0053】
読み出し動作において、半導体記憶装置１は、少なくとも１つの読み出し電圧を用いて、メモリセルトランジスタＭＴがどのステートに分布しているのかを判定する。例えば、下位ビットデータの集合である下位ページデータは、読み出し電圧Ｒ１及びＲ５のそれぞれを用いた読み出し動作によって確定される。中位ビットデータの集合である中位ページデータは、読み出し電圧Ｒ２、Ｒ４及びＲ６のそれぞれを用いた読み出し動作によって確定される。上位ビットデータの集合である上位ページデータは、読み出し電圧Ｒ３及びＲ７のそれぞれを用いた読み出し動作によって確定される。複数の読み出し電圧が使用されるページの読み出し動作では、演算処理が適宜実行される。
【0054】
尚、半導体記憶装置１は、ＴＬＣ方式において、その他のデータの割り当てを使用しても良い。半導体記憶装置１は、ＴＬＣ方式以外の記憶方式を使用しても良く、あらゆるデータの割り当てを使用することが出来る。例えば、１つのメモリセルトランジスタＭＴが、２ビットデータや、４ビットデータ以上を記憶しても良い。本明細書で説明される動作は、データの記憶方式や、データの割り当ての種類に依らずに実行され得る。
【0055】
また、本明細書において、１つ前のステートは、隣り合うステートで閾値電圧の低い方のステートのことを示している。例えば、“Ｓ２”ステートの一つ前のステートは、“Ｓ１”ステートである。２つ前のステートは、２つのステートが１つのステートを挟み、当該２つのステートで閾値電圧の低い方のステートのことを示している。例えば、“Ｓ３”ステートの２つ前のステートは、“Ｓ１”ステートである。このように、２つのステートの関係は、間に配置されたステートの個数によって示されても良い。
【0056】
［１－２］動作
次に、第１実施形態に係る半導体記憶装置１の動作について説明する。以下の説明では、ページアドレスＰＡに基づいて選択されたワード線ＷＬのことを、“ワード線ＷＬｓｅｌ”と呼び、非選択のワード線ＷＬのことを“ワード線ＷＬｕｓｅｌ”と呼ぶ。ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのことを、“メモリセルトランジスタＭＴｓｅｌ”と呼ぶ。ワード線ＷＬに対する電圧の印加は、ドライバモジュール１４及びロウデコーダモジュール１５によって実行される。ビット線ＢＬに対する電圧の印加は、センスアンプユニットＳＡＵによって実行される。
次に、第１実施形態に係る半導体記憶装置１の動作について説明する。以下の説明では、ページアドレスＰＡに基づいて選択されたワード線ＷＬのことを、“ワード線ＷＬｓｅｌ”と呼び、非選択のワード線ＷＬのことを“ワード線ＷＬｕｓｅｌ”と呼ぶ。ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのことを、“メモリセルトランジスタＭＴｓｅｌ”と呼ぶ。ワード線ＷＬに対する電圧の印加は、ドライバモジュール１４及びロウデコーダモジュール１５によって実行される。ビット線ＢＬに対する電圧の印加は、センスアンプユニットＳＡＵによって実行される。
【0057】
［１－２－１］書き込み動作の概要
図７は、第１実施形態に係る半導体記憶装置１の書き込み動作の概要を示すタイミングチャートである。図７に示すように、半導体記憶装置１は、書き込み動作において、プログラムループを繰り返し実行する。図７には、書き込み動作においてプログラムループが実行された回数（以下、ループ数と呼ぶ）と、ワード線ＷＬｓｅｌの電圧変化（ＷＬｓｅｌ電圧）とが示されている。各プログラムループは、プログラム動作（Program）とベリファイ動作（Verify）とを含む。
図７は、第１実施形態に係る半導体記憶装置１の書き込み動作の概要を示すタイミングチャートである。図７に示すように、半導体記憶装置１は、書き込み動作において、プログラムループを繰り返し実行する。図７には、書き込み動作においてプログラムループが実行された回数（以下、ループ数と呼ぶ）と、ワード線ＷＬｓｅｌの電圧変化（ＷＬｓｅｌ電圧）とが示されている。各プログラムループは、プログラム動作（Program）とベリファイ動作（Verify）とを含む。
【0058】
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させ得る。プログラム動作において、ワード線ＷＬｓｅｌに接続された複数のメモリセルトランジスタＭＴｓｅｌは、関連付けられたセンスアンプユニットＳＡＵに記憶された書き込みデータに基づいて、プログラム対象（program-target）又はプログラム禁止（program-inhibit）に設定される。具体的には、書き込み目標のステート（以下、書き込みステートと呼ぶ）の閾値電圧に到達していないメモリセルトランジスタＭＴｓｅｌが、プログラム対象に設定される。一方で、書き込みステートの閾値電圧に到達しているメモリセルトランジスタＭＴｓｅｌが、プログラム禁止に設定される。
【0059】
プログラム動作では、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴｓｅｌの閾値電圧を上昇させることが可能な高電圧である。プログラム電圧ＶＰＧＭは、例えば、プログラムループの繰り返しに応じてステップアップされる。つまり、プログラム電圧ＶＰＧＭは、実行されたプログラムループの回数に応じて高くなり得る。ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されると、ワード線ＷＬｓｅｌに接続され、且つプログラム対象のビット線ＢＬに接続されたメモリセルトランジスタＭＴｓｅｌの閾値電圧が上昇する。一方で、ワード線ＷＬｓｅｌに接続され、且つプログラム禁止のビット線ＢＬに接続されたメモリセルトランジスタＭＴｓｅｌの閾値電圧の上昇は、セルフブースト技術等によって抑制される。シーケンサ１３は、プログラム動作を終了すると、ベリファイ動作を実行する。
【0060】
ベリファイ動作は、メモリセルトランジスタＭＴｓｅｌの閾値電圧が書き込みステートの閾値電圧に到達したか否かを確認する読み出し動作である。シーケンサ１３は、同じプログラムループ内で、プログラム対象に設定され、且つベリファイ対象の書き込みステートと一致しているメモリセルトランジスタＭＴｓｅｌを対象として、所定のベリファイ電圧を用いた読み出し動作を実行する。以下では、ベリファイ動作において実行される読み出し動作のことを、ベリファイ読み出しとも呼ぶ。
【0061】
ベリファイ読み出しでは、センスアンプユニットＳＡＵが、ビット線ＢＬの電圧に基づいて、メモリセルトランジスタＭＴｓｅｌの閾値電圧がワード線ＷＬｓｅｌに印加されているベリファイ電圧を超えたか否かを判定する。各センスアンプユニットＳＡＵは、メモリセルトランジスタＭＴｓｅｌの閾値電圧がベリファイ電圧を超えた、すなわち書き込みステートの閾値電圧に到達したとみなせるメモリセルトランジスタＭＴｓｅｌを、“ベリファイパス”と判定する。一方で、各センスアンプユニットＳＡＵは、メモリセルトランジスタＭＴｓｅｌの閾値電圧がベリファイ電圧以下である、すなわち書き込みステートの閾値電圧に到達していないとみなせるメモリセルトランジスタＭＴｓｅｌを、“ベリファイフェイル”と判定する。各センスアンプユニットＳＡＵは、以上で説明された書き込みステートのベリファイ結果を、内部のいずれかのラッチ回路に記憶させる。シーケンサ１３は、ベリファイ動作が完了すると、現在のプログラムループにおけるベリファイ結果に基づいて、各メモリセルトランジスタＭＴｓｅｌをプログラム対象又はプログラム禁止に設定し、次のプログラムループの処理を開始する。
【0062】
尚、半導体記憶装置１は、各プログラムループの後に、検出動作（“Detection”）を適宜実行し得る。検出動作では、ベリファイにパスしたメモリセルトランジスタＭＴの数が、書き込みステート毎にカウントされる。そして、シーケンサ１３は、書き込みステート毎に、当該書き込みステートの書き込みが完了したか否かを判定する。プログラムループの繰り返しにおいて、シーケンサ１３は、例えば“Ｓ１”～“Ｓ７”ステートのベリファイにパスしていないメモリセルトランジスタＭＴの数が所定の数を下回ったことを検知すると、書き込み動作を終了する。
【0063】
図８は、第１実施形態に係る半導体記憶装置１の書き込み動作におけるプログラムループの設定の一例を示すテーブルである。図８に示されたテーブルは、ループ数と、当該ループに割り当てられたベリファイ対象の書き込みステートとの関係を示し、ベリファイ読み出しが実行される部分に“○”が記載されている。図８に示すように、ベリファイ対象の書き込みステートの種類及び数は、プログラムループの進行に応じて変更され得る。本例では、シーケンサ１３が、最大で１９回のプログラムループを実行する。そして、シーケンサ１３は、１９回のプログラムループのそれぞれにおいて、少なくとも１種類のステートを対象としたベリファイ読み出しを実行する。
【0064】
具体的には、“Ｓ１”ステートが、１～６回目のプログラムループにおいてベリファイ対象に設定されている。“Ｓ２”ステートが、２～８回目のプログラムループにおいてベリファイ対象に設定されている。“Ｓ３”ステートが、４～１０回目のプログラムループにおいてベリファイ対象に設定されている。“Ｓ４”ステートが、６～１２回目のプログラムループにおいてベリファイ対象に設定されている。“Ｓ５”ステートが、８～１４回目のプログラムループにおいてベリファイ対象に設定されている。“Ｓ６”ステートが、１０～１６回目のプログラムループにおいてベリファイ対象に設定されている。“Ｓ７”ステートが、１２～１９回目のプログラムループにおいてベリファイ対象に設定されている。
【0065】
尚、半導体記憶装置１が１回の書き込み動作で実行可能なプログラムループの回数は、その他の回数であっても良い。シーケンサ１３は、全てのステートにおいて書き込みが完了していない場合にも、所定の回数のプログラムループが実行されたことに応じて書き込み動作を終了し得る。ループ数に関連付けられたベリファイ対象のステートは、その他の設定であっても良い。シーケンサ１３は、検出動作の結果に基づいて、ベリファイ読み出しを省略しても良い。
【0066】
［１－２－２］プログラム方法の詳細
図９は、第１実施形態に係る半導体記憶装置１の書き込み動作で書き込みステート毎に使用され得る２種類のベリファイ電圧と、２種類のプログラム方法との一例を示す閾値電圧分布図である。図９（１）及び（２）は、それぞれ同じプログラムループ内のベリファイ動作及びプログラム動作に対応する閾値電圧分布を示している。図９に示された閾値電圧分布を形成する複数のメモリセルトランジスタＭＴｓｅｌの書き込みステートは同じである。図９に示すように、第１実施形態に係る半導体記憶装置１では、書き込みステート毎にベリファイロー電圧ＶＬとベリファイハイ電圧ＶＨとが設定され得る。ベリファイハイ電圧ＶＨは、図６を参照して説明されたベリファイ電圧である。ベリファイロー電圧ＶＬは、ベリファイハイ電圧ＶＨよりも低く設定される。
図９は、第１実施形態に係る半導体記憶装置１の書き込み動作で書き込みステート毎に使用され得る２種類のベリファイ電圧と、２種類のプログラム方法との一例を示す閾値電圧分布図である。図９（１）及び（２）は、それぞれ同じプログラムループ内のベリファイ動作及びプログラム動作に対応する閾値電圧分布を示している。図９に示された閾値電圧分布を形成する複数のメモリセルトランジスタＭＴｓｅｌの書き込みステートは同じである。図９に示すように、第１実施形態に係る半導体記憶装置１では、書き込みステート毎にベリファイロー電圧ＶＬとベリファイハイ電圧ＶＨとが設定され得る。ベリファイハイ電圧ＶＨは、図６を参照して説明されたベリファイ電圧である。ベリファイロー電圧ＶＬは、ベリファイハイ電圧ＶＨよりも低く設定される。
【0067】
図９（１）に示すように、シーケンサ１３は、ベリファイ動作において、ベリファイロー電圧ＶＬを用いたベリファイ読み出し（以下、ＶＬベリファイと呼ぶ）と、ベリファイハイ電圧ＶＨを用いたベリファイ読み出し（以下、ＶＨベリファイと呼ぶ）とを実行し得る。このようなベリファイ動作により、複数のメモリセルトランジスタＭＴｓｅｌは、閾値電圧がＶＬ以下であるＭＴｓｅｌ（ＶＬフェイルのＭＴｓｅｌ）と、閾値電圧がＶＬよりも高くＶＨ以下であるＭＴｓｅｌ（ＶＬパスのＭＴｓｅｌ）と、閾値電圧がＶＨよりも高いＭＴｓｅｌ（ＶＨパスのＭＴｓｅｌ）とに分類される。図９（１）では、ＶＬフェイルのＭＴｓｅｌと、ＶＬパスのＭＴｓｅｌとが表示されている。
【0068】
シーケンサ１３は、プログラム動作において、ＶＬフェイルのＭＴｓｅｌとＶＬパスのＭＴｓｅｌとのそれぞれをプログラム対象に設定し、ＶＨパスのＭＴｓｅｌをプログラム禁止に設定する。さらに、シーケンサ１３は、ＶＬフェイルのＭＴｓｅｌに対して第１プログラム方法を適用し、ＶＬパスのＭＴｓｅｌに対して第２プログラム方法を適用する。プログラム動作が実行されると、図９（２）に示すように、第２プログラム方法が適用されたメモリセルトランジスタＭＴｓｅｌにおける閾値電圧の上昇量（図９（Ａ））が、第１プログラム方法が適用されたメモリセルトランジスタＭＴｓｅｌにおける閾値電圧の上昇量（図９（Ｂ））よりも小さくなる。その結果、ＶＨベリファイにパスしたメモリセルトランジスタＭＴｓｅｌにより形成される閾値電圧分布の広がりが抑制される。
【0069】
図１０は、第１実施形態に係る半導体記憶装置１のプログラム動作の一例を示すタイミングチャートである。図１０は、プログラム動作におけるワード線ＷＬｓｅｌの電圧変化とビット線ＢＬの電圧変化との一例を示している。以下では、ＶＬフェイルのＭＴｓｅｌに接続されたビット線ＢＬのことを、“ビット線ＢＬｐｒｏｇ（Ａ）”と呼ぶ。ＶＬパスのＭＴｓｅｌに接続されたビット線ＢＬのことを、“ビット線ＢＬｐｒｏｇ（Ｂ）”と呼ぶ。プログラム禁止のメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬのことを、“ビット線ＢＬｉｎｈ”と呼ぶ。
【0070】
図１０に示すように、プログラム動作の開始時において、ワード線ＷＬｓｅｌと、ビット線ＢＬｐｒｏｇ（Ａ）、ＢＬｐｒｏｇ（Ｂ）及びＢＬｉｎｈとのそれぞれの電圧は、例えばＶＳＳである。ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されている間に、ビット線ＢＬｐｒｏｇ（Ａ）に接地電圧ＶＳＳが印加され、ビット線ＢＬｐｒｏｇ（Ｂ）に電圧ＶＱＰＷが印加され、ビット線ＢＬｉｎｈに電圧ＶＩＮＨが印加される。ＶＱＰＷは、ＶＳＳよりも高い電圧である。ＶＩＮＨは、ＶＰＣＨよりも高い電圧である。
【0071】
このとき、ビット線ＢＬｐｒｏｇ（Ａ）に接続されたＮＡＮＤストリングＮＳでは、選択トランジスタＳＴＤがオン状態になり、ビット線ＢＬｐｒｏｇ（Ａ）にＶＳＳが印加されたことに伴い、チャネルの電圧の上昇が抑制される。ビット線ＢＬｐｒｏｇ（Ｂ）に接続されたＮＡＮＤストリングＮＳでは、選択トランジスタＳＴＤがオン状態になり、ビット線ＢＬｐｒｏｇ（Ｂ）にＶＱＰＷが印加されたことに伴い、チャネルの電圧が上昇する。ビット線ＢＬｉｎｈに接続されたＮＡＮＤストリングＮＳでは、選択トランジスタＳＴＤがオフ状態になり、チャネルがフローティング状態になる。
【0072】
その結果、ビット線ＢＬｐｒｏｇ（Ａ）に接続されたメモリセルトランジスタＭＴｓｅｌ（ＶＬフェイルのＭＴｓｅｌ）では、チャネル及び制御ゲート間の電圧差が大きくなったことに伴い電荷蓄積層に電子が注入され、閾値電圧が上昇する。ビット線ＢＬｐｒｏｇ（Ｂ）に接続されたメモリセルトランジスタＭＴｓｅｌ（ＶＬパスのＭＴｓｅｌ）では、ＶＬフェイルのＭＴｓｅｌと同様に電荷蓄積層に電子が注入されるが、チャネル及び制御ゲート間の電圧差がＶＬフェイルのＭＴｓｅｌよりも小さくなるため、閾値電圧の上昇がＶＬフェイルのＭＴｓｅｌよりも抑制される。ビット線ＢＬｉｎｈに接続されたメモリセルトランジスタＭＴｓｅｌ（ＶＨパスのＭＴｓｅｌ）では、フローティング状態であるチャネルの電圧が各ワード線ＷＬに印加された電圧の上昇に伴い上昇するため、閾値電圧の上昇がＶＬパスのＭＴｓｅｌよりも抑制される。
【0073】
［１－２－３］ベリファイ方法の詳細
図１１は、第１実施形態に係る半導体記憶装置の書き込み動作におけるベリファイ電圧の設定の一例を示すテーブルである。図１１に示すように、各書き込みステートのベリファイハイ電圧ＶＨとしては、図６を参照して説明されたベリファイ電圧が使用される。具体的には、“Ｓ１”ステートのベリファイハイ電圧ＶＨは、“Ｖ１”である。“Ｓ２”ステートのベリファイハイ電圧ＶＨは、“Ｖ２”である。“Ｓ３”ステートのベリファイハイ電圧ＶＨは、“Ｖ３”である。“Ｓ４”ステートのベリファイハイ電圧ＶＨは、“Ｖ４”である。“Ｓ５”ステートのベリファイハイ電圧ＶＨは、“Ｖ５”である。“Ｓ６”ステートのベリファイハイ電圧ＶＨは、“Ｖ６”である。“Ｓ７”ステートのベリファイハイ電圧ＶＨは、“Ｖ７”である。
図１１は、第１実施形態に係る半導体記憶装置の書き込み動作におけるベリファイ電圧の設定の一例を示すテーブルである。図１１に示すように、各書き込みステートのベリファイハイ電圧ＶＨとしては、図６を参照して説明されたベリファイ電圧が使用される。具体的には、“Ｓ１”ステートのベリファイハイ電圧ＶＨは、“Ｖ１”である。“Ｓ２”ステートのベリファイハイ電圧ＶＨは、“Ｖ２”である。“Ｓ３”ステートのベリファイハイ電圧ＶＨは、“Ｖ３”である。“Ｓ４”ステートのベリファイハイ電圧ＶＨは、“Ｖ４”である。“Ｓ５”ステートのベリファイハイ電圧ＶＨは、“Ｖ５”である。“Ｓ６”ステートのベリファイハイ電圧ＶＨは、“Ｖ６”である。“Ｓ７”ステートのベリファイハイ電圧ＶＨは、“Ｖ７”である。
【0074】
一方で、各書き込みステートのベリファイロー電圧ＶＬとしては、“Ｓ（Ｎ－１）”ステート（Ｎは、書き込みステートに割り当てられた数字）のベリファイハイ電圧ＶＨ、すなわちベリファイ電圧Ｖ（Ｎ－１）が使用される。具体的には、“Ｓ１”ステートのベリファイロー電圧ＶＬは、第１実施形態において未定義である。“Ｓ２”ステートのベリファイロー電圧ＶＬは、“Ｓ１”ステートのベリファイハイ電圧ＶＨと同じ“Ｖ１”である。“Ｓ３”ステートのベリファイロー電圧ＶＬは、“Ｓ２”ステートのベリファイハイ電圧ＶＨと同じ“Ｖ２”である。“Ｓ４”ステートのベリファイロー電圧ＶＬは、“Ｓ３”ステートのベリファイハイ電圧ＶＨと同じ“Ｖ３”である。“Ｓ５”ステートのベリファイロー電圧ＶＬは、“Ｓ４”ステートのベリファイハイ電圧ＶＨと同じ“Ｖ４”である。“Ｓ６”ステートのベリファイロー電圧ＶＬは、“Ｓ５”ステートのベリファイハイ電圧ＶＨと同じ“Ｖ５”である。“Ｓ７”ステートのベリファイロー電圧ＶＬは、“Ｓ６”ステートのベリファイハイ電圧ＶＨと同じ“Ｖ６”である。
【0075】
図１２は、第１実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１２は、ベリファイ動作において、シーケンサ１３が、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しと、“Ｓ（Ｎ）”ステートのベリファイ読み出しとを実行する場合の動作を示している。本例において、“Ｎ”は、２から７のいずれかの数字である。以下では、書き込みステートが“Ｓ（Ｎ）”ステートであるメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬのことを、“ビット線ＢＬｐｒｏｇ（Ｎ）”と呼ぶ。
【0076】
図１２に示すように、プログラム動作の開始時において、ワード線ＷＬｓｅｌと、ビット線ＢＬｐｒｏｇ（Ｎ－１）、ＢＬｐｒｏｇ（Ｎ）及びＢＬｉｎｈとのそれぞれの電圧は、例えばＶＳＳである。そして、シーケンサ１３は、ベリファイ対象のメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬを適宜充電して、ベリファイ動作を実行する。ベリファイ読み出しが実行されるビット線ＢＬは、ＶＳＳからＶＰＣＨに充電される。
【0077】
“Ｓ（Ｎ－１）”ステートのベリファイ読み出し時に、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加され、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）にＶＰＣＨが印加される。このとき、シーケンサ１３は、ビット線ＢＬｐｒｏｇ（Ｎ－１）に接続されたメモリセルトランジスタＭＴｓｅｌに対するＶＨベリファイと、ビット線ＢＬｐｒｏｇ（Ｎ）に接続されたメモリセルトランジスタＭＴｓｅｌに対するＶＬベリファイとを実行する。そして、このＶＨベリファイの結果が、ビット線ＢＬｐｒｏｇ（Ｎ－１）に接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＨＤＬに記憶され、このＶＬベリファイの結果が、ビット線ＢＬｐｒｏｇ（Ｎ）に接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＬＤＬに記憶される。
【0078】
“Ｓ（Ｎ）”ステートのベリファイ読み出し時に、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ）が印加され、ビット線ＢＬｐｒｏｇ（Ｎ）にＶＰＣＨが印加される。このとき、シーケンサ１３は、ビット線ＢＬｐｒｏｇ（Ｎ）に接続されたメモリセルトランジスタＭＴｓｅｌに対するＶＨベリファイを実行する。そして、このＶＨベリファイの結果が、ビット線ＢＬｐｒｏｇ（Ｎ）に接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＨＤＬに記憶される。
【0079】
上述されたように、シーケンサ１３は、“Ｓ（Ｎ）”ステートのＶＬベリファイを、１つ前の書き込みステートに関連付けられたベリファイ読み出し時に実行する。つまり、シーケンサ１３は、各プログラムループにおいて、“Ｓ（Ｎ－１）”ステートのＶＨベリファイが設定されている場合に、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとを並列に実行し得る。
【0080】
尚、第１実施形態に係る半導体記憶装置１では、各プログラムループにおいて、“Ｓ（Ｎ）”ステートのＶＨベリファイが設定され、且つ“Ｓ（Ｎ－１）”ステートのＶＨベリファイが設定されていない場合に、当該プログラムループにおける“Ｓ（Ｎ）”ステートのＶＬベリファイが省略される。
【0081】
図１３は、第１実施形態に係る半導体記憶装置のベリファイ動作のより詳細な一例を示すタイミングチャートである。図１３は、ベリファイ動作において、シーケンサ１３が、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しを実行する場合の詳細な動作を示し、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮ（Ｎ－１）及びＳＥＮ（Ｎ）、並びに制御信号ＳＴＢのそれぞれの電圧の一例を示している。センスノードＳＥＮ（Ｎ）は、書き込みステートが“Ｓ（Ｎ）”ステートであるメモリセルトランジスタＭＴｓｅｌに接続されたセンスアンプユニットＳＡＵ内のセンスノードＳＥＮの電圧を示している。また、ＶＨＤＬ（Ｎ－１）は、書き込みステートが“Ｓ（Ｎ－１）”ステートであるメモリセルトランジスタＭＴｓｅｌに接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＨＤＬが記憶するデータに対応している。ＶＬＤＬ（Ｎ）は、書き込みステートが“Ｓ（Ｎ）”ステートであるメモリセルトランジスタＭＴｓｅｌに接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＬＤＬが記憶するデータに対応している。
【0082】
図１３に示すように、ベリファイ動作の開始前において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧は、例えばＶＳＳである。このとき、各センスアンプユニットＳＡＵ内では、ゲートにＶＳＳが印加されたトランジスタ２１～２４のそれぞれがオフ状態になっている。また、本例では、ＶＨＤＬ（Ｎ－１）が“Ｌ”レベルのデータを記憶し、ＶＬＤＬ（Ｎ）が“Ｌ”レベルのデータを記憶している。すなわち、このプログラムループの１つ前のプログラムループで実行されたベリファイ動作において、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと、“Ｓ（Ｎ）”ステートのＶＬベリファイとのそれぞれがフェイルしている。シーケンサ１３は、プログラム動作を開始すると、時刻ｔ１～ｔ６の処理を順に実行する。
【0083】
時刻ｔ１において、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加され、ワード線ＷＬｕｓｅｌにＶＲＥＡＤが印加される。ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加されることによって、選択されたメモリセルトランジスタＭＴｓｅｌがオン状態又はオフ状態になり、ワード線ＷＬｕｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加されることによって、非選択のメモリセルトランジスタＭＴがオン状態になる。
【0084】
また、時刻ｔ１において、ノードＢＬＸにＶＢＬＸが印加され、ノードＢＬＣにＶＢＬＣが印加され、ノードＨＨＬにＶＨＨＬが印加される。ＶＢＬＸ、ＶＢＬＣ及びＶＨＬＬのそれぞれは、ＶＳＳよりも高い電圧である。ゲートにＶＢＬＸが印加されたトランジスタ２１と、ゲートにＶＢＬＣが印加されたトランジスタ２４と、ゲートにＶＨＬＬが印加されたトランジスタ２２とのそれぞれは、オン状態になる。すると、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）のそれぞれが、トランジスタ２０、２１、２４及び２９を介した電流によって充電され、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）のそれぞれの電圧が、ＶＳＳからＶＰＣＨに上昇する。センスノードＳＥＮ（Ｎ－１）及びＳＥＮ（Ｎ）のそれぞれが、トランジスタ２０及び２２を介した電流によって充電され、センスノードＳＥＮ（Ｎ－１）及びＳＥＮ（Ｎ）のそれぞれの電圧が、ＶＳＳからＶＳＥＮに上昇する。
【0085】
時刻ｔ２において、ノードＨＨＬにＶＳＳが印加される。すると、ゲートにＶＳＳが印加されたトランジスタ２２がオフ状態になり、ノードＮＤ１とセンスノードＳＥＮとの間の電流経路が遮断される。このとき、センスノードＳＥＮは、フローティング状態であり、時刻ｔ１～ｔ２において充電された電圧を維持する。
【0086】
時刻ｔ３において、ノードＸＸＬにＶＸＸＬが印加される。ＶＸＸＬは、ＶＳＳよりも高い電圧である。ゲートにＶＸＸＬが印加されたトランジスタ２３は、オン状態になる。すると、センスノードＳＥＮ（Ｎ－１）及びＳＥＮ（Ｎ）のそれぞれの電圧が、関連付けられたメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。具体的には、センスノードＳＥＮの電圧は、ベリファイ電圧Ｖ（Ｎ－１）が印加されたメモリセルトランジスタＭＴｓｅｌがオン状態である場合に下降し（図１３、ＭＴｓｅｌ（ＯＮ））、ベリファイ電圧Ｖ（Ｎ－１）が印加されたメモリセルトランジスタＭＴｓｅｌがオフ状態である場合に維持される（図１３、ＭＴｓｅｌ（ＯＦＦ））。尚、メモリセルトランジスタＭＴｓｅｌがオン状態である場合においても、メモリセルトランジスタＭＴｓｅｌの閾値電圧と、印加されているベリファイ電圧の大きさとの関係に応じて、センスノードＳＥＮの電圧の下降速度が変わり得る。
【0087】
時刻ｔ４において、ノードＸＸＬにＶＳＳが印加される。すると、ゲートにＶＳＳが印加されたトランジスタ２３がオフ状態になり、センスノードＳＥＮとノードＮＤ２との間の電流経路が遮断される。このとき、センスノードＳＥＮは、フローティング状態であり、時刻ｔ３～ｔ４において放電された後の電圧を維持する。本明細書では、センスノードＳＥＮが充電された後に、ノードＸＸＬにＶＸＸＬが印加されている時間（本例では、時刻ｔ３～ｔ４）のことを、“センスノードＳＥＮの放電時間”と呼ぶ。
【0088】
時刻ｔ５において、シーケンサ１３は、制御信号ＳＴＢをアサートする。言い換えると、シーケンサ１３が、制御信号ＳＴＢを、一時的に“Ｌ”レベルから“Ｈ”レベルに遷移させて、センスアンプモジュール１６に、メモリセルトランジスタＭＴｓｅｌの閾値電圧を判定させる。具体的には、ゲートに“Ｈ”レベルの電圧が印加されたトランジスタ２７がオン状態になり、トランジスタ２６の状態に応じて、予め充電されていたバスＬＢＵＳの電圧が、下降又は維持される。例えば、センスノードＳＥＮの電圧がトランジスタ２６の閾値電圧以上である場合に、トランジスタ２６はオン状態であり、バスＬＢＵＳの電圧が下降する。一方で、センスノードＳＥＮの電圧がトランジスタ２６の閾値電圧未満である場合に、トランジスタ２６はオフ状態であり、バスＬＢＵＳの電圧が維持される。
【0089】
そして、シーケンサ１３は、バスＬＢＵＳの電圧に基づいたデータを、所定のラッチ回路に記憶させる。本例において、シーケンサ１３は、書き込みステートが“Ｓ（Ｎ－１）”ステートであるセンスアンプユニットＳＡＵに、センスノードＳＥＮ（Ｎ－１）の電圧に基づくデータを、ラッチ回路ＶＨＤＬ（Ｎ－１）に記憶させる。一方で、シーケンサ１３は、書き込みステートが“Ｓ（Ｎ）”ステートであるセンスアンプユニットＳＡＵに、センスノードＳＥＮ（Ｎ）の電圧に基づくデータを、ラッチ回路ＶＨＤＬ（Ｎ）に記憶させる。本例では、ＭＴｓｅｌ（ＯＮ）に対応するデータを記憶する場合の各ラッチ回路の電圧が、“Ｈ”レベルとして示されている。ＭＴｓｅｌ（ＯＦＦ）に対応するデータを記憶する場合の各ラッチ回路の電圧が、“Ｌ”レベルとして示されている。
【0090】
時刻ｔ６において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧が、ベリファイ動作の開始前の状態に戻される。これにより、シーケンサ１３は、“Ｓ（Ｎ－１）”ステートのベリファイ動作を終了する。
【0091】
以上のように、第１実施形態に係る半導体記憶装置１は、第１データ（例えば、“Ｓ（Ｎ－１）ステート”）のベリファイ動作において、第１データを書き込むメモリセルトランジスタＭＴが第１データのベリファイハイ電圧（例えば、Ｖ（Ｎ－１）”）を超えているか否かの判定と、第２データ（例えば、“Ｓ（Ｎ）ステート”）を書き込むメモリセルトランジスタＭＴが第２データのベリファイロー電圧（例えば、ＶＬ（Ｎ）＝Ｖ（Ｎ－１））を超えているか否かの判定とを、同時に実行する。この“判定”は、シーケンサ１３が制御信号ＳＴＢをアサートすることに対応している。
【0092】
尚、第１実施形態に係る半導体記憶装置１において、シーケンサ１３は、ベリファイ動作において、上述された“Ｓ（Ｎ－１）”ステートのベリファイ読み出しと同様のベリファイ読み出しを、複数の書き込みステートを対象として連続で実行しても良い。ベリファイ動作において、ベリファイ読み出しの対象である書き込みステートが１つである場合に、当該書き込みステートのベリファイ読み出しを利用したＶＬベリファイは、実行されても良いし、省略されても良い。ある書き込みステートのＶＬベリファイは、当該書き込みステートのＶＨベリファイが開始された後、且つ１つ前の書き込みステートのＶＨベリファイが実行される場合に、実行されても良い。
【0093】
［１－３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、書き込み速度の低下を抑制し且つデータの信頼性を向上させることが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、書き込み速度の低下を抑制し且つデータの信頼性を向上させることが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。
【0094】
半導体記憶装置において、書き込み対象のメモリセルトランジスタＭＴの閾値電圧は、書き込みステートのベリファイ電圧を超える前の閾値電圧と、その後に実行されるプログラム動作による閾値電圧の上昇量とに応じて決定される。書き込み動作後の複数のメモリセルトランジスタＭＴの閾値電圧は、正規分布に近いばらつきを有している。このようなメモリセルトランジスタＭＴの閾値電圧のばらつきは、メモリセルトランジスタＭＴの書き込み特性のばらつきや、プログラム電圧のステップアップ幅に応じて生じ得る。書き込み動作を高速化させるためには、プログラム電圧のステップアップ幅を大きくすることが好ましい。しかしながら、プログラム電圧のステップアップ幅を大きくすることは、メモリセルトランジスタＭＴの閾値電圧分布の広がりの原因となり得る。
【0095】
これに対して、第１実施形態に係る半導体記憶装置１は、書き込みステート毎に２種類のベリファイ電圧（ベリファイロー電圧ＶＬ及びベリファイハイ電圧ＶＨ）を設定し、書き込みの進行に応じて、閾値電圧の上昇量を変化させる。簡潔に述べると、半導体記憶装置１は、ベリファイハイ電圧ＶＨを用いたＶＨベリファイにパスした場合に、書き込みが完了したものとみなし、以降のプログラム動作で当該メモリセルトランジスタＭＴを書き込み禁止に設定する。一方で、半導体記憶装置１は、ベリファイロー電圧ＶＬを用いたＶＬベリファイにパスした場合に、当該メモリセルトランジスタＭＴに接続されたビット線ＢＬを充電した状態でプログラム動作を実行する。
【0096】
これにより、ＶＬベリファイにパスしたメモリセルトランジスタＭＴでは、閾値電圧の上昇量が抑制され、ベリファイハイ電圧ＶＨを大幅に超えることが抑制される。その結果、半導体記憶装置１は、プログラム電圧のステップアップ幅を大きくした場合においても、メモリセルトランジスタＭＴの閾値電圧分布の広がりを抑制することが出来る。しかしながら、書き込みステート毎にベリファイロー電圧ＶＬ及びベリファイハイ電圧ＶＨが設定されたベリファイ動作が実行される場合、ベリファイ動作に伴う読み出し回数が増加し、書き込み動作の処理時間が長くなるおそれがある。
【0097】
そこで、第１実施形態に係る半導体記憶装置１は、ベリファイロー電圧ＶＬとして、一つ前の書き込みステートに設定されたベリファイハイ電圧ＶＨと同じ電圧を割り当てる。そして、半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作を実行する際に、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと、“Ｓ（Ｎ）”ステートのＶＬベリファイとを並列に実行する。それから、半導体記憶装置１は、一つ前のステートのＶＨベリファイと並列に実行されたＶＬベリファイの結果に基づいて、続くプログラム動作においてメモリセルトランジスタＭＴの閾値電圧の上昇量を調整する。
【0098】
このように、第１実施形態に係る半導体記憶装置１は、プログラム動作の処理時間を延ばすことなくＶＬベリファイを実行することが出来る。言い換えると、ＶＬベリファイの処理時間が、ＶＨベリファイの時間によって隠される。そして、半導体記憶装置１は、ＶＬベリファイを実行することによって、メモリセルトランジスタＭＴの閾値電圧分布の広がりを抑制することが出来る。その結果、第１実施形態に係る半導体記憶装置１は、書き込み速度の低下を抑制し且つデータの信頼性を向上させることが出来る。
【0099】
［１－４］第１実施形態の変形例
半導体記憶装置１において、第２プログラム方法を利用するためのベリファイロー電圧ＶＬの設定は、メモリセルトランジスタＭＴの書き込み特性に応じて最適化されることが好ましい。以下に、ベリファイロー電圧ＶＬの設定のバリエーションとして、第１実施形態の第１及び第２変形例について説明する。
半導体記憶装置１において、第２プログラム方法を利用するためのベリファイロー電圧ＶＬの設定は、メモリセルトランジスタＭＴの書き込み特性に応じて最適化されることが好ましい。以下に、ベリファイロー電圧ＶＬの設定のバリエーションとして、第１実施形態の第１及び第２変形例について説明する。
【0100】
（第１実施形態の第１変形例）
図１４は、第１実施形態の第１変形例におけるベリファイ動作の設定の一例を示すテーブルである。図１４に示すように、各書き込みステートのベリファイロー電圧ＶＬとしては、２つ前のステートのベリファイハイ電圧ＶＨが使用されても良い。言い換えると、各書き込みステートのベリファイロー電圧ＶＬとしては、“Ｓ（Ｎ－２）”ステートのベリファイハイ電圧ＶＨ、すなわちベリファイ電圧Ｖ（Ｎ－２）が使用されても良い。
図１４は、第１実施形態の第１変形例におけるベリファイ動作の設定の一例を示すテーブルである。図１４に示すように、各書き込みステートのベリファイロー電圧ＶＬとしては、２つ前のステートのベリファイハイ電圧ＶＨが使用されても良い。言い換えると、各書き込みステートのベリファイロー電圧ＶＬとしては、“Ｓ（Ｎ－２）”ステートのベリファイハイ電圧ＶＨ、すなわちベリファイ電圧Ｖ（Ｎ－２）が使用されても良い。
【0101】
具体的には、第１実施形態の第１変形例において、“Ｓ１”及び“Ｓ２”ステートのそれぞれのベリファイロー電圧ＶＬは、未定義であり、“Ｓ３”～“Ｓ７”ステートのそれぞれのベリファイロー電圧ＶＬは、それぞれＶ１～Ｖ５である。このような場合においても、第１実施形態の第１変形例に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。なお、３つ以上前のステートのベリファイハイ電圧ＶＨが、各書き込みステートのベリファイロー電圧ＶＬとして使用されても良い。
【0102】
（第１実施形態の第２変形例）
図１５は、第１実施形態の第２変形例におけるベリファイ動作の設定の一例を示すテーブルである。図１５に示すように、各書き込みステートに対するベリファイロー電圧ＶＬの割り当てにおいて、１つ前の書き込みステートのベリファイハイ電圧ＶＨの使用と、２つ前のステートのベリファイハイ電圧ＶＨの使用とが混在していても良い。言い換えると、各書き込みステートのベリファイロー電圧ＶＬとしては、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨと、“Ｓ（Ｎ－２）”ステートのベリファイハイ電圧ＶＨとが使い分けられても良い。
図１５は、第１実施形態の第２変形例におけるベリファイ動作の設定の一例を示すテーブルである。図１５に示すように、各書き込みステートに対するベリファイロー電圧ＶＬの割り当てにおいて、１つ前の書き込みステートのベリファイハイ電圧ＶＨの使用と、２つ前のステートのベリファイハイ電圧ＶＨの使用とが混在していても良い。言い換えると、各書き込みステートのベリファイロー電圧ＶＬとしては、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨと、“Ｓ（Ｎ－２）”ステートのベリファイハイ電圧ＶＨとが使い分けられても良い。
【0103】
具体的には、第１実施形態の第２変形例において、“Ｓ１”ステートのベリファイロー電圧ＶＬは、未定義であり、“Ｓ２”～“Ｓ４”ステートのそれぞれのベリファイロー電圧ＶＬは、それぞれＶ１～Ｖ３であり、“Ｓ５”～“Ｓ７”ステートのそれぞれのベリファイロー電圧ＶＬは、それぞれＶ３～Ｖ５である。このような場合においても、第１実施形態の第２変形例に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。なお、３つ以上前のステートのベリファイハイ電圧ＶＨが、各書き込みステートのベリファイロー電圧ＶＬとして使用されても良い。ベリファイロー電圧ＶＬの組み合わせは、適宜変更され得る。
【0104】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第２実施形態に係る半導体記憶装置１は、ＶＬベリファイにおけるセンス時間をＶＨベリファイよりも長くすることによって、実質的なベリファイロー電圧を調整する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
第２実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第２実施形態に係る半導体記憶装置１は、ＶＬベリファイにおけるセンス時間をＶＨベリファイよりも長くすることによって、実質的なベリファイロー電圧を調整する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【0105】
［２－１］ベリファイ方法
図１６は、第２実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１６は、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しにおける、図１３に示されたタイミングチャートと同様の各項目の電圧の変化の一例を示している。
図１６は、第２実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１６は、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しにおける、図１３に示されたタイミングチャートと同様の各項目の電圧の変化の一例を示している。
【0106】
図１６に示すように、ベリファイ動作の開始前の状態は、図１３に示されたタイミングチャートと同様である。シーケンサ１３は、ベリファイ動作を開始すると、時刻ｔ１～ｔ１１の処理を順に実行する。時刻ｔ１～ｔ６の期間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイに対応している。時刻ｔ６～ｔ１１の期間は、“Ｓ（Ｎ）”ステートのＶＬベリファイに対応している。
【0107】
“Ｓ（Ｎ－１）”ステートのＶＨベリファイは、図１３を参照して説明された“Ｓ（Ｎ－１）”ステートのベリファイ読み出しから、ラッチ回路ＶＬＤＬ（Ｎ）に対応する動作が省略された構成を有する。時刻ｔ１～ｔ４の動作は、図１３に示された時刻ｔ１～ｔ４の動作とそれぞれ同様である。要点を述べると、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加される。ビット線ＢＬｐｒｏｇとセンスノードＳＥＮとのそれぞれが充電される。ノードＸＸＬにＶＸＸＬが印加されている間に、センスノードＳＥＮの電圧がメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。以下では、このＶＨベリファイにおけるセンスノードＳＥＮの放電時間を“Ｔ１”と呼ぶ。時刻ｔ５において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ－１）”ステートのＶＨベリファイの結果をラッチ回路ＶＨＤＬ（Ｎ－１）に記憶させる。
【0108】
“Ｓ（Ｎ）”ステートのＶＬベリファイは、図１３を参照して説明された“Ｓ（Ｎ－１）”ステートのベリファイ読み出しから、ラッチ回路ＶＬＤＬ（Ｎ－１）に対応する動作が省略された構成を有する。時刻ｔ６～ｔ９の動作は、図１３に示された時刻ｔ１～ｔ４の動作とそれぞれ同様である。要点を述べると、センスノードＳＥＮが再び充電される。ノードＸＸＬにＶＸＸＬが印加されている間に、センスノードＳＥＮの電圧がメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。以下では、このＶＬベリファイにおけるセンスノードＳＥＮの放電時間を“Ｔ２”と呼ぶ。Ｔ２は、Ｔ１よりも長い。これにより、ＶＨベリファイにおけるセンスノードＳＥＮの放電時間がＴ１である場合に、ＶＬ（Ｎ－１）よりも高い電圧が、ＶＬベリファイに実質的に使用されている状態になる。時刻ｔ１０において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ）”ステートのＶＬベリファイの結果をラッチ回路ＶＬＤＬ（Ｎ）に記憶させる。
【0109】
時刻ｔ１１において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧が、ベリファイ動作の開始前の状態に戻される。これにより、シーケンサ１３は、“Ｓ（Ｎ－１）”ステートのベリファイ動作を終了する。
【0110】
以上のように、第２実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作において、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨを用いて、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとを続けて実行する。そして、第２実施形態では、“Ｓ（Ｎ）”ステートのＶＬベリファイにおけるセンスノードＳＥＮの放電時間Ｔ２が、“Ｓ（Ｎ－１）”ステートのＶＨベリファイにおけるセンスノードＳＥＮの放電時間Ｔ１よりも長く設定される。第２実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。尚、第２実施形態において、Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとの順番は、入れ替えられても良い。
【0111】
［２－２］第２実施形態の効果
図１７は、第２実施形態に係る半導体記憶装置１における実質的なベリファイ電圧の一例を示す概念図である。図１７（１）は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧Ｖ（Ｎ－１）とを示している。図１７（２）は、“Ｓ（Ｎ）”ステートのＶＬベリファイのセンス時における閾値電圧分布と、実質的なベリファイ電圧とを示している。本例では、“Ｓ（Ｎ－１）”ステートのベリファイ動作時に、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとが実行されている。
図１７は、第２実施形態に係る半導体記憶装置１における実質的なベリファイ電圧の一例を示す概念図である。図１７（１）は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧Ｖ（Ｎ－１）とを示している。図１７（２）は、“Ｓ（Ｎ）”ステートのＶＬベリファイのセンス時における閾値電圧分布と、実質的なベリファイ電圧とを示している。本例では、“Ｓ（Ｎ－１）”ステートのベリファイ動作時に、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとが実行されている。
【0112】
ベリファイ読み出しと通常の読み出し動作との間で、同じ条件でメモリセルトランジスタＭＴの閾値電圧が比較されるためには、ベリファイ読み出しにおけるセンスノードＳＥＮの放電時間が、読み出し動作時のセンスノードＳＥＮの放電時間と同じ設定にされていることが好ましい。一方で、第２実施形態に係る半導体記憶装置１では、センスノードＳＥＮの放電時間が、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも、“Ｓ（Ｎ）”ステートのＶＬベリファイの方が長くなるように設定されている。
【0113】
図１７（１）に示すように、“Ｓ（Ｎ－１）”ステートのベリファイ動作時には、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加されている。センスノードＳＥＮの放電時間が“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも長く設定されると、図１６に示されたセンスノードＳＥＮ（Ｎ）の電圧変化（弱いオンセル）のように、メモリセルトランジスタＭＴの閾値電圧に応じたセンスノードＳＥＮの電圧の下降量が大きくなる。このようなセンスノードＳＥＮの電圧変化は、センスノードＳＥＮの放電時間をＶＨベリファイと同じであると仮定した場合に、ワード線ＷＬｓｅｌに印加されているベリファイ電圧が高くなっていることに相当する。つまり、図１７（２）に示すように、第２実施形態に係る半導体記憶装置１では、“Ｓ（Ｎ）”ステートのＶＬベリファイにおいて使用されている実質的なベリファイ電圧を、実際に印加されているベリファイ電圧Ｖ（Ｎ－１）よりも高いものとみなすことが出来る。
【0114】
以上のように、第２実施形態に係る半導体記憶装置１は、実質的に、ワード線ＷＬｓｅｌに印加されているベリファイ電圧Ｖ（Ｎ－１）よりも高いベリファイロー電圧ＶＬ（Ｎ）をＶＬベリファイに使用することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、より好ましいベリファイロー電圧ＶＬを用いたベリファイ動作を実行することが出来、メモリセルトランジスタＭＴの閾値電圧分布の広がりを抑制することが出来る。
【0115】
なお、第２実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとのそれぞれで、センスノードＳＥＮの充電及び放電、並びにセンス動作を行っている。このように、複数回の読み出しが実行される場合、ベリファイ動作の処理時間が第１実施形態よりも長くなる。しかしながら、第２実施形態に係る半導体記憶装置１は、各書き込みステートのベリファイ動作を、ワード線ＷＬｓｅｌの電圧を固定した状態で実行することによって、ベリファイ動作の処理時間を短縮している。以下に、本効果の詳細について説明する。
【0116】
ワード線ＷＬの配線抵抗等は、メモリセルの積層等による高集積化によって高くなる傾向を有する。ワード線ＷＬの電圧を変化させることは、センスアンプユニットＳＡＵ内の各ノードに印加される電圧を変化させることよりも困難である。つまり、ベリファイ動作の時間は、ワード線ＷＬの電圧変化に要する時間の制限により長くなり得る。これに対して、第２実施形態に係る半導体記憶装置１は、ベリファイ動作時に、共通のベリファイ電圧を用いてＶＨベリファイとＶＬベリファイとを実行する。これにより、第２実施形態に係る半導体記憶装置１は、ワード線ＷＬの電圧を上昇させる時間や電圧を安定させる時間を省略することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、ＶＨベリファイとＶＬベリファイとの間でワード線ＷＬｓｅｌの電圧変化を伴う場合と比べて、ベリファイ動作の時間を短縮することが出来る。
【0117】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第３実施形態に係る半導体記憶装置１は、第２実施形態で説明されたＶＬベリファイ及びＶＨベリファイとの組を、１回のセンスノードＳＥＮの充電で実行する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
第３実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第３実施形態に係る半導体記憶装置１は、第２実施形態で説明されたＶＬベリファイ及びＶＨベリファイとの組を、１回のセンスノードＳＥＮの充電で実行する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
【0118】
［３－１］ベリファイ方法
図１８は、第３実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１８は、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しにおける、図１３に示されたタイミングチャートと同様の各項目の電圧の変化の一例を示している。
図１８は、第３実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１８は、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しにおける、図１３に示されたタイミングチャートと同様の各項目の電圧の変化の一例を示している。
【0119】
図１８に示すように、ベリファイ動作の開始前の状態は、図１３に示されたタイミングチャートと同様である。シーケンサ１３は、ベリファイ動作を開始すると、時刻ｔ１～ｔ９の処理を順に実行する。時刻ｔ１～ｔ６の期間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイに対応している。時刻ｔ６～ｔ９の期間は、“Ｓ（Ｎ）”ステートのＶＬベリファイに対応している。
【0120】
“Ｓ（Ｎ－１）”ステートのＶＨベリファイは、図１６を参照して説明された“Ｓ（Ｎ－１）”ステートのＶＨベリファイと同様である。つまり、時刻ｔ１～ｔ５の動作は、図１６に示された時刻ｔ１～ｔ５の動作とそれぞれ同様である。要点を述べると、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加される。ビット線ＢＬｐｒｏｇとセンスノードＳＥＮとのそれぞれが充電される。ノードＸＸＬにＶＸＸＬが印加されている間に、センスノードＳＥＮの電圧がメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。このＶＨベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｔ１”である。シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ－１）”ステートのＶＨベリファイの結果をラッチ回路ＶＨＤＬ（Ｎ－１）に記憶させる。
【0121】
第３実施形態では、“Ｓ（Ｎ－１）”ステートのＶＨベリファイに続けて実行される“Ｓ（Ｎ）”ステートのＶＬベリファイにおいて、センスノードＳＥＮの充電が省略される。具体的には、時刻ｔ６において、ノードＸＸＬにＶＸＸＬが印加され、センスノードＳＥＮが放電される。時刻ｔ７において、ノードＸＸＬにＶＳＳが印加され、センスノードＳＥＮが、時刻ｔ６～ｔ７において放電された後の電圧を維持する。以下では、このＶＨベリファイにおけるセンスノードＳＥＮの放電時間を“Ｔ３”と呼ぶ。Ｔ１とＴ３との合計は、第２実施形態で説明された放電時間Ｔ２に対応している。時刻ｔ８において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ）”ステートのＶＬベリファイの結果をラッチ回路ＶＬＤＬ（Ｎ）に記憶させる。
【0122】
時刻ｔ１１において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧が、ベリファイ動作の開始前の状態に戻される。これにより、シーケンサ１３は、“Ｓ（Ｎ－１）”ステートのベリファイ動作を終了する。第３実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。
【0123】
［３－２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作において、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨを用いて、１回のセンスノードＳＥＮの充電で、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとを続けて実行する。また、第３実施形態では、ＶＨベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ）の放電時間が、第２実施形態と同様の“Ｔ１”に設定され、ＶＬベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ－１）の合計の放電時間が、Ｔ１＋Ｔ３に設定される。つまり、第３実施形態において、“Ｓ（Ｎ）”ステートのＶＬベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも長くなり、図１８に示されたセンスノードＳＥＮ（Ｎ）の電圧変化（弱いオンセル）のように、メモリセルトランジスタＭＴの閾値電圧に応じたセンスノードＳＥＮの電圧の下降量がＶＨベリファイよりも大きくなる。
以上のように、第３実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作において、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨを用いて、１回のセンスノードＳＥＮの充電で、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとを続けて実行する。また、第３実施形態では、ＶＨベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ）の放電時間が、第２実施形態と同様の“Ｔ１”に設定され、ＶＬベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ－１）の合計の放電時間が、Ｔ１＋Ｔ３に設定される。つまり、第３実施形態において、“Ｓ（Ｎ）”ステートのＶＬベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも長くなり、図１８に示されたセンスノードＳＥＮ（Ｎ）の電圧変化（弱いオンセル）のように、メモリセルトランジスタＭＴの閾値電圧に応じたセンスノードＳＥＮの電圧の下降量がＶＨベリファイよりも大きくなる。
【0124】
これにより、第３実施形態に係る半導体記憶装置１では、第２実施形態と同様に、“Ｓ（Ｎ）”ステートのＶＬベリファイにおける実質的なベリファイ電圧を、ワード線ＷＬｓｅｌに印加されているベリファイハイ電圧ＶＨよりも高くすることが出来る。また、第３実施形態では、“Ｓ（Ｎ）”ステートのＶＬベリファイにおいて、センスノードＳＥＮの充電が省略され、センスノードＳＥＮの放電時間が第２実施形態における“Ｓ（Ｎ）”ステートのＶＬベリファイよりも短い。従って、第３実施形態に係る半導体記憶装置１は、第２実施形態と同様の効果を得ることが出来、且つ第２実施形態よりもベリファイ動作の時間を短縮することが出来る。
【0125】
［４］第４実施形態
第４実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第４実施形態に係る半導体記憶装置１は、ＶＬベリファイにおけるセンス時間をＶＨベリファイよりも短くすることによって、実質的なベリファイロー電圧を調整する。以下に、第４実施形態に係る半導体記憶装置１について、第１～第３実施形態と異なる点を説明する。
第４実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第４実施形態に係る半導体記憶装置１は、ＶＬベリファイにおけるセンス時間をＶＨベリファイよりも短くすることによって、実質的なベリファイロー電圧を調整する。以下に、第４実施形態に係る半導体記憶装置１について、第１～第３実施形態と異なる点を説明する。
【0126】
［４－１］ベリファイ方法
図１９は、第４実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１９は、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しにおける、図１３に示されたタイミングチャートと同様の各項目の電圧の変化の一例を示している。
図１９は、第４実施形態に係る半導体記憶装置のベリファイ動作の一例を示すタイミングチャートである。図１９は、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しにおける、図１３に示されたタイミングチャートと同様の各項目の電圧の変化の一例を示している。
【0127】
図１９に示すように、ベリファイ動作の開始前の状態は、図１３に示されたタイミングチャートと同様である。シーケンサ１３は、ベリファイ動作を開始すると、時刻ｔ１～ｔ１１の処理を順に実行する。時刻ｔ１～ｔ６の期間は、“Ｓ（Ｎ）”ステートのＶＬベリファイに対応している。時刻ｔ６～ｔ１１の期間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイに対応している。
【0128】
“Ｓ（Ｎ）”ステートのＶＬベリファイは、図１３を参照して説明された“Ｓ（Ｎ－１）”ステートのベリファイ読み出しから、ラッチ回路ＶＨＤＬ（Ｎ－１）に対応する動作が省略された構成を有する。具体的には、時刻ｔ１～ｔ４の動作は、図１３に示された時刻ｔ１～ｔ４の動作とそれぞれ同様である。要点を述べると、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加され、ビット線ＢＬｐｒｏｇとセンスノードＳＥＮとのそれぞれが充電される。ノードＸＸＬにＶＸＸＬが印加されている間に、センスノードＳＥＮの電圧がメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。以下では、このＶＬベリファイにおけるセンスノードＳＥＮの放電時間を“Ｔ４”と呼ぶ。これにより、本例では、ＶＨベリファイにおけるセンスノードＳＥＮの放電時間がＴ１である場合に、Ｖ（Ｎ－１）よりも低い電圧が、ＶＬベリファイに実質的に使用されている状態になる。時刻ｔ５において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ）”ステートのＶＬベリファイの結果を、ラッチ回路ＶＬＤＬ（Ｎ）に記憶させる。
【0129】
“Ｓ（Ｎ－１）”ステートのＶＨベリファイは、図１３を参照して説明された“Ｓ（Ｎ－１）”ステートのベリファイ読み出しから、ラッチ回路ＶＬＤＬ（Ｎ－１）に対応する動作が省略された構成を有する。時刻ｔ６～ｔ９の動作は、図１３に示された時刻ｔ１～ｔ４の動作とそれぞれ同様である。要点を述べると、センスノードＳＥＮが再び充電される。ノードＸＸＬにＶＸＸＬが印加されている間に、センスノードＳＥＮの電圧がメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。このＶＨベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｔ１”である。Ｔ１は、Ｔ４よりも長い。時刻ｔ１０において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ－１）”ステートのＶＨベリファイの結果を、ラッチ回路ＶＨＤＬ（Ｎ－１）に記憶させる。
【0130】
時刻ｔ１１において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧が、ベリファイ動作の開始前の状態に戻される。これにより、シーケンサ１３は、“Ｓ（Ｎ－１）”ステートのベリファイ動作を終了する。第４実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。尚、第４実施形態において、Ｓ（Ｎ）”ステートのＶＬベリファイと“Ｓ（Ｎ－１）”ステートのＶＨベリファイとの順番は、入れ替えられても良い。
【0131】
以上のように、第４実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作において、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨを用いて、“Ｓ（Ｎ）”ステートのＶＬベリファイと“Ｓ（Ｎ－１）”ステートのＶＨベリファイとを続けて実行する。そして、第４実施形態では、“Ｓ（Ｎ）”ステートのＶＬベリファイにおけるセンスノードＳＥＮの放電時間Ｔ４が、“Ｓ（Ｎ－１）”ステートのＶＨベリファイにおけるセンスノードＳＥＮの放電時間Ｔ１よりも短く設定される。第４実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。
【0132】
［４－２］第４実施形態の効果
図２０は、第４実施形態に係る半導体記憶装置１における実質的なベリファイ電圧の一例を示す概念図である。図２０（１）は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧Ｖ（Ｎ－１）とを示している。図２０（２）は、“Ｓ（Ｎ）”ステートのＶＬベリファイのセンス時における閾値電圧分布と、実質的なベリファイ電圧とを示している。本例では、“Ｓ（Ｎ－１）”ステートのベリファイ動作時に、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとが実行されている。そして、第４実施形態に係る半導体記憶装置１では、センスノードＳＥＮの放電時間が、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも、“Ｓ（Ｎ）”ステートのＶＬベリファイの方が短くなるように設定されている。
図２０は、第４実施形態に係る半導体記憶装置１における実質的なベリファイ電圧の一例を示す概念図である。図２０（１）は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧Ｖ（Ｎ－１）とを示している。図２０（２）は、“Ｓ（Ｎ）”ステートのＶＬベリファイのセンス時における閾値電圧分布と、実質的なベリファイ電圧とを示している。本例では、“Ｓ（Ｎ－１）”ステートのベリファイ動作時に、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとが実行されている。そして、第４実施形態に係る半導体記憶装置１では、センスノードＳＥＮの放電時間が、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも、“Ｓ（Ｎ）”ステートのＶＬベリファイの方が短くなるように設定されている。
【0133】
図２０（１）に示すように、“Ｓ（Ｎ－１）”ステートのベリファイ動作時には、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加されている。センスノードＳＥＮの放電時間が“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも短く設定されると、図１９に示されたセンスノードＳＥＮ（Ｎ）の電圧変化（弱いオンセル）のように、メモリセルトランジスタＭＴの閾値電圧に応じたセンスノードＳＥＮの電圧の下降量が小さくなる。このようなセンスノードＳＥＮの電圧変化は、センスノードＳＥＮの放電時間をＶＨベリファイと同じであると仮定した場合に、ワード線ＷＬｓｅｌに印加されているベリファイ電圧が低くなっていることに相当する。つまり、図２０（２）に示すように、第４実施形態に係る半導体記憶装置１では、“Ｓ（Ｎ）”ステートのＶＬベリファイにおいて使用されている実質的なベリファイ電圧を、実際に印加されているベリファイ電圧Ｖ（Ｎ－１）よりも低いものとみなすことが出来る。
【0134】
以上のように、第４実施形態に係る半導体記憶装置１は、実質的に、ワード線ＷＬｓｅｌに印加されているベリファイ電圧Ｖ（Ｎ－１）よりも低いベリファイロー電圧ＶＬ（Ｎ）をＶＬベリファイに使用することが出来る。その結果、第４実施形態に係る半導体記憶装置１は、より好ましいベリファイロー電圧ＶＬを用いたベリファイ動作を実行することが出来、メモリセルトランジスタＭＴの閾値電圧分布の広がりを抑制することが出来る。
【0135】
また、第４実施形態に係る半導体記憶装置１は、第２実施形態と同様に、共通のベリファイ電圧が印加されている間にＶＨベリファイとＶＬベリファイとを実行する。従って、第４実施形態に係る半導体記憶装置１は、第２実施形態と同様に、ＶＬベリファイとＶＨベリファイとの間でワード線ＷＬの電圧変化に要する時間を省略することが出来、ベリファイ動作の処理時間を短縮することが出来る。
【0136】
［５］第５実施形態
第５実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第５実施形態に係る半導体記憶装置１は、第４実施形態で説明されたＶＬベリファイ及びＶＨベリファイとの組を、１回のセンスノードＳＥＮの充電で実行する。以下に、第５実施形態に係る半導体記憶装置１について、第１～第４実施形態と異なる点を説明する。
第５実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第５実施形態に係る半導体記憶装置１は、第４実施形態で説明されたＶＬベリファイ及びＶＨベリファイとの組を、１回のセンスノードＳＥＮの充電で実行する。以下に、第５実施形態に係る半導体記憶装置１について、第１～第４実施形態と異なる点を説明する。
【0137】
［５－１］ベリファイ方法
図２１は、第５実施形態に係る半導体記憶装置１のベリファイ動作の一例を示すタイミングチャートである。図２１は、ベリファイ動作において、シーケンサ１３が、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しを実行する場合の詳細な動作を示し、図１３に示されたタイミングチャートと同様の各項目における電圧の変化の一例を示している。
図２１は、第５実施形態に係る半導体記憶装置１のベリファイ動作の一例を示すタイミングチャートである。図２１は、ベリファイ動作において、シーケンサ１３が、“Ｓ（Ｎ－１）”ステートのベリファイ読み出しを実行する場合の詳細な動作を示し、図１３に示されたタイミングチャートと同様の各項目における電圧の変化の一例を示している。
【0138】
図２１に示すように、プログラム動作の開始前の状態は、図１３に示されたタイミングチャートと同様である。シーケンサ１３は、ベリファイ動作を開始すると、時刻ｔ１～ｔ９の処理を順に実行する。時刻ｔ１～ｔ６の期間は、“Ｓ（Ｎ）”ステートのＶＬベリファイに対応している。時刻ｔ６～ｔ９の期間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイに対応している。
【0139】
“Ｓ（Ｎ）”ステートのＶＬベリファイは、図１９を参照して説明された“Ｓ（Ｎ－１）”ステートのＶＬベリファイと同様である。つまり、時刻ｔ１～ｔ５の動作は、図１９に示された時刻ｔ１～ｔ５の動作とそれぞれ同様である。要点を述べると、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ－１）が印加される。ビット線ＢＬｐｒｏｇとセンスノードＳＥＮとのそれぞれが充電される。ノードＸＸＬにＶＸＸＬが印加されている間に、センスノードＳＥＮの電圧がメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ－１）”ステートのＶＨベリファイの結果をラッチ回路ＶＨＤＬ（Ｎ－１）に記憶させる。
【0140】
第３実施形態では、“Ｓ（Ｎ－１）”ステートのＶＨベリファイに続けて実行される“Ｓ（Ｎ）”ステートのＶＬベリファイにおいて、センスノードＳＥＮの充電が省略される。具体的には、時刻ｔ６において、ノードＸＸＬにＶＸＸＬが印加され、センスノードＳＥＮが放電される。時刻ｔ７において、ノードＸＸＬにＶＳＳが印加され、センスノードＳＥＮが、時刻ｔ６～ｔ７において放電された後の電圧を維持する。以下では、このＶＨベリファイにおけるセンスノードＳＥＮの放電時間を“Ｔ５”と呼ぶ。Ｔ４とＴ５との合計は、放電時間Ｔ１に対応している。時刻ｔ８において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ）”ステートのＶＬベリファイの結果をラッチ回路ＶＬＤＬ（Ｎ）に記憶させる。
【0141】
時刻ｔ１１において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ－１）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧が、ベリファイ動作の開始前の状態に戻される。これにより、シーケンサ１３は、“Ｓ（Ｎ－１）”ステートのベリファイ動作を終了する。第５実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。
【0142】
［５－２］第５実施形態の効果
以上のように、第５実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作において、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨを用いて、１回のセンスノードＳＥＮの充電で、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとを続けて実行する。また、第５実施形態では、ＶＬベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ）の放電時間が、第４実施形態と同様の“Ｔ４”に設定され、ＶＨベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ－１）の合計の放電時間が、“Ｔ４＋Ｔ５＝Ｔ１”に設定される。つまり、第５実施形態において、“Ｓ（Ｎ）”ステートのＶＬベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも短くなり、図２１に示されたセンスノードＳＥＮ（Ｎ）の電圧変化（弱いオンセル）のように、ＶＬベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ）の電圧の下降量が、ＶＨベリファイよりも小さくなる。
以上のように、第５実施形態に係る半導体記憶装置１は、“Ｓ（Ｎ－１）”ステートのベリファイ動作において、“Ｓ（Ｎ－１）”ステートのベリファイハイ電圧ＶＨを用いて、１回のセンスノードＳＥＮの充電で、“Ｓ（Ｎ－１）”ステートのＶＨベリファイと“Ｓ（Ｎ）”ステートのＶＬベリファイとを続けて実行する。また、第５実施形態では、ＶＬベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ）の放電時間が、第４実施形態と同様の“Ｔ４”に設定され、ＶＨベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ－１）の合計の放電時間が、“Ｔ４＋Ｔ５＝Ｔ１”に設定される。つまり、第５実施形態において、“Ｓ（Ｎ）”ステートのＶＬベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｓ（Ｎ－１）”ステートのＶＨベリファイよりも短くなり、図２１に示されたセンスノードＳＥＮ（Ｎ）の電圧変化（弱いオンセル）のように、ＶＬベリファイのセンス前におけるセンスノードＳＥＮ（Ｎ）の電圧の下降量が、ＶＨベリファイよりも小さくなる。
【0143】
これにより、第５実施形態に係る半導体記憶装置１では、第４実施形態と同様に、“Ｓ（Ｎ）”ステートのＶＬベリファイにおける実質的なベリファイ電圧を、ワード線ＷＬｓｅｌに印加されているベリファイハイ電圧ＶＨよりも低くすることが出来る。また、第５実施形態では、“Ｓ（Ｎ－１）”ステートのＶＨベリファイにおいて、センスノードＳＥＮの充電が省略され、センスノードＳＥＮの放電時間が第４実施形態における“Ｓ（Ｎ）”ステートのＶＨベリファイよりも短い。従って、第５実施形態に係る半導体記憶装置１は、第４実施形態と同様の効果を得ることが出来、且つ第４実施形態よりもベリファイ動作の時間を短縮することが出来る。
【0144】
［６］第６実施形態
第６実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第６実施形態に係る半導体記憶装置１は、ベリファイ対象のステートの１つ前の書き込みステートのベリファイ読み出しが実行されない場合に、所定の条件に基づいて、第２プログラム方法の使用を開始する。以下に、第６実施形態に係る半導体記憶装置１について、第１～第５実施形態と異なる点を説明する。
第６実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第６実施形態に係る半導体記憶装置１は、ベリファイ対象のステートの１つ前の書き込みステートのベリファイ読み出しが実行されない場合に、所定の条件に基づいて、第２プログラム方法の使用を開始する。以下に、第６実施形態に係る半導体記憶装置１について、第１～第５実施形態と異なる点を説明する。
【0145】
［６－１］プログラム方法
図２２は、第６実施形態に係る半導体記憶装置１のプログラム動作の一例を示すフローチャートである。図２２に示すように、プログラム動作において各ビット線ＢＬに印加される電圧が、プログラムループ毎に決定される。尚、以下で説明される動作は、シーケンサ１３と、センスアンプユニットＳＡＵとによって実行される。
図２２は、第６実施形態に係る半導体記憶装置１のプログラム動作の一例を示すフローチャートである。図２２に示すように、プログラム動作において各ビット線ＢＬに印加される電圧が、プログラムループ毎に決定される。尚、以下で説明される動作は、シーケンサ１３と、センスアンプユニットＳＡＵとによって実行される。
【0146】
まず、複数のメモリセルトランジスタＭＴｓｅｌが、ＶＨベリファイにパスしているか否かに分類される（ＳＴ１０）。
【0147】
ＶＨベリファイにパスしている場合（ＳＴ１０、ＹＥＳ）、プログラム動作時にセンスアンプユニットＳＡＵが、このグループのメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬに、ＶＩＮＨを印加する（ＳＴ１１）。つまり、このグループのメモリセルトランジスタＭＴｓｅｌは、書き込み禁止に設定される。
【0148】
ＶＨベリファイにパスしていない場合（ＳＴ１０、ＮＯ）、このグループのメモリセルトランジスタＭＴｓｅｌが、１つ前のプログラムループでＶＬベリファイが実行されているか否かに分類される（ＳＴ１２）。
【0149】
１つ前のプログラムループでＶＬベリファイが実行されている場合（ＳＴ１２、ＹＥＳ）、このグループのメモリセルトランジスタＭＴｓｅｌが、ＶＬベリファイにパスしているか否かに分類される（ＳＴ１３）。
【0150】
１つ前のプログラムループでＶＬベリファイが実行されていない場合（ＳＴ１２、ＮＯ）、ＳＴ１５の処理に進む。
【0151】
ＶＬベリファイにパスしている場合（ＳＴ１３、ＹＥＳ）、プログラム動作時にセンスアンプユニットＳＡＵが、このグループのメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬに、ＶＱＰＷを印加する（ＳＴ１４）。つまり、このグループのメモリセルトランジスタＭＴｓｅｌは、プログラム対象に設定され、さらに、第２プログラム方法が適用される。
【0152】
ＶＬベリファイにパスしていない場合（ＳＴ１３、ＮＯ）、ＳＴ１５の処理に進む。
【0153】
ＳＴ１５では、現在のループ数が、書き込みステート毎に設定された所定のループ数未満であるか否かが確認される。言い換えると、書き込みステート毎にＳＴ１５の処理に使用されるループ数が設定され、現在のループ数が、書き込みステート毎に、設定されたループ数未満であるか否かが確認される。
【0154】
書き込みステート毎に設定された所定のループ数未満である場合、プログラム動作時にセンスアンプユニットＳＡＵが、このグループのメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬに、ＶＱＰＷを印加する（ＳＴ１４）。つまり、このグループのメモリセルトランジスタＭＴｓｅｌは、プログラム対象に設定され、さらに、第２プログラム方法が適用される。
【0155】
書き込みステート毎に設定された所定のループ数以上である場合、プログラム動作時にセンスアンプユニットＳＡＵが、このグループのメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬに、ＶＳＳを印加する（ＳＴ１６）。つまり、このグループのメモリセルトランジスタＭＴｓｅｌは、プログラム対象に設定され、さらに、第１プログラム方法が適用される。第６実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。
【0156】
［６－２］第６実施形態の効果
以上のように、第６実施形態に係る半導体記憶装置１は、１つ前のプログラムループにおいて１つ前の書き込みステートのベリファイ動作が実行されていない、すなわちＶＬベリファイが実行されていない場合に、所定の条件に基づいて第２プログラム方法を用いたプログラム動作を実行する。言い換えると、第６実施形態に係る半導体記憶装置１は、ＶＬベリファイをパスしているか否かに依らずに、第２プログラム方法を適用するか否かを判断することが出来る。
以上のように、第６実施形態に係る半導体記憶装置１は、１つ前のプログラムループにおいて１つ前の書き込みステートのベリファイ動作が実行されていない、すなわちＶＬベリファイが実行されていない場合に、所定の条件に基づいて第２プログラム方法を用いたプログラム動作を実行する。言い換えると、第６実施形態に係る半導体記憶装置１は、ＶＬベリファイをパスしているか否かに依らずに、第２プログラム方法を適用するか否かを判断することが出来る。
【0157】
その結果、第６実施形態に係る半導体記憶装置１は、ベリファイ動作におけるベリファイ読み出しの回数を削減することが出来るため、書き込み動作の処理時間を短縮することが出来る。また、第６実施形態に係る半導体記憶装置１は、ＶＬベリファイが実行されているプログラムループの間にＶＬベリファイにパスすることができなかったメモリセルトランジスタＭＴに対しても第２プログラム方法を適用することが出来るため、メモリセルトランジスタＭＴの閾値電圧分布の広がりを抑制することが出来る。
【0158】
［６－３］第６実施形態の変形例
図２３は、第６実施形態の変形例におけるプログラム動作の一例を示すフローチャート。図２３に示されたフローチャートは、図２２に示されたフローチャートにおいて、ＳＴ１５がＳＴ２０に入れ替えられた構成を有している。ＳＴ２０では、このグループのメモリセルトランジスタＭＴｓｅｌにおいて、書き込みステートに関連付けられた所定のステートのベリファイにパスしているか否かかが確認される。この所定のステートは、当該書き込みステートよりも閾値電圧が低いステートの何れかである。
図２３は、第６実施形態の変形例におけるプログラム動作の一例を示すフローチャート。図２３に示されたフローチャートは、図２２に示されたフローチャートにおいて、ＳＴ１５がＳＴ２０に入れ替えられた構成を有している。ＳＴ２０では、このグループのメモリセルトランジスタＭＴｓｅｌにおいて、書き込みステートに関連付けられた所定のステートのベリファイにパスしているか否かかが確認される。この所定のステートは、当該書き込みステートよりも閾値電圧が低いステートの何れかである。
【0159】
書き込みステートに関連付けられた所定のステートのベリファイにパスしている場合（ＳＴ２０、ＹＥＳ）、プログラム動作時にセンスアンプユニットＳＡＵが、このグループのメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬに、ＶＱＰＷを印加する（ＳＴ１４）。つまり、このグループのメモリセルトランジスタＭＴｓｅｌは、プログラム対象に設定され、さらに、第２プログラム方法が適用される。
【0160】
書き込みステートに関連付けられた所定のステートのベリファイにパスしていない場合（ＳＴ２０、ＮＯ）、プログラム動作時にセンスアンプユニットＳＡＵが、このグループのメモリセルトランジスタＭＴｓｅｌに接続されたビット線ＢＬに、ＶＳＳを印加する（ＳＴ１６）。つまり、このグループのメモリセルトランジスタＭＴｓｅｌは、プログラム対象に設定され、さらに、第１プログラム方法が適用される。第６実施形態の変形例におけるその他の動作は、第６実施形態と同様である。
【0161】
以上のように、ＶＬベリファイが省略された場合に、第２プログラム方法が使用される条件が変更されても良い。第６実施形態の変形例では、所定のステートのベリファイにパスしているか否かをトリガとして設定したが、これに限定されない。例えば、第２プログラム方法は、所定のステートのベリファイ読み出しにパスしたメモリセルトランジスタＭＴｓｅｌの数が所定の数を超えたことに基づいて適用されても良い。
【0162】
［７］第７実施形態
第７実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第７実施形態に係る半導体記憶装置１は、ベリファイ対象のステートの１つ前の書き込みステートのベリファイ読み出しが実行されない場合に、当該ベリファイ対象のステートのＶＬベリファイを追加する。以下に、第７実施形態に係る半導体記憶装置１について、第１～第６実施形態と異なる点を説明する。
第７実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第７実施形態に係る半導体記憶装置１は、ベリファイ対象のステートの１つ前の書き込みステートのベリファイ読み出しが実行されない場合に、当該ベリファイ対象のステートのＶＬベリファイを追加する。以下に、第７実施形態に係る半導体記憶装置１について、第１～第６実施形態と異なる点を説明する。
【0163】
［７－１］ベリファイ方法
図２４は、第７実施形態に係る半導体記憶装置１の書き込み動作におけるベリファイ動作の設定の一例を示すテーブルである。図１４に示すように、第７実施形態における各書き込みステートのベリファイハイ電圧ＶＨとしては、第１実施形態と同様に、図６を参照して説明されたベリファイ電圧が使用される。一方で、第７実施形態では、“Ｓ１”ステートのベリファイロー電圧ＶＬとして、ベリファイロー電圧ＶＬ１が設定されている。ベリファイロー電圧ＶＬ１は、Ｖ１よりも低い電圧である。第７実施形態におけるその他の書き込みステートのベリファイロー電圧ＶＬの設定は、第１実施形態と同様である。
図２４は、第７実施形態に係る半導体記憶装置１の書き込み動作におけるベリファイ動作の設定の一例を示すテーブルである。図１４に示すように、第７実施形態における各書き込みステートのベリファイハイ電圧ＶＨとしては、第１実施形態と同様に、図６を参照して説明されたベリファイ電圧が使用される。一方で、第７実施形態では、“Ｓ１”ステートのベリファイロー電圧ＶＬとして、ベリファイロー電圧ＶＬ１が設定されている。ベリファイロー電圧ＶＬ１は、Ｖ１よりも低い電圧である。第７実施形態におけるその他の書き込みステートのベリファイロー電圧ＶＬの設定は、第１実施形態と同様である。
【0164】
図２５は、第７実施形態に係る半導体記憶装置１の書き込み動作の一例を示すタイミングチャートである。図２５には、ループ数と、ＷＬｓｅｌ電圧とが示されている。図２５に示すように、１～３回目のそれぞれのプログラムループで、“Ｓ１”ステートのベリファイ読み出しが実行されている。そして、“Ｓ１”ステートのベリファイ読み出しにおいて、ワード線ＷＬｓｅｌに、ベリファイロー電圧ＶＬ１とベリファイ電圧Ｖ１とのそれぞれが印加される。このように、シーケンサ１３は、ベリファイ動作において、“Ｓ１”ステートのＶＬベリファイと、“Ｓ１”ステートのＶＨベリファイとの両方を実行する。第７実施形態に係る半導体記憶装置１のその他の動作は、第１実施形態と同様である。
【0165】
［７－２］第７実施形態の効果
以上のように、第７実施形態に係る半導体記憶装置１は、１つ前の書き込みステートのベリファイ動作が存在しない場合に、任意のベリファイロー電圧ＶＬを追加する。その結果、第７実施形態に係る半導体記憶装置１は、“Ｓ１”ステートのような、１つ前の書き込みステートが存在しない書き込みステートの書き込み動作においても、ＶＬベリファイを実行することが出来る。そして、第６実施形態に係る半導体記憶装置１は、ＶＬベリファイの結果に基づいた第２プログラム方法を利用することによって、“Ｓ１”ステートの閾値電圧分布の広がりを抑制することが出来、データの信頼性を向上させることが出来る。
以上のように、第７実施形態に係る半導体記憶装置１は、１つ前の書き込みステートのベリファイ動作が存在しない場合に、任意のベリファイロー電圧ＶＬを追加する。その結果、第７実施形態に係る半導体記憶装置１は、“Ｓ１”ステートのような、１つ前の書き込みステートが存在しない書き込みステートの書き込み動作においても、ＶＬベリファイを実行することが出来る。そして、第６実施形態に係る半導体記憶装置１は、ＶＬベリファイの結果に基づいた第２プログラム方法を利用することによって、“Ｓ１”ステートの閾値電圧分布の広がりを抑制することが出来、データの信頼性を向上させることが出来る。
【0166】
［７－３］第７実施形態の変形例
図２６は、第７実施形態の変形例におけるベリファイ動作の設定の一例を示すテーブルである。図２６に示すように、特殊なパターンのデータの書き込み動作が実行される場合に、一部の書き込みステートのプログラム動作及びベリファイ動作が省略され得る。本例では、書き込みステートとして、“Ｓ１”、“Ｓ３”、“Ｓ５”及び“Ｓ７”ステートが設定され、その他のステートに割り当てられたデータの書き込みが省略されている。この場合、“Ｓ１”、“Ｓ３”、“Ｓ５”及び“Ｓ７”ステートでは、１つ前の書き込みステートのベリファイ動作が実行されない。
図２６は、第７実施形態の変形例におけるベリファイ動作の設定の一例を示すテーブルである。図２６に示すように、特殊なパターンのデータの書き込み動作が実行される場合に、一部の書き込みステートのプログラム動作及びベリファイ動作が省略され得る。本例では、書き込みステートとして、“Ｓ１”、“Ｓ３”、“Ｓ５”及び“Ｓ７”ステートが設定され、その他のステートに割り当てられたデータの書き込みが省略されている。この場合、“Ｓ１”、“Ｓ３”、“Ｓ５”及び“Ｓ７”ステートでは、１つ前の書き込みステートのベリファイ動作が実行されない。
【0167】
そこで、第７実施形態の変形例では、“Ｓ１”、“Ｓ３”、“Ｓ５”及び“Ｓ７”ステートのそれぞれに、ベリファイロー電圧ＶＬが設定される。具体的には、“Ｓ１”ステートのベリファイロー電圧ＶＬとして“ＶＬ１”が設定され、“Ｓ３”ステートのベリファイロー電圧ＶＬとして“ＶＬ３”が設定され、“Ｓ５”ステートのベリファイロー電圧ＶＬとして“ＶＬ５”が設定され、“Ｓ７”ステートのベリファイロー電圧ＶＬとして“ＶＬ７”が設定される。ＶＬ１は、Ｖ１よりも低い。ＶＬ３は、Ｖ３よりも低い。ＶＬ５は、Ｖ５よりも低い。ＶＬ７は、Ｖ７よりも低い。
【0168】
シーケンサ１３は、これらのベリファイロー電圧ＶＬを用いたＶＬベリファイを、例えば、関連付けられた書き込みステートのＶＨベリファイを含むベリファイ動作において実行する。このように、ベリファイロー電圧ＶＬとして利用される書き込みステートのベリファイ動作が実行されない場合に、ＶＬベリファイ用のベリファイロー電圧ＶＬが追加されても良い。これにより、第７実施形態の変形例に係る半導体記憶装置１は、第２プログラム方法を利用することが出来、データの信頼性を向上させることが出来る。
【0169】
［８］第８実施形態
第８実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第８実施形態に係る半導体記憶装置１は、１回のセンスノードＳＥＮの充電でＶＬベリファイとＶＨベリファイとを実行する場合に、ワード線ＷＬｓｅｌに印加する電圧とセンスノードＳＥＮの放電時間との組み合わせにより、所望のＶＬベリファイを実行する。以下に、第８実施形態に係る半導体記憶装置１について、第１～第７実施形態と異なる点を説明する。
第８実施形態に係る半導体記憶装置１の構成は、第１実施形態と同様である。第８実施形態に係る半導体記憶装置１は、１回のセンスノードＳＥＮの充電でＶＬベリファイとＶＨベリファイとを実行する場合に、ワード線ＷＬｓｅｌに印加する電圧とセンスノードＳＥＮの放電時間との組み合わせにより、所望のＶＬベリファイを実行する。以下に、第８実施形態に係る半導体記憶装置１について、第１～第７実施形態と異なる点を説明する。
【0170】
［８－１］ベリファイ方法
図２７は、第８実施形態に係る半導体記憶装置１のベリファイ動作の一例を示すタイミングチャートである。図２７は、ベリファイ動作において、シーケンサ１３が、“Ｓ（Ｎ）”ステートのベリファイ読み出しを実行する場合の詳細な動作を示し、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮ（Ｎ）、並びに制御信号ＳＴＢのそれぞれの電圧の一例を示している。また、ＶＨＤＬ（Ｎ）及びＶＬＤＬ（Ｎ）は、書き込みステートが“Ｓ（Ｎ）”ステートであるメモリセルトランジスタＭＴｓｅｌに接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＨＤＬ及びＶＬＤＬがそれぞれ記憶するデータに対応している。
図２７は、第８実施形態に係る半導体記憶装置１のベリファイ動作の一例を示すタイミングチャートである。図２７は、ベリファイ動作において、シーケンサ１３が、“Ｓ（Ｎ）”ステートのベリファイ読み出しを実行する場合の詳細な動作を示し、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮ（Ｎ）、並びに制御信号ＳＴＢのそれぞれの電圧の一例を示している。また、ＶＨＤＬ（Ｎ）及びＶＬＤＬ（Ｎ）は、書き込みステートが“Ｓ（Ｎ）”ステートであるメモリセルトランジスタＭＴｓｅｌに接続されたセンスアンプユニットＳＡＵ内のラッチ回路ＶＨＤＬ及びＶＬＤＬがそれぞれ記憶するデータに対応している。
【0171】
図２７に示すように、ベリファイ動作の開始前において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ）及びＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮ（Ｎ）のそれぞれの電圧は、例えばＶＳＳである。ＶＨＤＬ（Ｎ）及びＶＬＤＬ（Ｎ）のそれぞれが、“Ｌ”レベルのデータを記憶している。時刻ｔ１～ｔ６の期間は、“Ｓ（Ｎ）”ステートのＶＬベリファイに対応している。時刻ｔ６～ｔ１１の期間は、“Ｓ（Ｎ）”ステートのＶＨベリファイに対応している。
【0172】
時刻ｔ１において、ワード線ＷＬｓｅｌにベリファイ電圧ＶＭ（Ｎ）が印加され、ワード線ＷＬｕｓｅｌにＶＲＥＡＤが印加され、ノードＢＬＸにＶＢＬＸが印加され、ノードＢＬＣにＶＢＬＣが印加され、ノードＨＨＬにＶＨＨＬが印加される。ベリファイ電圧ＶＭ（Ｎ）は、ベリファイロー電圧ＶＬよりも高く、ベリファイハイ電圧ＶＨよりも低い電圧である。これにより、第１実施形態と同様に、ビット線ＢＬｐｒｏｇとセンスノードＳＥＮとのそれぞれが充電される。
【0173】
時刻ｔ２において、ノードＨＨＬにＶＳＳが印加される。すると、センスノードＳＥＮが、フローティング状態になり、時刻ｔ１～ｔ２において充電された電圧を維持する。
【0174】
時刻ｔ３において、ノードＸＸＬにＶＸＸＬが印加される。すると、センスノードＳＥＮ（Ｎ）の電圧が、関連付けられたメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。
【0175】
時刻ｔ４において、ノードＸＸＬにＶＳＳが印加される。すると、センスノードＳＥＮの放電経路が遮断される。このとき、センスノードＳＥＮは、フローティング状態であり、時刻ｔ３～ｔ４において放電された後の電圧を維持する。以下では、このＶＬベリファイにおけるセンスノードＳＥＮの放電時間を“Ｔ６”と呼ぶ。Ｔ６は、Ｔ１よりも短い。これにより、本例では、ＶＨベリファイにおけるセンスノードＳＥＮの放電時間がＴ１である場合に、ＶＭ（Ｎ－１）よりも低いＶＬ（Ｎ）が、ＶＬベリファイに実質的に使用されている状態になる。
【0176】
時刻ｔ５において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ）”ステートのＶＬベリファイの結果をラッチ回路ＶＨＤＬ（Ｎ－１）に記憶させる。
【0177】
時刻ｔ６において、ワード線ＷＬｓｅｌにベリファイ電圧Ｖ（Ｎ）が印加され、ノードＨＨＬにＶＨＨＬが印加される。これにより、第１実施形態と同様に、ビット線ＢＬｐｒｏｇとセンスノードＳＥＮとのそれぞれが充電される。
【0178】
時刻ｔ７において、ノードＨＨＬにＶＳＳが印加される。すると、センスノードＳＥＮが、フローティング状態になり、時刻ｔ６～ｔ７において充電された電圧を維持する。
【0179】
時刻ｔ８において、ノードＸＸＬにＶＸＸＬが印加される。すると、センスノードＳＥＮ（Ｎ）の電圧が、関連付けられたメモリセルトランジスタＭＴｓｅｌの状態に応じて下降又は維持される。
【0180】
時刻ｔ９において、ノードＸＸＬにＶＳＳが印加される。すると、センスノードＳＥＮの放電経路が遮断される。このとき、センスノードＳＥＮは、フローティング状態であり、時刻ｔ８～ｔ９において放電された後の電圧を維持する。このＶＨベリファイにおけるセンスノードＳＥＮの放電時間は、“Ｔ１”である。
【0181】
時刻ｔ１０において、シーケンサ１３は、制御信号ＳＴＢをアサートして、“Ｓ（Ｎ）”ステートのＶＨベリファイの結果をラッチ回路ＶＨＤＬ（Ｎ）に記憶させる。
【0182】
時刻ｔ１１において、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、ノードＢＬＸ、ＢＬＣ、ＨＨＬ及びＸＸＬ、ビット線ＢＬｐｒｏｇ（Ｎ）、センスノードＳＥＮのそれぞれの電圧が、ベリファイ動作の開始前の状態に戻される。これにより、シーケンサ１３は、“Ｓ（Ｎ）”ステートのベリファイ動作を終了する。第８実施形態に係る半導体記憶装置１のその他の動作は、第４実施形態と同様である。
【0183】
［８－２］第８実施形態の効果
図２８は、第８実施形態に係る半導体記憶装置１における実質的なベリファイ電圧の一例を示す概念図である。図２８（１）は、“Ｓ（Ｎ）”ステートのＶＬベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧ＶＭ（Ｎ）と、実質的なベリファイ電圧とを示している。図２８（２）は、“Ｓ（Ｎ）”ステートのＶＨベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧Ｖ（Ｎ）とを示している。本例では、“Ｓ（Ｎ）”ステートのベリファイ動作時に、“Ｓ（Ｎ）”ステートのＶＬベリファイ及びＶＨベリファイが実行されている。ＶＬベリファイにおいてワード線ＷＬｓｅｌに印加されているベリファイ電圧ＶＭ（Ｎ）が、ベリファイロー電圧ＶＬ（Ｎ）とベリファイ電圧Ｖ（Ｎ）との間に設定されている。
図２８は、第８実施形態に係る半導体記憶装置１における実質的なベリファイ電圧の一例を示す概念図である。図２８（１）は、“Ｓ（Ｎ）”ステートのＶＬベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧ＶＭ（Ｎ）と、実質的なベリファイ電圧とを示している。図２８（２）は、“Ｓ（Ｎ）”ステートのＶＨベリファイのセンス時における閾値電圧分布と、印加されているベリファイ電圧Ｖ（Ｎ）とを示している。本例では、“Ｓ（Ｎ）”ステートのベリファイ動作時に、“Ｓ（Ｎ）”ステートのＶＬベリファイ及びＶＨベリファイが実行されている。ＶＬベリファイにおいてワード線ＷＬｓｅｌに印加されているベリファイ電圧ＶＭ（Ｎ）が、ベリファイロー電圧ＶＬ（Ｎ）とベリファイ電圧Ｖ（Ｎ）との間に設定されている。
【0184】
そして、第８実施形態に係る半導体記憶装置１では、センスノードＳＥＮの放電時間が、ＶＨベリファイよりも、ＶＬベリファイの方が短くなるように設定されている。これにより、図２０（１）に示すように、“Ｓ（Ｎ）”ステートのＶＬベリファイにおいて使用されている実質的なベリファイ電圧が、実際に印加されているベリファイ電圧ＶＭ（Ｎ）よりも低くみなされ得る。その結果、第８実施形態に係る半導体記憶装置１は、所望のベリファイロー電圧ＶＬによるＶＬベリファイを実行することが出来る。
【0185】
また、第８実施形態に係る半導体記憶装置１では、図２０（２）に示すように、ＶＬベリファイで印加されるベリファイ電圧と、ＶＨベリファイで印加されるベリファイ電圧との差が、ＶＬベリファイにおいてベリファイロー電圧ＶＬをワード線ＷＬｓｅｌに印加する場合よりも小さい。その結果、第８実施形態に係る半導体記憶装置１は、ＶＬベリファイからＶＨベリファイに移行することに伴うワード線ＷＬｓｅｌの電圧変化量を小さくすることが出来、ワード線ＷＬの電圧の安定化に要する時間を短縮することが出来る。
【0186】
観点を変えると、第８実施形態に係る半導体記憶装置１は、ＶＬベリファイにおけるベリファイロー電圧ＶＬの調整幅を、センスノードＳＥＮの放電時間の短縮とワード線ＷＬの電圧の変化との組み合わせによって広げることが出来る。その結果、第８実施形態に係る半導体記憶装置１は、ベリファイロー電圧ＶＬをより好ましい設定にすることが出来、書き込み動作における閾値電圧分布の広がりを抑制することが出来る。
【0187】
［９］その他
上記実施形態及び変形例は、可能な範囲で組み合わされても良い。例えば、半導体記憶装置１は、書き込みステート毎のＶＬベリファイの方法を変更しても良い。第１実施形態の第１及び第２変形例のそれぞれと、他の実施形態とが組み合わされても良い。第８実施形態で説明されたＶＬベリファイが適用される書き込みステートと、第５実施形態で説明されたＶＬベリファイが適用される書き込みステートとが混在していても良い。その他の組み合わせが利用されても良く、３つ以上の実施形態の動作が組み合わされても良い。
上記実施形態及び変形例は、可能な範囲で組み合わされても良い。例えば、半導体記憶装置１は、書き込みステート毎のＶＬベリファイの方法を変更しても良い。第１実施形態の第１及び第２変形例のそれぞれと、他の実施形態とが組み合わされても良い。第８実施形態で説明されたＶＬベリファイが適用される書き込みステートと、第５実施形態で説明されたＶＬベリファイが適用される書き込みステートとが混在していても良い。その他の組み合わせが利用されても良く、３つ以上の実施形態の動作が組み合わされても良い。
【0188】
上記実施形態で説明されたセンスノードＳＥＮの電圧の検知方法は、あくまで一例である。センスアンプユニットＳＡＵの回路構成が異なる場合に、センスノードＳＥＮの電圧は、実施形態と異なる方法によって検知されても良い。半導体記憶装置は、各書き込みステートの書き込み動作で、ＶＬベリファイ及びＶＨベリファイにおけるセンスノードＳＥＮの充電時間及び放電時間の取り扱いが上記実施形態と同様であれば、上記実施形態と同様の効果を得ることが出来る。
【0189】
上記実施形態では、ベリファイハイ電圧ＶＨを用いたベリファイ読み出しの結果をラッチ回路ＶＨＤＬに記憶させる場合について例示したが、これに限定されない。例えば、半導体記憶装置１は、ＶＨベリファイにパスしたことを、センスアンプユニットＳＡＵに記憶されたデータを、消去状態と同じ状態に書き換えることによって判別しても良い。
【0190】
上記実施形態では、第２プログラム方法が適用されたプログラム動作によって、ＶＨベリファイにパスする場合について例示したが、これに限定されない。ＶＬベリファイにパスした後にＶＨベリファイにパスしていない場合には、第２プログラム方法を用いたプログラム動作が、特定のメモリセルトランジスタＭＴｓｅｌに対して複数回実行され得る。
【0191】
上記実施形態では、シーケンサ１３が様々な動作を兼任する場合について例示したが、これに限定されない。実施形態で説明したシーケンサ１３の処理は、その他の回路によって実行されても良い。例えば、半導体記憶装置１がカウンタを備え、当該カウンタによって、ベリファイにパスしたメモリセルトランジスタＭＴの数がカウントされても良い。
【0192】
上記実施形態で書き込み動作の説明に使用されたタイミングチャートは、あくまで一例である。例えば、各時刻において信号及び配線のそれぞれの電圧が制御されるタイミングは、ずれていても良い。また、各フローチャートの処理の一部は、可能な範囲で順番を入れ替えられ得る。また、上記実施形態において、メモリセルアレイ１０内の各種配線に印加される電圧は、信号線ＣＧ、ＳＧＤＤ、ＳＧＤＳ、ＵＳＧＤ及びＵＳＧＳ等の電圧に基づいて推測されても良い。例えば、ワード線ＷＬｓｅｌに印加される電圧は、信号線ＣＧの電圧に基づいて推測され得る。
【0193】
本明細書において“接続”とは、電気的に接続されている事を示し、間に別の素子を介することを除外しない。“オン状態”は、トランジスタのゲートに当該トランジスタの閾値電圧以上の電圧が印加されていることを示している。“オフ状態”は、トランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示している。オフ状態は、トランジスタのリーク電流のような微少な電流が流れることを除外しない。“Ｈ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオン状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオフ状態になる電圧である。“Ｌ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオフ状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオン状態になる電圧である。
【0194】
本明細書において、センスアンプユニットＳＡＵは、センス回路と呼ばれても良い。“プログラム動作に第１プログラム方法が適用されること”が、“第１プログラム対象”と呼ばれても良い。“プログラム動作に第２プログラム方法が適用されること”が、“第２プログラム対象”と呼ばれても良い。シーケンサ１３は、シーケンスコントローラ、コントローラ、又は制御回路と呼ばれても良い。シーケンサ１３の制御に基づいた各構成の動作は、シーケンサ１３の動作として記載されても良い。“センスノードＳＥＮを充電すること”は、ノードＨＨＬにＶＨＨＬが印加されている期間に対応している。 “センスノードＳＥＮを放電すること”は、ノードＸＸＬにＶＸＸＬが印加されている期間に対応している。ＶＨＨＬ及びＶＸＸＬのそれぞれは、少なくとも“Ｈ”レベルを超えていれば良く、複数の段階に分けて印加されても良い。
【0195】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0196】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＡＵ…センスアンプユニット、ＲＤ…ロウデコーダ、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＵＳＧＤ，ＵＳＧＳ…信号線、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
