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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022095405
(43)【公開日】2022-06-28
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/10 20060101AFI20220621BHJP
G11C 16/04 20060101ALI20220621BHJP
H01L 21/336 20060101ALI20220621BHJP
H01L 27/11582 20170101ALI20220621BHJP
H01L 27/11556 20170101ALI20220621BHJP
【ＦＩ】
G11C16/10 150
G11C16/04 170
H01L29/78 371
H01L27/11582
H01L27/11556
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2020208721
(22)【出願日】2020-12-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】特許業務法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】池上 一隆
(72)【発明者】
【氏名】滋賀 秀裕
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225CA01
5B225DB02
5B225DB08
5B225DB22
5B225DB30
5B225EA05
5B225FA02
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA05
5F083GA10
5F083JA04
5F083JA19
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F101BA02
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
(57)【要約】
【課題】半導体記憶装置の消費電力を低減すること。
【解決手段】半導体記憶装置は、第１ワード線と、前記第１ワード線と同一層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１ワード線と前記第２ワード線とによって挟まれ、それぞれが前記第１ワード線に対向する第１メモリセルと前記第２ワード線に対向する第２メモリセルとを含み、第１方向及び前記第１方向に交差する第２方向に並ぶ複数のメモリピラーと、を有する。前記複数のメモリピラーの各々に含まれる前記第１メモリセルに対する書き込み動作が完了した後に、前記複数のメモリピラーに含まれる前記第２メモリセルに対する書き込み動作が行われる。
【選択図】図１７
【解決手段】半導体記憶装置は、第１ワード線と、前記第１ワード線と同一層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１ワード線と前記第２ワード線とによって挟まれ、それぞれが前記第１ワード線に対向する第１メモリセルと前記第２ワード線に対向する第２メモリセルとを含み、第１方向及び前記第１方向に交差する第２方向に並ぶ複数のメモリピラーと、を有する。前記複数のメモリピラーの各々に含まれる前記第１メモリセルに対する書き込み動作が完了した後に、前記複数のメモリピラーに含まれる前記第２メモリセルに対する書き込み動作が行われる。
【選択図】図１７
【特許請求の範囲】
【請求項1】
第１ワード線と、
前記第１ワード線と同一層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１ワード線と前記第２ワード線とによって挟まれ、それぞれが前記第１ワード線に対向する第１メモリセルと前記第２ワード線に対向する第２メモリセルとを含み、第１方向及び前記第１方向に交差する第２方向に並ぶ複数のメモリピラーと、を有し、
前記複数のメモリピラーの各々に含まれる前記第１メモリセルに対する書き込み動作が完了した後に、前記複数のメモリピラーに含まれる前記第２メモリセルに対する書き込み動作が行われる半導体記憶装置。
前記第１ワード線と同一層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１ワード線と前記第２ワード線とによって挟まれ、それぞれが前記第１ワード線に対向する第１メモリセルと前記第２ワード線に対向する第２メモリセルとを含み、第１方向及び前記第１方向に交差する第２方向に並ぶ複数のメモリピラーと、を有し、
前記複数のメモリピラーの各々に含まれる前記第１メモリセルに対する書き込み動作が完了した後に、前記複数のメモリピラーに含まれる前記第２メモリセルに対する書き込み動作が行われる半導体記憶装置。
【請求項2】
前記第１ワード線は、前記第１方向に長手を有し、前記第２方向に並んで配置された複数の第１メモリセル部と、前記第２方向に並んだ前記第１メモリセル部を連結する第１接続部とを有し、
前記第２ワード線は、前記第１方向に長手を有し、前記第２方向に並んで配置された複数の第２メモリセル部と、前記第２方向に並んだ前記第２メモリセル部を連結する第２接続部とを有し、
前記複数のメモリピラーの各々は、隣接する前記第１メモリセル部と前記第２メモリセル部との間に設けられている、請求項１に記載の半導体記憶装置。
前記第２ワード線は、前記第１方向に長手を有し、前記第２方向に並んで配置された複数の第２メモリセル部と、前記第２方向に並んだ前記第２メモリセル部を連結する第２接続部とを有し、
前記複数のメモリピラーの各々は、隣接する前記第１メモリセル部と前記第２メモリセル部との間に設けられている、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１メモリセル及び前記第２メモリセルは、それぞれストリングアドレスの最上位ビットによって決定される、請求項１又は２に記載の半導体記憶装置。
【請求項4】
前記第１メモリセルに対する書き込み動作におけるプログラム電圧のステップアップ幅は、前記第２メモリセルに対する書き込み動作におけるプログラム電圧のステップアップ幅より小さい、請求項１乃至３のいずれか一に記載の半導体記憶装置。
【請求項5】
前記第２メモリセルにおける閾値電圧分布の幅は、前記第１メモリセルにおける閾値電圧分布の幅より小さい、請求項１乃至４のいずれか一に記載の半導体記憶装置。
【請求項6】
前記第１方向及び前記第２方向に直交する第３方向において、前記第１ワード線及び前記第２ワード線に隣接する層に設けられた第３ワード線及び第４ワード線をさらに有し、
前記複数のメモリピラーの各々は、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第３ワード線に対向し、前記第１メモリセルと前記メモリピラーを共有する第３メモリセルと、前記第４ワード線に対向し、前記第２メモリセルと前記メモリピラーを共有する第４メモリセルとを含み、
前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、及び前記第４メモリセルの各々において、第１書き込み動作、第２書き込み動作の順で書き込み動作が行われ、
前記第１メモリセル及び前記第２メモリセルに対する前記第１書き込み動作の後に前記第３メモリセル及び前記第４メモリセルに対する前記第１書き込み動作が行われ、
前記第３メモリセル及び前記第４メモリセルに対する前記第１書き込み動作の後に前記第１メモリセル及び前記第２メモリセルに対する前記第２書き込み動作が行われる、請求項１乃至５のいずれか一に記載の半導体記憶装置。
前記複数のメモリピラーの各々は、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第３ワード線に対向し、前記第１メモリセルと前記メモリピラーを共有する第３メモリセルと、前記第４ワード線に対向し、前記第２メモリセルと前記メモリピラーを共有する第４メモリセルとを含み、
前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、及び前記第４メモリセルの各々において、第１書き込み動作、第２書き込み動作の順で書き込み動作が行われ、
前記第１メモリセル及び前記第２メモリセルに対する前記第１書き込み動作の後に前記第３メモリセル及び前記第４メモリセルに対する前記第１書き込み動作が行われ、
前記第３メモリセル及び前記第４メモリセルに対する前記第１書き込み動作の後に前記第１メモリセル及び前記第２メモリセルに対する前記第２書き込み動作が行われる、請求項１乃至５のいずれか一に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１６８１６３号公報
【特許文献2】特開２０１８－１６４０７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置の消費電力を低減すること。
【課題を解決するための手段】
【0005】
一実施形態に係る半導体記憶装置は、第１ワード線と、前記第１ワード線と同一層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１ワード線と前記第２ワード線とによって挟まれ、それぞれが前記第１ワード線に対向する第１メモリセルと前記第２ワード線に対向する第２メモリセルとを含み、第１方向及び前記第１方向に交差する第２方向に並ぶ複数のメモリピラーと、を有する。前記複数のメモリピラーの各々に含まれる前記第１メモリセルに対する書き込み動作が完了した後に、前記複数のメモリピラーに含まれる前記第２メモリセルに対する書き込み動作が行われる。
【図面の簡単な説明】
【0006】
【図1】一実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。
【図2】一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。
【図3】一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。
【図4】一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。
【図5】一実施形態に係る半導体記憶装置のセレクトゲート線、ビット線、及びメモリピラーのレイアウトを示す図である。
【図6】一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを示す図である。
【図13】一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。
【図14】一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図15】一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図16】一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図17】一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図18】一実施形態に係る半導体記憶装置において、対象のメモリセルが、他のメモリセルの書き込み動作によって発生する干渉を受ける様子を説明する図である。
【図19】一実施形態に係る半導体記憶装置において、ロウアドレスの割り付けについて説明する図である。
【図20】一実施形態に係る半導体記憶装置において、書き込み動作におけるプロブラム電圧について説明する図である。
【図21】一実施形態に係る半導体記憶装置において、閾値電圧分布の幅について説明する図である。
【図22】一実施形態に係る半導体記憶装置において、複数ステージの書き込み動作について説明する図である。
【図23】比較例の半導体記憶装置において、ワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図24】比較例の半導体記憶装置において、ワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図25】比較例の半導体記憶装置において、ワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図26】比較例の半導体記憶装置において、ワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図27】比較例において、対象のメモリセルが、他のメモリセルの書き込み動作によって発生する干渉を受ける様子を説明する図である。
【図28】あるページに属するメモリセルトランジスタについて、書き込み動作が終了した状態の閾値電圧分布が他のページに属するメモリセルトランジスタに対する書き込み動作によって受ける影響を説明する図である。
【発明を実施するための形態】
【0007】
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【0008】
以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。
【0009】
以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。
【0010】
以下の説明において、Ａ／Ｂという表記はＡ又はＢを意味する。例えば、Ｘは、Ａ／Ｂ、Ｃ／Ｄ、及びＥを有する、という場合、ＸがＡ、Ｃ、及びＥを有する場合とＸがＢ、Ｄ、及びＥを有する場合とを含む。
【0011】
＜第１実施形態＞
図１～図２１を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
図１～図２１を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
【0012】
［メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。
【0013】
図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ（memory controller）２、ＮＡＮＤパッケージ（NAND package）３、パワーマネージャ（power manager）４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置（semiconductor storage device）５～８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置５～８はそれぞれ、チップＡ～Ｄと読替えてもよい。
【0014】
パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。
【0015】
ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５～８の各々の出力インピーダンスを補正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。
【0016】
図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５～８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５～８にデータを書込み、半導体記憶装置５～８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５～８に接続される。
【0017】
半導体記憶装置５～８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割当てられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５～８の各々は、メモリコントローラ２の指示によって独立に動作可能である。
【0018】
半導体記憶装置５～８の各々と接続されたＮＡＮＤバスにおいて、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号である。ＲＥは正論理で動作する。ＢＲＥは負論理で動作する。例えば、ＲＥ及び／又はＢＲＥは、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。
【0019】
ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。例えば、信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０～ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５～８の各々に独立して送信される。信号ＢＲＢ０～ＢＲＢ３は、半導体記憶装置５～８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５～８に共通して送信される。
【0020】
信号ＢＣＥ０～ＢＣＥ３の各々は、半導体記憶装置５～８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５～８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５～８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５～８に書込むことを指示する。
【0021】
信号ＲＥ及びＢＲＥは、半導体記憶装置５～８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５～８の動作タイミングを制御する。信号ＢＷＰは、データ書込み及び消去の禁止を半導体記憶装置５～８に指示する。信号ＢＲＢ０～ＢＲＢ３の各々は、半導体記憶装置５～８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
【0022】
データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５～８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５～８の動作タイミングを制御する。
【0023】
メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）６１、内蔵メモリ（ＲＡＭ：Random Access Memory）６２、ＮＡＮＤインタフェース回路６３、バッファメモリ６４、及びホストインタフェース回路６５を備えている。
【0024】
プロセッサ６１はメモリコントローラ２全体の動作を制御する。プロセッサ（processor）６１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置５～８に対して発行する。この機能は、読出し、消去、及び校正等の動作に共通する機能である。
【0025】
内蔵メモリ（built-in memory）６２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ６１の作業領域として使用される。内蔵メモリ６２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【0026】
ＮＡＮＤインタフェース回路（NAND interface）６３は、上述のＮＡＮＤバスを介して半導体記憶装置５～８と接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路６３は、プロセッサ６１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路６３は、半導体記憶装置５～８からステータス、及び読出しデータを受信する。
【0027】
バッファメモリ（buffer memory）６４は、メモリコントローラ２が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。
【0028】
ホストインタフェース回路（host interface）６５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路６５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ６１及びバッファメモリ６４に転送する。
【0029】
［半導体記憶装置の構成］
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
【0030】
図３に示すように、半導体記憶装置５は、メモリセルアレイ（memory cell array）２１、入出力回路（input/output）２２、ＺＱ補正回路（ZQ calibration）２３、ロジック制御回路（logic control）２４、温度センサ（temp. sensor）２５、レジスタ（register）２６、シーケンサ（sequencer）２７、電圧生成回路（voltage generation）２８、ドライバセット（driver set）２９、ロウデコーダ（row decoder）３０、センスアンプ（sense amplifier）３１、入出力用パッド群３２、ＺＱ補正用パッド３３、及びロジック制御用パッド群３４を備えている。
【0031】
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
【0032】
入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書込みデータ及び読出しデータの送受信を行う。
【0033】
ＺＱ補正回路２３は、ＺＱ補正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを補正する。
【0034】
ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。
【0035】
温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。
【0036】
レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。
【0037】
シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。
【0038】
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。
【0039】
ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。
【0040】
ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。
【0041】
センスアンプ３１は、データの読出し時には、メモリセルからビット線に読出された読出しデータを感知し、感知した読出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【0042】
入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。
【0043】
ＺＱ補正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ補正回路２３に接続される。
【0044】
ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。
【0045】
［メモリセルアレイ２１の構成］
メモリセルアレイ２１の回路構成について、図４を用いて説明する。図４は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。各々のメモリグループＭＧは、複数のＮＡＮＤストリング５０を含む。以下の説明において、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｏと呼ぶ。
メモリセルアレイ２１の回路構成について、図４を用いて説明する。図４は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。各々のメモリグループＭＧは、複数のＮＡＮＤストリング５０を含む。以下の説明において、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｏと呼ぶ。
【0046】
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは閾値電圧を持っており、制御ゲートに閾値電圧以上の電圧が印加されるとオン状態になる。メモリセルトランジスタＭＴに対する書き込み動作がなされると、すなわち、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入されると、メモリセルトランジスタＭＴの閾値電圧は変化する。電荷蓄積層に電子が注入されている状態におけるメモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層に電子が注入されていない状態におけるメモリセルトランジスタＭＴの閾値電圧よりも高い。メモリセルトランジスタＭＴは、電荷蓄積層に電子を注入されることによる閾値電圧の変化を介して、データを不揮発に保持する。８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
【0047】
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。各セレクトゲート線ＳＧＤは、ロウデコーダ３０によって独立に制御される。偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｅに共通接続される。奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、共通に接続されてもよく、独立に制御可能であってもよい。
【0048】
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通接続される。他方で、メモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ３０によって独立に制御される。
【0049】
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴが保持するデータは、一括して消去される。消去された状態のメモリセルトランジスタＭＴの閾値電圧は、書き込まれた状態のメモリセルトランジスタＭＴの閾値電圧と比べて低い。
【0050】
メモリセルアレイ２１内において、同一列に設けられたＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０に共通接続される。メモリセルアレイ２１内において、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
【0051】
つまり、メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング５０を含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
【0052】
＜メモリセルアレイの平面レイアウトについて＞
図５を用いて、メモリセルアレイ２１の平面構成について説明する。図５は、あるブロックＢＬＫの、半導体基板面（ＸＹ平面）内における、セレクトゲート線ＳＧＤの平面レイアウトを示す。本実施形態では、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＤが含まれる場合について説明する。
図５を用いて、メモリセルアレイ２１の平面構成について説明する。図５は、あるブロックＢＬＫの、半導体基板面（ＸＹ平面）内における、セレクトゲート線ＳＧＤの平面レイアウトを示す。本実施形態では、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＤが含まれる場合について説明する。
【0053】
図５に示すように、Ｘ方向に長手を有する配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に長手を有する第１接続部（1st connect）１０－０ｄによって接続されている。２本の配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられている。配線層１０－０ａ、１０－０ｂは、他の１の配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられている。３本の配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
【0054】
Ｘ方向に長手を有する配線層１０－１ａ、１０－１ｂは、Ｙ方向に長手を有する第２接続部（2nd connect）１０－１ｄによって接続されている。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと他の１の配線層（配線層１０－２ａ）との間に設けられている。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
【0055】
Ｘ方向に長手を有する配線層１０－２ａ、１０－２ｂは、Ｙ方向に長手を有する第１接続部１０－２ｄによって接続されている。同様に、Ｘ方向に長手を有する配線層１０－３ａ、１０－３ｂは、Ｙ方向に長手を有する第２接続部１０－３ｄによって接続されている。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられている。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられている。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられている。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられている。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側である一端に設けられている。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２本の配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
【0056】
本実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄによって接続された構成が例示されているが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御されてもよい。
【0057】
配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ０という。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ１という。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ２という。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ３という。
【0058】
ブロックＢＬＫ内においてＹ方向に隣接する配線層１０は絶縁されている。隣接する配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁層によって埋め込まれている。メモリセルアレイ２１内には、例えばＹ方向に、図５に示すブロックＢＬＫが複数配列されている。Ｙ方向に隣接するブロックＢＬＫ間も、上記と同様に絶縁されている。隣接するブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１はＳＬＴ２と同様の構成を有する。
【0059】
Ｙ方向に隣接する配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰの各々はＺ方向に長手を有する。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に直交する方向である。複数のメモリピラーＭＰはメモリセル部（memory cell）に設けられている。
【0060】
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられている。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられている。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられている。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられている。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられている。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられている。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられている。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられている。
【0061】
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
【0062】
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配列されている。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配列されている。
【0063】
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配列される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、メモリピラーＭＰ４～ＭＰ７に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配列されている。
【0064】
メモリピラーＭＰ０～ＭＰ３の上方には、２本のビット線ＢＬ０、ＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２本のビット線ＢＬ２、ＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５、ＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４、ＭＰ６に共通に接続される。
【0065】
メモリピラーＭＰ８～ＭＰ１１の上方には、２本のビット線ＢＬ４、ＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９、ＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８、ＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２本のビット線ＢＬ６、ＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３、ＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２、ＭＰ１４に共通に接続される。
【0066】
本実施形態の場合、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１のＹ方向の位置は、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５に対して、メモリピラーＭＰ間の距離の１／２だけシフトした位置に設けられる。ここで、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１をグループＧＲ０、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５をグループＧＲ１に分けて分類する。
【0067】
上記のように、メモリピラーＭＰは、Ｙ方向において隣接する２つの配線層１０の間に設けられ、いずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向に隣接するメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。Ｙ方向において、グループＧＲ０に属するメモリピラーＭＰが埋め込まれるスリットＳＬＴ２は、グループＧＲ１に属する２つのメモリピラーＭＰ間に位置する。同様に、Ｙ方向において、グループＧＲ１に属するメモリピラーＭＰが埋め込まれるスリットＳＬＴ２は、グループＧＲ０に属する２つのメモリピラーＭＰ間に位置する。
【0068】
なお、スリットＳＬＴ１を挟んで隣接する配線層１０－０ａと１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
【0069】
図６は、図５と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図６は図５の１ブロック分の領域に対応しており、図５で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
【0070】
図６に示すように、Ｘ方向に延びる９個の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）が、Ｙ方向に沿って配列されている。各配線層１１－０ａ、１１－０ｂ、１１－１～１１－７は、絶縁層を介して配線層１０－０～１０－７の下層に設けられる。
【0071】
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図６に示すように、ワード線ＷＬｅ７として機能する配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、Ｙ方向に長手を有する第１接続部（1st connect）１１－８によって接続されている。第１接続部１１－８はＸ方向の一端に設けられている。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、第１接続部１１－８を介してロウデコーダ３０に接続される。第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅという場合がある。
【0072】
ワード線ＷＬｏ７として機能する配線層１１－１、１１－３、１１－５、１１－７は、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－１、１１－３、１１－５、１１－７は、Ｙ方向に長手を有する第２接続部（2nd connect）１１－９によって接続されている。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側である他端に設けられている。配線層１１－１、１１－３、１１－５、１１－７は、第２接続部１１－９を介してロウデコーダ３０に接続される。第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏという場合がある。
【0073】
第１接続部１１－８と第２接続部１１－９との間にメモリセル部（memory cell）が設けられる。メモリセル部のうち、配線層１１ｅと対向する部分を「第１メモリセル部」といい、配線層１１ｏと対向する部分を「第２メモリセル部」という場合がある。メモリセル部において、Ｙ方向に隣接する配線層１１は、図５で説明したスリットＳＬＴ２によって離隔されている。Ｙ方向に隣接するブロックＢＬＫ間の配線層１１も、図５の説明と同様にスリットＳＬＴ１によって離隔されている。メモリセル部において、図５と同様にメモリピラーＭＰ０～ＭＰ１５が設けられている。
【0074】
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図６のワード線ＷＬ７と同様の構成を有する。
【0075】
【0076】
図７に示すように、半導体基板１３のｐ型ウェル領域（p-well）の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。配線層１１、１２の平面レイアウトは、図６に示されたレイアウトと同様のレイアウトである。配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは、図５に示されたレイアウトである。
【0077】
配線層１２は、セレクトゲート線ＳＧＳｏ又はセレクトゲート線ＳＧＳｅとして機能する。セレクトゲート線ＳＧＳｏ、ＳＧＳｅはＹ方向に交互に配置される。Ｙ方向に隣接するセレクトゲート線ＳＧＳｏ、ＳＧＳｅの間にはメモリピラーＭＰが設けられている。
【0078】
配線層１１は、ワード線ＷＬｏ又はワード線ＷＬｅとして機能する。ワード線ＷＬｏ、ＷＬｅはＹ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｏ、ＷＬｅの間にはメモリピラーＭＰが設けられている。メモリピラーＭＰとワード線ＷＬｏとの間、及びメモリピラーＭＰとワード線ＷＬｅとの間には後述するメモリセルが設けられている。
【0079】
Ｙ方向に隣接するブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１には絶縁層が設けられている。ただし、半導体基板１３内に設けられた領域に電圧を供給するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられてもよい。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットＳＬＴ１内に設けられてもよい。
【0080】
メモリピラーＭＰ上には、ビット線ＢＬ１、ＢＬ２が設けられている。メモリピラーＭＰ０とビット線ＢＬ１との間、及びメモリピラーＭＰ２とビット線ＢＬ１との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。同様に、メモリピラーＭＰ５とビット線ＢＬ２との間、及びメモリピラーＭＰ７とビット線ＢＬ２との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。その他のメモリピラーＭＰは、図７に示す断面以外の領域で、コンタクトプラグ１６を介してビット線ＢＬ１又はビット線ＢＬ２と接続されている。
【0081】
図８は、図６に示す半導体記憶装置のＢ－Ｂ’断面図である。図７で説明したように、半導体基板１３の上方には、配線層１２、１１、１０が順次設けられている。図８では、Ｂ－Ｂ’断面図の奥行き方向に存在する構成が点線で描かれている。
【0082】
第１接続領域（1st connect）１７ｄでは、配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第１接続領域１７ｄにおいて露出される。第１接続領域１７ｄにおいて露出された配線層１１、１２にコンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、偶数ワード線ＷＬｅ、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１０～１２が、金属配線層１８を介してロウデコーダ３０に電気的に接続される。
【0083】
第２接続領域（2nd connect）１９ｄでは、上記と同様に配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第２接続領域１９ｄにおいて露出される。第２接続領域１９ｄにおいて露出された配線層１１、１２にコンタクトプラグ１９が設けられる。コンタクトプラグ１９は金属配線層２０に接続される。奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、奇数ワード線ＷＬｏ、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１１及び１２が、金属配線層２０を介してロウデコーダ３０に電気的に接続される。
【0084】
配線層１０は、第１接続領域１７ｄの代わりに第２接続領域１９ｄを介してロウデコーダ３０に電気的に接続されてもよく、第１接続領域１７ｄ及び第２接続領域１９ｄの両方を介してロウデコーダ３０に電気的に接続されてもよい。
【0085】
【0086】
［第１の例］
図９及び図１０を用いて、第１の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図９は、図７に示すメモリセルのＣ－Ｃ’断面図である。図１０は、図９に示すメモリセルのＤ－Ｄ’断面図である。第１の例は、メモリセルトランジスタＭＴの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタＭＴである。
図９及び図１０を用いて、第１の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図９は、図７に示すメモリセルのＣ－Ｃ’断面図である。図１０は、図９に示すメモリセルのＤ－Ｄ’断面図である。第１の例は、メモリセルトランジスタＭＴの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタＭＴである。
【0087】
図９及び図１０に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８、４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化層である。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０は、例えば多結晶シリコン層である。半導体層４０は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層４０は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられており、メモリセルトランジスタＭＴごとに分離されていない。
【0088】
上記のように半導体層４０は対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、当該２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図９において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、左側のメモリセルトランジスタＭＴで形成されるチャネル及び右側のメモリセルトランジスタＭＴで形成されるチャネルは、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。上記の構成を、２つのメモリセルトランジスタＭＴがチャネルを共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
【0089】
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、図９に示すＸＹ平面内において２つの領域に分離され、それぞれが、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、例えばシリコン酸化層とシリコン窒化層の積層構造である。導電層４２は、絶縁層４１の周囲に設けられ、且つ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。導電層４２は例えば導電性を備えた多結晶シリコン層である。分離された導電層４２は、それぞれ上記の２つのメモリセルトランジスタＭＴの電荷蓄積層として機能する。
【0090】
絶縁層４３は例えばシリコン酸化層である。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、４６ｃが順次設けられる。絶縁層４６ａ、４６ｃは、例えばシリコン酸化層である。絶縁層４６ｂは、例えばシリコン窒化層である。これらの絶縁層はメモリセルトランジスタＭＴのブロック絶縁層として機能する。これらの絶縁層４６ａ～４６ｂも、Ｙ方向に沿って２つの領域に分離され、それらの間には絶縁層４３が設けられる。スリットＳＬＴ２内には絶縁層４３が埋め込まれている。絶縁層４３は、例えばシリコン酸化層である。
【0091】
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層（ＴｉＮ層等）４７が形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
【0092】
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁されている。
【0093】
［第２の例］
図１１及び図１２を用いて第２の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図１１は、図９に示すメモリセルの変形例である。図１２は、図１１に示すメモリセルのＥ－Ｅ’断面図である。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁層を用いられた、ＭＯＮＯＳ型のメモリセルトランジスタＭＴである。
図１１及び図１２を用いて第２の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図１１は、図９に示すメモリセルの変形例である。図１２は、図１１に示すメモリセルのＥ－Ｅ’断面図である。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁層を用いられた、ＭＯＮＯＳ型のメモリセルトランジスタＭＴである。
【0094】
図１１及び図１２に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層７０、半導体層７１、及び絶縁層７２～７４を含む。絶縁層７０は、例えばシリコン酸化層である。半導体層７１は、絶縁層７０の周囲を取り囲むようにして設けられている。半導体層７１は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層７１は、例えば多結晶シリコン層である。半導体層７１は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられている。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0095】
絶縁層７２は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層７２は、例えばシリコン酸化層及びシリコン窒化層の積層構造である。絶縁層７３は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層７３は、例えばシリコン窒化層である。絶縁層７４は、絶縁層７３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁層として機能する。絶縁層７４は、例えばシリコン酸化層である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層７７が埋め込まれている。絶縁層７７は、例えばシリコン酸化層である。
【0096】
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層７５が設けられる。ＡｌＯ層７５の周囲に、例えばバリアメタル層（ＴｉＮ層等）７６が形成される。バリアメタル層７６の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
【0097】
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。
【0098】
［等価回路］
図１３は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図１３に示すように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ、５０ｅが形成されている。ＮＡＮＤストリング５０ｏ、５０ｅの各々は、直列に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。
図１３は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図１３に示すように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ、５０ｅが形成されている。ＮＡＮＤストリング５０ｏ、５０ｅの各々は、直列に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。
【0099】
ＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ１に接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ０に接続されている。ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれワード線ＷＬｏ０～ＷＬｏ７に接続されている。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれワード線ＷＬｅ０～ＷＬｅ７に接続されている。ワード線ＷＬｏ０～ＷＬｏ７のうち、ワード線ＷＬｏ０が最下層であり、ＷＬｏ７が最上層である。ワード線ＷＬｅ０～ＷＬｅ７のうち、ワード線ＷＬｅ０が最下層であり、ＷＬｅ７が最上層である。ＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳｏに接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳｅに接続されている。
【0100】
対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続されている。対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続されている。上記の電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
【0101】
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ、５０ｅは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
【0102】
［書き込み動作］
図５及び図１４～図１７を用いて、ブロックＢＬＫ内のメモリセルトランジスタＭＴに対する書き込み動作について説明する。図１４～図１７は、一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図１４～図１７では、メモリピラーＭＰ（ＭＰ０～ＭＰ１５）及びワード線ＷＬ（最下層のワード線ＷＬｅ０、ＷＬｏ０）が示されている。メモリピラーＭＰとワード線ＷＬとが隣接する領域にメモリセルトランジスタＭＴが形成される。
図５及び図１４～図１７を用いて、ブロックＢＬＫ内のメモリセルトランジスタＭＴに対する書き込み動作について説明する。図１４～図１７は、一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図１４～図１７では、メモリピラーＭＰ（ＭＰ０～ＭＰ１５）及びワード線ＷＬ（最下層のワード線ＷＬｅ０、ＷＬｏ０）が示されている。メモリピラーＭＰとワード線ＷＬとが隣接する領域にメモリセルトランジスタＭＴが形成される。
【0103】
書き込み動作が行われる場合、図５に示すセレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される。選択されたセレクトゲート線に対応する選択トランジスタＳＴ１と同じＮＡＮＤストリング５０ｏまたは５０ｅに属するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
【0104】
各セレクトゲート線に対応する１つの配線層１０－０～１０－３には、選択トランジスタＳＴ１がビット線ＢＬに供給される電圧に応じてオン状態またはオフ状態となる電圧が供給される。
【0105】
各ワード線ＷＬ０～７のうち、書き込み動作の対象となるメモリセルトランジスタＭＴに対応する配線層１１ｅまたは１１ｏには、メモリセルトランジスタＭＴに書き込み動作を行うための電圧（例えば、チャネルとしての半導体層７１から電荷蓄積層としての絶縁層７３へ電子を注入させるための電圧）が供給される。
【0106】
セレクトゲート線ＳＧＤ０（配線層１０－０）が選択され、最下層のワード線ＷＬｅ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３におけるＮＡＮＤストリング５０ｅのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0107】
セレクトゲート線ＳＧＤ１（配線層１０－１）が選択され、最下層のワード線ＷＬｏ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、ＭＰ１３におけるＮＡＮＤストリング５０ｏのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0108】
セレクトゲート線ＳＧＤ２（配線層１０－２）が選択され、最下層のワード線ＷＬｅ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ１、ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ９、ＭＰ１０、ＭＰ１４、ＭＰ１５におけるＮＡＮＤストリング５０ｅのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0109】
セレクトゲート線ＳＧＤ３（配線層１０－３）が選択され、最下層のワード線ＷＬｏ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ２、ＭＰ３、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１１、ＭＰ１４、ＭＰ１５におけるＮＡＮＤストリング５０ｏのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0110】
ブロックＢＬＫにおいて、同時に書き込み動作の対象となるメモリセルトランジスタＭＴのグループのことを「ページ」と呼ぶ場合がある。
【0111】
配線層１１ｅに設けられたワード線ＷＬｅを「第１ワード線」という場合がある。配線層１１ｏに設けられたワード線ＷＬｏを「第２ワード線」という場合がある。第１ワード線と第２ワード線とは互いに独立して制御される。メモリピラーＭＰはワード線ＷＬｅ（第１ワード線）とワード線ＷＬｏ（第２ワード線）とによって挟まれている。メモリピラーＭＰに設けられたメモリセルトランジスタＭＴのうち、ワード線ＷＬｅ（第１ワード線）と対向するメモリセルトランジスタを「第１メモリセル」といい、ワード線ＷＬｏ（第２ワード線）と対向するメモリセルトランジスタを「第２メモリセル」という。Ｘ方向及びＹ方向に複数のメモリピラーＭＰが配置されている。
【0112】
なお、本実施形態とは逆に、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴに対して書き込み動作を行った後に、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴに対して書き込み動作を行う場合、ワード線ＷＬｏを第１ワード線といい、ワード線ＷＬｅを第２ワード線といい、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴを第１メモリセルといい、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴを第２メモリセルという。つまり、互いに対向する２つのメモリセルトランジスタＭＴにおいて、先に書き込み動作が行われるメモリセルトランジスタＭＴを第１メモリセルといい、後から書き込み動作が行われるメモリセルトランジスタＭＴを第２メモリセルという。
【0113】
詳細は後述するが本実施形態では、セレクトゲート線ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３の順で選択されることで書き込み動作が行われる。換言すると、第１の書き込み動作において、複数の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）のうち、ワード線ＷＬｅ（第１ワード線）として機能する配線層１１ｅ（１１－０ａ、１１－０ｂ、１１－２、１１－４、１１－６）と対向する第１メモリセルに対する書き込み動作を行う。上記の第１の書き込み動作の後の第２の書き込み動作において、ワード線ＷＬｏ（第２ワード線）として機能する配線層１１ｏ（１１－１、１１－３、１１－５、１１－７）と対向する第２メモリセルに対する書き込み動作を行う。
【0114】
図１４を用いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対向するメモリセルトランジスタＭＴに対する１番目の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ０によって選択されるＮＡＮＤストリング５０ｅに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ０が選択されると、図５に示す配線層１０－０ａ、１０－０ｂ、１０－０ｃに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図１４において、配線層１１ｅのうち斜線のハッチングで示された領域（ハッチング領域）は、図５の配線層１０－０ａ、１０－０ｂ、１０－０ｃが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ０が選択された場合、図１４のハッチング領域の配線層１１ｅに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
【0115】
図１４に示すように、セレクトゲート線ＳＧＤ０（図５参照）が選択された場合、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図１４において、上記の書き込み動作（１番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「１」が表記されている。
【0116】
図１５を用いて、上記の１番目の書き込み動作に続いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対応するメモリセルトランジスタＭＴに対する２番目の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ２によって選択されるＮＡＮＤストリング５０ｅに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ２が選択されると、図５に示す配線層１０－２ａ、１０－２ｂに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図１５において、配線層１１ｅのハッチング領域は、図５の配線層１０－２ａ、１０－２ｂが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ２が選択された場合、図１５のハッチング領域の配線層１１ｅに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
【0117】
図１５に示すように、セレクトゲート線ＳＧＤ２（図５参照）が選択された場合、メモリピラーＭＰ１、ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ９、ＭＰ１０、ＭＰ１４、ＭＰ１５の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図１５において、上記の書き込み動作（２番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「２」が表記されている。
【0118】
上記の図１４及び図１５に示す書き込み動作によって、ワード線ＷＬｅ０、ＷＬｏ０によって挟まれた全てのメモリピラーＭＰ０～ＭＰ１５において、ワード線ＷＬｅ０に対向する全てのメモリセルトランジスタＭＴに対する書き込み動作が完了する。この状態において、メモリピラーＭＰ０～ＭＰ１５において、ワード線ＷＬｏ０に対向するメモリセルトランジスタＭＴには、まだ書き込み動作が行われていない。
【0119】
図１６を用いて、上記の１番目及び２番目の書き込み動作に続いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対応するメモリセルトランジスタＭＴに対する３番目の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ１によって選択されるＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ１が選択されると、図５に示す配線層１０－１ａ、１０－１ｂに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図１６において、配線層１１ｏのハッチング領域は、図５の配線層１０－１ａ、１０－１ｂが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ１が選択された場合、図１６のハッチング領域の配線層１１ｏに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
【0120】
図１６に示すように、セレクトゲート線ＳＧＤ１（図５参照）が選択された場合、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｏ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図１６において、上記の書き込み動作（３番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「３」が表記されている。
【0121】
図１７を用いて、上記の１番目～３番目の書き込み動作に続いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対応するメモリセルトランジスタＭＴに対する４番目の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ３によって選択されるＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ３が選択されると、図５に示す配線層１０－３ａ、１０－３ｂに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図１７において、配線層１１ｏのハッチング領域は、図５の配線層１０－３ａ、１０－３ｂが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ３が選択された場合、図１７のハッチング領域の配線層１１ｏに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
【0122】
図１７に示すように、セレクトゲート線ＳＧＤ３（図５参照）が選択された場合、メモリピラーＭＰ２、ＭＰ３、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１１、ＭＰ１４、ＭＰ１５、の各々のワード線ＷＬｏ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図１７において、上記の書き込み動作（４番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「４」が表記されている。
【0123】
上記の図１６及び図１７に示す書き込み動作によって、ワード線ＷＬｅ０、ＷＬｏ０によって挟まれた全てのメモリピラーＭＰ０～ＭＰ１５において、ワード線ＷＬｏ０に対向する全てのメモリセルトランジスタＭＴに対する書き込み動作が完了する。
【0124】
［他のメモリセルに対する書き込み動作によって発生する干渉］
図１８を用いて、他のメモリセルの書き込み動作によって発生する干渉が、書き込み済みのメモリセルに与える影響について説明する。図１８において、各メモリピラーＭＰのワード線ＷＬ側に記載された数字（１～４）は、図１４～図１７において、各メモリピラーＭＰに記載された、書き込み動作の順番を示す数字に対応する。上記と同様に、図１８に示された数字（５～８）も書き込み動作の順番を示す数字である。図１８では、ワード線ＷＬｅ０、ＷＬｏ０と対向する各メモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対する書き込み動作が完了した後に、ワード線ＷＬｅ１、ＷＬｏ１と対向する各メモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対する書き込み動作が行われる。ワード線ＷＬｅ１、ＷＬｏ１は、ワード線ＷＬｅ０、ＷＬｏ０の上層に設けられた配線層１１に形成されるワード線である。
図１８を用いて、他のメモリセルの書き込み動作によって発生する干渉が、書き込み済みのメモリセルに与える影響について説明する。図１８において、各メモリピラーＭＰのワード線ＷＬ側に記載された数字（１～４）は、図１４～図１７において、各メモリピラーＭＰに記載された、書き込み動作の順番を示す数字に対応する。上記と同様に、図１８に示された数字（５～８）も書き込み動作の順番を示す数字である。図１８では、ワード線ＷＬｅ０、ＷＬｏ０と対向する各メモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対する書き込み動作が完了した後に、ワード線ＷＬｅ１、ＷＬｏ１と対向する各メモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対する書き込み動作が行われる。ワード線ＷＬｅ１、ＷＬｏ１は、ワード線ＷＬｅ０、ＷＬｏ０の上層に設けられた配線層１１に形成されるワード線である。
【0125】
本実施形態に係るメモリセルトランジスタＭＴでは、書き込み済みのメモリセルトランジスタＭＴ（対象のメモリセルトランジスタＭＴ）の閾値電圧は、当該メモリセルトランジスタＭＴの書き込みの後に行われる他のメモリセルトランジスタＭＴの書き込み動作によって変化する。このように、対象のメモリセルトランジスタＭＴの閾値電圧が他のメモリセルトランジスタＭＴの書き込み動作によって変化することを、干渉が発生するという場合がある。
【0126】
特に、以下の（１）～（３）のメモリセルトランジスタＭＴの書き込み動作によって、対象のメモリセルトランジスタＭＴへの干渉が発生する。
（１）対象のメモリセルトランジスタＭＴと対向する（対象のメモリセルトランジスタＭＴと同じメモリピラーＭＰに形成される、又は対象のメモリセルトランジスタＭＴとチャネルを共有する）メモリセルトランジスタＭＴ。
（２）対象のメモリセルトランジスタＭＴと同一のメモリピラーＭＰに属し、対象のメモリセルトランジスタＭＴとＺ方向に隣接するメモリセルトランジスタＭＴ。
（３）上記（２）のＺ方向に隣接するメモリセルトランジスタＭＴと対向するメモリセルトランジスタＭＴ。
（１）対象のメモリセルトランジスタＭＴと対向する（対象のメモリセルトランジスタＭＴと同じメモリピラーＭＰに形成される、又は対象のメモリセルトランジスタＭＴとチャネルを共有する）メモリセルトランジスタＭＴ。
（２）対象のメモリセルトランジスタＭＴと同一のメモリピラーＭＰに属し、対象のメモリセルトランジスタＭＴとＺ方向に隣接するメモリセルトランジスタＭＴ。
（３）上記（２）のＺ方向に隣接するメモリセルトランジスタＭＴと対向するメモリセルトランジスタＭＴ。
【0127】
上記のように、対象のメモリセルトランジスタＭＴへの干渉が発生すると、対象のメモリセルトランジスタＭＴにおいて書き込み済みのデータ（電荷蓄積層に電荷を注入して変化させた閾値電圧）が変動する場合がある。したがって、干渉が発生する回数が多いメモリセルトランジスタＭＴでは、干渉が発生する回数が少ないメモリセルトランジスタＭＴと比べて、書き込み動作が終了した時点における閾値電圧分布の幅を、より小さく抑える必要がある。本実施形態では、セレクトゲート線ＳＧＤ０～３の各々に対応して１ページが形成される。例えば、セレクトゲート線ＳＧＤ０が選択された場合、図１４に示すように、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴによって１ページが構成される。例えば、あるページに属するメモリセルトランジスタＭＴのうち一部のメモリセルトランジスタＭＴのみが干渉による影響を受けるとしても、そのメモリセルトランジスタＭＴが干渉を受けた後の閾値電圧分布の幅を考慮して、書き込み動作を行う必要がある。すなわち、あるページに属するメモリセルトランジスタＭＴのうち一部のメモリセルトランジスタＭＴのみが干渉による影響を受けるとしても、書き込み動作の精度を上げる必要がある。
【0128】
図１８に示すように、本実施形態では、１番目の書き込み動作及び２番目の書き込み動作で各メモリピラーＭＰのワード線ＷＬｅ０側のメモリセルトランジスタＭＴに対する書き込みが完了する。その後に、３番目の書き込み動作及び４番目の書き込み動作で各メモリピラーＭＰのワード線ＷＬｏ０側のメモリセルトランジスタＭＴに対する書き込みが行われる。３番目書き込み動作及び４番目の書き込み動作が行われるメモリセルトランジスタＭＴは、既に１番目書き込み動作及び２番目の書き込み動作が行われている。つまり、ワード線ＷＬｅ０、ＷＬｏ０に対向する全てのメモリセルトランジスタＭＴのうち、各メモリピラーＭＰの第１の側面に設けられたメモリセルトランジスタＭＴに対する書き込み動作が完了した後に、各メモリピラーＭＰの第２の側面に設けられたメモリセルトランジスタＭＴに対する書き込み動作が行われる。
【0129】
ワード線ＷＬｅ０と対向する、書き込み済みのメモリセルトランジスタＭＴについて、例えば図１８の一番右のメモリピラーＭＰ３のように、１番目の書き込み動作の対象となったメモリセルトランジスタＭＴは、４番目の書き込み動作、５番目の書き込み動作、及び８番目の書き込み動作による３回の干渉を受ける。同様に、例えば図１８の右から２つ目のメモリピラーＭＰ７のように、２番目の書き込み動作の対象となったメモリセルトランジスタＭＴは、４番目の書き込み動作、６番目の書き込み動作、及び８番目の書き込み動作による３回の干渉を受ける。
【0130】
一方で、ワード線ＷＬｏ０と対向する、書き込み済みのメモリセルトランジスタＭＴについて、例えば図１８の左から４つのメモリピラーＭＰ４、ＭＰ０、ＭＰ５、ＭＰ１のように、３番目の書き込み動作の対象となったメモリセルトランジスタＭＴは、５番目の書き込み動作及び７番目の書き込み動作による２回の干渉、又は６番目の書き込み動作及び７番目の書き込み動作による２回の干渉しか受けない。同様に、例えば図１８の右から３番目及び４番目のメモリピラーＭＰ２、ＭＰ６のように、４番目の書き込み動作の対象となったメモリセルトランジスタＭＴは、６番目の書き込み動作及び８番目の書き込み動作による２回の干渉しか受けない。
【0131】
図２８は、あるページに属するメモリセルトランジスタについて、書き込み動作が終了した状態の閾値電圧分布が他のページに属するメモリセルトランジスタに対する書き込み動作によって受ける影響を説明する図である。図２８は、あるページについて、書き込み動作が終了した直後の閾値電圧分布４００、他のページに属するメモリセルトランジスタＭＴに対する書き込み動作２回分の干渉を受けた場合の閾値電圧分布４１０、及び他のページに属するメモリセルトランジスタＭＴに対する書き込み動作３回分の干渉を受けた場合の閾値電圧分布４２０が示されている。上記のように、他のページに属するメモリセルトランジスタＭＴに対する書き込み動作によって受ける干渉の回数が少ないほど、各レベルが細く分布した（レベル間のマージンが大きい）閾値電圧分布を実現することができる。したがって、ワード線ＷＬｏ０側のメモリセルトランジスタＭＴに対する書き込み動作におけるプログラム動作ごとのプログラム電圧のステップアップ幅を、ワード線ＷＬｅ０側のメモリセルトランジスタＭＴに対する書き込み動作におけるプログラム動作ごとのプログラム電圧のステップアップ幅より大きく設定することができる。
【0132】
［比較例の書き込み動作］
図２３～図２７を用いて、比較例の書き込み動作について説明する。図２３～図２６は、比較例の半導体記憶装置において、ワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図２３～図２６に示す書き込み動作は、図１４～図１７に示す書き込み動作に類似しているが、セレクトゲート線ＳＧＤ０→ＳＧＤ１→ＳＧＤ２→ＳＧＤ３の順で選択されることで書き込み動作が行われる点で相違する。つまり、比較例では、セレクトゲート線ＳＧＤがＹ方向からＹ方向の逆方向に向かって順に選択される。
図２３～図２７を用いて、比較例の書き込み動作について説明する。図２３～図２６は、比較例の半導体記憶装置において、ワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図２３～図２６に示す書き込み動作は、図１４～図１７に示す書き込み動作に類似しているが、セレクトゲート線ＳＧＤ０→ＳＧＤ１→ＳＧＤ２→ＳＧＤ３の順で選択されることで書き込み動作が行われる点で相違する。つまり、比較例では、セレクトゲート線ＳＧＤがＹ方向からＹ方向の逆方向に向かって順に選択される。
【0133】
図２３に示すように、セレクトゲート線ＳＧＤ０（図５参照）が選択された場合、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２３において、上記の書き込み動作（１番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「１」が表記されている。
【0134】
次に、図２４に示すように、セレクトゲート線ＳＧＤ１（図５参照）が選択された場合、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｏ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２４において、上記の書き込み動作（２番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「２」が表記されている。
【0135】
次に、図２５に示すように、セレクトゲート線ＳＧＤ２（図５参照）が選択された場合、メモリピラーＭＰ１、ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ９、ＭＰ１０、ＭＰ１４、ＭＰ１５の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２５において、上記の書き込み動作（３番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「３」が表記されている。
【0136】
次に、図２６に示すように、セレクトゲート線ＳＧＤ３（図５参照）が選択された場合、メモリピラーＭＰ２、ＭＰ３、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１１、ＭＰ１４、ＭＰ１５、の各々のワード線ＷＬｏ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２６において、上記の書き込み動作（４番目の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「４」が表記されている。
【0137】
［比較例の書き込み動作によって発生する干渉］
図２７を用いて、比較例の書き込み動作によって発生する干渉について説明する。図２７において、各メモリピラーＭＰのワード線ＷＬ側に記載された数字（１～４）は、図２３～図２６において、各メモリピラーＭＰに記載された、書き込み動作の順番を示す数字に対応する。上記と同様に、図２７に示された数字（５～８）も書き込み動作の順番を示す数字である。
図２７を用いて、比較例の書き込み動作によって発生する干渉について説明する。図２７において、各メモリピラーＭＰのワード線ＷＬ側に記載された数字（１～４）は、図２３～図２６において、各メモリピラーＭＰに記載された、書き込み動作の順番を示す数字に対応する。上記と同様に、図２７に示された数字（５～８）も書き込み動作の順番を示す数字である。
【0138】
図２７に示すように、比較例では、１番目の書き込み動作で左から３つのメモリピラーＭＰ４、ＭＰ０、ＭＰ５及び一番右のメモリピラーＭＰ３の各々のワード線ＷＬｅ０側のメモリセルトランジスタＭＴに対する書き込みが行われる。続いて、２番目の書き込み動作で左から４つのメモリピラーＭＰ４、ＭＰ０、ＭＰ５、ＭＰ１の各々のワード線ＷＬｏ０側のメモリセルトランジスタＭＴに対する書き込みが行われる。続いて、３番目の書き込み動作でメモリピラーＭＰ１、ＭＰ６、ＭＰ２、ＭＰ７の各々のワード線ＷＬｅ０側のメモリセルトランジスタＭＴに対する書き込みが行われる。最後に、４番目の書き込み動作でメモリピラーＭＰ６、ＭＰ２、ＭＰ７、ＭＰ３の各々のワード線ＷＬｏ０側のメモリセルトランジスタＭＴに対する書き込みが行われる。
【0139】
メモリピラーＭＰ４、ＭＰ０、ＭＰ５では、２番目の書き込み動作の対象となったメモリセルトランジスタＭＴは、５番目の書き込み動作及び６番目の書き込み動作による２回の干渉しか受けない。しかし、メモリピラーＭＰ１では、２番目の書き込み動作の対象となったメモリセルトランジスタＭＴが、３番目の書き込み動作、６番目の書き込み動作、及び７番目の書き込み動作による３回の干渉を受ける。つまり、１ページのメモリセルトランジスタＭＴの中に、３回の干渉を受けるメモリセルトランジスタＭＴと２回の干渉しか受けないメモリセルトランジスタＭＴとが混在する。上記のように、あるページのうち一部のメモリセルトランジスタＭＴだけが後に続く他のページに対する書き込み動作による干渉の影響を受けるとしても、当該あるページの全てのメモリセルトランジスタＭＴについて、書き込み動作が終了した時点における閾値電圧分布の幅を、より小さく抑える必要がある。したがって、上記の２番目の書き込み動作は、３回の干渉を受けるメモリピラーＭＰ１のワード線ＷＬｏ０側のメモリセルトランジスタＭＴにおいても閾値電圧分布の幅が小さく抑えられるように、ステップアップ幅を小さく設定する必要がある。
【0140】
上記の比較例に対して、図１４～図１８に示す本実施形態では、１ページが、３回の干渉を受けるメモリセルトランジスタＭＴだけで構成された場合と、２回の干渉しか受けないメモリセルトランジスタＭＴだけで構成された場合とに分けられる。したがって、２回の干渉しか受けないメモリセルトランジスタＭＴによって構成されるページに対する書き込み動作においては、３回の干渉を受けるメモリセルトランジスタＭＴによって構成されるページに対する書き込み動作と比べて、ステップアップ幅を大きく設定することができる。
【0141】
［第１メモリセルと第２メモリセルとの判別方法］
本実施形態における書き込み順序は、ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３である。このような書き込み順序を容易化するための、アドレスビットの割り当てについて説明する。本実施形態ではブロック内のストリング数は４であるため、図１９に示すように、ストリングアドレス（String address）として必要なビット数は２ビットである。そこで、ＳＧＤ０に００を割り当て、ＳＧＤ２に０１を割り当て、ＳＧＤ１に１０を割り当て、ＳＧＤ３に１１を割り当てると、アドレスを１ずつ増やしていくことで、本実施形態の順序で書き込み動作が自然と実行される。すなわち、ストリングアドレスの最上位ビット（図１９において矢印で示されたビット）が０の場合に、ＮＡＮＤストリング５０ｅを指定し、当該最上位ビットが１の場合に、ＮＡＮＤストリング５０ｏを指定するようにアドレスを設定すればよい。
本実施形態における書き込み順序は、ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３である。このような書き込み順序を容易化するための、アドレスビットの割り当てについて説明する。本実施形態ではブロック内のストリング数は４であるため、図１９に示すように、ストリングアドレス（String address）として必要なビット数は２ビットである。そこで、ＳＧＤ０に００を割り当て、ＳＧＤ２に０１を割り当て、ＳＧＤ１に１０を割り当て、ＳＧＤ３に１１を割り当てると、アドレスを１ずつ増やしていくことで、本実施形態の順序で書き込み動作が自然と実行される。すなわち、ストリングアドレスの最上位ビット（図１９において矢印で示されたビット）が０の場合に、ＮＡＮＤストリング５０ｅを指定し、当該最上位ビットが１の場合に、ＮＡＮＤストリング５０ｏを指定するようにアドレスを設定すればよい。
【0142】
本実施形態では１ブロック当たり４ストリングのメモリアレイを想定した例を示したが、この例に限定されない。例えば、１ブロック当たりのストリング数が５以上の場合でも、上記と同様に最上位ビットを用いてＮＡＮＤストリング５０ｅ又は５０ｏを指定することで、本実施形態の順序で書き込み動作が自然と実行できる。例えば、１ブロック当たり８ストリングのメモリアレイでは、ストリングアドレスとして必要なビット数は３ビットであり、最上位ビットを用いてＮＡＮＤストリング５０ｅ又は５０ｏを区別することができる。このように、２進数のアドレスを１ずつ増やすことで、本実施形態の順序で書き込み動作が自然と実行され、メモリコントローラにおける書き込み順序の制御を容易化できる。
【0143】
［書き込み動作におけるプロブラム電圧］
図２０を用いて、本実施形態の書き込み動作におけるプログラム電圧について説明する。図２０において、ＶＰＧＭ１はワード線ＷＬｅと対向するメモリセルトランジスタＭＴ（第１メモリセル）に対するプログラム電圧を示し、ＶＰＧＭ２はワード線ＷＬｏと対向するメモリセルトランジスタＭＴ（第２メモリセル）に対するプログラム電圧を示す。
図２０を用いて、本実施形態の書き込み動作におけるプログラム電圧について説明する。図２０において、ＶＰＧＭ１はワード線ＷＬｅと対向するメモリセルトランジスタＭＴ（第１メモリセル）に対するプログラム電圧を示し、ＶＰＧＭ２はワード線ＷＬｏと対向するメモリセルトランジスタＭＴ（第２メモリセル）に対するプログラム電圧を示す。
【0144】
一般に、あるページに属するメモリセルトランジスタＭＴは、特性にバラツキがある。例えば、あるページに属するメモリセルトランジスタＭＴのうち、一部は比較的低いプログラム電圧を印加することで閾値がターゲットレベルまで上昇するのに対して、他の一部は比較的高いプログラム電圧を印加しなければ閾値がターゲットレベルまで上昇しないことがある。そのため、書き込み動作において、プログラム電圧を印加して書き込み対象となるメモリセルトランジスタＭＴの閾値を上昇させるプログラム動作と、それによって閾値が所望のレベルまで上昇したかどうかを確認するベリファイ動作とを、複数回行う。
【0145】
複数回のプログラム動作において、プログラム電圧を徐々にステップアップさせていく。これにより、あるページに属するメモリセルトランジスタＭＴの特性にバラツキがある場合であっても、それらの閾値をターゲットレベルに近い値に収束させることができる（細い閾値分布を実現することができる）。
【0146】
図２０において、ΔＶ１は、第１メモリセルに対する書き込み動作におけるプログラム電圧のステップアップ幅を示す。ΔＶ２は、第２メモリセルに対する書き込み動作におけるプログラム電圧のステップアップ幅を示す。プログラム電圧のステップアップ幅を小さく設定すると、メモリセルトランジスタＭＴの閾値をターゲットレベルに近い値に収束させやすくなるが（細い閾値分布を実現することができるが）、書き込み動作が完了するまでの時間が長くなる。一方で、プログラム電圧のステップアップ幅を大きく設定すると、書き込み動作が完了するまでの時間は短くなるが、メモリセルトランジスタＭＴの閾値をターゲットレベルに近い値に収束させにくくなる（閾値分布が太くなってしまう）。
【0147】
上記のように、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴ（第２メモリセル）は、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴ（第１メモリセル）に比べて、他のページに属するメモリセルトランジスタＭＴに対する書き込み動作による干渉を受ける回数が少ない。したがって、干渉を受けた後の第２メモリセルの閾値電圧分布における各レベルの幅は、干渉を受けた後の第１メモリセルの閾値電圧分布における各レベルの幅より小さい。したがって、上記のように、第２メモリセルに対する書き込み動作におけるプログラム電圧のステップアップ幅ΔＶ２を、第１メモリセルに対する書き込み動作におけるプログラム電圧のステップアップ幅ΔＶ１より大きくしたとしても、閾値電圧分布における各レベルの幅を同程度にすることができる。一方で、ΔＶ２をΔＶ１より大きくすることで、第２メモリセルに対する書き込み動作の速度を第１メモリセルに対する書き込み動作の速度よりも速くすることができる。その結果、第１メモリセルに対する書き込み動作の精度と第２メモリセルに対する書き込み動作の精度とを同程度に保ちつつ、第２メモリセルに対する書き込み動作の時間を第１メモリセルに対する書き込み動作の時間より短くすることができる。
【0148】
図２１を用いて、本実施形態の変形例の書き込み動作におけるプログラム電圧について説明する。図２１において、ΔＶｔｈ１は、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴ（第１メモリセル）に対する書き込み動作の後であって、干渉を受ける前のＶｔｈの閾値電圧分布の幅である。ΔＶｔｈ２は、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴ（第２メモリセル）に対する書き込み動作の後であって、干渉を受ける前のＶｔｈの閾値電圧分布の幅である。上記のように、第２メモリセルは第１メモリセルに比べて干渉を受ける回数が少ない。したがって、同じ、書き込み電圧ステップアップ幅ΔＶで書き込み動作を実行した場合、ΔＶｔｈ２をΔＶｔｈ１よりも狭くすることができる。ΔＶｔｈ２はΔＶｔｈ１より狭いので、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴの各閾値分布の電圧を、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴの各閾値分布の電圧に対して小さくすることができる。干渉効果の大きさは、閾値電圧の変化量が大きいほど大きくなる。本実施例において、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴの閾値電圧の変化量を小さくすることで、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴから、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴへの干渉効果を低減することができる。干渉効果が低減することから、ΔＶ１を大きくすることができ、書き込み時間を高速化できる。
【0149】
以上のように、本実施形態では、第２メモリセルに対する書き込み動作の時間を第１メモリセルに対する書き込み動作の時間よりも短くすることができるため、全体の書き込み動作の時間を短くすることができる。
【0150】
＜第２実施形態＞
図２２を用いて、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと書き込み動作が相違する。その他の点において、第２実施形態は第１実施形態と同様の構成を有するため、説明を省略する。
図２２を用いて、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと書き込み動作が相違する。その他の点において、第２実施形態は第１実施形態と同様の構成を有するため、説明を省略する。
【0151】
［複数ステージ書き込み動作］
図２２を用いて、複数ステージ書き込み動作について説明する。図２２の例では、１つのページに対して２回のステージ（第１ステージ及び第２ステージ）に分けて書き込み動作を行う例について説明する。本実施形態における複数ステージ書き込み動作は、まず、対象のページに対して第１ステージ（1st stage）の書き込み動作を行う。当該第１ステージの書き込み動作の後に他のワード線ＷＬに対応するページに対する第１ステージの書き込み動作を行う。その後に、当該対象ページに対して第２ステージ（2nd stage）の書き込み動作を行う。第１ステージの書き込み動作は、プログラム動作およびベリファイ動作の数が相対的に少ない。また、プログラム動作で用いるプログラム電圧のステップアップ幅も相対的に大きい。これにより、閾値電圧分布を粗く形成する。これに対して、第２ステージの書き込み動作は、プログラム動作およびベリファイ動作の数が相対的に多い。また、プログラム動作で用いるプログラム電圧のステップアップ幅も相対的に小さい。これにより、閾値電圧分布を密に形成する。図２２において、ＳＧＤ０～３の項目の下の枠に記載された数字は、書き込み動作が行われる順番を示す。
図２２を用いて、複数ステージ書き込み動作について説明する。図２２の例では、１つのページに対して２回のステージ（第１ステージ及び第２ステージ）に分けて書き込み動作を行う例について説明する。本実施形態における複数ステージ書き込み動作は、まず、対象のページに対して第１ステージ（1st stage）の書き込み動作を行う。当該第１ステージの書き込み動作の後に他のワード線ＷＬに対応するページに対する第１ステージの書き込み動作を行う。その後に、当該対象ページに対して第２ステージ（2nd stage）の書き込み動作を行う。第１ステージの書き込み動作は、プログラム動作およびベリファイ動作の数が相対的に少ない。また、プログラム動作で用いるプログラム電圧のステップアップ幅も相対的に大きい。これにより、閾値電圧分布を粗く形成する。これに対して、第２ステージの書き込み動作は、プログラム動作およびベリファイ動作の数が相対的に多い。また、プログラム動作で用いるプログラム電圧のステップアップ幅も相対的に小さい。これにより、閾値電圧分布を密に形成する。図２２において、ＳＧＤ０～３の項目の下の枠に記載された数字は、書き込み動作が行われる順番を示す。
【0152】
各ステージにおける書き込み動作は、上記の実施形態（図１４～図１８）と同様に、各ワード線に対してセレクトゲート線ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３の順で行われる。図２２に示すように、ワード線ＷＬ０に対する第１ステージの書き込み電圧を供給した後に、ワード線ＷＬ１に対する第１ステージの書き込み電圧を供給する。その後、ワード線ＷＬ０に対する第２ステージの書き込み電圧を供給し、続いてワード線ＷＬ２に対する第１ステージの書き込み電圧を供給する。
【0153】
ここで、ワード線ＷＬｅ０を「第１ワード線」という場合がある。ワード線ＷＬｏ０を「第２ワード線」という場合がある。ワード線ＷＬｅ１を「第３ワード線」という場合がある。ワード線ＷＬｏ１を「第４ワード線」という場合がある。図７に示すように、Ｚ方向において、ワード線ＷＬｅ０（第１ワード線）及びワード線ＷＬｏ０（第２ワード線）は、ワード線ＷＬｅ１（第３ワード線）及びワード線ＷＬｏ１（第４ワード線）とＺ方向に隣接する層に設けられている。図６を参照すると、複数のメモリピラーＭＰ０～ＭＰ１５の各々は、ワード線ＷＬｅ０（第１ワード線）とワード線ＷＬｏ０（第２ワード線）とによって挟まれており、さらにワード線ＷＬｅ１（第３ワード線）とワード線ＷＬｏ１（第４ワード線）とによって挟まれている。
【0154】
ワード線ＷＬｅ０（第１ワード線）と対向するメモリセルトランジスタを「第１メモリセル」という場合がある。ワード線ＷＬｏ０（第２ワード線）と対向するメモリセルトランジスタを「第２メモリセル」という場合がある。ワード線ＷＬｅ１（第３ワード線）と対向するメモリセルトランジスタを「第３メモリセル」という場合がある。ワード線ＷＬｏ１（第４ワード線）と対向するメモリセルトランジスタを「第４メモリセル」という場合がある。第１メモリセルと第３メモリセルとは同じメモリピラーＭＰ（例えば、ＭＰ０）を共有する。つまり、図１４～図１７において、ワード線ＷＬｅ０と対向するメモリピラーＭＰ０に設けられたメモリセルトランジスタＭＴを第１メモリセルという場合、第３メモリセルは、ワード線ＷＬｅ０の上層に設けられたワード線ＷＬｅ１と対向するメモリピラーＭＰ０に設けられたメモリセルトランジスタＭＴに相当する。同様に、ワード線ＷＬｏ０と対向するメモリピラーＭＰ０に設けられたメモリセルトランジスタＭＴを第２メモリセルという場合、第４メモリセルは、ワード線ＷＬｏ０の上層に設けられたワード線ＷＬｏ１と対向するメモリピラーＭＰ０に設けられたメモリセルトランジスタＭＴに相当する。
【0155】
図２２に示すように、ワード線ＷＬｅ０と対向する第１メモリセル、ワード線ＷＬｏ０と対向する第２メモリセル、ワード線ＷＬｅ１と対向する第３メモリセル、及びワード線ＷＬｏ１と対向する第４メモリセルの各々において、第１ステージの書き込み動作（第１の書き込み動作）、第２ステージの書き込み動作（第２の書き込み動作）の順で書き込み動作が行われる。
【0156】
第１メモリセルに対する第１の書き込み動作（図２２の「１」及び「２」）及び第２メモリセルに対する第１の書き込み動作（図２２の「３」及び「４」）の後に、第３メモリセルに対する第１の書き込み動作（図２２の「５」及び「６」）及び第４メモリセルに対する第１の書き込み動作（図２２の「７」及び「８」）が行われる。次に、第１メモリセルに対する第２の書き込み動作（図２２の「９」及び「１０」）及び第２メモリセルに対する第２の書き込み動作（図２２の「１１」及び「１２」）が行われる。その後に、ワード線ＷＬｅ２と対向するメモリセルトランジスタＭＴに対する第１の書き込み動作（図２２の「１３」及び「１４」）及びワード線ＷＬｏ２と対向するメモリセルトランジスタＭＴに対する第１の書き込み動作（図２２の「１５」及び「１６」）が行われる。
【0157】
本実施形態の変形例においても、第２メモリセルに対する書き込み動作の時間を第１メモリセルに対する書き込み動作の時間よりも短くすることができるため、全体の書き込み動作の時間を短くすることができる。
【0158】
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸長回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
【0159】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0160】
１：メモリシステム、 ２：メモリコントローラ、 ３：パッケージ、 ４：パワーマネージャ、 ５～８：半導体記憶装置、 ９：基準抵抗、 １０、１０－０、１０－０ａ～１０－０ｃ：配線層、 １０－０ｄ：第１接続部、 １０－１、１０－１ａ、１０－１ｂ：配線層、 １０－１ｄ：第２接続部、 １０－２、１０－２ａ、１０－２ｂ：配線層、 １０－２ｄ：第１接続部、 １０－３、１０－３ａ、１０－３ｂ：配線層、 １０－３ｄ：第２接続部、 １０－４～７：配線層、 １１、１１－０ａ、１１－０ｂ、１１－１～７：配線層、 １１－８：第１接続部、 １１－９：第２接続部、 １１ｅ、１１ｏ、１２：配線層、 １３：半導体基板、 １６、１７、１９：コンタクトプラグ、 １７ｄ：第１接続領域、 １８、２０：金属配線層、 １９ｄ：第２接続領域、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２３：補正回路、 ２４：ロジック制御回路、 ２５：温度センサ、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３３：補正用パッド、 ３４：ロジック制御用パッド群、 ４０：半導体層、 ４１～４３、４６、４８：絶縁層、 ４５：ＡｌＯ層、 ４７：バリアメタル層、 ５０：ストリング、 ６１：プロセッサ、 ６２：内蔵メモリ、 ６３：インタフェース回路、 ６４：バッファメモリ、 ６５：ホストインタフェース回路、 ７０、７２～７４：絶縁層、 ７１：半導体層、 ７５：ＡｌＯ層、 ７６：バリアメタル層、 ７７：絶縁層、 ４００、４１０、４２０：閾値電圧分布
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】