特開 2022-96144 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022096144

(43)【公開日】2022-06-29

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20220622BHJP

   H03K 5/12 20060101ALI20220622BHJP

【ＦＩ】

H03K19/0175 220

H03K5/12

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2020209081

(22)【出願日】2020-12-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】安田 陽平

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA11

5J056BB02

5J056CC01

5J056DD13

(57)【要約】

【課題】一つの実施形態は、差動増幅回路の動作を高速化できる半導体装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、第１の差動増幅回路を有する半導体装置が提供される。第１の差動増幅回路は、第１の入力トランジスタと第２の入力トランジスタと第１の電流源と第１のトランジスタと第２のトランジスタとを有する。第１の入力トランジスタは、第１の信号をゲートで受ける。第２の入力トランジスタは、第２の信号をゲートで受ける。第１の電流源は、第１の入力トランジスタのソース及び第２の入力トランジスタのソースに接続されている。第１のトランジスタは、第１の入力トランジスタのソース及び第２の入力トランジスタのソースに対して、第１の電流源と並列に接続されている。第１のトランジスタは、第１の信号をゲートで受ける。第２のトランジスタは、第１のトランジスタに直列に接続されている。第２のトランジスタは、制御信号をゲートで受ける。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の差動増幅回路を備え、
前記第１の差動増幅回路は、
第１の信号をゲートで受ける第１の入力トランジスタと、
第２の信号をゲートで受ける第２の入力トランジスタと、
前記第１の入力トランジスタのソース及び前記第２の入力トランジスタのソースに接続された第１の電流源と、
前記第１の入力トランジスタのソース及び前記第２の入力トランジスタのソースに対して、前記第１の電流源と並列に接続され、前記第１の信号をゲートで受ける第１のトランジスタと、
前記第１のトランジスタに直列に接続され、制御信号をゲートで受ける第２のトランジスタと、
を有する
半導体装置。

【請求項2】

前記第１の差動増幅回路は、
前記第１の入力トランジスタに直列に接続された第３のトランジスタと、
前記第３のトランジスタとカレントミラー回路を構成する第４のトランジスタと、
前記第３のトランジスタに直列に接続され、前記制御信号をゲートで受ける第５のトランジスタと、
をさらに有する
請求項１に記載の半導体装置。

【請求項3】

前記第１の差動増幅回路は、
前記第１の入力トランジスタに直列に接続された第３のトランジスタと、
前記第３のトランジスタとカレントミラー回路を構成する第４のトランジスタと、
をさらに有し、
前記半導体装置は、
前記第４のトランジスタのドレインと出力ノードとの間の出力ラインに配された第１のインバータと、
前記出力ライン上のノードから前記第４のトランジスタのドレインへ延びたフィードバックラインに配され、前記第１のインバータより駆動力が小さい第２のインバータと、
をさらに備えた
請求項１に記載の半導体装置。

【請求項4】

前記第１の差動増幅回路は、
前記第１の入力トランジスタに直列に接続された第６のトランジスタと、
前記第６のトランジスタとカレントミラー回路を構成する第４のトランジスタと、
前記第６のトランジスタに直列に接続され、前記第１の信号をゲートで受ける第７のトランジスタと、
をさらに有する
請求項１に記載の半導体装置。

【請求項5】

前記第１の差動増幅回路は、
前記第１の入力トランジスタのドレイン側に前記第６のトランジスタと並列に接続された第８のトランジスタと、
前記第８のトランジスタを介してダイオード接続された第９のトランジスタと、
前記第２の入力トランジスタのドレイン側に接続され、前記第８のトランジスタのゲート及びドレイン側が接続された第１０のトランジスタと、
前記第１０のトランジスタを介してダイオード接続された第１１のトランジスタと、
をさらに有する
請求項４に記載の半導体装置。

【請求項6】

前記第４のトランジスタのドレインと前記第２のトランジスタのゲートとの間に接続され、前記制御信号を生成する第３のインバータをさらに備えた
請求項２に記載の半導体装置。

【請求項7】

前記第４のトランジスタのドレインと前記第２のトランジスタのゲートとの間に接続され、前記制御信号を生成する第３のインバータをさらに備え、
前記第１の差動増幅回路は、
一端が前記第３のインバータの出力ノードに接続され、他端が前記第４のトランジスタのゲートに接続された容量素子をさらに有する
請求項２に記載の半導体装置。

【請求項8】

前記第１の差動増幅回路と極性が反転された第２の差動増幅回路をさらに備え、
前記第２の差動増幅回路は、
前記第１の信号をゲートで受ける第３の入力トランジスタと、
前記第２の信号をゲートで受ける第４の入力トランジスタと、
前記第３の入力トランジスタのソース及び前記第４の入力トランジスタのソースに接続された第２の電流源と、
前記第３の入力トランジスタのソース及び前記第４の入力トランジスタのソースに対して、前記第２の電流源と並列に接続され、前記第１の信号をゲートで受ける第１２のトランジスタと、
前記第１２のトランジスタに直列に接続され、前記制御信号をゲートで受ける第１３のトランジスタと、
を有する
請求項１に記載の半導体装置。

【請求項9】

第１の差動増幅回路を備え、
前記第１の差動増幅回路は、
第１の信号をゲートで受ける第１の入力トランジスタと、
前記第１の入力トランジスタに直列に接続された第３のトランジスタと、
前記第３のトランジスタとカレントミラーを構成する第４のトランジスタと、
前記第３のトランジスタに直列に接続され、制御信号をゲートで受ける第５のトランジスタと、
を有する
半導体装置。

【請求項10】

前記第４のトランジスタのドレインと出力ノードとの間の出力ラインに配された第１のインバータと、
前記出力ライン上のノードから前記第４のトランジスタのドレインへ延びたフィードバックラインに配され、前記第１のインバータより駆動力が小さい第２のインバータと、
をさらに備えた
請求項９に記載の半導体装置。

【請求項11】

前記第１の差動増幅回路は、
第２の信号をゲートで受ける第２の入力トランジスタと、
前記第１の入力トランジスタのソース及び前記第２の入力トランジスタのソースに接続された第１の電流源と、
前記第１の入力トランジスタのソース及び前記第２の入力トランジスタのソースに対して、前記第１の電流源と並列に接続され、前記第１の信号をゲートで受ける第１のトランジスタと、
前記第１のトランジスタに直列に接続され、前記制御信号をゲートで受ける第２のトランジスタと、
をさらに有する
請求項１０に記載の半導体装置。

【請求項12】

前記第１の差動増幅回路は、
前記第１の入力トランジスタに直列に接続され、前記第４のトランジスタとカレントミラー回路を構成する第６のトランジスタと、
前記第６のトランジスタに直列に接続され、前記第１の信号をゲートで受ける第７のトランジスタと、
をさらに有する
請求項９に記載の半導体装置。

【請求項13】

前記第１の差動増幅回路は、
前記第１の入力トランジスタのドレイン側に前記第６のトランジスタと並列に接続された第８のトランジスタと、
前記第８のトランジスタを介してダイオード接続された第９のトランジスタと、
第２の信号をゲートで受ける第２の入力トランジスタと、
前記第２の入力トランジスタのドレイン側に接続され、前記第８のトランジスタのゲート及びドレイン側が接続された第１０のトランジスタと、
前記第１０のトランジスタを介してダイオード接続された第１１のトランジスタと、
をさらに有する
請求項１２に記載の半導体装置。

【請求項14】

前記第４のトランジスタのドレインと前記第５のトランジスタのゲートとの間に接続され、前記制御信号を生成する第３のインバータと、
をさらに備え、
前記第１の差動増幅回路は、
一端が前記第３のインバータの出力ノードに接続され、他端が前記第４のトランジスタのゲートに接続された容量素子をさらに有する
請求項９に記載の半導体装置。

【請求項15】

前記第１の差動増幅回路と極性が反転された第２の差動増幅回路をさらに備え、
前記第２の差動増幅回路は、
前記第１の信号をゲートで受ける第３の入力トランジスタと、
前記第３の入力トランジスタに直列に接続された第１４のトランジスタと、
前記第１４のトランジスタとカレントミラーを構成する第１５のトランジスタと、
前記第１４のトランジスタに直列に接続され、前記制御信号をゲートで受ける第１６のトランジスタと、
を有する
請求項９に記載の半導体装置。

【請求項16】

第１の信号をゲートで受ける第１の入力トランジスタと、前記第１の入力トランジスタに直列に接続された第６のトランジスタと、前記第６のトランジスタとカレントミラーを構成する第４のトランジスタとを有する第１の差動増幅回路と、
前記第４のトランジスタのドレインと出力ノードとの間の出力ラインに配された第１のインバータと、
前記出力ライン上のノードから前記第４のトランジスタのドレインへ延びたフィードバックラインに配され、前記第１のインバータより駆動力が小さい第２のインバータと、
を備えた半導体装置。

【請求項17】

前記第１の差動増幅回路は、
前記第６のトランジスタに直列に接続され、前記第１の信号をゲートで受ける第７のトランジスタをさらに有する
請求項１６に記載の半導体装置。

【請求項18】

前記第１の差動増幅回路は、
前記第１の入力トランジスタのドレイン側に前記第６のトランジスタと並列に接続された第８のトランジスタと、
前記第８のトランジスタを介してダイオード接続された第９のトランジスタと、
第２の信号をゲートで受ける第２の入力トランジスタと、
前記第２の入力トランジスタのドレイン側に接続され、前記第８のトランジスタのゲート及びドレイン側が接続された第１０のトランジスタと、
前記第１０のトランジスタを介してダイオード接続された第１１のトランジスタと、
をさらに有する
請求項１７に記載の半導体装置。

【請求項19】

前記第４のトランジスタのドレインに接続され、制御信号を生成する第３のインバータをさらに備え、
前記第１の差動増幅回路は、
一端が前記第３のインバータの出力ノードに接続され、他端が前記第４のトランジスタのゲートに接続された容量素子をさらに有する
請求項１６に記載の半導体装置。

【請求項20】

前記第１の差動増幅回路と極性が反転された第２の差動増幅回路をさらに備え、
前記第２の差動増幅回路は、
前記第１の信号をゲートで受ける第３の入力トランジスタと、
前記第３の入力トランジスタに直列に接続された第１７のトランジスタと、
前記第１７のトランジスタとカレントミラーを構成する第１５のトランジスタと、
を有し、
前記出力ラインは、前記第４のトランジスタのドレイン及び前記第１５のトランジスタのドレインと出力ノードとの間で延び、
前記フィードバックラインは、前記出力ライン上のノードから前記第４のトランジスタのドレイン及び前記第１５のトランジスタのドレインへ延びた
請求項１６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置に関する。

【背景技術】

【0002】

差動対を構成する一対のトランジスタで入力信号及び参照信号をそれぞれ受ける差動増幅回路を含む半導体装置では、電源電圧を用いて入力信号及び参照信号の差分を増幅して出力信号を生成する。このとき、差動増幅回路の動作を高速化することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５９９３１７４号公報

【特許文献2】米国特許第７２７１６５９号明細書

【特許文献3】米国特許第８５３６９４４号明細書

【特許文献4】特許第５９７１３６６号公報

【非特許文献】

【0004】

【非特許文献1】Ｋｙｕ－Ｄｏｎｇ Ｈｗａｎｇ，Ｂｏｒａｍ Ｋｉｍ，Ｓａｎｇ－Ｙｅｏｎ Ｂｙｅｏｎ，Ｋｙｕ－Ｙｏｕｎｇ Ｋｉｍ，“Ａ １６Ｇｂ／ｓ／ｐｉｎ ８Ｇｂ ＧＤＤＲ６ ＤＲＡＭ ｗｉｔｈ ｂａｎｄｗｉｄｔｈ ｅｘｔｅｎｓｉｏｎ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ｈｉｇｈ－ｓｐｅｅｄ ａｐｐｌｉｃａｔｉｏｎｓ”，２０１８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ － Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ － （ＩＳＳＣＣ），Ｆｅｂｒｕａｒｙ ２０１８

【非特許文献2】Ｓｅｕｎｇ－Ｊｕｎ Ｂａｅ，Ｙｏｕｎｇ－Ｓｏｏ Ｓｏｈｎ，Ｔａｅ－Ｙｏｕｎｇ Ｏｈ，Ｓａｎｇ－Ｈｙｕｐ Ｋｗａｋ，Ｗｏｏ Ｓｅｏｎｇ Ｋｉｍ，Ｄａｅ－Ｈｙｕｎ Ｋｉｍ，Ｙ．Ｉ Ｋｉｍ，Ｙｏｏ－Ｓｅｏｋ Ｙａｎｇ，Ｓｕ－Ｙｅｏｎ Ｄｏｏ，Ｊｉｎ－Ｉｌ Ｌｅｅ，Ｓａｍ－Ｙｏｕｎｇ Ｂａｎｇ，Ｓｕｎ－Ｙｏｕｎｇ Ｐａｒｋ，Ｋｉ－Ｗｏｏｎｇ Ｙｅｏｍ，Ｊａｅ－Ｙｏｕｎｇ Ｌｅｅ，Ｈｗａｎｗｏｏｋ Ｐａｒｋ，Ｗｏｏ－Ｓｅｏｐ Ｋｉｍ，Ｈｙａｎｇ－Ｊａ Ｙａｎｇ，Ｋｗａｎｇ－Ｉｌ Ｐａｒｋ，Ｊｏｏ Ｓｕｎ Ｃｈｏｉ，Ｙｏｕｎｇ－Ｈｙｕｎ Ｊｕｎ，“Ａ ４０ｎｍ ７Ｇｂ／ｓ／ｐｉｎ Ｓｉｎｇｌｅ－ｅｎｄｅｄ Ｔｒａｎｓｃｅｉｖｅｒ ｗｉｔｈ Ｊｉｔｔｅｒ ａｎｄ ＩＳＩ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｈｉｇｈ－Ｓｐｅｅｄ ＤＲＡＭ Ｉｎｔｅｒｆａｃｅ”，２０１０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｊｕｌｙ ２０１０

【非特許文献3】Ｓｅｕｎｇ－Ｊｕｎ Ｂａｅ，Ｙｏｕｎｇ－Ｓｏｏ Ｓｏｈｎ，Ｔａｅ－Ｙｏｕｎｇ Ｏｈ，Ｓｉ－Ｈｏｎｇ Ｋｉｍ，Ｙｕｎ－Ｓｅｏｋ Ｙａｎｇ，Ｄａｅ－Ｈｙｕｎ Ｋｉｍ， Ｓａｎｇ－Ｈｙｕｐ Ｋｗａｋ，Ｈｏ－Ｓｅｏｋ Ｓｅｏｌ，Ｃｈａｎｇ－Ｈｏ Ｓｈｉｎ，Ｍｉｎ－Ｓａｎｇ Ｐａｒｋ，Ｇｏｎｇ－Ｈｅｏｍ Ｈａｎ，Ｂｙｅｏｎｇ－Ｃｈｅｏｌ Ｋｉｍ，Ｙｏｎｇ－Ｋｉ Ｃｈｏ，Ｈｙｅ－Ｒａｎ Ｋｉｍ，Ｓｕ－Ｙｅｏｎ Ｄｏｏ，Ｙ．Ｉ Ｋｉｍ， Ｄｏｎｇ－Ｓｅｏｋ Ｋａｎｇ，Ｙｏｕｎｇ－Ｒｙｅｏｌ Ｃｈｏｉ，Ｓａｍ－Ｙｏｕｎｇ Ｂａｎｇ，Ｓｕｎ－Ｙｏｕｎｇ Ｐａｒｋ，Ｙｏｎｇ－Ｊａｅ Ｓｈｉｎ，Ｇｉｌ－Ｓｈｉｎ Ｍｏｏｎ，Ｃｈｅｏｌ－Ｇｏｏ Ｐａｒｋ，Ｗｏｏ－Ｓｅｏｐ Ｋｉｍ，Ｈｙａｎｇ－Ｊａ Ｙａｎｇ，Ｊｅｏｎｇ－Ｄｏｎ Ｌｉｍ，Ｋｗａｎｇ－Ｉｌ Ｐａｒｋ，Ｊ．Ｈ． Ｃｈｏｉ， Ｙｏｕｎｇ－Ｈｙｕｎ Ｊｕｎ，” Ａ ４０ ｎｍ ２ Ｇｂ ７ Ｇｂ／ｓ／ｐ ＧＤＤＲ５ ＳＤＲＡＭ ｗｉｔｈ ａ ｐｒｏｇｒａｍｍａｂｌｅ ＤＱ ｏｒｄｅｒｉｎｇ ｃｒｏｓｓｔａｌｋ ｅｑｕａｌｉｚｅｒ ａｎｄ ａｄｊｕｓｔａｂｌｅ ｃｌｏｃｋ－ｔｒａｃｋｉｎｇ ＢＷ”， ２０１１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ ２０１１

【発明の概要】

【発明が解決しようとする課題】

【0005】

一つの実施形態は、差動増幅回路の動作を高速化できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

一つの実施形態によれば、第１の差動増幅回路を有する半導体装置が提供される。第１の差動増幅回路は、第１の入力トランジスタと第２の入力トランジスタと第１の電流源と第１のトランジスタと第２のトランジスタとを有する。第１の入力トランジスタは、第１の信号をゲートで受ける。第２の入力トランジスタは、第２の信号をゲートで受ける。第１の電流源は、第１の入力トランジスタのソース及び第２の入力トランジスタのソースに接続されている。第１のトランジスタは、第１の入力トランジスタのソース及び第２の入力トランジスタのソースに対して、第１の電流源と並列に接続されている。第１のトランジスタは、第１の信号をゲートで受ける。第２のトランジスタは、第１のトランジスタに直列に接続されている。第２のトランジスタは、制御信号をゲートで受ける。

【図面の簡単な説明】

【0007】

【図1】図１は、第１の実施形態にかかる半導体装置の構成を示す回路図である。

【図2】図２は、第１の実施形態にかかる半導体装置の動作を示す波形図である。

【図3】図３は、第２の実施形態にかかる半導体装置の構成を示す回路図である。

【図4】図４は、第２の実施形態にかかる半導体装置の動作を示す波形図である。

【図5】図５は、第３の実施形態にかかる半導体装置の構成を示す回路図である。

【図6】図６は、第３の実施形態におけるインバータの構成を示す回路図である。

【図7】図７は、第３の実施形態にかかる半導体装置の動作を示す波形図である。

【図8】図８は、第４の実施形態にかかる半導体装置の構成を示す回路図である。

【図9】図９は、第５の実施形態にかかる半導体装置の構成を示す回路図である。

【図10】図１０は、第６の実施形態にかかる半導体装置の構成を示す回路図である。

【図11】図１１は、第７の実施形態にかかる半導体装置の構成を示す回路図である。

【図12】図１２は、第８の実施形態にかかる半導体装置の構成を示す回路図である。

【図13】図１３は、第９の実施形態にかかる半導体装置の構成を示す回路図である。

【図14】図１４は、第１０の実施形態にかかる半導体装置の構成を示す回路図である。

【図15】図１５は、第１１の実施形態にかかる半導体装置の構成を示す回路図である。

【図16】図１６は、第１２の実施形態にかかる半導体装置の構成を示す回路図である。

【図17】図１７は、第１３の実施形態にかかる半導体装置の構成を示す回路図である。

【図18】図１８は、第１４の実施形態にかかる半導体装置の構成を示す回路図である。

【図19】図１９は、第１５の実施形態にかかる半導体装置の構成を示す回路図である。

【図20】図２０は、第１６の実施形態にかかる半導体装置の構成を示す回路図である。

【図21】図２１は、第１７の実施形態にかかる半導体装置の構成を示す回路図である。

【図22】図２２は、第１８の実施形態にかかる半導体装置の構成を示す回路図である。

【図23】図２３は、第１９の実施形態にかかる半導体装置の構成を示す回路図である。

【図24】図２４は、第１の実施形態～第１９の実施形態にかかる半導体装置を適用可能なメモリシステムの構成を示す回路図である。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0009】

（第１の実施形態）
第１の実施形態にかかる半導体装置は、差動増幅回路を含む。差動増幅回路は、差動対を構成する一対のトランジスタで入力信号及び参照信号をそれぞれ受ける。差動増幅回路は、電源電圧を用いて入力信号及び参照信号の差分を増幅して出力信号を生成する。差動増幅回路を含む半導体装置が、半導体メモリの高速インターフェースにおけるレシーバとして用いられることがある。このとき、差動増幅回路の動作を高速化することが望まれる。

【0010】

しかし、現状の回路構成のままでは、高速化するために、電流を全体的に大幅に増やして各トランジスタの駆動力を向上させることになる。このため、配線の寄生抵抗成分での発熱が増加することなどにより、消費電力が増加する可能性がある。

【0011】

そこで、本実施形態では、半導体装置の差動増幅回路において、信号波形をアンダーシュート波形及びオーバーシュート波形に成形するプリエンファシス回路を追加することで、消費電力の抑制と高速化との両立化を図る。

【0012】

具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示す回路図である。

【0013】

半導体装置１は、含まれる素子の極性が互いに反転した２つの差動増幅回路を用いることで、シングル入力・シングル出力の回路を実現している。半導体装置１は、入力信号ＶＩＮをシングル入力として受け、入力信号ＶＩＮを差動信号に変換して増幅処理を行い、処理後の差動信号から出力信号ＯＵＴを生成してシングル出力として出力する。

【0014】

半導体装置１は、差動増幅回路１０、差動増幅回路２０、出力回路３０及び制御回路４０を有する。差動増幅回路１０及び差動増幅回路２０は、出力回路３０の入力側で互いに並列に配されている。差動増幅回路１０は入力信号ＶＩＮをＮ型のトランジスタで受ける差動増幅回路（Ｎ型トランジスタ受けの差動増幅回路）である。差動増幅回路２０は入力信号ＶＩＮをＰ型のトランジスタで受ける差動増幅回路（Ｐ型トランジスタ受けの差動増幅回路）である。制御回路４０は、差動増幅回路１０及び差動増幅回路２０と出力回路３０との間に配されている。差動増幅回路１０は、プリエンファシス回路ＰＥ１を有し、差動増幅回路２０は、プリエンファシス回路ＰＥ２を有する。

【0015】

差動増幅回路１０は、差動対を構成する一対の入力トランジスタＴｒｉｎ１，Ｔｒｉｎ２で入力信号ＶＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＶＩＮ及び参照信号ＶＲＥＦの差分を増幅し差動増幅回路２０と協働して信号ＨＶＯを生成する。入力トランジスタＴｒｉｎ１，Ｔｒｉｎ２は、それぞれ、Ｎ型のトランジスタである。参照信号ＶＲＥＦは、電源電圧ＶＣＣＱのレベルに応じて予め設定され得る。参照信号ＶＲＥＦは、例えば、電源電圧ＶＣＣＱの略半分のレベルを有し得る。このとき、プリエンファシス回路ＰＥ１は、差動増幅回路１０の内部信号の波形をアンダーシュート波形に成形する。これにより、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。

【0016】

差動増幅回路２０は、差動対を構成する一対の入力トランジスタＴｒｉｎ３，Ｔｒｉｎ４で入力信号ＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＶＩＮ及び参照信号ＶＲＥＦの差分を増幅し差動増幅回路１０と協働して信号ＨＶＯを生成する。入力トランジスタＴｒｉｎ３，Ｔｒｉｎ４は、それぞれ、Ｐ型のトランジスタである。このとき、プリエンファシス回路ＰＥ２は、差動増幅回路２０の内部信号の波形をオーバーシュート波形に成形する。これにより、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。

【0017】

出力回路３０は、信号ＨＶＯを差動増幅回路１０及び差動増幅回路２０から受ける。このとき、プリエンファシス回路ＰＥ１及びプリエンファシス回路ＰＥ２により信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。

【0018】

出力回路３０は、信号ＨＶＯに応じた出力信号ＯＵＴを生成して出力する。このとき、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得るので、出力信号ＯＵＴのレベル遷移時の傾きも急峻にされ得る。出力回路３０は、信号ＨＶＯを偶数回（図１では、２回）論理反転させることで、出力信号ＯＵＴを生成して出力してもよい。出力信号ＯＵＴは、信号ＨＶＯと同じ論理レベルを有し得る。

【0019】

制御回路４０は、信号ＨＶＯを差動増幅回路１０及び差動増幅回路２０から受ける。制御回路４０は、電源電圧ＶＣＣＱを用いて、信号ＨＶＯに応じた信号ＨＶＯＮを生成して差動増幅回路１０のプリエンファシス回路ＰＥ１と差動増幅回路２０のプリエンファシス回路ＰＥ２とへそれぞれフィードバックする。制御回路４０は、信号ＨＶＯを奇数回（図１では、１回）論理反転させることで、信号ＨＶＯＮを生成して出力してもよい。信号ＨＶＯＮは、プリエンファシス回路ＰＥ１，ＰＥ２を制御するための制御信号である。

【0020】

差動増幅回路１０は、差動回路ＤＩＦＦ１、プリエンファシス回路ＰＥ１、負荷回路ＬＤ１、補助回路ＡＳ１１、補助回路ＡＳ１２、転送回路ＴＲ１を有する。差動回路ＤＩＦＦ１は、負荷回路ＬＤ１とグランド電位との間に配されている。プリエンファシス回路ＰＥ１は、差動回路ＤＩＦＦ１とグランド電位との間に配されている。負荷回路ＬＤ１は、差動回路ＤＩＦＦ１と電源電位ＶＣＣＱとの間に配されている。負荷回路ＬＤ１は、２つのトランジスタのゲート及びドレインがクロスカップル接続された回路（クロスカップル回路）で構成されている。

【0021】

転送回路ＴＲ１は、第４のトランジスタとしてのトランジスタＴｒ４を有する。トランジスタＴｒ４は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ４は、ゲートがバイアスラインＮＮを介して補助回路ＡＳ１１に接続されている。トランジスタＴｒ４は、ドレインが出力回路３０に接続され、ソースが電源電位ＶＣＣＱに接続されている。

【0022】

差動回路ＤＩＦＦ１は、第１の入力トランジスタとしての入力トランジスタＴｒｉｎ１、第２の入力トランジスタとしての入力トランジスタＴｒｉｎ２、及び電流源ＣＳ１を有する。入力トランジスタＴｒｉｎ１及び入力トランジスタＴｒｉｎ２は、差動対を構成する。入力トランジスタＴｒｉｎ１及び入力トランジスタＴｒｉｎ２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。入力トランジスタＴｒｉｎ１は、入力信号ＶＩＮをゲートで受け、ドレインがノードＮ１に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。入力トランジスタＴｒｉｎ２は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ２に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。電流源ＣＳ１の他端は、グランド電位に電気的に接続されている。

【0023】

プリエンファシス回路ＰＥ１は、第１のトランジスタとしてのトランジスタＴｒ１及び第２のトランジスタとしてのトランジスタＴｒ２を有する。トランジスタＴｒ１は、入力トランジスタＴｒｉｎ１のソース及び入力トランジスタＴｒｉｎ２のソースに対して、電流源ＣＳ１と並列に接続されている。トランジスタＴｒ２は、トランジスタＴｒ１に直列に接続される。トランジスタＴｒ１及びトランジスタＴｒ２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１は、入力信号ＶＩＮをゲートで受け、ドレインが入力トランジスタＴｒｉｎ１のソース及び入力トランジスタＴｒｉｎ２のソースに電気的に接続され、ソースがトランジスタＴｒ２に電気的に接続されている。トランジスタＴｒ２は、信号ＨＶＯＮをゲートで受け、ソースがグランド電位に電気的に接続され、ドレインがトランジスタＴｒ１に電気的に接続される。

【0024】

負荷回路ＬＤ１は、第８のトランジスタとしてのトランジスタＴｒ８及び第１０のトランジスタとしてのトランジスタＴｒ１０を有する。トランジスタＴｒ８及びトランジスタＴｒ１０は、ゲート及びドレインがクロスカップル接続されている。トランジスタＴｒ８及びトランジスタＴｒ１０は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ８は、ゲートがトランジスタＴｒ１０のゲート及びドレインに接続され、ドレインがノードＮ１に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。トランジスタＴｒ１０は、ゲートがドレイン及びトランジスタＴｒ８のゲートに接続され、ドレインがノードＮ２に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。

【0025】

補助回路ＡＳ１１は、第６のトランジスタとしてのトランジスタＴｒ６を有する。トランジスタＴｒ６は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ６は、入力トランジスタＴｒｉｎ１及び電源電位ＶＣＣＱの間に配されている。トランジスタＴｒ６は、入力トランジスタＴｒｉｎ１と直列に接続されている。トランジスタＴｒ６は、トランジスタＴｒ４とカレントミラー回路を形成している。トランジスタＴｒ６は、ゲートがバイアスラインＮＮとトランジスタＴｒ６のドレインとに接続されている。トランジスタＴｒ６のドレインは、ノードＮ１に接続されている。これにより、トランジスタＴｒ６のドレイン電流（すなわち、ノードＮ１に流れる電流）に対して、トランジスタＴｒ６のディメンジョンとトランジスタＴｒ４のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ４のドレイン側に現れる。

【0026】

補助回路ＡＳ１２は、トランジスタＴｒ１８を有する。トランジスタＴｒ１８は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１８は、入力トランジスタＴｒｉｎ２及び電源電位ＶＣＣＱの間に配されている。トランジスタＴｒ１８は、入力トランジスタＴｒｉｎ２と直列に接続されている。トランジスタＴｒ１８は、ゲートがドレインに接続されている。トランジスタＴｒ１８のドレインは、ノードＮ２に接続されている。

【0027】

差動増幅回路２０は、差動回路ＤＩＦＦ２、プリエンファシス回路ＰＥ２、負荷回路ＬＤ２、補助回路ＡＳ２１、補助回路ＡＳ２２、転送回路ＴＲ２を有する。差動回路ＤＩＦＦ２は、負荷回路ＬＤ２と電源電位ＶＣＣＱとの間に配されている。プリエンファシス回路ＰＥ２は、差動回路ＤＩＦＦ２と電源電位ＶＣＣＱとの間に配されている。負荷回路ＬＤ２は、差動回路ＤＩＦＦ２とグランド電位との間に配されている。負荷回路ＬＤ２は、２つのトランジスタのゲート及びドレインがクロスカップル接続された回路（クロスカップル回路）で構成されている。

【0028】

転送回路ＴＲ２は、第１５のトランジスタとしてのトランジスタＴｒ１５を有する。トランジスタＴｒ１５は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１５は、ゲートがバイアスラインＮＰを介して補助回路ＡＳ２１に接続されている。トランジスタＴｒ１５は、ドレインが出力回路３０に接続され、ソースがグランド電位に接続されている。

【0029】

差動回路ＤＩＦＦ２は、第３の入力トランジスタとしての入力トランジスタＴｒｉｎ３、第４の入力トランジスタとしての入力トランジスタＴｒｉｎ４、及び電流源ＣＳ２を有する。入力トランジスタＴｒｉｎ３及び入力トランジスタＴｒｉｎ４は、差動対を構成する。入力トランジスタＴｒｉｎ３及び入力トランジスタＴｒｉｎ４は、それぞれ、ＰＭＯＳトランジスタで構成され得る。入力トランジスタＴｒｉｎ３は、入力信号ＶＩＮをゲートで受け、ドレインがノードＮ３に電気的に接続され、ソースが電流源ＣＳ２の一端に電気的に接続されている。入力トランジスタＴｒｉｎ４は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ４に電気的に接続され、ソースが電流源ＣＳ２の一端に電気的に接続されている。電流源ＣＳ２の他端は、電源電位ＶＣＣＱに電気的に接続されている。

【0030】

プリエンファシス回路ＰＥ２は、第１２のトランジスタとしてのトランジスタＴｒ１２及び第１３のトランジスタとしてのトランジスタＴｒ１３を有する。トランジスタＴｒ１２は、入力トランジスタＴｒｉｎ３のソース及び入力トランジスタＴｒｉｎ４のソースに対して、電流源ＣＳ２と並列に接続されている。トランジスタＴｒ１３は、トランジスタＴｒ１２に直列に接続される。トランジスタＴｒ１２及びトランジスタＴｒ１３は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１２は、入力信号ＶＩＮをゲートで受け、ドレインが入力トランジスタＴｒｉｎ３のソース及び入力トランジスタＴｒｉｎ４のソースに電気的に接続され、ソースがトランジスタＴｒ１３に電気的に接続されている。トランジスタＴｒ１３は、信号ＨＶＯＮをゲートで受け、ソースが電源電位ＶＣＣＱに電気的に接続され、ドレインがトランジスタＴｒ１２に電気的に接続される。

【0031】

負荷回路ＬＤ２は、トランジスタＴｒ２０及びトランジスタＴｒ２１を有する。トランジスタＴｒ２０及びトランジスタＴｒ２１は、ゲート及びドレインがクロスカップル接続されている。トランジスタＴｒ２０及びトランジスタＴｒ２１は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２０は、ゲートがトランジスタＴｒ２１のゲート及びドレインに接続され、ドレインがノードＮ３に電気的に接続され、ソースがグランド電位に電気的に接続される。トランジスタＴｒ２１は、ゲートがドレイン及びトランジスタＴｒ２０のゲートに接続され、ドレインがノードＮ４に電気的に接続され、ソースがグランド電位に電気的に接続される。

【0032】

補助回路ＡＳ２１は、第１７のトランジスタとしてのトランジスタＴｒ１７を有する。トランジスタＴｒ１７は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１７は、入力トランジスタＴｒｉｎ３及びグランド電位の間に配されている。トランジスタＴｒ１７は、入力トランジスタＴｒｉｎ３と直列に接続されている。トランジスタＴｒ１７は、トランジスタＴｒ１５とカレントミラー回路を形成している。トランジスタＴｒ１７は、ゲートがバイアスラインＮＰとトランジスタＴｒ１７のドレインとに接続されている。トランジスタＴｒ１７のドレインは、ノードＮ３に接続されている。これにより、トランジスタＴｒ１７のドレイン電流（すなわち、ノードＮ３に流れる電流）に対して、トランジスタＴｒ１７のディメンジョンとトランジスタＴｒ１５のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ１５のドレイン側に現れる。

【0033】

補助回路ＡＳ２２は、トランジスタＴｒ２３を有する。トランジスタＴｒ２３は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ２３は、入力トランジスタＴｒｉｎ４及びグランド電位の間に配されている。トランジスタＴｒ１８は、入力トランジスタＴｒｉｎ４と直列に接続されている。トランジスタＴｒ２３は、ゲートがドレインに接続されている。トランジスタＴｒ２３のドレインは、ノードＮ４に接続されている。

【0034】

出力回路３０は、複数のインバータＩＮＶ１－１，ＩＮＶ１－２を有する。複数のインバータＩＮＶ１－１，ＩＮＶ１－２は、出力ラインＬｏｕｔ上に配されている。出力ラインＬｏｕｔは、トランジスタＴｒ４，Ｔｒ１５のドレインから出力ノードＮｏｕｔへ延びている。インバータＩＮＶ１－１は、入力ノードがトランジスタＴｒ４，Ｔｒ１５のドレインに接続され、出力ノードがインバータＩＮＶ１－２に接続されている。インバータＩＮＶ１－１は、入力ノードで信号ＨＶＯを受ける。インバータＩＮＶ１－２は、入力ノードがインバータＩＮＶ１－１に接続され、出力ノードが半導体装置１の出力ノードＮｏｕｔに接続されている。インバータＩＮＶ１－１，ＩＮＶ１－２は、信号ＨＶＯを偶数回（例えば、２回）論理反転させて出力信号ＯＵＴを生成して出力する。

【0035】

制御回路４０は、インバータＩＮＶ３を有する。インバータＩＮＶ３は、入力ノードがトランジスタＴｒ４，Ｔｒ１５のドレインに接続され、出力ノードがトランジスタＴｒ２，Ｔｒ１３のゲートに接続されている。インバータＩＮＶ３は、入力ノードで信号ＨＶＯを受ける。インバータＩＮＶ３は、信号ＨＶＯのレベルを論理反転させて信号ＨＶＯＮを生成してトランジスタＴｒ２，Ｔｒ１３のゲートへそれぞれ供給する。

【0036】

半導体装置１では、図２に示すように、プリエンファシス回路ＰＥ１，ＰＥ２により、内部信号Ｎ＿ＶＩＮＢ，Ｐ＿ＶＩＮＢの波形がアンダーシュート波形、オーバーシュート波形へ成形される。内部信号Ｎ＿ＶＩＮＢ，Ｐ＿ＶＩＮＢは、差動増幅回路１０，２０におけるバイアスラインＮＮ，ＮＰの信号である。図２は、半導体装置１の動作を示す波形図である。

【0037】

タイミングｔ１の直前において、信号ＨＶＯＮがＨレベルであり、入力信号ＶＩＮがＬレベルである。

【0038】

これに応じて、差動増幅回路１０において、トランジスタＴｒ１がオフし、プリエンファシス回路ＰＥ１が非活性状態であり、入力トランジスタＴｒｉｎ１，Ｔｒｉｎ２の共通ソースノードＣＯＭＮには電流量Ｉ１の電流が流される。Ｉ１は、電流源ＣＳ１による電流量である。

【0039】

また、差動増幅回路２０において、トランジスタＴｒ１３がオフし、プリエンファシス回路ＰＥ２が非活性状態であり、入力トランジスタＴｒｉｎ３，Ｔｒｉｎ４の共通ソースノードＣＯＭＰには電流量Ｉ２の電流が流される。Ｉ２は、電流源ＣＳ２による電流量である。

【0040】

タイミングｔ１において、信号ＨＶＯＮがＨレベルに維持されたまま、入力信号ＶＩＮがＬレベルからＨレベルになる。

【0041】

これに応じて、差動増幅回路１０において、トランジスタＴｒ１，Ｔｒ２がオンし、プリエンファシス回路ＰＥ１が活性状態になり、共通ソースノードＣＯＭＮには電流量Ｉ１＋ΔＩｐｅ１（＞Ｉ１）の電流が流される。ΔＩｐｅ１は、プリエンファシス回路ＰＥ１による電流量である。これにより、プリエンファシス回路ＰＥ１は、内部信号Ｎ＿ＶＩＮＢがＨレベルからＬレベルへ遷移する時に、内部信号Ｎ＿ＶＩＮＢのＬレベル振幅を強調する。

【0042】

すなわち、内部信号Ｎ＿ＶＩＮＢがＨレベルＶ_Ｈｎから振幅の強調されたＬレベルＶ_ＬＬｎに遷移する。ＨレベルＶ_ＨｎとＬレベルＶ_Ｌｎとの中間値を基準値Ｖ_Ｒｎとするとき、振幅が強調されたＬレベルＶ_ＬＬｎの基準値Ｖ_Ｒｎからの差分は、ＨレベルＶ_Ｈｎの基準値Ｖ_Ｒｎからの差分より大きい。図２では、差動増幅回路１０の内部信号Ｎ＿ＶＩＮＢのＬレベル振幅が強調される期間が「強」と示され、内部信号Ｎ＿ＶＩＮＢのＬレベル振幅が強調されない期間が「弱」と示されている。

【0043】

また、差動増幅回路２０において、トランジスタＴｒ１１，Ｔｒ１２がオフし、プリエンファシス回路ＰＥ２が非活性状態のままであり、共通ソースノードＣＯＭＰには電流量Ｉ２の電流が流される。これにより、内部信号Ｐ＿ＶＩＮＢがＨレベルＶ_ＨｐからＬレベルＶ_Ｌｐに遷移するが、そのＬレベル振幅は強調されない。

【0044】

タイミングｔ２において、入力信号ＶＩＮがＨレベルに維持されたまま、信号ＨＶＯＮがＨレベルからＬレベルになる。

【0045】

これに応じて、差動増幅回路１０において、トランジスタＴｒ２がオフし、プリエンファシス回路ＰＥ１が非活性状態に戻り、共通ソースノードＣＯＭＮには電流量Ｉ１の電流が流される。これにより、プリエンファシス回路ＰＥ１は、内部信号Ｎ＿ＶＩＮＢのＬレベル振幅の強調を解除する。

【0046】

すなわち、内部信号Ｎ＿ＶＩＮＢは、振幅が強調されたＬレベルＶ_ＬＬｎから強調が解除されたＬレベルＶ_Ｌｎになる。強調が解除されたＬレベルＶ_Ｌｎの基準値Ｖ_Ｃｎからの差分は、ＨレベルＶ_Ｈｎの基準値Ｖ_Ｃｎからの差分とほぼ均等である。このため、プリエンファシス回路ＰＥ１により内部信号Ｎ＿ＶＩＮＢの波形がアンダーシュート波形に成形される。これにより、転送回路ＴＲ１のトランジスタＴｒ４の駆動力がレベル遷移時に一時的に引き上げられ、差動増幅回路１０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。

【0047】

また、差動増幅回路２０において、トランジスタＴｒ１１，Ｔｒ１２がオフしており、プリエンファシス回路ＰＥ２が非活性状態のままであり、共通ソースノードＣＯＭＰには電流量Ｉ２の電流が流される。このため、内部信号Ｐ＿ＶＩＮＢの波形の成形は行われず、差動増幅回路２０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされない。

【0048】

タイミングｔ１～ｔ２の期間について見ると、差動増幅回路１０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。これにより、信号ＨＶＯに応じて出力回路３０で生成される出力信号ＯＵＴのレベル遷移時の傾きも急峻にされる。

【0049】

タイミングｔ３の直前において、信号ＨＶＯＮがＬレベルであり、入力信号ＶＩＮがＨレベルである。

【0050】

これに応じて、差動増幅回路１０において、トランジスタＴｒ２がオフし、プリエンファシス回路ＰＥ１が非活性状態であり、入力トランジスタＴｒｉｎ１，Ｔｒｉｎ２の共通ソースノードＣＯＭＮには電流量Ｉ１の電流が流される。

【0051】

また、差動増幅回路２０において、トランジスタＴｒ１２がオフし、プリエンファシス回路ＰＥ２が非活性状態であり、入力トランジスタＴｒｉｎ３，Ｔｒｉｎ４の共通ソースノードＣＯＭＰには電流量Ｉ２の電流が流される。

【0052】

タイミングｔ３において、信号ＨＶＯＮがＬレベルに維持されたまま、入力信号ＶＩＮがＨレベルからＬレベルになる。

【0053】

これに応じて、差動増幅回路２０において、トランジスタＴｒ１２，Ｔｒ１３がオンし、プリエンファシス回路ＰＥ２が活性状態になり、共通ソースノードＣＯＭＰには電流量Ｉ２＋ΔＩｐｅ２（＞Ｉ２）の電流が流される。ΔＩｐｅ２は、プリエンファシス回路ＰＥ２による電流量である。これにより、プリエンファシス回路ＰＥ２は、内部信号Ｐ＿ＶＩＮＢがＬレベルからＨレベルへ遷移する時に、内部信号Ｐ＿ＶＩＮＢのＨレベル振幅を強調する。

【0054】

すなわち、内部信号Ｐ＿ＶＩＮＢがＬレベルＶ_Ｌｐから振幅の強調されたＨレベルＶ_ＨＨｐに遷移する。ＨレベルＶ_ＨｐとＬレベルＶ_Ｌｐとの中間値を基準値Ｖ_Ｃｐとするとき、振幅が強調されたＨレベルＶ_ＨＨｐの基準値Ｖ_Ｃｐからの差分は、ＬレベルＶ_Ｌｐの基準値Ｖ_Ｃｐからの差分より大きい。図２では、差動増幅回路２０の内部信号Ｐ＿ＶＩＮＢのＨレベル振幅が強調される期間が「強」と示され、内部信号Ｐ＿ＶＩＮＢのＨレベル振幅が強調されない期間が「弱」と示されている。

【0055】

また、差動増幅回路１０において、トランジスタＴｒ１，Ｔｒ２がオフし、プリエンファシス回路ＰＥ１が非活性状態のままであり、共通ソースノードＣＯＭＮには電流量Ｉ１の電流が流される。これにより、内部信号Ｎ＿ＶＩＮＢがＬレベルＶ_ＬｎからＨレベルＶ_Ｈｎに遷移するが、そのＨレベル振幅は強調されない。

【0056】

タイミングｔ４において、入力信号ＶＩＮがＬレベルに維持されたまま、信号ＨＶＯＮがＬレベルからＨレベルになる。

【0057】

これに応じて、差動増幅回路２０において、トランジスタＴｒ１３がオフし、プリエンファシス回路ＰＥ２が非活性状態に戻り、共通ソースノードＣＯＭＰには電流量Ｉ２の電流が流される。これにより、プリエンファシス回路ＰＥ２は、内部信号Ｐ＿ＶＩＮＢのＨレベル振幅のＨレベル側への強調を解除する。

【0058】

すなわち、内部信号Ｐ＿ＶＩＮＢは、振幅が強調されたＨレベルＶ_ＨＨｐから強調が解除されたＨレベルＶ_Ｈｐになる。強調が解除されたＨレベルＶ_Ｈｐの基準値Ｖ_Ｃｐからの差分は、ＬレベルＶ_Ｌｐの基準値Ｖ_Ｃｐからの差分とほぼ均等である。このため、内部信号Ｐ＿ＶＩＮＢの波形がオーバーシュート波形に成形される。これにより、転送回路ＴＲ２のトランジスタＴｒ１５の駆動力がレベル遷移時に一時的に引き上げられ、差動増幅回路２０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。

【0059】

また、差動増幅回路１０において、トランジスタＴｒ１がオフしており、プリエンファシス回路ＰＥ１が非活性状態のままであり、共通ソースノードＣＯＭＮには電流量Ｉ１の電流が流される。このため、内部信号Ｎ＿ＶＩＮＢの波形の成形は行われない。

【0060】

タイミングｔ３～ｔ４の期間について見ると、差動増幅回路２０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。これにより、信号ＨＶＯに応じて出力回路３０で生成される出力信号ＯＵＴのレベル遷移時の傾きも急峻にされる。

【0061】

タイミングｔ５，ｔ６において、タイミングｔ１，ｔ２と同様の動作が行われる。

【0062】

図１に示すように、信号ＨＶＯを逆極性にして信号ＨＶＯＮとしてプリエンファシス回路ＰＥ１，ＰＥ２にフィードバックする。これにより、プリエンファシス回路ＰＥ１，ＰＥ２は、図２に示すように、入力信号ＶＩＮがＬレベル→Ｈレベルに遷移するときには、差動増幅回路１０の内部信号の振幅に相当する駆動電流を一時的に増やして転送回路ＴＲ１の駆動力を引き上げる。入力信号ＶＩＮがＨレベル→Ｌレベルに遷移するときには、差動増幅回路２０の内部信号の振幅に相当する駆動電流を一時的に増やして転送回路ＴＲ２の駆動力を引き上げる。このため、レベル遷移時の差動増幅回路１０，２０の駆動力を電流効率よく強化することができる。

【0063】

以上のように、第１の実施形態では、半導体装置１において、プリエンファシス回路ＰＥ１，ＰＥ２を差動増幅回路１０，２０にそれぞれ追加する。プリエンファシス回路ＰＥ１，ＰＥ２は、レベル遷移時の振幅を強調することで差動増幅回路１０，２０の内部信号の波形をアンダーシュート波形及びオーバーシュート波形に成形する。これにより、時間平均の振幅を抑制しながら信号レベルの遷移を高速化でき、電流効率よく半導体装置１の動作周波数を引き上げることができる。この結果、消費電力の抑制と高速化とを両立化できる。

【0064】

（第２の実施形態）
次に、第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

【0065】

第１の実施形態では、レベル遷移時の振幅を強調することで差動増幅回路１０，２０の内部信号の波形をアンダーシュート波形及びオーバーシュート波形に成形しているが、第２の実施形態では、レベル遷移後の振幅を減衰させることで差動増幅回路１１０，１２０の内部信号の波形をアンダーシュート波形及びオーバーシュート波形に成形する。

【0066】

具体的には、半導体装置１０１は、図３に示すように構成され得る。図３は、半導体装置１０１の構成を示す図である。半導体装置１０１は、差動増幅回路１０及び差動増幅回路２０（図１参照）に代えて、差動増幅回路１１０及び差動増幅回路１２０を有する。差動増幅回路１１０は、プリエンファシス回路ＰＥ１（図１参照）に代えてディエンファシス回路ＤＥ１０１を有し、差動増幅回路１２０は、プリエンファシス回路ＰＥ２（図１参照）に代えてディエンファシス回路ＤＥ１０２を有する。

【0067】

差動増幅回路１１０は、電源電圧ＶＣＣＱを用いて入力信号ＶＩＮ及び参照信号ＶＲＥＦの差分を増幅し差動増幅回路１２０と協働して信号ＨＶＯを生成する。このとき、ディエンファシス回路ＤＥ１０１は、差動増幅回路１１０の内部信号の波形をアンダーシュート波形に成形する。このため、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。

【0068】

差動増幅回路１２０は、電源電圧ＶＣＣＱを用いて入力信号ＶＩＮ及び参照信号ＶＲＥＦの差分を増幅し差動増幅回路１１０と協働して信号ＨＶＯを生成する。このとき、ディエンファシス回路ＤＥ１０２は、差動増幅回路１２０の内部信号の波形をオーバーシュート波形に成形する。このため、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。

【0069】

出力回路３０は、信号ＨＶＯを差動増幅回路１１０及び差動増幅回路１２０から受け、信号ＨＶＯに応じた出力信号ＯＵＴを生成して出力する。このとき、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。また、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得るので、出力信号ＯＵＴのレベル遷移時の傾きも急峻にされ得る。

【0070】

ディエンファシス回路ＤＥ１０１は、トランジスタＴｒ３及びトランジスタＴｒ５を有する。トランジスタＴｒ３は、入力トランジスタＴｒｉｎ１のドレインに対して、トランジスタＴｒ６，Ｔｒ８と並列に接続されている。トランジスタＴｒ５は、トランジスタＴｒ３と電源電位ＶＣＣＱとの間に接続されている。トランジスタＴｒ５は、トランジスタＴｒ３に直列に接続される。トランジスタＴｒ３及びトランジスタＴｒ５は、それぞれ、ＰＭＯＳトランジスタで構成され得る。

【0071】

トランジスタＴｒ５は、信号ＨＶＯＮをゲートで受け、ドレインがトランジスタＴｒ３のソースに電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続されている。

【0072】

トランジスタＴｒ３は、トランジスタＴｒ４とカレントミラー回路を形成している。トランジスタＴｒ３は、ゲートがバイアスラインＮＮとトランジスタＴｒ３のドレインとに接続されている。トランジスタＴｒ３のドレインは、ノードＮ１に接続されている。

【0073】

ディエンファシス回路ＤＥ１０１は、信号ＨＶＯＮがＬレベルである期間に、トランジスタＴｒ３のドレイン電流に対して、トランジスタＴｒ３のディメンジョンとトランジスタＴｒ４のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ４のドレイン側に追加的に現れるようにする。例えば、ディエンファシス回路ＤＥ１０１は、信号のＬレベル振幅を減衰させるようなドレイン電流がトランジスタＴｒ４のドレイン側に追加的に現れるようにする。

【0074】

ディエンファシス回路ＤＥ１０２は、第１４のトランジスタとしてのトランジスタＴｒ１４及び第１６のトランジスタとしてのトランジスタＴｒ１６を有する。トランジスタＴｒ１４は、入力トランジスタＴｒｉｎ３のドレインに対して、トランジスタＴｒ１７，Ｔｒ２０と並列に接続されている。トランジスタＴｒ１６は、トランジスタＴｒ１４とグランド電位との間に接続されている。トランジスタＴｒ１６は、トランジスタＴｒ１４に直列に接続される。トランジスタＴｒ１４及びトランジスタＴｒ１６は、それぞれ、ＮＭＯＳトランジスタで構成され得る。

【0075】

トランジスタＴｒ１６は、信号ＨＶＯＮをゲートで受け、ドレインがトランジスタＴｒ１４のソースに電気的に接続され、ソースがグランド電位に電気的に接続されている。

【0076】

トランジスタＴｒ１４は、トランジスタＴｒ１５とカレントミラー回路を形成している。トランジスタＴｒ１４は、ゲートがバイアスラインＮＰとトランジスタＴｒ１４のドレインとに接続されている。トランジスタＴｒ１４のドレインは、ノードＮ１に接続されている。

【0077】

ディエンファシス回路ＤＥ１０２は、信号ＨＶＯＮがＨレベルである期間に、トランジスタＴｒ１４のドレイン電流に対して、トランジスタＴｒ１４のディメンジョンとトランジスタＴｒ１５のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ１５のドレイン側に追加的に現れるようにする。例えば、ディエンファシス回路ＤＥ１０２は、信号のＨレベル振幅を減衰させるようなドレイン電流がトランジスタＴｒ１５のドレイン側に追加的に現れるようにする。

【0078】

半導体装置１０１では、図４に示すように、ディエンファシス回路ＤＥ１０１，ＤＥ１０２により、内部信号Ｎ＿ＶＩＮＢ，Ｐ＿ＶＩＮＢの波形がアンダーシュート波形、オーバーシュート波形へ成形される。内部信号Ｎ＿ＶＩＮＢ，Ｐ＿ＶＩＮＢは、差動増幅回路１１０，１２０におけるバイアスラインＮＮ，ＮＰの信号である。図４は、半導体装置１０１の動作を示す波形図である。

【0079】

タイミングｔ１１において、信号ＨＶＯＮがＨレベルに維持されたまま、入力信号ＶＩＮがＬレベルからＨレベルになる。

【0080】

これに応じて、差動増幅回路１１０において、トランジスタＴｒ５がオフし、ディエンファシス回路ＤＥ１０１が非活性状態である。入力信号ＶＩＮのＬレベルからＨレベルへの遷移に応じて、内部信号Ｎ＿ＶＩＮＢがＨレベルＶ_ＨｎからＬレベルＶ_Ｌｎへ遷移する。

【0081】

また、差動増幅回路１２０において、トランジスタＴｒ１６がオンし、ディエンファシス回路ＤＥ１０２が活性状態である。入力信号ＶＩＮのＬレベルからＨレベルへの遷移に応じて、内部信号Ｐ＿ＶＩＮＢがＨレベルＶ_ＨｐＬからＬレベルＶ_Ｌｐへ遷移する。

【0082】

入力信号ＶＩＮがＬレベルからＨレベルへ遷移した後のタイミングｔ１２において、入力信号ＶＩＮがＨレベルに維持されたまま、信号ＨＶＯＮがＨレベルからＬレベルになる。

【0083】

これに応じて、差動増幅回路１１０において、トランジスタＴｒ５がオンし、ディエンファシス回路ＤＥ１０１が活性状態になり、バイアスラインＮＮの電位がＨレベル側へ引き上げられて、内部信号Ｎ＿ＶＩＮＢのＬレベル振幅が減衰される。

【0084】

すなわち、内部信号Ｎ＿ＶＩＮＢがＬレベルＶ_Ｌｎから振幅の減衰されたＬレベルＶ_ＬｎＨになる。振幅の減衰されたＬレベルＶ_ＬｎＨは、ＬレベルＶ_Ｌｎに比べて、Ｌレベル振幅がＨレベル側へ引き上げられている。ＨレベルＶ_ＨｎとＬレベルＶ_Ｌｎとの中間値を基準値Ｖ_Ｒｎとするとき、振幅が減衰されたＬレベルＶ_ＬｎＨの基準値Ｖ_Ｒｎからの差分は、ＨレベルＶ_Ｈｎの基準値Ｖ_Ｒｎからの差分より小さい。このため、ディエンファシス回路ＤＥ１０１により内部信号Ｎ＿ＶＩＮＢの波形がアンダーシュート波形に成形される。これにより、相対的に見ると、レベル遷移後に比べて、転送回路ＴＲ１のトランジスタＴｒ４の駆動力がレベル遷移時に一時的に引き上げられ、差動増幅回路１１０から出力回路３０へ出力される差分信号ＶＯ１０のレベル遷移時の傾きが急峻にされる。

【0085】

また、差動増幅回路１２０において、トランジスタＴｒ１６がオフし、ディエンファシス回路ＤＥ１０２が非活性状態になり、バイアスラインＮＰの電位が引き下げられない。これにより、内部信号Ｐ＿ＶＩＮＢは、ＬレベルＶ_Ｌｐのままになっている。このため、内部信号Ｐ＿ＶＩＮＢの波形の成形は行われない。

【0086】

タイミングｔ１１～ｔ１２の期間について見ると、差動増幅回路１１０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。これにより、信号ＨＶＯに応じて出力回路３０で生成される出力信号ＯＵＴのレベル遷移時の傾きも急峻にされる。

【0087】

タイミングｔ１３において、信号ＨＶＯＮがＬレベルに維持されたまま、入力信号ＶＩＮがＨレベルからＬレベルになる。

【0088】

これに応じて、差動増幅回路１２０において、トランジスタＴｒ１６がオフし、ディエンファシス回路ＤＥ１０２が非活性状態である。入力信号ＶＩＮのＨレベルからＬレベルへの遷移に応じて、内部信号Ｐ＿ＶＩＮＢがＬレベルＶ_ＬｐからＨレベルＶ_Ｈｐへ遷移する。

【0089】

また、差動増幅回路１１０において、トランジスタＴｒ５がオンし、ディエンファシス回路ＤＥ１０１が活性状態である。入力信号ＶＩＮのＨレベルからＬレベルへの遷移に応じて、内部信号Ｎ＿ＶＩＮＢがＬレベルＶ_ＬｎＬからＨレベルＶ_Ｈｎへ遷移する。

【0090】

入力信号ＶＩＮがＨレベルからＬレベルへ遷移した後のタイミングｔ１４において、入力信号ＶＩＮがＬレベルに維持されたまま、信号ＨＶＯＮがＬレベルからＨレベルになる。

【0091】

これに応じて、差動増幅回路１２０において、トランジスタＴｒ１６がオンし、ディエンファシス回路ＤＥ１０２が活性状態になり、バイアスラインＮＰの電位がＬレベル側へ引き下げられて、内部信号Ｐ＿ＶＩＮＢのＨレベル振幅が減衰される。

【0092】

すなわち、内部信号Ｐ＿ＶＩＮＢがＨレベルＶ_Ｈｐから振幅の減衰されたＨレベルＶ_ＨｐＬになる。ＨレベルＶ_ＨｐＬは、ＨレベルＶ_Ｈｐに比べて、Ｈレベル振幅がＬレベル側へ引き下げられている。ＬレベルＶ_ＬｐとＨレベルＶ_Ｈｐとの中間値を基準値Ｖ_Ｒｐとするとき、振幅が減衰されたＨレベルＶ_ＨｐＬの基準値Ｖ_Ｒｐからの差分は、ＬレベルＶ_Ｌｐの基準値Ｖ_Ｒｐからの差分より小さい。このため、ディエンファシス回路ＤＥ１０２により内部信号Ｐ＿ＶＩＮＢの波形がオーバーシュート波形に成形される。これにより、相対的に見ると、レベル遷移後に比べて、転送回路ＴＲ２のトランジスタＴｒ１５の駆動力がレベル遷移時に一時的に引き上げられ、差動増幅回路１２０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。

【0093】

また、差動増幅回路１１０において、トランジスタＴｒ５がオフし、ディエンファシス回路ＤＥ１０１が非活性状態になり、バイアスラインＮＮの電位が引き下げられない。これにより、内部信号Ｎ＿ＶＩＮＢは、ＨレベルＶ_Ｈｎのままになっている。このため、内部信号Ｎ＿ＶＩＮＢの波形の成形は行われない。

【0094】

タイミングｔ１３～ｔ１４の期間について見ると、差動増幅回路１２０から出力回路３０へ出力される信号ＨＶＯのレベル遷移時の傾きが急峻にされる。これにより、信号ＨＶＯに応じて出力回路３０で生成される出力信号ＯＵＴのレベル遷移時の傾きも急峻にされる。

【0095】

タイミングｔ１５，ｔ１６において、タイミングｔ１１，ｔ１２と同様の動作が行われる。

【0096】

タイミングｔ１７，ｔ１８において、タイミングｔ１３，ｔ１４と同様の動作が行われる。

【0097】

図３に示すように、信号ＨＶＯを逆極性にして信号ＨＶＯＮとしてディエンファシス回路ＤＥ１０１，ＤＥ１０２にフィードバックする。これにより、ディエンファシス回路ＤＥ１０１，ＤＥ１０２は、図４に示すように、入力信号ＶＩＮがＬレベル→Ｈレベルに遷移した後において、差動増幅回路１１０の内部信号の振幅に相当する駆動電流を一時的に減らして転送回路ＴＲ１の駆動力を引き下げる。入力信号ＶＩＮがＨレベル→Ｌレベルに遷移した後において、差動増幅回路１２０の内部信号の振幅に相当する駆動電流を一時的に減らして転送回路ＴＲ２の駆動力を引き下げる。これにより、レベル遷移時の差動増幅回路１１０，１２０の駆動力を相対的に強化することができる。

【0098】

以上のように、第２の実施形態では、半導体装置１０１において、ディエンファシス回路ＤＥ１０１，ＤＥ１０２を差動増幅回路１１０，１２０にそれぞれ追加する。ディエンファシス回路ＤＥ１０１，ＤＥ１０２は、レベル遷移後の振幅を減衰させることで差動増幅回路１１０，１２０の内部信号の波形をアンダーシュート波形及びオーバーシュート波形に成形する。これにより、時間平均の振幅を抑制しながら信号レベルの遷移を高速化でき、電流効率よく半導体装置１０１の動作周波数を引き上げることができる。この結果、消費電力の抑制と高速化とを両立化できる。

【0099】

（第３の実施形態）
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

【0100】

第２の実施形態では、差動増幅回路１１０，１２０の内部信号の波形をアンダーシュート波形及びオーバーシュート波形に成形しているが、第３の実施形態では、差動増幅回路２１０，２２０の差分信号ＶＯ１０，ＶＯ２０から合成される信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する。

【0101】

具体的には、半導体装置２０１は、図５に示すように構成され得る。図５は、半導体装置２０１の構成を示す図である。半導体装置２０１は、差動増幅回路１１０及び差動増幅回路１２０（図３参照）に代えて、差動増幅回路２１０及び差動増幅回路２２０を有し、ディエンファシス回路ＤＥ２０３をさらに有する。差動増幅回路２１０及び差動増幅回路２２０は、それぞれ、差動増幅回路１１０及び差動増幅回路１２０からディエンファシス回路ＤＥ１０１及びディエンファシス回路ＤＥ１０２が省略されて構成される。

【0102】

出力回路３０は、信号ＨＶＯを差動増幅回路２１０及び差動増幅回路２２０から受け、信号ＨＶＯに応じた出力信号ＯＵＴを生成して出力する。このとき、ディエンファシス回路ＤＥ２０３は、出力信号ＯＵＴに応じて信号ＦＢを生成し、出力回路３０の入力ノードにフィードバックし、信号ＨＶＯのレベル遷移後の振幅を減衰させる。これにより、ディエンファシス回路ＤＥ２０３は、信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する。これにより、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得る。また、信号ＨＶＯのレベル遷移時の傾きが急峻にされ得るので、出力信号ＯＵＴのレベル遷移時の傾きも急峻にされ得る。

【0103】

ディエンファシス回路ＤＥ２０３は、出力回路３０と差動増幅回路２１０及び差動増幅回路２２０との間に配されている。ディエンファシス回路ＤＥ２０３は、１以上のインバータＩＮＶ２を有する。インバータＩＮＶ２は、フィードバックラインＬ_ＦＢ上に配されている。フィードバックラインＬ_ＦＢは、出力ラインＬｏｕｔ上のノードＮ５からトランジスタＴｒ４，Ｔｒ１５のドレインへ延びている。ディエンファシス回路ＤＥ２０３は、フィードバックループが経由するインバータＩＮＶ１，ＩＮＶ２の合計数が奇数個になるような個数でインバータＩＮＶ２を含む。フィードバックループは、出力ラインＬｏｕｔにおける一端からノードＮ５までの部分とフィードバックラインＬ_ＦＢとを含むループである。インバータＩＮＶ２は、入力ノードがノードＮ５に接続され、出力ノードがトランジスタＴｒ４，Ｔｒ１５のドレインに接続される。

【0104】

インバータＩＮＶ２の駆動力は、転送回路ＴＲ１，ＴＲ２のトランジスタＴｒ４，Ｔｒ１５の駆動力より小さい。これにより、ディエンファシス回路ＤＥ２０３が信号ＨＶＯに対してその論理反転された信号ＦＢをフィードバックさせて信号ＨＶＯの振幅を減衰させる際に、信号ＨＶＯの振幅を過度に減衰させることを抑制でき、フィードバックによる発振を防止できる。

【0105】

例えば、インバータＩＮＶ１が図６（ａ）に示すように構成される場合、インバータＩＮＶ２は、図６（ｂ）又は図６（ｃ）に示すように構成されてもよい。図６（ａ）は、インバータＩＮＶ１の構成を示す回路図であり、図６（ｂ）及び図６（ｃ）は、それぞれ、インバータＩＮＶ２の構成を示す回路図である。

【0106】

図６（ａ）に示すインバータＩＮＶ１は、Ｎ型のトランジスタＮＭ及びＰ型のトランジスタＰＭを有する。トランジスタＮＭは、トランジスタＰＭ及びグランド電位の間に接続され、トランジスタＰＭは、電源電位ＶＣＣＱ及びトランジスタＮＭの間に接続される。トランジスタＮＭは、例えば、ＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインがインバータＩＮＶ１の出力ノードに接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。トランジスタＰＭは、例えば、ＰＭＯＳトランジスタであり、ソースが電源電位ＶＣＣＱに接続され、ドレインがインバータＩＮＶ１の出力ノードに接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。

【0107】

図６（ｂ）に示すインバータＩＮＶ２は、複数のＮ型のトランジスタＮＭ１～ＮＭ３及び複数のＰ型のトランジスタＰＭ１～ＰＭ３を有する。複数のトランジスタＮＭ１～ＮＭ３は、トランジスタＰＭ１～ＰＭ３及びグランド電位の間に直列に接続され、複数のトランジスタＰＭ１～ＰＭ３は、電源電位ＶＣＣＱ及びトランジスタＮＭ１～ＮＭ３の間に直列に接続される。各トランジスタＮＭ１～ＮＭ３は、例えば、ＮＭＯＳトランジスタであり、各トランジスタＮＭ１～ＮＭ３のディメンジョン（＝Ｌ／Ｗ、Ｌ：ゲート長、Ｗ：ゲート幅）は、トランジスタＮＭのディメンジョンと均等であってもよい。トランジスタＮＭ１は、ソースがトランジスタＮＭ２に接続され、ドレインがインバータＩＮＶ１の出力ノードに接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。トランジスタＮＭ２は、ソースがトランジスタＮＭ３に接続され、ドレインがトランジスタＮＭ１に接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。トランジスタＮＭ３は、ソースがグランド電位に接続され、ドレインがトランジスタＮＭ２に接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。各トランジスタＰＭ１～ＰＭ３は、例えば、ＰＭＯＳトランジスタであり、各トランジスタＰＭ１～ＰＭ３のディメンジョンは、トランジスタＰＭのディメンジョンと均等であってもよい。トランジスタＰＭ１は、ソースがトランジスタＰＭ２に接続され、ドレインがインバータＩＮＶ１の出力ノードに接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。トランジスタＰＭ２は、ソースがトランジスタＰＭ３に接続され、ドレインがトランジスタＰＭ１に接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。トランジスタＰＭ３は、ソースが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＰＭ２に接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。

【0108】

図６（ｂ）に示すインバータＩＮＶ２は、出力ノード及びグランド電位の間に接続されるＮ型トランジスタの数が図６（ａ）に示すインバータＩＮＶ１より多く、出力ノード及び電源電位ＶＣＣＱの間に接続されるＰ型トランジスタの数が図６（ａ）に示すインバータＩＮＶ１より多い。これにより、図６（ｂ）の各Ｎ型トランジスタ、各Ｐ型トランジスタの駆動負荷が図６（ａ）のＮ型トランジスタ、Ｐ型トランジスタの駆動負荷より大きくなっており、インバータＩＮＶ２の駆動力は、インバータＩＮＶ１の駆動力より小さい。

【0109】

図６（ｃ）に示すインバータＩＮＶ２は、Ｎ型のトランジスタＮＭ１１、Ｐ型のトランジスタＰＭ１１、電流源ＣＳ１１及び電流源ＣＳ１２を有する。トランジスタＮＭ１１は、トランジスタＰＭ１１及び電流源ＣＳ１１の間に接続され、トランジスタＰＭ１１は、電流源ＣＳ１２及びトランジスタＮＭ１１の間に接続される。電流源ＣＳ１１は、トランジスタＮＭ１１及びグランド電位の間に接続され、電流源ＣＳ１２は、電源電位ＶＣＣＱ及びトランジスタＰＭ１１の間に接続される。トランジスタＮＭ１１は、例えば、ＮＭＯＳトランジスタであり、トランジスタＮＭ１１のディメンジョンは、トランジスタＮＭのディメンジョンと均等であってもよい。トランジスタＮＭ１１は、ソースが電流源ＣＳ１１に接続され、ドレインがインバータＩＮＶ１の出力ノードに接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。電流源ＣＳ１１は、一端がトランジスタＮＭ１１に接続され、他端がグランド電位に接続される。トランジスタＰＭ１１は、例えば、ＰＭＯＳトランジスタであり、ソースが電流源ＣＳ１２に接続され、ドレインがインバータＩＮＶ１の出力ノードに接続され、ゲートがインバータＩＮＶ１の入力ノードに接続される。電流源ＣＳ１２は、一端がトランジスタＰＭ１１に接続され、他端が電源電位ＶＣＣＱに接続される。

【0110】

図６（ｃ）に示すインバータＩＮＶ２は、出力ノード及びグランド電位の間にＮ型トランジスタに加えて電流源ＣＳ１１が接続され、出力ノード及び電源電位ＶＣＣＱの間にＰ型トランジスタに加えて電流源ＣＳ１２が接続される。これにより、図６（ｃ）のＮ型トランジスタ、Ｐ型トランジスタの駆動負荷が図６（ａ）のＮ型トランジスタ、Ｐ型トランジスタの駆動負荷より大きくなっており、インバータＩＮＶ２の駆動力は、インバータＩＮＶ１の駆動力より小さい。

【0111】

半導体装置２０１では、図７に示すように、ディエンファシス回路ＤＥ２０３により、信号ＨＶＯの波形がアンダーシュート波形、オーバーシュート波形へ成形される。図７は、半導体装置２０１の動作を示す波形図である。

【0112】

タイミングｔ２１の直前において、入力信号ＶＩＮがＬレベルであり、出力信号ＯＵＴがＬレベルである。

【0113】

これに応じて、ディエンファシス回路ＤＥ２０３は、符号が正であり振幅絶対値がΔＶ_Ｌである信号ＦＢを生成して出力回路３０の入力ノードにフィードバックする。このとき、フィードバック前の信号ＨＶＯは、図７に点線で示すＬレベルＶ_Ｌ１である。出力回路３０は、図７に実線で示すように、フィードバック前の信号ＨＶＯにフィードバックされた信号ＦＢを加算し、信号ＨＶＯのＬレベル振幅をＶ_Ｌ１＋ΔＶ_Ｌ＝Ｖ_Ｌ１Ｈに減衰する。振幅が減衰されたＬレベルＶ_Ｌ１Ｈは、ＬレベルＶ_Ｌ１に比べて、Ｌレベル振幅がＨレベル側へ引き上げられている。ＨレベルＶ_Ｈ１とＬレベルＶ_Ｌ１との中間値を基準値Ｖ_Ｒ１とするとき、振幅が減衰されたＬレベルＶ_Ｌ１Ｈの基準値Ｖ_Ｒ１からの差分は、ＨレベルＶ_Ｈ１の基準値Ｖ_Ｒ１からの差分より小さい。出力回路３０は、ＬレベルＶ_Ｌ１Ｈの信号ＨＶＯに応じて出力信号ＯＵＴを生成する。

【0114】

タイミングｔ２１において、出力信号ＯＵＴがＬレベルに維持されたまま、入力信号ＶＩＮがＬレベルからＨレベルになる。

【0115】

これに応じて、差動増幅回路２１０において、内部信号Ｎ＿ＶＩＮＢがＨレベルＶ_ＨｎからＬレベルＶ_Ｌｎへ遷移し、差動増幅回路２２０において、内部信号Ｐ＿ＶＩＮＢがＨレベルＶ_ＨｐからＬレベルＶ_Ｌｐへ遷移する。これらの遷移に応じて、信号ＨＶＯがＬレベルＶ_Ｌ１ＨからＨレベルＶ_Ｈ１へ遷移する。

【0116】

タイミングｔ２２において、入力信号ＶＩＮがＨレベルに維持されたまま、出力信号ＯＵＴがＬレベルからＨレベルへ遷移する。

【0117】

これに応じて、ディエンファシス回路ＤＥ２０３は、符号が負であり振幅絶対値がΔＶ_Ｈである信号ＦＢを生成して出力回路３０の入力ノードにフィードバックする。このとき、フィードバック前の信号ＨＶＯは、図７に点線で示すＨレベルＶ_Ｈ１である。出力回路３０は、図７に実線で示すように、フィードバック前の信号ＨＶＯにフィードバックされた信号ＦＢを加算し、信号ＨＶＯのＨレベル振幅をＶ_Ｈ１－ΔＶ_Ｈ＝Ｖ_Ｈ１Ｌに減衰する。振幅が減衰されたＨレベルＶ_Ｈ１Ｌは、ＨレベルＶ_Ｈ１に比べて、Ｈレベル振幅がＬレベル側へ引き下げられている。ＨレベルＶ_Ｈ１とＬレベルＶ_Ｌ１との中間値を基準値Ｖ_Ｒ１とするとき、振幅が減衰されたＨレベルＶ_Ｈ１Ｌの基準値Ｖ_Ｒ１からの差分は、ＨレベルＶ_Ｈ１の基準値Ｖ_Ｒ１からの差分より小さい。このため、ディエンファシス回路ＤＥ２０３により信号ＨＶＯの波形がオーバーシュート波形に成形される。これにより、相対的に見ると、レベル遷移後に比べて、信号ＨＶＯの傾きがレベル遷移時に急峻にされ、信号ＨＶＯに応じて出力回路３０で生成される出力信号ＯＵＴのレベル遷移時の傾きも急峻にされる。

【0118】

タイミングｔ２３において、出力信号ＯＵＴがＨレベルに維持されたまま、入力信号ＶＩＮがＨレベルからＬレベルになる。

【0119】

これに応じて、差動増幅回路２１０において、内部信号Ｎ＿ＶＩＮＢがＬレベルＶ_ＬｎからＨレベルＶ_Ｈｎへ遷移し、差動増幅回路２２０において、内部信号Ｐ＿ＶＩＮＢがＬレベルＶ_ＬｐからＨレベルＶ_Ｈｐへ遷移する。これらの遷移に応じて、信号ＨＶＯがＨレベルＶ_Ｈ１ＬからＬレベルＶ_Ｌ１へ遷移する。

【0120】

タイミングｔ２４において、入力信号ＶＩＮがＬレベルに維持されたまま、出力信号ＯＵＴがＨレベルからＬレベルへ遷移する。

【0121】

これに応じて、ディエンファシス回路ＤＥ２０３は、符号が正であり振幅絶対値がΔＶ_Ｌである信号ＦＢを生成して出力回路３０の入力ノードにフィードバックする。このとき、フィードバック前の信号ＨＶＯは、図７に点線で示すＬレベルＶ_Ｌ１である。出力回路３０は、図７に実線で示すように、フィードバック前の信号ＨＶＯにフィードバックされた信号ＦＢを加算し、信号ＨＶＯのＬレベル振幅をＶ_Ｌ１＋ΔＶ_Ｌ＝Ｖ_Ｌ１Ｈに減衰する。振幅が減衰されたＬレベルＶ_Ｌ１Ｈは、ＬレベルＶ_Ｌ１に比べて、Ｌレベル振幅がＨレベル側へ引き上げられている。ＬレベルＶ_Ｌ１とＨレベルＶ_Ｈ１との中間値を基準値Ｖ_Ｒ１とするとき、振幅が減衰されたＬレベルＶ_Ｌ１Ｈの基準値Ｖ_Ｒ１からの差分は、ＬレベルＶ_Ｌ１の基準値Ｖ_Ｒ１からの差分より小さい。このため、ディエンファシス回路ＤＥ２０３により信号ＨＶＯの波形がアンダーシュート波形に成形される。これにより、相対的に見ると、レベル遷移後に比べて、信号ＨＶＯの傾きがレベル遷移時に急峻にされ、信号ＨＶＯに応じて出力回路３０で生成される出力信号ＯＵＴのレベル遷移時の傾きも急峻にされる。

【0122】

タイミングｔ２５，ｔ２６において、タイミングｔ２１，ｔ２２と同様の動作が行われる。

【0123】

タイミングｔ２７，ｔ２８において、タイミングｔ２３，ｔ２４と同様の動作が行われる。

【0124】

図５に示すように、ディエンファシス回路ＤＥ２０３は、出力信号ＯＵＴを逆極性にして信号ＦＢとして出力回路３０の入力ノードにフィードバックする。これにより、ディエンファシス回路ＤＥ２０３は、図７に示すように、入力信号ＶＩＮがＬレベル→Ｈレベルに遷移した後において、転送回路ＴＲ１，ＴＲ２のトランジスタＴｒ４，Ｔｒ１５で生成される信号ＨＶＯのＨレベル振幅を一時的に減衰させることができる。また、その後に入力信号ＶＩＮがＨレベル→Ｌレベルに遷移する際に、信号ＨＶＯをＨレベル→Ｌレベルに遷移させるための駆動力を一時的に引き上げることができる。入力信号ＶＩＮがＨレベル→Ｌレベルに遷移した後において、転送回路ＴＲ１，ＴＲ２のトランジスタＴｒ４，Ｔｒ１５で生成される信号ＨＶＯのＬレベル振幅を一時的に減衰させることができる。また、その後に入力信号ＶＩＮがＬレベル→Ｈレベルに遷移する際に、信号ＨＶＯをＬレベル→Ｈレベルに遷移させるための駆動力を一時的に引き上げることができる。これにより、信号ＨＶＯのレベル遷移を高速に行うことができる。

【0125】

以上のように、第３の実施形態では、半導体装置２０１において、ディエンファシス回路ＤＥ２０３を追加する。ディエンファシス回路ＤＥ２０３は、レベル遷移後の振幅を減衰させることで、出力回路３０で出力信号ＯＵＴを生成する元になる信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する。これにより、時間平均の振幅を抑制しながら信号レベルの遷移を高速化でき、電流効率よく半導体装置２０１の動作周波数を引き上げることができる。この結果、消費電力の抑制と高速化とを両立化できる。

【0126】

（第４の実施形態）
次に、第４の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。

【0127】

第４の実施形態では、第１の実施形態のプリエンファシス回路ＰＥ１，ＰＥ２と第２の実施形態のディエンファシス回路ＤＥ１０１，ＤＥ１０２と第３の実施形態のディエンファシス回路ＤＥ２０３とを組み合わせる。

【0128】

具体的には、半導体装置３０１は、図８に示すように構成され得る。図８は、半導体装置３０１の構成を示す図である。半導体装置３０１は、差動増幅回路１０、差動増幅回路２０及び出力回路３０（図１参照）に代えて、差動増幅回路３１０、差動増幅回路３２０及び出力回路３３０を有し、ディエンファシス回路ＤＥ２０３をさらに有する。差動増幅回路３１０は、プリエンファシス回路ＰＥ１に加えてディエンファシス回路ＤＥ１０１を有し、差動増幅回路３２０は、プリエンファシス回路ＰＥ２に加えてディエンファシス回路ＤＥ１０２を有する。プリエンファシス回路ＰＥ１，ＰＥ２の機能は第１の実施形態と同様であり、ディエンファシス回路ＤＥ１０１，ＤＥ１０２の機能は第２の実施形態と同様である。

【0129】

ディエンファシス回路ＤＥ２０３は、入力ノードがノードＮ５（図５参照）に代えてノードＮ８に接続される。ノードＮ８は、出力回路３３０におけるインバータＩＮＶ１－１及びインバータＩＮＶ１－２の間のノードである。ディエンファシス回路ＤＥ２０３は、その含むインバータＩＮＶ２－１，ＩＮＶ２－２の個数が第３の実施形態と異なるが、フィードバックループが経由するインバータＩＮＶ１，ＩＮＶ２の合計数が奇数個になるような個数である点は第３の実施形態と同様である。このため、ディエンファシス回路ＤＥ２０３の機能は第３の実施形態と同様である。

【0130】

インバータＩＮＶ２－２は、入力ノードがインバータＩＮＶ２－１に接続され、出力ノードがトランジスタＴｒ４，Ｔ１５のドレインに接続されている。インバータＩＮＶ２－１は、入力ノードがインバータＩＮＶ１－１及びインバータＩＮＶ１－２の間のノードＮ８に接続され、出力ノードがインバータＩＮＶ２－２に接続されている。

【0131】

差動増幅回路３１０は、負荷回路ＬＤ１、補助回路ＡＳ１１（図１参照）に代えて負荷回路ＬＤ３０１、補助回路ＡＳ３１１を有し、電圧調整回路ＶＡ３０１、補正回路ＣＲ３０１、容量素子Ｃ１１、容量素子Ｃ１２をさらに有する。

【0132】

負荷回路ＬＤ３０１は、負荷回路ＬＤ１（図１参照）に対して、第９のトランジスタとしてのトランジスタＴｒ９及び第１１のトランジスタとしてのトランジスタＴｒ１１をさらに有する。トランジスタＴｒ９は、トランジスタＴｒ８に直列に接続され、トランジスタＴｒ８を介してダイオード接続されている。トランジスタＴｒ１１は、トランジスタＴｒ１０に直列に接続され、トランジスタＴｒ１０を介してダイオード接続されている。トランジスタＴｒ９及びトランジスタＴｒ１１は、それぞれ、ＰＭＯＳトランジスタで構成され得る。

【0133】

トランジスタＴｒ９は、ゲートがトランジスタＴｒ１０のゲート及びトランジスタＴｒ８のドレインに接続され、ソースが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＴｒ８のソースに接続されている。トランジスタＴｒ９は、ゲートがトランジスタＴｒ８を介してトランジスタＴｒ９のドレインに接続されているとともにノードＮ１を介してバイアスラインＮＮに接続されており、トランジスタＴｒ４とカレントミラー回路を形成している。

【0134】

トランジスタＴｒ１１は、ゲートがトランジスタＴｒ８のゲート及びトランジスタＴｒ１０のドレインに接続され、ソースが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＴｒ１０のソースに接続されている。トランジスタＴｒ１１は、ゲートがトランジスタＴｒ１０を介してトランジスタＴｒ１１のドレインに接続されているとともにノードＮ２を介してバイアスラインＮＮＢに接続されており、トランジスタＴｒ２５とカレントミラー回路を形成している。

【0135】

補助回路ＡＳ３１１は、補助回路ＡＳ１１（図１参照）に対して、第７のトランジスタとしてのトランジスタＴｒ７をさらに有する。トランジスタＴｒ６及びトランジスタＴｒ７は、ノードＮ１及び電源電位ＶＣＣＱの間に直列に且つトランジスタＴｒ８，Ｔｒ９に並列に接続されている。トランジスタＴｒ７は、入力信号ＶＩＮをゲートで受け、ドレインがトランジスタＴｒ６のソースに接続され、ソースが電源電位ＶＣＣＱに接続されている。

【0136】

すなわち、トランジスタＴｒ９は、自身がダイオード接続されていることに加えて、トランジスタＴｒ６と並列にダイオード接続されている。これにより、トランジスタＴｒ９のドレイン電流（負荷回路ＬＤ３０１側からノードＮ１に流れ込む電流）に対するトランジスタＴｒ４のドレイン電流のミラー比を、トランジスタＴｒ７がゲートで受ける入力信号ＶＩＮのレベルに応じて変化させることができる。これにより、差動増幅回路３１０の増幅度を高めることができる。

【0137】

電位調整回路ＶＡ３０１は、ノードＮ６に接続され、ノードＮ６の電位を調整可能に構成されている。電位調整回路ＶＡ３０１は、制御ノードがバイアスラインＮＮに接続され、入力ノードが電源電位ＶＣＣＱに接続され、出力ノードがノードＮ６に接続されている。これにより、電位調整回路ＶＡ３０１は、バイアスラインＮＮの信号レベルに応じて、ノードＮ６の電位を調整できる。ノードＮ６は、補助回路ＡＳ３１１における中間ノードであり、トランジスタＴｒ７のドレイン及びトランジスタＴｒ６のソースに接続されている。

【0138】

電位調整回路ＶＡ３０１は、トランジスタＴｒ２４を有する。トランジスタＴｒ２４は、トランジスタＴｒ６のソースに対してトランジスタＴｒ７と並列に接続されている。トランジスタＴｒ２４は、トランジスタＴｒ６を介してダイオード接続されている。トランジスタＴｒ２４は、ゲートがバイアスラインＮＮに接続され、ソースが電源電位ＶＣＣＱに接続され、ドレインがノードＮ６に接続されている。

【0139】

すなわち、トランジスタＴｒ２４は、バイアスラインＮＮ及びトランジスタＴｒ６を介してダイオード接続されている。これにより、バイアスラインＮＮの信号振幅の抑制は、補助回路ＡＳ３１１の中間ノードＮ６の電位調整を介して間接的に行われる。このため、ダイオード接続のトランジスタ（ダイオード負荷）をバイアスラインＮＮに直接接続する場合に比べて、バイアスラインＮＮの信号振幅を緩やかに抑制できる。

【0140】

補正回路ＣＲ３０１は、差動増幅回路３１０における非反転側のバイアスラインＮＮと反転側のバイアスラインＮＮＢとに接続されているとともに、差動増幅回路３１０と転送回路ＴＲ１を共有し、差動アンプで構成されている。補正回路ＣＲ３０１は、トランジスタＴｒ４、トランジスタＴｒ２５、トランジスタＴｒ２６、トランジスタＴｒ２７を有する。トランジスタＴｒ２５は、ゲートがバイアスラインＮＮＢに接続され、ソースが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＴｒ２６に接続されている。トランジスタＴｒ２６は、ゲートがドレインに接続されているとともにトランジスタＴｒ２７のゲートに接続されており、トランジスタＴｒ２７とカレントミラー回路を形成している。トランジスタＴｒ２６は、ソースが電源電位に接続されている。トランジスタＴｒ２７は、ソースが電源電位に接続され、ドレインがトランジスタＴｒ４に接続されている。

【0141】

補正回路ＣＲ３０１では、非反転側のバイアスラインＮＮから反転側の入力ノードへ転送される信号に含まれるノイズ成分と反転側のバイアスラインＮＮＢから非反転側の入力ノードへ転送される信号に含まれるノイズ成分とが同極性で近い振幅となり得る。これにより、補正回路ＣＲ３０１は、バイアスラインＮＮの信号とバイアスラインＮＮＢの信号との差分を取り、ノイズ成分が低減された差分信号ＶＯ１を出力回路３３０及び制御回路４０へ供給する。

【0142】

容量素子Ｃ１１は、一端がインバータＩＮＶ３の出力ノードに接続され、他端がバイアスラインＮＮを介して転送回路ＴＲ１のトランジスタＴｒ４のゲートに接続されている。転送回路ＴＲ１→インバータＩＮＶ３→容量素子Ｃ１１→バイアスラインＮＮ→転送回路ＴＲ１を含むループは、差動増幅回路３１０に対するフィードバック制御を行うための第１のフィードバックループを構成する。第１のフィードバックループは、容量素子Ｃ１１でＤＣ的に遮断された、すなわちＤＣカットされたループである。このため、第１のフィードバック制御は、転送回路ＴＲ１から転送される差分信号ＶＯ１０のレベルが遷移する場合に選択的に行われ得る。これにより、バイアスラインＮＮの電位振幅に対する影響を抑制しながら、バイアスラインＮＮの電位レベルをＨレベル→Ｌレベル又はＬレベル→Ｈレベルへ高速に遷移させることができる。

【0143】

容量素子Ｃ１２は、一端がインバータＩＮＶ３の出力ノードに接続され、他端が補正回路ＣＲ３０１のトランジスタＴｒ２７のゲートに接続されている。転送回路ＴＲ１→インバータＩＮＶ３→容量素子Ｃ１２→トランジスタＴｒ２７→転送回路ＴＲ１を含むループは、補正回路ＣＲ３０１に対するフィードバック制御を行うための第２のフィードバックループを構成する。第２のフィードバックループは、容量素子Ｃ１２でＤＣ的に遮断された、すなわちＤＣカットされたループである。このため、第２のフィードバック制御は、転送回路ＴＲ１から転送される差分信号ＶＯ１０のレベルが遷移する場合に選択的に行われ得る。これにより、補正回路ＣＲ３０１のノイズ成分を低減するための電位レベルをＨレベル→Ｌレベル又はＬレベル→Ｈレベルへ高速に遷移させることができる。

【0144】

差動増幅回路３２０は、負荷回路ＬＤ２、補助回路ＡＳ２１（図１参照）に代えて負荷回路ＬＤ３０２、補助回路ＡＳ３２１を有し、電圧調整回路ＶＡ３０２、補正回路ＣＲ３０２、容量素子Ｃ２１、容量素子Ｃ２２をさらに有する。

【0145】

負荷回路ＬＤ３０２は、負荷回路ＬＤ２（図１参照）に対して、トランジスタＴｒ２８及びトランジスタＴｒ２９をさらに有する。トランジスタＴｒ２８は、トランジスタＴｒ２０に直列に接続され、トランジスタＴｒ２０を介してダイオード接続されている。トランジスタＴｒ２９は、トランジスタＴｒ２１に直列に接続され、トランジスタＴｒ２１を介してダイオード接続されている。トランジスタＴｒ２８及びトランジスタＴｒ２９は、それぞれ、ＮＭＯＳトランジスタで構成され得る。

【0146】

トランジスタＴｒ２８は、ゲートがトランジスタＴｒ２１のゲート及びトランジスタＴｒ２０のドレインに接続され、ソースがグランド電位に接続され、ドレインがトランジスタＴｒ２０のソースに接続されている。トランジスタＴｒ２８は、ゲートがトランジスタＴｒ２０を介してトランジスタＴｒ２８のドレインに接続されているとともにノードＮ３を介してバイアスラインＮＰに接続されており、トランジスタＴｒ１５とカレントミラー回路を形成している。

【0147】

トランジスタＴｒ２９は、ゲートがトランジスタＴｒ２０のゲート及びトランジスタＴｒ２１のドレインに接続され、ソースがグランド電位に接続され、ドレインがトランジスタＴｒ２１のソースに接続されている。トランジスタＴｒ２９は、ゲートがトランジスタＴｒ２１を介してトランジスタＴｒ２９のドレインに接続されているとともにノードＮ４を介してバイアスラインＮＰＢに接続されており、トランジスタＴｒ３１とカレントミラー回路を形成している。

【0148】

補助回路ＡＳ３２１は、補助回路ＡＳ２１（図１参照）に対して、トランジスタＴｒ２２をさらに有する。トランジスタＴｒ１７及びトランジスタＴｒ２２は、ノードＮ３及びグランド電位の間に直列に且つトランジスタＴｒ２０，Ｔｒ２８に並列に接続されている。トランジスタＴｒ２２は、入力信号ＶＩＮをゲートで受け、ドレインがトランジスタＴｒ１７のソースに接続され、ソースがグランド電位に接続されている。

【0149】

すなわち、トランジスタＴｒ２８は、自身がダイオード接続されていることに加えて、トランジスタＴｒ１７と並列にダイオード接続されている。これにより、トランジスタＴｒ２８のドレイン電流（ノードＮ３から負荷回路ＬＤ３０２側に流れ出す電流）に対するトランジスタＴｒ１５のドレイン電流のミラー比を、トランジスタＴｒ２２がゲートで受ける入力信号ＶＩＮのレベルに応じて変化させることができる。これにより、差動増幅回路３２０の増幅度を高めることができる。

【0150】

電圧調整回路ＶＡ３０２は、ノードＮ７に接続され、ノードＮ７の電位を調整可能に構成されている。電位調整回路ＶＡ３０２は、制御ノードがバイアスラインＮＰに接続され、入力ノードがグランド電位に接続され、出力ノードがノードＮ７に接続されている。これにより、電位調整回路ＶＡ３０２は、バイアスラインＮＰの信号レベルに応じて、ノードＮ７の電位を調整できる。ノードＮ７は、補助回路ＡＳ３２１における中間ノードであり、トランジスタＴｒ２２のドレイン及びトランジスタＴｒ１７のソースに接続されている。

【0151】

電位調整回路ＶＡ３０２は、トランジスタＴｒ３０を有する。トランジスタＴｒ３０は、トランジスタＴｒ１７のソースに対してトランジスタＴｒ２２と並列に接続されている。トランジスタＴｒ３０は、トランジスタＴｒ１７を介してダイオード接続されている。トランジスタＴｒ３０は、ゲートがバイアスラインＮＰに接続され、ソースがグランド電位に接続され、ドレインがノードＮ７に接続されている。

【0152】

すなわち、トランジスタＴｒ３０は、バイアスラインＮＰ及びトランジスタＴｒ１７を介してダイオード接続されている。これにより、バイアスラインＮＰの信号振幅の抑制は、補助回路ＡＳ３２１の中間ノードＮ７の電位調整を介して間接的に行われる。このため、ダイオード接続のトランジスタ（ダイオード負荷）をバイアスラインＮＰに直接接続する場合に比べて、バイアスラインＮＰの信号振幅を緩やかに抑制できる。

【0153】

補正回路ＣＲ３０２は、差動増幅回路３２０における非反転側のバイアスラインＮＰと反転側のバイアスラインＮＰＢとに接続されているとともに、差動増幅回路３２０と転送回路ＴＲ２を共有し、差動アンプで構成されている。補正回路ＣＲ３０２は、トランジスタＴｒ１５、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ３３を有する。トランジスタＴｒ３１は、ゲートがバイアスラインＮＰＢに接続され、ソースがグランド電位に接続され、ドレインがトランジスタＴｒ３２に接続されている。トランジスタＴｒ３２は、ゲートがドレインに接続されているとともにトランジスタＴｒ３３のゲートに接続されており、トランジスタＴｒ３３とカレントミラー回路を形成している。トランジスタＴｒ３２は、ソースが電源電位に接続されている。トランジスタＴｒ３３は、ソースが電源電位に接続され、ドレインがトランジスタＴｒ１５に接続されている。

【0154】

補正回路ＣＲ３０２では、非反転側のバイアスラインＮＰから反転側の入力ノードへ転送される信号に含まれるノイズ成分と反転側のバイアスラインＮＰＢから非反転側の入力ノードへ転送される信号に含まれるノイズ成分とが同極性で近い振幅となり得る。これにより、補正回路ＣＲ３０２は、バイアスラインＮＰの信号とバイアスラインＮＰＢの信号との差分を取り、ノイズ成分が低減された差分信号ＶＯ２を出力回路３３０及び制御回路４０へ供給する。

【0155】

容量素子Ｃ２１は、一端がインバータＩＮＶ３の出力ノードに接続され、他端がバイアスラインＮＰを介して転送回路ＴＲ２のトランジスタＴｒ１５のゲートに接続されている。転送回路ＴＲ２→インバータＩＮＶ３→容量素子Ｃ２１→バイアスラインＮＰ→転送回路ＴＲ２を含むループは、差動増幅回路３２０に対するフィードバック制御を行うための第３のフィードバックループを構成する。第３のフィードバックループは、容量素子Ｃ２１でＤＣ的に遮断された、すなわちＤＣカットされたループである。このため、第３のフィードバック制御は、転送回路ＴＲ２から転送される差分信号ＶＯ２０のレベルが遷移する場合に選択的に行われ得る。これにより、バイアスラインＮＰの電位振幅に対する影響を抑制しながら、バイアスラインＮＰの電位レベルをＨレベル→Ｌレベル又はＬレベル→Ｈレベルへ高速に遷移させることができる。

【0156】

容量素子Ｃ２２は、一端がインバータＩＮＶ３の出力ノードに接続され、他端が補正回路ＣＲ３０２のトランジスタＴｒ３３のゲートに接続されている。転送回路ＴＲ２→インバータＩＮＶ３→容量素子Ｃ２２→トランジスタＴｒ３３→転送回路ＴＲ２を含むループは、補正回路ＣＲ３０２に対するフィードバック制御を行うための第４のフィードバックループを構成する。第４のフィードバックループは、容量素子Ｃ２２でＤＣ的に遮断された、すなわちＤＣカットされたループである。このため、第４のフィードバック制御は、転送回路ＴＲ２から転送される差分信号ＶＯ２０のレベルが遷移する場合に選択的に行われ得る。これにより、補正回路ＣＲ３０２のノイズ成分を低減するための電位レベルをＨレベル→Ｌレベル又はＬレベル→Ｈレベルへ高速に遷移させることができる。

【0157】

出力回路３３０は、信号ＨＶＯを差動増幅回路３１０及び差動増幅回路３２０から受ける。出力回路３３０は、電源電圧ＶＣＣＱ及び電源電圧ＶＤＤＣを用いて、信号ＨＶＯに応じて出力信号ＯＵＴを生成し出力する。電源電圧ＶＤＤＣのレベルは、電源電圧ＶＣＣＱのレベルと異なり、例えば、電源電圧ＶＣＣＱのレベルより低く設定され得る。

【0158】

出力回路３３０は、処理回路３３１、レベルシフタ３３２、及び処理回路３３３を有する。処理回路３３１は、信号ＨＶＯを差動増幅回路３１０及び差動増幅回路３２０から受けてレベルシフタ３３２へ供給する。レベルシフタ３３２は、信号ＨＶＯのレベルをシフトして処理回路３３３へ供給する。処理回路３３３は、レベルのシフトされた信号ＨＶＯに応じた出力信号ＯＵＴを生成し出力する。

【0159】

処理回路３３１は、複数のインバータＩＮＶ１－１，ＩＮＶ１－２を有する。複数のインバータＩＮＶ１－１，ＩＮＶ１－２は、第１の実施形態の複数のインバータＩＮＶ１－１，ＩＮＶ１－２と同様である。レベルシフタ３３２は、インバータＩＮＶ１－３及びインバータＩＮＶ４－１～ＩＮＶ４－３を有する。インバータＩＮＶ１－３及びインバータＩＮＶ４－１の直列接続と、インバータＩＮＶ４－２及びインバータＩＮＶ４－３の直列接続とは、処理回路３３１及び処理回路３３３の間に互いに並列に接続されている。処理回路３３３は、複数のインバータＩＮＶ４－４，ＩＮＶ４－５を有する。ＩＮＶ１－１～ＩＮＶ１－３は、電源電圧ＶＣＣＱを用いて動作し、ＩＮＶ４－１～ＩＮＶ４－５は、電源電圧ＶＤＤＣを用いて動作する。

【0160】

以上のように、第４の実施形態では、半導体装置３０１において、プリエンファシス回路ＰＥ１，ＰＥ２及びディエンファシス回路ＤＥ１０１，ＤＥ１０２は、差動増幅回路３１０，３２０の内部信号の波形をアンダーシュート波形及びオーバーシュート波形に成形する。ディエンファシス回路ＤＥ２０３は、差動増幅回路３１０，３２０の差分信号ＶＯ１０，ＶＯ２０から合成される信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する。これにより、時間平均の振幅を抑制しながら信号レベルの遷移を高速化でき、電流効率よく半導体装置３０１の動作周波数を引き上げることができる。この結果、消費電力の抑制と高速化とを両立化できる。

【0161】

（第５の実施形態）
次に、第５の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。

【0162】

第４の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせをシングル入力・シングル出力の回路で実現しているが、第５の実施形態では、それらの組み合わせをシングル入力・差動出力の回路で実現する。

【0163】

具体的には、半導体装置４０１は、入力信号ＶＩＮをシングル入力として受け、出力信号ＯＵＴ，ＯＵＴＢを差動出力として出力する。出力信号ＯＵＴ，ＯＵＴＢは、互いに差動対を構成する。

【0164】

半導体装置４０１は、図９に示すように構成され得る。図９は、半導体装置４０１の構成を示す図である。半導体装置４０１は、差動増幅回路３１０、差動増幅回路３２０（図８参照）に代えて、差動増幅回路４１０、差動増幅回路４２０を有し、出力回路４３０、ディエンファシス回路ＤＥ４０３、制御回路４４０をさらに有する。

【0165】

差動増幅回路４１０は、補助回路ＡＳ１２（図８参照）に代えて補助回路ＡＳ４１２を有し、プリエンファシス回路ＰＥ４０１、ディエンファシス回路ＤＥ４０１、転送回路ＴＲ４０１、電位調整回路ＶＡ４０１、補正回路ＣＲ４０１をさらに有する。差動増幅回路４２０は、補助回路ＡＳ２２（図８参照）に代えて補助回路ＡＳ４２２を有し、プリエンファシス回路ＰＥ４０２、ディエンファシス回路ＤＥ４０２、転送回路ＴＲ４０２、電位調整回路ＶＡ４０２、補正回路ＣＲ４０２をさらに有する。

【0166】

転送回路ＴＲ４０１は、バイアスラインＮＮＢを介して内部信号を受け、内部信号に応じて差分信号ＶＯＢ１０を生成して出力する。

【0167】

転送回路ＴＲ４０２は、バイアスラインＮＰＢを介して内部信号を受け、内部信号に応じて差分信号ＶＯＢ２０を生成して出力する。

【0168】

制御回路４４０は、信号ＨＶＯＢを差動増幅回路４１０及び差動増幅回路４２０から受ける。制御回路４４０は、電源電圧ＶＣＣＱを用いて、信号ＨＶＯＢに応じた信号ＨＶＯＢＮを生成して差動増幅回路４１０のプリエンファシス回路ＰＥ４０１、ディエンファシス回路ＤＥ４０１と差動増幅回路２０のプリエンファシス回路ＰＥ４０２、ディエンファシス回路ＤＥ４０２とへそれぞれフィードバックする。

【0169】

プリエンファシス回路ＰＥ４０１は、入力信号ＶＩＮに代えて参照信号ＶＲＥＦを受けること以外は、プリエンファシス回路ＰＥ１と同様に構成される。プリエンファシス回路ＰＥ４０１は、レベル遷移時の振幅を強調することで、差動増幅回路４１０の内部信号の波形をアンダーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0170】

ディエンファシス回路ＤＥ４０１は、信号ＨＶＯＮに代えて信号ＨＶＯＢＮを受けること以外は、ディエンファシス回路ＤＥ１と同様に構成される。ディエンファシス回路ＤＥ４０１は、レベル遷移後の振幅を減衰させることで、差動増幅回路４１０の内部信号の波形をアンダーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0171】

プリエンファシス回路ＰＥ４０２は、入力信号ＶＩＮに代えて参照信号ＶＲＥＦを受けること以外は、プリエンファシス回路ＰＥ２と同様に構成される。プリエンファシス回路ＰＥ４０２は、レベル遷移時の振幅を強調することで、差動増幅回路４２０の内部信号の波形をオーバーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0172】

ディエンファシス回路ＤＥ４０２は、信号ＨＶＯＮに代えて信号ＨＶＯＢＮを受けること以外は、ディエンファシス回路ＤＥ２と同様に構成される。ディエンファシス回路ＤＥ４０２は、レベル遷移後の振幅を減衰させることで、差動増幅回路４２０の内部信号の波形をオーバーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0173】

補助回路ＡＳ４１２は、入力信号ＶＩＮに代えて参照信号ＶＲＥＦを受け、バイアスラインＮＮに代えてバイアスラインＮＮＢに接続されること以外は、補助回路ＡＳ３１１と同様に構成される。補助回路ＡＳ４１２は、負荷回路ＬＤ３０１からバイアスラインＮＮＢを介して転送回路ＴＲ４０１へ伝達される電流のミラー比を参照信号ＶＲＥＦのレベルに応じて変化させることができる。

【0174】

補助回路ＡＳ４２２は、入力信号ＶＩＮに代えて参照信号ＶＲＥＦを受け、バイアスラインＮＰに代えてバイアスラインＮＰＢに接続されること以外は、補助回路ＡＳ３２１と同様に構成される。補助回路ＡＳ４２２は、負荷回路ＬＤ３０２からバイアスラインＮＰＢを介して転送回路ＴＲ４０２へ伝達される電流のミラー比を参照信号ＶＲＥＦのレベルに応じて変化させることができる。

【0175】

電位調整回路ＶＡ４０１は、ノードＮ９に接続され、ノードＮ９の電位を調整可能に構成されている。これにより、電位調整回路ＶＡ４０１は、バイアスラインＮＮＢの信号振幅を緩やかに抑制できる。

【0176】

電位調整回路ＶＡ４０２は、ノードＮ１０に接続され、ノードＮ１０の電位を調整可能に構成されている。これにより、電位調整回路ＶＡ４０２は、バイアスラインＮＮＢの信号振幅を緩やかに抑制できる。

【0177】

補正回路ＣＲ４０１は、差動増幅回路４１０における非反転側のバイアスラインＮＮと反転側のバイアスラインＮＮＢとに接続されているとともに、差動増幅回路４１０と転送回路ＴＲ４０１を共有し、差動アンプで構成されている。補正回路ＣＲ４０１は、バイアスラインＮＮの信号とバイアスラインＮＮＢの信号との差分を取り、ノイズ成分が低減された差分信号ＶＯＢ１０を出力回路４３０及び制御回路４４０へ供給する。

【0178】

補正回路ＣＲ４０２は、差動増幅回路４２０における非反転側のバイアスラインＮＰと反転側のバイアスラインＮＰＢとに接続されているとともに、差動増幅回路４２０と転送回路ＴＲ４０２を共有し、差動アンプで構成されている。補正回路ＣＲ４０２は、バイアスラインＮＰの信号とバイアスラインＮＰＢの信号との差分を取り、ノイズ成分が低減された差分信号ＶＯＢ２０を出力回路４３０及び制御回路４４０へ供給する。

【0179】

出力回路４３０は、入力ノードが転送回路ＴＲ１，ＴＲ２（図８参照）に代えて転送回路ＴＲ４０１，ＴＲ４０２に接続されていること以外は、出力回路３３０と同様に構成される。出力回路４３０は、信号ＨＶＯＢを差動増幅回路４１０及び差動増幅回路４２０から受け、信号ＨＶＯＢに応じた出力信号ＯＵＴＢを生成して出力する。出力信号ＯＵＴＢは、出力信号ＯＵＴとともに差動対を構成する。

【0180】

以上のように、第５の実施形態では、半導体装置４０１において、プリエンファシス回路ＰＥ１，ＰＥ４０１，ＰＥ２，ＰＥ４０２及びディエンファシス回路ＤＥ１０１，ＤＥ４０１，ＤＥ１０２，ＤＥ４０２，ＤＥ２０３，ＤＥ４０３の組み合わせをシングル入力・差動出力の回路で実現できる。

【0181】

（第６の実施形態）
次に、第６の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。

【0182】

第４の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせをシングル入力・シングル出力の回路で実現しているが、第６の実施形態では、それらの組み合わせを差動入力・シングル出力の回路で実現する。

【0183】

具体的には、半導体装置５０１は、入力信号ＶＩＮ，ＶＩＮＢを差動入力として受け、出力信号ＯＵＴをシングル出力として出力する。入力信号ＶＩＮ，ＶＩＮＢは、互いに差動対を構成する。

【0184】

半導体装置５０１は、図１０に示すように構成され得る。図１０は、半導体装置５０１の構成を示す図である。半導体装置５０１は、差動増幅回路３１０、差動増幅回路３２０（図８参照）に代えて、差動増幅回路５１０、差動増幅回路５２０を有し、制御回路５４０をさらに有する。

【0185】

差動増幅回路５１０は、補助回路ＡＳ１２（図８参照）に代えて補助回路ＡＳ５１２を有し、プリエンファシス回路ＰＥ５０１、ディエンファシス回路ＤＥ４０１、電位調整回路ＶＡ４０１、放電回路ＤＩＳ５０１をさらに有する。差動増幅回路５２０は、補助回路ＡＳ２２（図８参照）に代えて補助回路ＡＳ５２２を有し、プリエンファシス回路ＰＥ５０２、ディエンファシス回路ＤＥ４０２、電位調整回路ＶＡ４０２、放電回路ＤＩＳ５０２をさらに有する。

【0186】

制御回路５４０は、制御回路４０と差動増幅回路５１０及び差動増幅回路５２０との間に配されている。制御回路５４０は、信号ＨＶＯＮを制御回路４０から受け、信号ＨＶＯＮを論理反転させた信号ＨＶＯＮＢを生成して差動増幅回路５１０のプリエンファシス回路ＰＥ５０１、ディエンファシス回路ＤＥ４０１と差動増幅回路５２０のプリエンファシス回路ＰＥ５０２、ディエンファシス回路ＤＥ４０２とへそれぞれフィードバックする。

【0187】

プリエンファシス回路ＰＥ５０１は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受けること以外は、プリエンファシス回路ＰＥ１と同様に構成される。プリエンファシス回路ＰＥ５０１は、レベル遷移時の振幅を強調することで、差動増幅回路５１０の内部信号の波形をアンダーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0188】

ディエンファシス回路ＤＥ４０１は、信号ＨＶＯＮに代えて信号ＨＶＯＮＢを受けること以外は、ディエンファシス回路ＤＥ１と同様に構成される。ディエンファシス回路ＤＥ４０１は、レベル遷移後の振幅を減衰させることで、差動増幅回路５１０の内部信号の波形をアンダーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0189】

補助回路ＡＳ５１２は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受け、バイアスラインＮＮに代えてバイアスラインＮＮＢに接続されること以外は、補助回路ＡＳ３１１と同様に構成される。補助回路ＡＳ５１２は、負荷回路ＬＤ３０１からバイアスラインＮＮＢを介して補正回路ＣＲ３０１へ伝達される電流のミラー比を入力信号ＶＩＮＢのレベルに応じて変化させることができる。

【0190】

電位調整回路ＶＡ４０１は、ノードＮ９に接続され、ノードＮ９の電位を調整可能に構成されている。これにより、電位調整回路ＶＡ４０１は、バイアスラインＮＮＢの信号振幅を緩やかに抑制できる。

【0191】

放電回路ＤＩＳ５０１は、トランジスタＴｒ１０１、トランジスタＴｒ１０２、及び電流源ＣＳ１を有する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、差動対を構成する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０１，Ｔｒ１０２は、それぞれ、ドレインがゲート及びノードＮ１，Ｎ２に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。放電回路ＤＩＳ５０１は、ノードＮ１，Ｎ２の電位（例えば、閾値電圧より高い電位）に応じてノードＮ１，Ｎ２の電荷を放電する。

【0192】

プリエンファシス回路ＰＥ５０２は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受けること以外は、プリエンファシス回路ＰＥ２と同様に構成される。プリエンファシス回路ＰＥ５０２は、レベル遷移時の振幅を強調することで、差動増幅回路５２０の内部信号の波形をオーバーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0193】

ディエンファシス回路ＤＥ４０２は、信号ＨＶＯＮに代えて信号ＨＶＯＮＢを受けること以外は、ディエンファシス回路ＤＥ２と同様に構成される。ディエンファシス回路ＤＥ４０２は、レベル遷移後の振幅を減衰させることで、差動増幅回路５２０の内部信号の波形をオーバーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0194】

補助回路ＡＳ５２２は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受け、バイアスラインＮＰに代えてバイアスラインＮＰＢに接続されること以外は、補助回路ＡＳ３２１と同様に構成される。補助回路ＡＳ５２２は、負荷回路ＬＤ３０２からバイアスラインＮＰＢを介して補正回路ＣＲ３０２へ伝達される電流のミラー比を入力信号ＶＩＮＢのレベルに応じて変化させることができる。

【0195】

電位調整回路ＶＡ４０２は、ノードＮ１０に接続され、ノードＮ１０の電位を調整可能に構成されている。これにより、電位調整回路ＶＡ４０２は、バイアスラインＮＮＢの信号振幅を緩やかに抑制できる。

【0196】

放電回路ＤＩＳ５０２は、トランジスタＴｒ１０３、トランジスタＴｒ１０４、及び電流源ＣＳ２を有する。トランジスタＴｒ１０３及びトランジスタＴｒ１０４は、差動対を構成する。トランジスタＴｒ１０３及びトランジスタＴｒ１０４は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０３，Ｔｒ１０４は、それぞれ、ドレインがゲート及びノードＮ３，Ｎ４に電気的に接続され、ソースが電流源ＣＳ２の一端に電気的に接続されている。放電回路ＤＩＳ５０２は、ノードＮ３，Ｎ４の電位（例えば、閾値電圧より高い電位）に応じてノードＮ３，Ｎ４の電荷を放電する。

【0197】

以上のように、第６の実施形態では、半導体装置５０１において、プリエンファシス回路ＰＥ１，ＰＥ５０１，ＰＥ２，ＰＥ５０２及びディエンファシス回路ＤＥ１０１，ＤＥ４０１，ＤＥ１０２，ＤＥ４０２，ＤＥ２０３の組み合わせを差動入力・シングル出力の回路で実現できる。

【0198】

（第７の実施形態）
次に、第７の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第６の実施形態と異なる部分を中心に説明する。

【0199】

第４の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせをシングル入力・シングル出力の回路で実現しているが、第７の実施形態では、それらの組み合わせを差動入力・差動出力の回路で実現する。

【0200】

具体的には、半導体装置６０１は、入力信号ＶＩＮ，ＶＩＮＢを差動入力として受け、出力信号ＯＵＴ，ＯＵＴＢを差動出力として出力する。入力信号ＶＩＮ，ＶＩＮＢは、互いに差動対を構成する。出力信号ＯＵＴ，ＯＵＴＢは、互いに差動対を構成する。

【0201】

半導体装置６０１は、図１１に示すように構成され得る。図１１は、半導体装置６０１の構成を示す図である。半導体装置６０１は、差動増幅回路４１０、差動増幅回路４２０（図９参照）に代えて、差動増幅回路６１０、差動増幅回路６２０を有する。

【0202】

差動増幅回路６１０は、プリエンファシス回路ＰＥ４０１、補助回路ＡＳ４１２（図９参照）に代えて、プリエンファシス回路ＰＥ５０１、補助回路ＡＳ５１２を有する。

【0203】

プリエンファシス回路ＰＥ５０１は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受けること以外は、プリエンファシス回路ＰＥ１と同様に構成される。プリエンファシス回路ＰＥ５０１は、レベル遷移時の振幅を強調することで、差動増幅回路５１０の内部信号の波形をアンダーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0204】

補助回路ＡＳ５１２は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受け、バイアスラインＮＮに代えてバイアスラインＮＮＢに接続されること以外は、補助回路ＡＳ３１１と同様に構成される。補助回路ＡＳ５１２は、負荷回路ＬＤ３０１からバイアスラインＮＮＢを介して補正回路ＣＲ３０１へ伝達される電流のミラー比を入力信号ＶＩＮＢのレベルに応じて変化させることができる。

【0205】

差動増幅回路６２０は、プリエンファシス回路ＰＥ４０２、補助回路ＡＳ４２２（図９参照）に代えて、プリエンファシス回路ＰＥ５０２、補助回路ＡＳ５２２を有する。

【0206】

プリエンファシス回路ＰＥ５０２は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受けること以外は、プリエンファシス回路ＰＥ２と同様に構成される。プリエンファシス回路ＰＥ５０２は、レベル遷移時の振幅を強調することで、差動増幅回路５２０の内部信号の波形をオーバーシュート波形に成形する。これにより、信号ＨＶＯＢのレベル遷移時の傾きが急峻にされ得る。

【0207】

補助回路ＡＳ５２２は、入力信号ＶＩＮに代えて入力信号ＶＩＮＢを受け、バイアスラインＮＰに代えてバイアスラインＮＰＢに接続されること以外は、補助回路ＡＳ３２１と同様に構成される。補助回路ＡＳ５２２は、負荷回路ＬＤ３０２からバイアスラインＮＰＢを介して補正回路ＣＲ３０２へ伝達される電流のミラー比を入力信号ＶＩＮＢのレベルに応じて変化させることができる。

【0208】

以上のように、第７の実施形態では、半導体装置６０１において、プリエンファシス回路ＰＥ１，ＰＥ５０１，ＰＥ２，ＰＥ５０２及びディエンファシス回路ＤＥ１０１，ＤＥ４０１，ＤＥ１０２，ＤＥ４０２，ＤＥ２０３，ＤＥ４０３の組み合わせを差動入力・差動出力の回路で実現できる。

【0209】

（第８の実施形態）
次に、第８の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第７の実施形態と異なる部分を中心に説明する。

【0210】

第４の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路によるシングル入力・シングル出力の回路で実現しているが、第８の実施形態では、それらの組み合わせを片側（Ｎ型トランジスタ受け）の差動増幅回路によるシングル入力・シングル出力の回路で実現する。

【0211】

具体的には、半導体装置７０１は、図１２に示すように構成され得る。図１２は、半導体装置７０１の構成を示す図である。半導体装置７０１は、半導体装置３０１（図８参照）から差動増幅回路３２０が省略されて構成される。差動増幅回路３１０は、入力信号ＶＩＮをＮ型の入力トランジスタＴｒｉｎ１で受けており、Ｎ型トランジスタ受けの差動増幅回路である。

【0212】

プリエンファシス回路ＰＥ１、ディエンファシス回路ＤＥ１０１が差動増幅回路３１０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第４の実施形態と同様である。

【0213】

以上のように、第８の実施形態では、半導体装置７０１において、プリエンファシス回路ＰＥ１及びディエンファシス回路ＤＥ１０１，ＤＥ２０３の組み合わせをＮ型トランジスタ受けの差動増幅回路によるシングル入力・シングル出力の回路で実現できる。

【0214】

（第９の実施形態）
次に、第９の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第８の実施形態と異なる部分を中心に説明する。

【0215】

第４の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路によるシングル入力・シングル出力の回路で実現しているが、第９の実施形態では、それらの組み合わせを片側（Ｐ型トランジスタ受け）の差動増幅回路によるシングル入力・シングル出力の回路で実現する。

【0216】

具体的には、半導体装置８０１は、図１３に示すように構成され得る。図１３は、半導体装置８０１の構成を示す図である。半導体装置８０１は、半導体装置３０１（図８参照）から差動増幅回路３１０が省略されて構成される。差動増幅回路３２０は、入力信号ＶＩＮをＰ型の入力トランジスタＴｒｉｎ３で受けており、Ｐ型トランジスタ受けの差動増幅回路である。

【0217】

プリエンファシス回路ＰＥ２、ディエンファシス回路ＤＥ１０２が差動増幅回路３２０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第４の実施形態と同様である。

【0218】

以上のように、第９の実施形態では、半導体装置８０１において、プリエンファシス回路ＰＥ２及びディエンファシス回路ＤＥ１０２，ＤＥ２０３の組み合わせをＰ型トランジスタ受けの差動増幅回路によるシングル入力・シングル出力の回路で実現できる。

【0219】

（第１０の実施形態）
次に、第１０の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第９の実施形態と異なる部分を中心に説明する。

【0220】

第５の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路によるシングル入力・差動出力の回路で実現しているが、第１０の実施形態では、それらの組み合わせを片側（Ｎ型トランジスタ受け）の差動増幅回路によるシングル入力・差動出力の回路で実現する。

【0221】

具体的には、半導体装置９０１は、図１４に示すように構成され得る。図１４は、半導体装置９０１の構成を示す図である。半導体装置９０１は、半導体装置４０１（図９参照）から差動増幅回路４２０が省略されて構成される。差動増幅回路４１０は、入力信号ＶＩＮをＮ型の入力トランジスタＴｒｉｎ１で受けており、Ｎ型トランジスタ受けの差動増幅回路である。

【0222】

プリエンファシス回路ＰＥ１，ＰＥ４０１、ディエンファシス回路ＤＥ１０１，ＤＥ４０１が差動増幅回路３１０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３，ＤＥ４０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第５の実施形態と同様である。

【0223】

以上のように、第１０の実施形態では、半導体装置９０１において、プリエンファシス回路ＰＥ１，ＰＥ４０１及びディエンファシス回路ＤＥ１０１，ＤＥ４０１，ＤＥ２０３，ＤＥ４０３の組み合わせをＮ型トランジスタ受けの差動増幅回路によるシングル入力・差動出力の回路で実現できる。

【0224】

（第１１の実施形態）
次に、第１１の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１０の実施形態と異なる部分を中心に説明する。

【0225】

第５の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路によるシングル入力・差動出力の回路で実現しているが、第１１の実施形態では、それらの組み合わせを片側（Ｐ型トランジスタ受け）の差動増幅回路によるシングル入力・差動出力の回路で実現する。

【0226】

具体的には、半導体装置１００１は、図１５に示すように構成され得る。図１５は、半導体装置１００１の構成を示す図である。半導体装置１００１は、半導体装置４０１（図９参照）から差動増幅回路４１０が省略されて構成される。差動増幅回路４２０は、入力信号ＶＩＮをＰ型の入力トランジスタＴｒｉｎ３で受けており、Ｐ型トランジスタ受けの差動増幅回路である。

【0227】

プリエンファシス回路ＰＥ２，ＰＥ４０２、ディエンファシス回路ＤＥ１０２，ＤＥ４０２が差動増幅回路４２０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３，ＤＥ４０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第５の実施形態と同様である。

【0228】

以上のように、第１１の実施形態では、半導体装置１００１において、プリエンファシス回路ＰＥ２，ＰＥ４０２及びディエンファシス回路ＤＥ１０２，ＤＥ４０２，ＤＥ２０３，ＤＥ４０３の組み合わせを、Ｐ型トランジスタ受けの差動増幅回路によるシングル入力・差動出力の回路で実現できる。

【0229】

（第１２の実施形態）
次に、第１２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１１の実施形態と異なる部分を中心に説明する。

【0230】

第６の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路による差動入力・シングル出力の回路で実現しているが、第１２の実施形態では、それらの組み合わせを片側（Ｎ型トランジスタ受け）の差動増幅回路による差動入力・シングル出力の回路で実現する。

【0231】

具体的には、半導体装置１１０１は、図１６に示すように構成され得る。図１６は、半導体装置１１０１の構成を示す図である。半導体装置１１０１は、半導体装置５０１（図１０参照）から差動増幅回路５２０が省略されて構成される。差動増幅回路５１０は、入力信号ＶＩＮをＮ型の入力トランジスタＴｒｉｎ１で受けており、Ｎ型トランジスタ受けの差動増幅回路である。

【0232】

プリエンファシス回路ＰＥ１，ＰＥ５０１、ディエンファシス回路ＤＥ１０１，ＤＥ４０１が差動増幅回路５１０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第６の実施形態と同様である。

【0233】

以上のように、第１２の実施形態では、半導体装置１１０１において、プリエンファシス回路ＰＥ１，ＰＥ５０１及びディエンファシス回路ＤＥ１０１，ＤＥ４０１，ＤＥ２０３の組み合わせをＮ型トランジスタ受けの差動増幅回路による差動入力・シングル出力の回路で実現できる。

【0234】

（第１３の実施形態）
次に、第１３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１２の実施形態と異なる部分を中心に説明する。

【0235】

第６の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路による差動入力・シングル出力の回路で実現しているが、第１３の実施形態では、それらの組み合わせを片側（Ｐ型トランジスタ受け）の差動増幅回路による差動入力・シングル出力の回路で実現する。

【0236】

具体的には、半導体装置１２０１は、図１７に示すように構成され得る。図１７は、半導体装置１２０１の構成を示す図である。半導体装置１２０１は、半導体装置５０１（図１０参照）から差動増幅回路５１０が省略されて構成される。差動増幅回路５２０は、入力信号ＶＩＮをＰ型の入力トランジスタＴｒｉｎ３で受けており、Ｐ型トランジスタ受けの差動増幅回路である。

【0237】

プリエンファシス回路ＰＥ２，ＰＥ５０２、ディエンファシス回路ＤＥ１０２，ＤＥ４０２が差動増幅回路５２０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第６の実施形態と同様である。

【0238】

以上のように、第１３の実施形態では、半導体装置１２０１において、プリエンファシス回路ＰＥ２，ＰＥ５０２及びディエンファシス回路ＤＥ１０２，ＤＥ４０２，ＤＥ２０３の組み合わせをＰ型トランジスタ受けの差動増幅回路による差動入力・シングル出力の回路で実現できる。

【0239】

（第１４の実施形態）
次に、第１４の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１３の実施形態と異なる部分を中心に説明する。

【0240】

第７の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路による差動入力・差動出力の回路で実現しているが、第１４の実施形態では、それらの組み合わせを片側（Ｎ型トランジスタ受け）の差動増幅回路による差動入力・差動出力の回路で実現する。

【0241】

具体的には、半導体装置１３０１は、図１８に示すように構成され得る。図１８は、半導体装置１３０１の構成を示す図である。半導体装置１３０１は、半導体装置６０１（図１１参照）から差動増幅回路６２０が省略されて構成される。差動増幅回路６１０は、入力信号ＶＩＮをＮ型の入力トランジスタＴｒｉｎ１で受けており、Ｎ型トランジスタ受けの差動増幅回路である。

【0242】

プリエンファシス回路ＰＥ１，ＰＥ５０１、ディエンファシス回路ＤＥ１０１，ＤＥ４０１が差動増幅回路６１０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３，ＤＥ４０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第７の実施形態と同様である。

【0243】

以上のように、第１４の実施形態では、半導体装置１３０１において、プリエンファシス回路ＰＥ１，ＰＥ５０１及びディエンファシス回路ＤＥ１０１，ＤＥ４０１，ＤＥ２０３，ＤＥ４０３の組み合わせをＮ型トランジスタ受けの差動増幅回路による差動入力・差動出力の回路で実現できる。

【0244】

（第１５の実施形態）
次に、第１５の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１４の実施形態と異なる部分を中心に説明する。

【0245】

第７の実施形態では、プリエンファシス回路及びディエンファシス回路の組み合わせを極性が反転した２つの差動増幅回路による差動入力・差動出力の回路で実現しているが、第１５の実施形態では、それらの組み合わせを片側（Ｐ型トランジスタ受け）の差動増幅回路による差動入力・差動出力の回路で実現する。

【0246】

具体的には、半導体装置１４０１は、図１９に示すように構成され得る。図１９は、半導体装置１４０１の構成を示す図である。半導体装置１４０１は、半導体装置６０１（図１１参照）から差動増幅回路６１０が省略されて構成される。差動増幅回路６２０は、入力信号ＶＩＮをＰ型の入力トランジスタＴｒｉｎ３で受けており、Ｐ型トランジスタ受けの差動増幅回路である。

【0247】

プリエンファシス回路ＰＥ２，ＰＥ５０２、ディエンファシス回路ＤＥ１０２，ＤＥ４０２が差動増幅回路６２０の内部信号の波形をアンダーシュート波形に成形し、ディエンファシス回路ＤＥ２０３，ＤＥ４０３が信号ＨＶＯの波形をアンダーシュート波形及びオーバーシュート波形に成形する点は、第７の実施形態と同様である。

【0248】

以上のように、第１５の実施形態では、半導体装置１４０１において、プリエンファシス回路ＰＥ２，ＰＥ５０２及びディエンファシス回路ＤＥ１０２，ＤＥ４０２，ＤＥ２０３，ＤＥ４０３の組み合わせをＰ型トランジスタ受けの差動増幅回路による差動入力・差動出力の回路で実現できる。

【0249】

（第１６の実施形態）
次に、第１６の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１５の実施形態と異なる部分を中心に説明する。

【0250】

第３の実施形態では、ディエンファシス回路ＤＥ２０３の動作点について特に限定されていない。これにより、ディエンファシス回路ＤＥ２０３による信号ＨＶＯのレベル遷移後の振幅の減衰量ΔＶ_Ｌ，ΔＶ_Ｈ（図７参照）のレベルが電源電圧や温度等の環境条件に依存してばらつく可能性がある。

【0251】

そこで、第１６の実施形態では、ディエンファシス回路ＤＥ１５０３の動作点を差動増幅回路２１０，２２０と同期させることで、環境条件による変動の影響を抑制しながらディエンファシス回路ＤＥ１５０３を動作させ、減衰量ΔＶ_Ｌ，ΔＶ_Ｈのレベルの安定化を図る。

【0252】

具体的には、半導体装置１５０１は、図２０に示すように構成され得る。図２０は、半導体装置１５０１の構成を示す図である。半導体装置１５０１は、ディエンファシス回路ＤＥ２０３（図５参照）に代えてディエンファシス回路ＤＥ１５０３を有する。ディエンファシス回路ＤＥ１５０３は、インバータＩＮＶ２（図５参照）に代えてインバータＩＮＶ２ａを有する。インバータＩＮＶ２ａは、入力ノードがノードＮ５に接続され、出力ノードがトランジスタＴｒ４，Ｔｒ１５のドレインに接続され、第１の制御ノードが差動増幅回路２１０のノードＮ２に接続され、第２の制御ノードが差動増幅回路２２０のノードＮ４に接続されている。

【0253】

インバータＩＮＶ２ａは、複数のＮ型のトランジスタＮＭ２１，ＮＭ２２及び複数のＰ型のトランジスタＰＭ２１，ＰＭ２２を有する。トランジスタＮＭ２１は、トランジスタＰＭ２１及びトランジスタＮＭ２２の間に接続され、トランジスタＰＭ２１は、トランジスタＰＭ２２及びトランジスタＮＭ２１の間に接続される。トランジスタＮＭ２２は、トランジスタＮＭ２１及びグランド電位の間に接続され、トランジスタＰＭ２２は、電源電位ＶＣＣＱ及びトランジスタＰＭ２１の間に接続される。トランジスタＮＭ２１及びトランジスタＰＭ２１は、インバータ接続されている。

【0254】

トランジスタＮＭ２２は、ソースがグランド電位に接続され、ドレインがトランジスタＮＭ２１に接続され、ゲートが差動増幅回路２２０のノードＮ４に接続される。トランジスタＮＭ２２は、差動増幅回路２２０の内部信号Ｐ＿ＶＲＥＦＢがアクティブレベル（例えば、Ｈレベル）である期間に、オンしてトランジスタＮＭ２１及びトランジスタＰＭ２１を活性化し、内部信号Ｐ＿ＶＲＥＦＢがノンアクティブレベル（例えば、Ｌレベル）である期間に、オフしてトランジスタＮＭ２１及びトランジスタＰＭ２１を非活性化する。

【0255】

トランジスタＰＭ２２は、ソースが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＰＭ２１に接続され、ゲートが差動増幅回路２１０のノードＮ２に接続される。トランジスタＰＭ２２は、差動増幅回路２１０の内部信号Ｎ＿ＶＲＥＦＢがアクティブレベル（例えば、Ｌレベル）である期間に、オンしてトランジスタＮＭ２１及びトランジスタＰＭ２１を活性化し、内部信号Ｎ＿ＶＲＥＦＢがノンアクティブレベル（例えば、Ｈレベル）である期間に、オフしてトランジスタＮＭ２１及びトランジスタＰＭ２１を非活性化する。

【0256】

このようなトランジスタＮＭ２２，ＰＭ２２の動作により、ディエンファシス回路ＤＥ１５０３のインバータＩＮＶ２ａの動作点を差動増幅回路２１０，２２０と同期させることができる。

【0257】

例えば、内部信号Ｐ＿ＶＩＮＢに応じてトランジスタＴｒ１５が強くオンするとき、内部信号Ｎ＿ＶＲＥＦＢに応じてトランジスタＰＭ２２が強くオンして信号ＨＶＯのＨレベル振幅を減衰量ΔＶ_Ｈで減衰させる。また、内部信号Ｎ＿ＶＩＮＢに応じてトランジスタＴｒ４が強くオンするとき、内部信号Ｐ＿ＶＲＥＦＢに応じてトランジスタＮＭ２２が強くオンして信号ＨＶＯのＨレベル振幅を減衰量ΔＶ_Ｌで減衰させる。

【0258】

各トランジスタＮＭ２２，ＰＭ２２のオンの強さは、差動増幅回路２１０，２２０の駆動力で決まるため、環境条件に関わらず、信号ＨＶＯのレベル遷移後の振幅の減衰量ΔＶ_Ｌ，ΔＶ_Ｈのレベルを安定化させやすい。

【0259】

以上のように、第１６の実施形態では、半導体装置１５０１において、ディエンファシス回路ＤＥ１５０３の動作点を差動増幅回路２１０，２２０と同期させる。これにより、環境条件による変動の影響を抑制しながらディエンファシス回路ＤＥ１５０３を動作させることができ、減衰量ΔＶ_Ｌ，ΔＶ_Ｈのレベルを安定化できる。

【0260】

（第１７の実施形態）
次に、第１７の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１６の実施形態と異なる部分を中心に説明する。

【0261】

第１６の実施形態では、ディエンファシス回路ＤＥ１５０３のトランジスタＮＭ２２，ＰＭ２２を強くオンさせているが、第１７の実施形態では、さらに、トランジスタＮＭ２２，ＰＭ２２をオンさせる強さを調整することで、減衰量ΔＶ_Ｌ，ΔＶ_Ｈのレベルの高精度化を図る。

【0262】

具体的には、半導体装置１６０１は、図２１に示すように構成され得る。図２１は、半導体装置１６０１の構成を示す図である。半導体装置１６０１は、差動増幅回路２１０、差動増幅回路２２０、ディエンファシス回路ＤＥ１５０３（図２０参照）に代えて、差動増幅回路１６１０、差動増幅回路１６２０、ディエンファシス回路ＤＥ１６０３を有する。

【0263】

差動増幅回路１６１０は、転送回路ＴＲ１に代えて転送回路ＴＲ１６０１を有する。転送回路ＴＲ１６０１は、トランジスタＴｒ３４をさらに有する。トランジスタＴｒ３４は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ３４は、ゲートがバイアスラインＮＮを介して補助回路ＡＳ１１に接続されている。トランジスタＴｒ３４は、ドレインがディエンファシス回路ＤＥ１６０３に接続され、ソースが電源電位ＶＣＣＱに接続されている。

【0264】

差動増幅回路１６２０は、転送回路ＴＲ２に代えて転送回路ＴＲ１６０２を有する。転送回路ＴＲ１６０２は、トランジスタＴｒ３５をさらに有する。トランジスタＴｒ３５は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ３５は、ゲートがバイアスラインＮＰを介して補助回路ＡＳ２１に接続されている。トランジスタＴｒ３５は、ドレインがディエンファシス回路ＤＥ１６０３に接続され、ソースがグランド電位に接続されている。

【0265】

ディエンファシス回路ＤＥ１６０３は、インバータＩＮＶ２ａ（図２０参照）に代えてインバータＩＮＶ２ｂを有する。インバータＩＮＶ２ｂは、入力ノードがノードＮ５に接続され、出力ノードがトランジスタＴｒ４，Ｔｒ１５のドレインに接続され、第１の制御ノードがトランジスタＴｒ３５のドレインに接続され、第２の制御ノードがトランジスタＴｒ３４のドレインに接続されている。

【0266】

インバータＩＮＶ２ｂは、複数のＮ型のトランジスタＮＭ２１～ＮＭ２３及び複数のＰ型のトランジスタＰＭ２１～ＰＭ２３を有する。

【0267】

トランジスタＮＭ２３は、ソースがグランド電位に接続され、ドレインがトランジスタＴｒ３４のドレインに接続され、ゲートがドレインとトランジスタＮＭ２２のゲートとに接続される。トランジスタＮＭ２２及びトランジスタＮＭ２３はカレントミラー回路を構成する。

【0268】

このカレントミラー回路は、トランジスタＴｒ３４のドレイン電流がそのミラー比に応じてコピーされた電流をトランジスタＮＭ２１のドレイン側へ供給する。すなわち、差動増幅回路１６１０の駆動力とカレントミラー回路のミラー比とに応じてトランジスタＮＭ２２のゲートへ供給する電流量を調整でき、トランジスタＮＭ２２のオンする強さを調整できる。カレントミラー回路のミラー比は、トランジスタＮＭ２３のディメンジョンとトランジスタＮＭ２２のディメンジョンとの比率を変えることで調整可能である。

【0269】

トランジスタＰＭ２３は、ソースが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＴｒ３５のドレインに接続され、ゲートがドレインとトランジスタＰＭ２２のゲートとに接続される。トランジスタＰＭ２２及びトランジスタＰＭ２３はカレントミラー回路を構成する。

【0270】

このカレントミラー回路は、トランジスタＴｒ３５のドレイン電流がそのミラー比に応じてコピーされた電流をトランジスタＰＭ２１のドレイン側へ供給する。すなわち、差動増幅回路１６２０の駆動力とカレントミラー回路のミラー比とに応じてトランジスタＰＭ２２へ供給する電流量を調整でき、トランジスタＰＭ２２のオンする強さを調整できる。カレントミラー回路のミラー比は、トランジスタＰＭ２３のディメンジョンとトランジスタＰＭ２２のディメンジョンとの比率を変えることで調整可能である。

【0271】

トランジスタＮＭ２２，ＰＭ２２の動作により、ディエンファシス回路ＤＥ１６０３のインバータＩＮＶ２ｂの動作点を差動増幅回路１６１０，１６２０と同期させることができる点は、第１６の実施形態と同様である。

【0272】

以上のように、第１７の実施形態では、半導体装置１６０１において、トランジスタＮＭ２２，ＰＭ２２のオンする強さが差動増幅回路１６１０，１６２０の駆動力とトランジスタＮＭ２２，ＰＭ２２を含むカレントミラー回路のミラー比とに応じて調整される。これにより、ディエンファシス回路ＤＥ１６０３による減衰量ΔＶ_Ｌ，ΔＶ_Ｈのレベルを高精度化できる。

【0273】

（第１８の実施形態）
次に、第１８の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１７の実施形態と異なる部分を中心に説明する。

【0274】

第１７の実施形態では、ディエンファシス回路ＤＥ１６０３の動作点を差動増幅回路１６１０，１６２０と同期させるが、第１８の実施形態では、ディエンファシス回路ＤＥ１７０３の動作点を差動増幅回路１６１０，１６２０に対して若干遅延させる。

【0275】

具体的には、半導体装置１７０１は、図２２に示すように構成され得る。図２２は、半導体装置１７０１の構成を示す図である。半導体装置１７０１は、ディエンファシス回路ＤＥ１６０３（図２１参照）に代えて、ディエンファシス回路ＤＥ１７０３を有する。

【0276】

ディエンファシス回路ＤＥ１７０３は、インバータＩＮＶ２ｂ（図２１参照）に代えてインバータＩＮＶ２ｃを有する。インバータＩＮＶ２ｃは、抵抗素子Ｒ１及び抵抗素子Ｒ２をさらに有する。

【0277】

抵抗素子Ｒ１は、一端がトランジスタＮＭ２３のゲートに接続され、他端がトランジスタＮＭ２２のゲートに接続される。トランジスタＰＭ２２，ＰＭ２３及び抵抗素子Ｒ１はカレントミラー回路を構成する。このカレントミラー回路は、トランジスタＴｒ３４のドレイン電流がそのミラー比に応じてコピーされた電流を、抵抗素子Ｒ１により遅延されたタイミングでトランジスタＮＭ２１のドレイン側へ供給する。

【0278】

これにより、信号ＨＶＯがＬレベルからＨレベルへ遷移した後にディエンファシス回路ＤＥ１７０３によるＨレベル振幅の減衰が行われるまでのタイミングを若干遅延させることができる。このため、ディエンファシス回路ＤＥ１７０３で信号ＨＶＯの波形をオーバーシュート波形に成形する際のオーバーシュートする期間を長めに確保でき、減衰前のＨレベル振幅を容易に安定化できる。これは、例えば信号ＨＶＯのＨレベル振幅が小さい場合等の振幅確保に有効である。

【0279】

抵抗素子Ｒ２は、一端がトランジスタＰＭ２３のゲートに接続され、他端がトランジスタＰＭ２２のゲートに接続される。トランジスタＮＭ２２，ＮＭ２３及び抵抗素子Ｒ２はカレントミラー回路を構成する。このカレントミラー回路は、トランジスタＴｒ３５のドレイン電流がそのミラー比に応じてコピーされた電流を、抵抗素子Ｒ２により遅延されたタイミングでトランジスタＰＭ２１のドレイン側へ供給する。

【0280】

これにより、信号ＨＶＯがＨレベルからＬレベルへ遷移した後にディエンファシス回路ＤＥ１７０３によるＬレベル振幅の減衰が行われるまでのタイミングを若干遅延させることができる。このため、ディエンファシス回路ＤＥ１７０３で信号ＨＶＯの波形をアンダーシュート波形に成形する際のアンダーシュートする期間を長めに確保でき、減衰前のＬレベル振幅を容易に安定化できる。これは、例えば信号ＨＶＯのＬレベル振幅が小さい場合等の振幅確保に有効である。

【0281】

以上のように、第１８の実施形態では、半導体装置１７０１において、ディエンファシス回路ＤＥ１７０３の動作点を差動増幅回路１６１０，１６２０に対して若干遅延させる。これにより、ディエンファシス回路ＤＥ１７０３が信号ＨＶＯの波形をオーバーシュート波形及びアンダーシュート波形に成形する際における信号ＨＶＯの振幅を容易に安定化できる。

【0282】

（第１９の実施形態）
次に、第１９の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態～第１８の実施形態と異なる部分を中心に説明する。

【0283】

第１８の実施形態では、動作点を遅延させるためのディエンファシス回路ＤＥ１７０３の構成がインバータを用いて実現されるが、第１９の実施形態では、インバータを用いずに実現される。

【0284】

具体的には、半導体装置１８０１は、図２３に示すように構成され得る。図２３は、半導体装置１８０１の構成を示す図である。半導体装置１８０１は、ディエンファシス回路ＤＥ１７０３（図２２参照）に代えて、ディエンファシス回路ＤＥ１８０３，ＤＥ１８０４を有する。ディエンファシス回路ＤＥ１８０３，ＤＥ１８０４は、ディエンファシス回路ＤＥ１７０３からインバータ構成としてのトランジスタＮＭ２１，ＰＭ２１を省略し、２つのカレントミラー回路を互いに分離することで構成される。これにより、ディエンファシス回路ＤＥ１８０３，ＤＥ１８０４の動作点の遅延量をインバータ構成の遅延時間によらずに決めることができる。

【0285】

ディエンファシス回路ＤＥ１８０３は、トランジスタＮＭ２２，ＮＭ２３及び抵抗素子Ｒ１を有する。トランジスタＮＭ２２，ＮＭ２３及び抵抗素子Ｒ１は、カレントミラー回路を構成する。このカレントミラー回路は、トランジスタＴｒ３４のドレイン電流がそのミラー比に応じてコピーされた電流を、抵抗素子Ｒ１により遅延されたタイミングで出力回路３０の入力ノードへ供給する。これにより、信号ＨＶＯがＬレベルからＨレベルへ遷移した後にディエンファシス回路ＤＥ１８０３によるＨレベル振幅の減衰が行われるまでのタイミングを若干遅延させることができる。このとき、差動増幅回路１６１０，１６２０に対するディエンファシス回路ＤＥ１８０３の動作点の遅延量は、抵抗素子Ｒ１の抵抗値で調整される。

【0286】

ディエンファシス回路ＤＥ１８０４は、トランジスタＰＭ２２，ＰＭ２３及び抵抗素子Ｒ２を有する。トランジスタＰＭ２２，ＰＭ２３及び抵抗素子Ｒ２は、カレントミラー回路を構成する。このカレントミラー回路は、トランジスタＴｒ３５のドレイン電流がそのミラー比に応じてコピーされた電流を、抵抗素子Ｒ２により遅延されたタイミングで出力回路３０の入力ノードへ供給する。これにより、信号ＨＶＯがＨレベルからＬレベルへ遷移した後にディエンファシス回路ＤＥ１８０４によるＬレベル振幅の減衰が行われるまでのタイミングを若干遅延させることができる。このとき、差動増幅回路１６１０，１６２０に対するディエンファシス回路ＤＥ１８０４の動作点の遅延量は、抵抗素子Ｒ２の抵抗値で調整される。

【0287】

以上のように、第１９の実施形態では、半導体装置１８０１において、差動増幅回路１６１０，１６２０に対するディエンファシス回路ＤＥ１８０３，ＤＥ１８０４の動作点の遅延量が抵抗素子Ｒ１，Ｒ２の抵抗値で調整される。これにより、ディエンファシス回路ＤＥ１８０３，ＤＥ１８０４の動作点の遅延量を高精度化できる。

【0288】

次に、第１の実施形態～第１９の実施形態にかかる半導体装置が適用されるメモリシステム１０００について図２４を用いて説明する。図２４は、第１の実施形態～第１９の実施形態にかかる半導体装置が適用されるメモリシステム１０００の構成を示す図である。

【0289】

メモリシステム１０００は、ホスト２０００に接続可能であり、ホスト２０００の外部記憶媒体として機能し得る。ホスト２０００は、例えば、パーソナルコンピュータであり、メモリシステム１０００は、例えば、ＳＳＤである。メモリシステム１０００は、コントローラ１１００、半導体メモリ１２００、及び電源回路１３００を有する。コントローラ１１００は、ハードウェアとしての回路であり、ホストインターフェース回路（ホストＩ／Ｆ）１１１０、信号処理回路１１２０、メモリインターフェース回路（メモリＩ／Ｆ）１１３０を有する。電源回路１３００は、複数の種類の電源電圧（例えば、電源電圧ＶＣＣＱ，ＶＤＤＣなど）を生成してメモリシステム１０００における各部へ供給する。

【0290】

例えば、半導体メモリ１２００は、半導体装置１ｂをレシーバとして有する。メモリＩ／Ｆ１１３０は、所定の信号を信号処理回路１１２０から受けて半導体装置１ｂへ転送する。半導体装置１ｂは、電源回路１３００から受けた電源回路１３００（例えば、電源電圧ＶＣＣＱ，ＶＤＤＣなど）を用いて動作し、メモリＩ／Ｆ１１３０から転送された信号を受信する。半導体装置１ｂは、受信された信号を半導体メモリ１２００へ供給する。

【0291】

このような信号は、例えば、ライトデータ、リファレンス電位、チップ選択信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、ライトプロテクト信号（ＷＰ）などのシングルエンド信号であってもよい。この場合、半導体装置１ｂは、第１の実施形態～第５の実施形態、第８の実施形態～第１１の実施形態、及び第１６の実施形態～第１９の実施形態にかかる半導体装置のいずれも適用可能である。

【0292】

あるいは、このような信号は、例えば、ライト時のデータストローブ信号（ＤＱＳ／ＢＤＱＳ）、リードイネーブル信号（ＲＥ／ＢＲＥ）などの差動信号であってもよい。この場合、半導体装置１ｂは、第６の実施形態、第７の実施形態、第１２の実施形態～第１５の実施形態にかかる半導体装置のいずれも適用可能である。

【0293】

メモリＩ／Ｆ１１３０は、半導体装置１ａをレシーバとして有する。半導体メモリ１２００は、所定の信号を半導体装置１ａへ転送する。半導体装置１ａは、電源回路１３００から受けた電源回路１３００（例えば、電源電圧ＶＣＣＱ，ＶＤＤＣなど）を用いて動作し、半導体メモリ１２００から転送された信号を受信する。半導体装置１ａは、受信された信号を信号処理回路１１２へ供給する。

【0294】

このような信号は、例えば、リードデータ、レディ／ビジー信号（Ｒ／Ｂ）などのシングルエンド信号であってもよい。この場合、半導体装置１ａは、第１の実施形態～第５の実施形態、第８の実施形態～第１１の実施形態、及び第１６の実施形態～第１９の実施形態にかかる半導体装置のいずれも適用可能である。

【0295】

あるいは、このような信号は、例えば、リード時のデータストローブ信号（ＤＱＳ／ＢＤＱＳ）などの差動信号であってもよい。この場合、半導体装置１ａは、第６の実施形態、第７の実施形態、第１２の実施形態～第１５の実施形態にかかる半導体装置のいずれも適用可能である。

【0296】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0297】

１，１０１，２０１，３０１，４０１，５０１，６０１，７０１，８０１，９０１，１００１，１１０１，１２０１，１３０１，１４０１，１５０１，１６０１，１７０１，１８０１ 半導体装置、１０，２０，１１０，１２０，２１０，２２０，３１０，３２０，４１０，４２０，５１０，５２０，６１０，６２０，１６１０，１６２０ 差動増幅回路、ＤＥ１０１，ＤＥ１０２，ＤＥ２０３，ＤＥ４０１，ＤＥ４０２，ＤＥ４０３，ＤＥ１５０３，ＤＥ１６０３，ＤＥ１７０３，ＤＥ１８０３，ＤＥ１８０４ ディエンファシス回路、ＰＥ１，ＰＥ２，ＰＥ４０１，ＰＥ４０２，ＰＥ５０１，ＰＥ５０２， プリエンファシス回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】