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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022096339
(43)【公開日】2022-06-29
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/24 20060101AFI20220622BHJP
G11C 16/04 20060101ALI20220622BHJP
G11C 16/30 20060101ALI20220622BHJP
H01L 27/11582 20170101ALI20220622BHJP
H01L 27/11556 20170101ALI20220622BHJP
H01L 21/336 20060101ALI20220622BHJP
【ＦＩ】
G11C16/24 120
G11C16/04 170
G11C16/04 150
G11C16/04 120
G11C16/30 120
H01L27/11582
H01L27/11556
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2020209393
(22)【出願日】2020-12-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】梅澤 裕介
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225CA14
5B225DB22
5B225EA05
5B225ED04
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA11
5F083GA25
5F083JA03
5F083JA04
5F083JA19
5F083JA35
5F083JA39
5F083JA56
5F083LA03
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR05
5F083PR21
5F101BA02
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
【課題】好適に制御可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１導電層と、第１導電層と対向する第１半導体層１２０及び第２半導体層１２０と、第１導電層と第１半導体層１２０との間に設けられた第１電荷蓄積部と、第１導電層と第２半導体層１２０との間に設けられた第２電荷蓄積部と、第１半導体層１２０に電気的に接続された第１ビット線ＢＬ１と、第２半導体層１２０に電気的に接続された第２ビット線ＢＬ０と、を備える。第１導電層の中央位置ＹＢＬＫから第２半導体層１２０までの距離Ｙ２０は、第１導電層の中央位置ＹＢＬＫから第１半導体層１２０までの距離Ｙ２１よりも小さい。また、第１電荷蓄積部を含む第１メモリセル、及び、第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の、第２ビット線ＢＬ０の電圧ＶＢＬ２０は、第１ビット線ＢＬ１の電圧ＶＢＬ２１よりも大きい。
【選択図】図２３
【解決手段】半導体記憶装置は、第１導電層と、第１導電層と対向する第１半導体層１２０及び第２半導体層１２０と、第１導電層と第１半導体層１２０との間に設けられた第１電荷蓄積部と、第１導電層と第２半導体層１２０との間に設けられた第２電荷蓄積部と、第１半導体層１２０に電気的に接続された第１ビット線ＢＬ１と、第２半導体層１２０に電気的に接続された第２ビット線ＢＬ０と、を備える。第１導電層の中央位置ＹＢＬＫから第２半導体層１２０までの距離Ｙ２０は、第１導電層の中央位置ＹＢＬＫから第１半導体層１２０までの距離Ｙ２１よりも小さい。また、第１電荷蓄積部を含む第１メモリセル、及び、第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の、第２ビット線ＢＬ０の電圧ＶＢＬ２０は、第１ビット線ＢＬ１の電圧ＶＢＬ２１よりも大きい。
【選択図】図２３
【特許請求の範囲】
【請求項1】
第１方向に並び、第１導電層を含む複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積部と、
前記第１方向に延伸し、前記複数の導電層と対向する第２半導体層と、
前記第１導電層と前記第２半導体層との間に設けられた第２電荷蓄積部と、
前記第１方向と交差する第２方向に延伸し、前記第１半導体層に電気的に接続された第１ビット線と、
前記第２方向に延伸し、前記第２半導体層に電気的に接続された第２ビット線と
を備え、
前記第１導電層の前記第２方向における中央位置から前記第１半導体層までの距離を第１距離とし、
前記第１導電層の前記第２方向における前記中央位置から前記第２半導体層までの距離を第２距離とすると、
前記第２距離は、前記第１距離よりも小さく、
前記第１電荷蓄積部を含む第１メモリセル、及び、前記第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の、
前記第１ビット線の電圧を第１電圧とし、
前記第２ビット線の電圧を第２電圧とすると、
前記第２電圧は、前記第１電圧よりも大きい
半導体記憶装置。
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積部と、
前記第１方向に延伸し、前記複数の導電層と対向する第２半導体層と、
前記第１導電層と前記第２半導体層との間に設けられた第２電荷蓄積部と、
前記第１方向と交差する第２方向に延伸し、前記第１半導体層に電気的に接続された第１ビット線と、
前記第２方向に延伸し、前記第２半導体層に電気的に接続された第２ビット線と
を備え、
前記第１導電層の前記第２方向における中央位置から前記第１半導体層までの距離を第１距離とし、
前記第１導電層の前記第２方向における前記中央位置から前記第２半導体層までの距離を第２距離とすると、
前記第２距離は、前記第１距離よりも小さく、
前記第１電荷蓄積部を含む第１メモリセル、及び、前記第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の、
前記第１ビット線の電圧を第１電圧とし、
前記第２ビット線の電圧を第２電圧とすると、
前記第２電圧は、前記第１電圧よりも大きい
半導体記憶装置。
【請求項2】
第１方向に並び、第１導電層を含む複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積部と、
前記第１方向に延伸し、前記複数の導電層と対向する第２半導体層と、
前記第１導電層と前記第２半導体層との間に設けられた第２電荷蓄積部と、
前記第１方向と交差する第２方向に延伸し、前記第１半導体層及び前記第２半導体層に電気的に接続された第１ビット線と
を備え、
前記第１導電層の前記第２方向における中央位置から前記第１半導体層までの距離を第１距離とし、
前記第１導電層の前記第２方向における前記中央位置から前記第２半導体層までの距離を第２距離とすると、
前記第２距離は、前記第１距離よりも小さく、
前記第１電荷蓄積部を含む第１メモリセルに対して読出動作を実行する際の前記第１ビット線の電圧を第１電圧とし、
前記第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の前記第１ビット線の電圧を第２電圧とすると、
前記第２電圧は、前記第１電圧よりも大きい
半導体記憶装置。
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積部と、
前記第１方向に延伸し、前記複数の導電層と対向する第２半導体層と、
前記第１導電層と前記第２半導体層との間に設けられた第２電荷蓄積部と、
前記第１方向と交差する第２方向に延伸し、前記第１半導体層及び前記第２半導体層に電気的に接続された第１ビット線と
を備え、
前記第１導電層の前記第２方向における中央位置から前記第１半導体層までの距離を第１距離とし、
前記第１導電層の前記第２方向における前記中央位置から前記第２半導体層までの距離を第２距離とすると、
前記第２距離は、前記第１距離よりも小さく、
前記第１電荷蓄積部を含む第１メモリセルに対して読出動作を実行する際の前記第１ビット線の電圧を第１電圧とし、
前記第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の前記第１ビット線の電圧を第２電圧とすると、
前記第２電圧は、前記第１電圧よりも大きい
半導体記憶装置。
【請求項3】
第１方向に並び、第１導電層を含む複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積部と、
前記第１方向に延伸し、前記複数の導電層と対向する第２半導体層と、
前記第１導電層と前記第２半導体層との間に設けられた第２電荷蓄積部と、
前記第１方向と交差する第２方向に延伸し、前記第１半導体層に電気的に接続された第１ビット線と
を備え、
前記第１導電層の前記第２方向における中央位置から前記第１半導体層までの距離を第１距離とし、
前記第１導電層の前記第２方向における前記中央位置から前記第２半導体層までの距離を第２距離とすると、
前記第２距離は、前記第１距離よりも小さく、
前記第１電荷蓄積部を含む第１メモリセルに対する読出動作を実行する際のビット線センスのセンス時間を第１センス時間とし、
前記第２電荷蓄積部を含む第２メモリセルに対する読出動作を実行する際のビット線センスのセンス時間を第２センス時間とすると、
前記第２センス時間は、前記第１センス時間よりも長い
半導体記憶装置。
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積部と、
前記第１方向に延伸し、前記複数の導電層と対向する第２半導体層と、
前記第１導電層と前記第２半導体層との間に設けられた第２電荷蓄積部と、
前記第１方向と交差する第２方向に延伸し、前記第１半導体層に電気的に接続された第１ビット線と
を備え、
前記第１導電層の前記第２方向における中央位置から前記第１半導体層までの距離を第１距離とし、
前記第１導電層の前記第２方向における前記中央位置から前記第２半導体層までの距離を第２距離とすると、
前記第２距離は、前記第１距離よりも小さく、
前記第１電荷蓄積部を含む第１メモリセルに対する読出動作を実行する際のビット線センスのセンス時間を第１センス時間とし、
前記第２電荷蓄積部を含む第２メモリセルに対する読出動作を実行する際のビット線センスのセンス時間を第２センス時間とすると、
前記第２センス時間は、前記第１センス時間よりも長い
半導体記憶装置。
【請求項4】
前記第２方向に延伸する第２ビット線を備え、
前記第２半導体層は、前記第１ビット線又は前記第２ビット線に電気的に接続されている
請求項３記載の半導体記憶装置。
前記第２半導体層は、前記第１ビット線又は前記第２ビット線に電気的に接続されている
請求項３記載の半導体記憶装置。
【請求項5】
前記第１ビット線に電気的に接続された可変抵抗回路又は可変容量回路をさらに備える
請求項１～４のいずれか１項記載の半導体記憶装置。
請求項１～４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
第１方向に並ぶ複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、導電層と半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－０９２５４４
【特許文献2】特開２０１１－２１６８３７
【特許文献3】特開２０１８－１６４０７０
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に制御可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並び第１導電層を含む複数の導電層と、第１方向に延伸し複数の導電層と対向する第１半導体層と、第１導電層と第１半導体層との間に設けられた第１電荷蓄積部と、第１方向に延伸し複数の導電層と対向する第２半導体層と、第１導電層と第２半導体層との間に設けられた第２電荷蓄積部と、第１方向と交差する第２方向に延伸し第１半導体層に電気的に接続された第１ビット線と、第２方向に延伸し第２半導体層に電気的に接続された第２ビット線と、を備える。第１導電層の第２方向における中央位置から第１半導体層までの距離を第１距離とし、第１導電層の第２方向における中央位置から第２半導体層までの距離を第２距離とすると、第２距離は第１距離よりも小さい。また、第１電荷蓄積部を含む第１メモリセル、及び、第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の、第１ビット線の電圧を第１電圧とし、第２ビット線の電圧を第２電圧とすると、第２電圧は第１電圧よりも大きい。
【0006】
一の実施形態に係る半導体記憶装置は、第１方向に並び第１導電層を含む複数の導電層と、第１方向に延伸し複数の導電層と対向する第１半導体層と、第１導電層と第１半導体層との間に設けられた第１電荷蓄積部と、第１方向に延伸し複数の導電層と対向する第２半導体層と、第１導電層と第２半導体層との間に設けられた第２電荷蓄積部と、第１方向と交差する第２方向に延伸し第１半導体層及び第２半導体層に電気的に接続された第１ビット線と、を備える。第１導電層の第２方向における中央位置から第１半導体層までの距離を第１距離とし、第１導電層の第２方向における中央位置から第２半導体層までの距離を第２距離とすると、第２距離は第１距離よりも小さい。また、第１電荷蓄積部を含む第１メモリセルに対して読出動作を実行する際の第１ビット線の電圧を第１電圧とし、第２電荷蓄積部を含む第２メモリセルに対して読出動作を実行する際の第１ビット線の電圧を第２電圧とすると、第２電圧は第１電圧よりも大きい。
【0007】
一の実施形態に係る半導体記憶装置は、第１方向に並び第１導電層を含む複数の導電層と、第１方向に延伸し複数の導電層と対向する第１半導体層と、第１導電層と第１半導体層との間に設けられた第１電荷蓄積部と、第１方向に延伸し複数の導電層と対向する第２半導体層と、第１導電層と第２半導体層との間に設けられた第２電荷蓄積部と、第１方向と交差する第２方向に延伸し第１半導体層に電気的に接続された第１ビット線と、を備える。第１導電層の第２方向における中央位置から第１半導体層までの距離を第１距離とし、第１導電層の第２方向における中央位置から第２半導体層までの距離を第２距離とすると、第２距離は第１距離よりも小さい。また、第１電荷蓄積部を含む第１メモリセルに対する読出動作を実行する際のビット線センスのセンス時間を第１センス時間とし、第２電荷蓄積部を含む第２メモリセルに対する読出動作を実行する際のビット線センスのセンス時間を第２センス時間とすると、第２センス時間は第１センス時間よりも長い。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図11】同半導体記憶装置の製造方法について説明するための模式的な断面図である。
【図12】同製造方法について説明するための模式的な断面図である。
【図13】同製造方法について説明するための模式的な断面図である。
【図14】同製造方法について説明するための模式的な断面図である。
【図15】同製造方法について説明するための模式的な断面図である。
【図16】同製造方法について説明するための模式的な断面図である。
【図17】同製造方法について説明するための模式的な断面図である。
【図18】同製造方法について説明するための模式的な断面図である。
【図19】同製造方法について説明するための模式的な断面図である。
【図20】同製造方法について説明するための模式的な断面図である。
【図21】読出動作について説明するための模式的な断面図である。
【図22】読出動作について説明するためのタイミングチャートである。
【図23】読出動作について説明するための模式的な平面図である。
【図24】読出動作について説明するための模式的な平面図である。
【図25】可変抵抗モジュールＶＲＭ１の構成を示す模式的な回路図である。
【図26】可変抵抗モジュールＶＲＭ２の構成を示す模式的な回路図である。
【図27】可変抵抗モジュールＶＲＭ３の構成を示す模式的な回路図である。
【図28】可変抵抗モジュールＶＲＭ４の構成を示す模式的な回路図である。
【図29】可変抵抗モジュールＶＲＭ５の構成を示す模式的な回路図である。
【図30】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図31】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図32】第３実施形態に係る読出動作について説明するためのタイミングチャートである。
【図33】第４実施形態に係る読出動作について説明するための模式的な平面図である。
【図34】第４実施形態に係る読出動作について説明するための模式的な平面図である。
【図35】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図36】第５実施形態に係る読出動作について説明するための模式的な平面図である。
【図37】第５実施形態に係る読出動作について説明するための模式的な平面図である。
【図38】その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【発明を実施するための形態】
【0009】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0010】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0011】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0012】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0013】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0014】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0015】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0016】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0017】
【0018】
図１に示す様に、第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
【0019】
メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0020】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0021】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積部を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積部中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0022】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0023】
周辺回路ＰＣは、センスアンプモジュールＳＡＭと、可変抵抗モジュールＶＲＭと、可変抵抗制御回路ＶＲＣと、を備える。
【0024】
センスアンプモジュールＳＡＭは、例えば図２に示す様に、複数のセンスアンプユニットＳＡＵを備える。これら複数のセンスアンプユニットＳＡＵは、それぞれ、１のビット線ＢＬに電気的に接続される。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、を備える。
【0025】
センスアンプＳＡは、図３に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
【0026】
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間の電流経路に設けられる。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間の電流経路に設けられる。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間の電流経路に設けられる。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間の電流経路に設けられる。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。
【0027】
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
【0028】
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、例えば、図示しないシーケンサに接続される。
【0029】
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、例えば、信号線ＳＴＬを介して図示しないシーケンサに接続される。スイッチトランジスタ５４のゲート電極は、例えば、信号線ＳＴＩを介して図示しないシーケンサに接続される。
【0030】
ラッチ回路ＤＬ０～ＤＬｎＬは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎＬは、この点においてラッチ回路ＳＤＬと異なる。
【0031】
尚、図２に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる複数のセンスアンプユニットＳＡＵの間で共通に接続される。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる複数のセンスアンプユニットＳＡＵの間で共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる複数のセンスアンプユニットＳＡＵの間で共通に接続される。同様に、ラッチ回路ＤＬ０～ＤＬｎＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＴＩ０～ＴＩｎＬ，ＴＬ０～ＴＬｎＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる複数のセンスアンプユニットＳＡＵの間で共通に接続される。
【0032】
可変抵抗モジュールＶＲＭ（図１）は、複数の可変抵抗回路ＶＲを備える。複数の可変抵抗回路ＶＲは、それぞれ、ビット線ＢＬに電気的に接続されている。尚、複数の可変抵抗回路ＶＲは、例えば、ビット線ＢＬとセンスアンプモジュールＳＡＭとの間の電流経路に設けられていても良いし、センスアンプモジュールＳＡＭ内に設けられていても良い。また、可変抵抗回路ＶＲは、センスアンプＳＡ（図３）中の一部の構成を含んでも良い。
【0033】
可変抵抗制御回路ＶＲＣ（図１）は、可変抵抗モジュールＶＲＭ内の各可変抵抗回路ＶＲに、抵抗値を調整するための信号を出力する。可変抵抗制御回路ＶＲＣ中の構成は、可変抵抗モジュールＶＲＭ中の構成に応じて、適宜調整可能である。
【0034】
図４は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５は、図４のＡで示した部分の模式的な拡大図である。尚、説明の都合上、図５には複数のビット線ＢＬのうちの一部のみを図示している。図６は、図５に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図５に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。尚、説明の都合上、図７においてはゲート絶縁膜１３０等の構成を省略している。図８は、図７のＤで示した部分の模式的な拡大図である。図９は、図７のＥで示した部分の模式的な拡大図である。図１０は、図６のＦで示した部分の模式的な拡大図である。
【0035】
本実施形態に係る半導体記憶装置は、例えば図４に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。
【0036】
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば、半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域には、周辺回路ＰＣを構成する複数のトランジスタ、キャパシタ、抵抗等が形成される。
【0037】
メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図５に示す様に、Ｙ方向に並ぶ５つのストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0038】
尚、以下の説明では、例えば図５に例示した様に、メモリブロックＢＬＫ中の５つのストリングユニットＳＵを、それぞれ、ストリングユニットＳＵａ，ＳＵｂ，ＳＵｃ，ＳＵｄ，ＳＵｅと呼ぶ場合がある。
【0039】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0040】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0041】
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0042】
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、半導体層１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0043】
例えば図７に示す様に、導電層１１２は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図４）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0044】
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ及びこれに接続された複数のソース側選択トランジスタＳＴＳｂ（図１）のゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
【0045】
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0046】
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0047】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0048】
半導体層１２０は、例えば図５に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、ストリングユニットＳＵａ～ＳＵｅは、それぞれ、Ｙ方向に並ぶ４つのメモリグループＭＧを備える。メモリグループＭＧは、Ｘ方向に並ぶ複数の半導体層１２０を含む。
【0049】
以下の説明では、ストリングユニットＳＵａに含まれるメモリグループＭＧを、Ｙ方向負側から正側にかけて、メモリグループＭＧ０～ＭＧ３と呼ぶ場合がある。また、ストリングユニットＳＵｂに含まれるメモリグループＭＧを、Ｙ方向負側から正側にかけて、メモリグループＭＧ５～ＭＧ８と呼ぶ場合がある。以下同様に、ストリングユニットＳＵｃ，ＳＵｄ，ＳＵｅに含まれるメモリグループＭＧを、Ｙ方向負側から正側にかけて、メモリグループＭＧ１０～ＭＧ１３，ＭＧ１５～ＭＧ１８，ＭＧ２０～ＭＧ２３と呼ぶ場合がある。
【0050】
各メモリグループＭＧに属する半導体層１２０のＸ方向における各位置は、複数のビット線ＢＬのＸ方向における各位置に対応して調整されている。例えば、図５には、Ｙ方向に延伸し、Ｘ方向に並ぶ複数のビット線ＢＬを図示している。
【0051】
メモリグループＭＧ０に属する複数の半導体層１２０のうち、Ｘ方向負側から数えてｎＧ＋１（ｎＧは０以上の整数）番目の半導体層１２０は、Ｘ方向負側から数えて４ｎＧ＋１番目及び４ｎＧ＋２番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。同様に、メモリグループＭＧ２，ＭＧ６，ＭＧ８，ＭＧ１０，ＭＧ１２，ＭＧ１６，ＭＧ１８，ＭＧ２０，ＭＧ２２に属する複数の半導体層１２０のうち、Ｘ方向負側から数えてｎＧ＋１番目の半導体層１２０は、Ｘ方向負側から数えて４ｎＧ＋１番目及び４ｎＧ＋２番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。
【0052】
メモリグループＭＧ１に属する複数の半導体層１２０のうち、Ｘ方向負側から数えてｎＧ＋１番目の半導体層１２０は、Ｘ方向負側から数えて４ｎＧ＋３番目及び４ｎＧ＋４番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。同様に、メモリグループＭＧ３，ＭＧ５，ＭＧ７，ＭＧ１１，ＭＧ１３，ＭＧ１５，ＭＧ１７，ＭＧ２１，ＭＧ２３に属する複数の半導体層１２０のうち、Ｘ方向負側から数えてｎＧ＋１番目の半導体層１２０は、Ｘ方向負側から数えて４ｎＧ＋３番目及び４ｎＧ＋４番目のビット線ＢＬと、Ｚ方向から見て重なる位置に設けられている。
【0053】
尚、図示の例において、Ｘ方向負側から数えて４ｎＧ＋１番目のビット線ＢＬは、それぞれ、メモリグループＭＧ２，ＭＧ８，ＭＧ１２，ＭＧ１８，ＭＧ２２に属する半導体層１２０に接続される。以下、この様なビット線ＢＬを、ビット線ＢＬ２と呼ぶ場合がある。また、Ｘ方向負側から数えて４ｎＧ＋２番目のビット線ＢＬは、それぞれ、メモリグループＭＧ０，ＭＧ６，ＭＧ１０，ＭＧ１６，ＭＧ２０に属する半導体層１２０に接続される。以下、この様なビット線ＢＬを、ビット線ＢＬ０と呼ぶ場合がある。また、Ｘ方向負側から数えて４ｎＧ＋３番目のビット線ＢＬは、それぞれ、メモリグループＭＧ３，ＭＧ７，ＭＧ１３，ＭＧ１７，ＭＧ２３に属する半導体層１２０に接続される。以下、この様なビット線ＢＬを、ビット線ＢＬ３と呼ぶ場合がある。また、Ｘ方向負側から数えて４ｎＧ＋４番目のビット線ＢＬは、それぞれ、メモリグループＭＧ１，ＭＧ５，ＭＧ１１，ＭＧ１５，ＭＧ２１に属する半導体層１２０に接続される。以下、この様なビット線ＢＬを、ビット線ＢＬ１と呼ぶ場合がある。
【0054】
半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0055】
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図６の例では、不純物領域１２１の下端部を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図５）を介してビット線ＢＬに接続される。
【0056】
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。図６の例では不純物領域１２２の上端部を、破線によって示している。不純物領域１２２は、上記導電層１１２の半導体層１１３に接続されている。半導体層１２０のうち、不純物領域１２２の直上に位置する部分は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。不純物領域１２２の一部の外周面は、導電層１１１によって囲まれており、導電層１１１と対向している。
【0057】
尚、例えば図８及び図９に例示する様に、半導体層１２０と半導体層１１３との接触面積は、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）に近いメモリグループＭＧ程小さく、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）から遠いメモリグループＭＧ程大きい。
【0058】
例えば、図５の例では、複数のメモリグループＭＧのうち、メモリグループＭＧ１１又はメモリグループＭＧ１２が、上記中央位置ＹＢＬＫに最も近い。また、図８に例示する様に、メモリグループＭＧ１１又はメモリグループＭＧ１２に対応する上記接触面積は、その他のメモリグループＭＧ０～ＭＧ３，ＭＧ５～ＭＧ８，ＭＧ１０，ＭＧ１３，ＭＧ１５～ＭＧ１８，ＭＧ２０～ＭＧ２３に対応する上記接触面積よりも小さい。
【0059】
また、例えば、図５の例では、複数のメモリグループＭＧのうち、メモリグループＭＧ０又はメモリグループＭＧ２３が、上記中央位置ＹＢＬＫから最も遠い。また、図９に例示する様に、メモリグループＭＧ０又はメモリグループＭＧ２３に対応する上記接触面積は、その他のメモリグループＭＧ１～ＭＧ３，ＭＧ５～ＭＧ８，ＭＧ１０～ＭＧ１３，ＭＧ１５～ＭＧ１８，ＭＧ２０～ＭＧ２２に対応する上記接触面積よりも大きい。
【0060】
尚、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）は、例えば、ワード線ＷＬとして機能する導電層１１０のＹ方向における中央位置と一致していても良い。
【0061】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と半導体層１１３との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0062】
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0063】
［製造方法］
次に、図１１～図２０を参照して、メモリセルアレイＭＣＡの製造方法について説明する。図１１～図１６、図１９及び図２０は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図１７は、同製造方法について説明するための模式的な断面図であり、図８に対応する断面を示している。図１８は、同製造方法について説明するための模式的な断面図であり、図９に対応する断面を示している。
次に、図１１～図２０を参照して、メモリセルアレイＭＣＡの製造方法について説明する。図１１～図１６、図１９及び図２０は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図１７は、同製造方法について説明するための模式的な断面図であり、図８に対応する断面を示している。図１８は、同製造方法について説明するための模式的な断面図であり、図９に対応する断面を示している。
【0064】
本実施形態に係る半導体記憶装置の製造に際しては、まず、例えば図１１に示す様に、絶縁層１０１、導電層１１４、シリコン等の半導体層１１３Ａ、酸化シリコン等の犠牲層１１３Ｂ、シリコン等の犠牲層１１３Ｃ、酸化シリコン等の犠牲層１１３Ｄ、シリコン等の半導体層１１３Ｅ、絶縁層１０１及び導電層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
【0065】
次に、例えば図１２に示す様に、複数の半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、導電層１１１、半導体層１１３Ｅ、犠牲層１１３Ｄ、犠牲層１１３Ｃ及び犠牲層１１３Ｂを貫通し、半導体層１１３Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0066】
次に、例えば図１３に示す様に、メモリホールＭＨの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程では、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。また、この工程では、メモリホールＭＨの上端近傍に、不純物領域１２１を形成する。
【0067】
次に、例えば図１４に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、導電層１１１、半導体層１１３Ｅ及び犠牲層１１３ＤをＹ方向に分断し、犠牲層１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0068】
次に、例えば図１５に示す様に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＳＷを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。
【0069】
次に、例えば図１６に示す様に、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄ及びゲート絶縁膜１３０の一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
【0070】
この工程では、まず、溝ＳＴＡを介して犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄが除去される。この様な場合、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄは、溝ＳＴＡに近い部分ほど速く除去され、溝ＳＴＡから遠い部分ほど遅く除去される。その後、ウェットエッチング等の処理を進行させると、例えば図１７及び図１８に示す様に、ゲート絶縁膜１３０の一部が除去され、半導体層１２０の側面が露出する。ここで、溝ＳＴＡから比較的遠い領域では、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄの処理が比較的遅い。従って、例えば図１７に示す様に、半導体層１２０の外周面の露出部分の面積は、比較的小さくなる。一方、溝ＳＴＡに比較的近い領域では、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄの処理が比較的速い。従って、例えば図１８に示す様に、半導体層１２０の外周面の露出部分の面積は、比較的大きくなる。
【0071】
次に、例えば図１９に示す様に、半導体層１１３を形成する。この工程は、例えば、半導体層１１３Ａ、半導体層１１３Ｅ及び半導体層１２０上へのエピタキシャル成長等の方法によって行う。
【0072】
次に、例えば図２０に示す様に、導電層１１０を形成する。この工程では、例えば、溝ＳＴＡを介して保護膜ＳＴＳＷ及び犠牲層１１０Ａを除去する。また、ＣＶＤ等の方法によって、犠牲層１１０Ａが除去された部分に導電層１１０を形成する。
【0073】
その後、ブロック間絶縁層ＳＴ、ストリングユニット間絶縁層ＳＨＥ、コンタクトＣｈ，Ｖｙ、ビット線ＢＬ等を形成することにより、本実施形態に係る半導体記憶装置が製造される。
【0074】
［読出動作］
次に、図２１及び図２２を参照して、本実施形態に係る半導体記憶装置の読出動作について簡単に説明する。図２１は、読出動作について説明するための模式的な断面図である。図２２は、読出動作について説明するためのタイミングチャートである。図２２においては、各メモリセルＭＣが複数ビットのデータを記憶し、読出動作に際して複数通りの読出電圧が使用される例について説明する。
次に、図２１及び図２２を参照して、本実施形態に係る半導体記憶装置の読出動作について簡単に説明する。図２１は、読出動作について説明するための模式的な断面図である。図２２は、読出動作について説明するためのタイミングチャートである。図２２においては、各メモリセルＭＣが複数ビットのデータを記憶し、読出動作に際して複数通りの読出電圧が使用される例について説明する。
【0075】
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
【0076】
読出動作のタイミングｔ１０１においては、例えば図２２に示す様に、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬＵに接続された全てのメモリセルＭＣをＯＮ状態とする。読出パス電圧ＶＲＥＡＤは、例えば、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさを有する。
【0077】
また、読出動作のタイミングｔ１０１においては、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給する。電圧ＶＳＧは、例えば、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）がＯＮ状態となる程度の大きさを有する。
【0078】
読出動作のタイミングｔ１０２においては、選択ワード線ＷＬＳに、所定の読出電圧ＶＣＧＲ１を供給する。これにより、例えば図２１に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
【0079】
また、タイミングｔ１０２においては、例えば、ビット線ＢＬ及びセンスノードＳＥＮの充電等を行う。例えば、図３のラッチ回路ＳＤＬに“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧が供給され、これらの充電が開始される。また、例えば、ソース線ＳＬに電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳよりわずかに大きく、且つ、ビット線ＢＬの電圧より十分小さい電圧でも良い。
【0080】
読出動作のタイミングｔ１０３においては、例えば図２２に示す様に、センスアンプモジュールＳＡＭ（図１）によってセンス動作を開始し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。例えば、ビット線ＢＬ（図１）に所定のビット線電圧が供給されている状態において、センスアンプＳＡ（図３）のセンスノードＳＥＮを一定期間ビット線ＢＬと導通させる。例えば、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈ”とする。これにより、ビット線ＢＬとセンスノードＳＥＮとが導通する。また、ＯＮ状態の選択メモリセルＭＣに接続されたセンスノードＳＥＮの電荷は放電され、これに接続されたセンストランジスタ４１はＯＦＦ状態となる。一方、ＯＦＦ状態の選択メモリセルＭＣに接続されたセンスノードＳＥＮの電荷は維持され、これに接続されたセンストランジスタ４１はＯＮ状態となる。
【0081】
読出動作のタイミングｔ１０４においては、例えば、センス動作を終了し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータを取得する。例えば、センスアンプＳＡ（図３）の信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｈ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とする。これにより、ＯＮ状態の選択メモリセルＭＣに対応する配線ＬＢＵＳの電荷は維持され、ＯＦＦ状態の選択メモリセルＭＣに対応する配線ＬＢＵＳの電荷は放電される。その後、配線ＬＢＵＳのデータを、ラッチ回路ＳＤＬ又はラッチ回路ＤＬ０～ＤＬｎＬのいずれかによってラッチする。
【0082】
尚、以下の説明では、タイミングｔ１０３からタイミングｔ１０４までのビット線ＢＬセンスの時間（信号線ＸＸＬの状態が“Ｈ”になってから“Ｌ”になるまでの時間）を、「センス時間ＴＳＥＮ」と呼ぶ場合がある。
【0083】
読出動作のタイミングｔ１０５においては、例えば、選択ワード線ＷＬＳに、他の読出電圧ＶＣＧＲ２を供給する。これにより、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
【0084】
【0085】
読出動作のタイミングｔ１０７においては、例えば、センス動作を終了し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータを取得する。
【0086】
読出動作のタイミングｔ１０８においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
【0087】
尚、図２２には、選択ワード線ＷＬＳに２通りの読出電圧ＶＣＧＲ１，ＶＣＧＲ２が供給され、センス動作が２回実行される例を示した。しかしながら、この様な方法はあくまでも例示に過ぎず、選択ワード線ＷＬＳに供給される読出電圧の数、及び、センス動作の回数は、適宜調整可能である。
【0088】
［半導体層１２０と半導体層１１３との接触抵抗］
図８及び図９を参照して説明した様に、本実施形態に係る半導体記憶装置においては、半導体層１２０と半導体層１１３との接触面積が、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）に近いメモリグループＭＧ程小さく、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）から遠いメモリグループＭＧ程大きい。この様な構成においては、半導体層１２０と半導体層１１３との接触抵抗が、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）に近いメモリグループＭＧ程大きく、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）から遠いメモリグループＭＧ程小さい。
図８及び図９を参照して説明した様に、本実施形態に係る半導体記憶装置においては、半導体層１２０と半導体層１１３との接触面積が、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）に近いメモリグループＭＧ程小さく、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）から遠いメモリグループＭＧ程大きい。この様な構成においては、半導体層１２０と半導体層１１３との接触抵抗が、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）に近いメモリグループＭＧ程大きく、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫ（図５）から遠いメモリグループＭＧ程小さい。
【0089】
ここで、この様な構成に対して読出動作を実行した場合、図２２等を参照して説明したセンス動作において、接触抵抗が比較的小さいメモリグループＭＧに対応するセンスノードＳＥＮの電荷は、比較的放出されやすい。一方、接触抵抗が比較的大きいメモリグループＭＧに対応するセンスノードＳＥＮの電荷は、比較的放出されにくい。この様な態様においては、例えば、センス時間の長さを前者に合わせた場合、後者の電荷を適切に放出出来ない場合がある。また、センス時間の長さを後者に合わせた場合、前者の電荷を適切に維持出来ない場合がある。
【0090】
［制御パラメータの調整］
この様な接触抵抗のバラつきの影響を抑制すべく、本実施形態においては、制御パラメータの調整を行う。この様な制御パラメータとしては、例えば、ビット線ＢＬの電圧が挙げられる。例えば、ビット線ＢＬ０～ＢＬ３の各電圧値を適切な大きさに調整することにより、各選択メモリセルＭＣにおけるチャネル電圧を適切に調整して、上記接触抵抗のバラつきの影響を抑制することが可能である。
この様な接触抵抗のバラつきの影響を抑制すべく、本実施形態においては、制御パラメータの調整を行う。この様な制御パラメータとしては、例えば、ビット線ＢＬの電圧が挙げられる。例えば、ビット線ＢＬ０～ＢＬ３の各電圧値を適切な大きさに調整することにより、各選択メモリセルＭＣにおけるチャネル電圧を適切に調整して、上記接触抵抗のバラつきの影響を抑制することが可能である。
【0091】
また、本実施形態においては、ビット線ＢＬの電圧の調整のために、図１を参照して説明した可変抵抗モジュールＶＲＭを使用する。例えば、読出動作に際しては、複数の可変抵抗回路ＶＲの抵抗値を、上記接触抵抗のバラつきが抑制される様に設定する。例えば、複数の可変抵抗回路ＶＲの抵抗値は、可変抵抗回路ＶＲの抵抗値と上記接触抵抗との和が一定の値に近づく様に調整しても良い。以下、この点について説明する。
【0092】
図２３は、ストリングユニットＳＵｅに対応する選択ページＰＧに対して読出動作を実行する場合について説明するための模式的な平面図である。
【0093】
図２３においては、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ２３に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ２３として示している。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ２２に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ２２として示している。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ２１に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ２１として示している。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ２０に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ２０として示している。
【0094】
尚、距離Ｙ２３は、距離Ｙ２２よりも大きい。また、距離Ｙ２２は、距離Ｙ２１よりも大きい。また、距離Ｙ２１は、距離Ｙ２０よりも大きい。
【0095】
上述の通り、半導体層１２０と半導体層１１３との接触抵抗は、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫに近いメモリグループＭＧ程大きく、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫから遠いメモリグループＭＧ程小さい。従って、メモリグループＭＧ２３～ＭＧ２０においては、メモリグループＭＧ２３に対応する接触抵抗が最も小さく、メモリグループＭＧ２０に対応する接触抵抗が最も大きい。
【0096】
また、上述の通り、本実施形態においては、可変抵抗回路ＶＲ（図１）の抵抗値を、上記接触抵抗のバラつきが抑制される様に設定する。例えば、ビット線ＢＬ３に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ２３とする。また、ビット線ＢＬ２に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ２２とする。また、ビット線ＢＬ１に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ２１とする。また、ビット線ＢＬ０に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ２０とする。この場合、抵抗値Ｒ２３は、抵抗値Ｒ２２よりも大きい。また、抵抗値Ｒ２２は、抵抗値Ｒ２１よりも大きい。また、抵抗値Ｒ２１は、抵抗値Ｒ２０よりも大きい。
【0097】
この様な状態では、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫに近いメモリグループＭＧに接続されたビット線ＢＬ程、電圧値が大きくなる。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫから遠いメモリグループＭＧに接続されたビット線ＢＬ程、電圧値が小さくなる。例えば、図示の例において、ビット線ＢＬ３の電圧値を電圧値ＶＢＬ２３とする。また、ビット線ＢＬ２の電圧値を電圧値ＶＢＬ２２とする。また、ビット線ＢＬ１の電圧値を電圧値ＶＢＬ２１とする。また、ビット線ＢＬ０の電圧値を電圧値ＶＢＬ２０とする。この場合、ビット線ＢＬ３の電圧値ＶＢＬ２３は、ビット線ＢＬ２の電圧値ＶＢＬ２２よりも小さい。また、ビット線ＢＬ２の電圧値ＶＢＬ２２は、ビット線ＢＬ１の電圧値ＶＢＬ２１よりも小さい。また、ビット線ＢＬ１の電圧値ＶＢＬ２１は、ビット線ＢＬ０の電圧値ＶＢＬ２０よりも小さい。
【0098】
図２４は、ストリングユニットＳＵｃに対応する選択ページＰＧに対して読出動作を実行する場合について説明するための模式的な平面図である。
【0099】
図２４においては、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ１３に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ１３として示している。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ１２に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ１２として示している。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ１１に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ１１として示している。また、メモリブロックＢＬＫのＹ方向における中央位置ＹＢＬＫと、メモリグループＭＧ１０に属する半導体層１２０のＹ方向における中央位置とのＹ方向の距離を、距離Ｙ１０として示している。
【0100】
尚、距離Ｙ１３は、距離Ｙ１０と同程度である。また、距離Ｙ１２は、距離Ｙ１１と同程度である。また、距離Ｙ１０及び距離Ｙ１３は、距離Ｙ１１及び距離Ｙ１２よりも大きい。尚、距離Ｙ１０～Ｙ１３は、距離Ｙ２０～Ｙ２３（図２３）よりも小さい。
【0101】
また、メモリグループＭＧ１３～ＭＧ１０においては、メモリグループＭＧ１３，ＭＧ１０に対応する接触抵抗が、メモリグループＭＧ１２，ＭＧ１１に対応する接触抵抗よりも小さい。尚、メモリグループＭＧ１３～ＭＧ１０に対応する接触抵抗は、メモリグループＭＧ２３～ＭＧ２０に対応する接触抵抗よりも大きい。
【0102】
また、例えば、ビット線ＢＬ３に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１３とする。また、ビット線ＢＬ２に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１２とする。また、ビット線ＢＬ１に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１１とする。また、ビット線ＢＬ０に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１０とする。この場合、抵抗値Ｒ１３は、抵抗値Ｒ１０と同程度である。また、抵抗値Ｒ１２は、抵抗値Ｒ１１と同程度である。また、抵抗値Ｒ１０及び抵抗値Ｒ１３は、抵抗値Ｒ１１及び抵抗値Ｒ１２よりも大きい。尚、抵抗値Ｒ１０～Ｒ１３は、抵抗値Ｒ２０～Ｒ２３よりも小さい。
【0103】
また、例えば、図示の例において、ビット線ＢＬ３の電圧値を電圧値ＶＢＬ１３とする。また、ビット線ＢＬ２の電圧値を電圧値ＶＢＬ１２とする。また、ビット線ＢＬ１の電圧値を電圧値ＶＢＬ１１とする。また、ビット線ＢＬ０の電圧値を電圧値ＶＢＬ１０とする。この場合、電圧値ＶＢＬ１３は、電圧値ＶＢＬ１０と同程度である。また、電圧値ＶＢＬ１２は、電圧値ＶＢＬ１１と同程度である。また、電圧値ＶＢＬ１０及び電圧値ＶＢＬ１３は、電圧値ＶＢＬ１１及び電圧値ＶＢＬ１２よりも小さい。尚、電圧値ＶＢＬ１０～ＶＢＬ１３は、電圧値ＶＢＬ２０～ＶＢＬ２３よりも大きい。
【0104】
尚、以下の説明では、ストリングユニットＳＵａに対応する選択ページＰＧに対して読出動作を実行する場合の、ビット線ＢＬ３に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ３とする。また、ビット線ＢＬ２に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ２とする。また、ビット線ＢＬ１に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１とする。また、ビット線ＢＬ０に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ０とする。
【0105】
また、ストリングユニットＳＵｂに対応する選択ページＰＧに対して読出動作を実行する場合の、ビット線ＢＬ３に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ８とする。また、ビット線ＢＬ２に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ７とする。また、ビット線ＢＬ１に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ６とする。また、ビット線ＢＬ０に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ５とする。
【0106】
また、ストリングユニットＳＵｄに対応する選択ページＰＧに対して読出動作を実行する場合の、ビット線ＢＬ３に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１８とする。また、ビット線ＢＬ２に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１７とする。また、ビット線ＢＬ１に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１６とする。また、ビット線ＢＬ０に対応する可変抵抗回路ＶＲの抵抗値を抵抗値Ｒ１５とする。
【0107】
［可変抵抗モジュールＶＲＭの構成例］
次に、図２５～図２９を参照して、本実施形態に係る可変抵抗モジュールＶＲＭの構成例について説明する。以下、可変抵抗モジュールＶＲＭの構成例として、可変抵抗モジュールＶＲＭ１～ＶＲＭ５を例示する。
次に、図２５～図２９を参照して、本実施形態に係る可変抵抗モジュールＶＲＭの構成例について説明する。以下、可変抵抗モジュールＶＲＭの構成例として、可変抵抗モジュールＶＲＭ１～ＶＲＭ５を例示する。
【0108】
［可変抵抗モジュールＶＲＭ１］
図２５は、可変抵抗モジュールＶＲＭ１の構成を示す模式的な回路図である。図２５の例では、可変抵抗モジュールＶＲＭ１に含まれる複数の可変抵抗回路ＶＲ１が、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間の電流経路に設けられる。
図２５は、可変抵抗モジュールＶＲＭ１の構成を示す模式的な回路図である。図２５の例では、可変抵抗モジュールＶＲＭ１に含まれる複数の可変抵抗回路ＶＲ１が、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間の電流経路に設けられる。
【0109】
可変抵抗モジュールＶＲＭ１は、複数の可変抵抗回路ＶＲ１を備える。これら複数の可変抵抗回路ＶＲ１は、それぞれ、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間において直列に接続された複数の可変抵抗ユニットＶＲＵ１を備える。これら複数の可変抵抗ユニットＶＲＵ１は、それぞれ、トランジスタＳＶＲ１と、抵抗素子ＲＶＲ１と、を備える。トランジスタＳＶＲ１のドレイン電極は、ビット線ＢＬに電気的に接続されている。トランジスタＳＶＲ１のソース電極は、センスアンプモジュールＳＡＭ（図１）に電気的に接続されている。抵抗素子ＲＶＲ１は、トランジスタＳＶＲ１のソース電極及びドレイン電極の間に電気的に接続されている。尚、各可変抵抗回路ＶＲ１に含まれる複数の抵抗素子ＲＶＲ１は、それぞれ、異なる抵抗値を有していても良い。
【0110】
また、可変抵抗モジュールＶＲＭ１は、複数の信号線Ｓ１０１～Ｓ１０Ｎ，Ｓ１１１～Ｓ１１Ｎ，Ｓ１２１～Ｓ１２Ｎ，Ｓ１３１～Ｓ１３Ｎを備える。
【0111】
信号線Ｓ１０１～Ｓ１０Ｎは、複数のビット線ＢＬ０に対応する複数の可変抵抗回路ＶＲ１に共通に接続されている。この様な可変抵抗回路ＶＲ１に含まれる複数のトランジスタＳＶＲ１のゲート電極は、それぞれ、複数の信号線Ｓ１０１～Ｓ１０Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ１０１～Ｓ１０Ｎの各電圧が、抵抗値Ｒ０，Ｒ５，Ｒ１０，Ｒ１５，Ｒ２０に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ０に対応する複数の可変抵抗回路ＶＲ１の抵抗値が設定される。
【0112】
信号線Ｓ１１１～Ｓ１１Ｎは、複数のビット線ＢＬ１に対応する複数の可変抵抗回路ＶＲ１に共通に接続されている。この様な可変抵抗回路ＶＲ１に含まれる複数のトランジスタＳＶＲ１のゲート電極は、それぞれ、複数の信号線Ｓ１１１～Ｓ１１Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ１１１～Ｓ１１Ｎの各電圧が、抵抗値Ｒ１，Ｒ６，Ｒ１１，Ｒ１６，Ｒ２１に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ１に対応する複数の可変抵抗回路ＶＲ１の抵抗値が設定される。
【0113】
信号線Ｓ１２１～Ｓ１２Ｎは、複数のビット線ＢＬ２に対応する複数の可変抵抗回路ＶＲ１に共通に接続されている。この様な可変抵抗回路ＶＲ１に含まれる複数のトランジスタＳＶＲ１のゲート電極は、それぞれ、複数の信号線Ｓ１２１～Ｓ１２Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ１２１～Ｓ１２Ｎの各電圧が、抵抗値Ｒ２，Ｒ７，Ｒ１２，Ｒ１７，Ｒ２２に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ２に対応する複数の可変抵抗回路ＶＲ１の抵抗値が設定される。
【0114】
信号線Ｓ１３１～Ｓ１３Ｎは、複数のビット線ＢＬ３に対応する複数の可変抵抗回路ＶＲ１に共通に接続されている。この様な可変抵抗回路ＶＲ１に含まれる複数のトランジスタＳＶＲ１のゲート電極は、それぞれ、複数の信号線Ｓ１３１～Ｓ１３Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ１３１～Ｓ１３Ｎの各電圧が、抵抗値Ｒ３，Ｒ８，Ｒ１３，Ｒ１８，Ｒ２３に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ３に対応する複数の可変抵抗回路ＶＲ１の抵抗値が設定される。
【0115】
［可変抵抗モジュールＶＲＭ２］
図２６は、可変抵抗モジュールＶＲＭ２の構成を示す模式的な回路図である。図２６の例では、可変抵抗モジュールＶＲＭ２に含まれる複数の可変抵抗回路ＶＲ２が、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間の電流経路に設けられる。
図２６は、可変抵抗モジュールＶＲＭ２の構成を示す模式的な回路図である。図２６の例では、可変抵抗モジュールＶＲＭ２に含まれる複数の可変抵抗回路ＶＲ２が、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間の電流経路に設けられる。
【0116】
可変抵抗モジュールＶＲＭ２は、複数の可変抵抗回路ＶＲ２を備える。これら複数の可変抵抗回路ＶＲ２は、それぞれ、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間において並列に接続された複数の可変抵抗ユニットＶＲＵ２を備える。これら複数の可変抵抗ユニットＶＲＵ２は、それぞれ、トランジスタＳＶＲ２と、抵抗素子ＲＶＲ２と、を備える。トランジスタＳＶＲ２のドレイン電極は、抵抗素子ＲＶＲ２を介してビット線ＢＬに電気的に接続されている。トランジスタＳＶＲ２のソース電極は、センスアンプモジュールＳＡＭ（図１）に電気的に接続されている。尚、各可変抵抗回路ＶＲ２に含まれる複数の抵抗素子ＲＶＲ２は、それぞれ、異なる抵抗値を有していても良い。
【0117】
また、可変抵抗モジュールＶＲＭ２は、複数の信号線Ｓ２０１～Ｓ２０Ｎ，Ｓ２１１～Ｓ２１Ｎ，Ｓ２２１～Ｓ２２Ｎ，Ｓ２３１～Ｓ２３Ｎを備える。
【0118】
信号線Ｓ２０１～Ｓ２０Ｎは、複数のビット線ＢＬ０に対応する複数の可変抵抗回路ＶＲ２に共通に接続されている。この様な可変抵抗回路ＶＲ２に含まれる複数のトランジスタＳＶＲ２のゲート電極は、それぞれ、複数の信号線Ｓ２０１～Ｓ２０Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ２０１～Ｓ２０Ｎの各電圧が、抵抗値Ｒ０，Ｒ５，Ｒ１０，Ｒ１５，Ｒ２０に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ０に対応する複数の可変抵抗回路ＶＲ２の抵抗値が設定される。
【0119】
信号線Ｓ２１１～Ｓ２１Ｎは、複数のビット線ＢＬ１に対応する複数の可変抵抗回路ＶＲ２に共通に接続されている。この様な可変抵抗回路ＶＲ２に含まれる複数のトランジスタＳＶＲ２のゲート電極は、それぞれ、複数の信号線Ｓ２１１～Ｓ２１Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ２１１～Ｓ２１Ｎの各電圧が、抵抗値Ｒ１，Ｒ６，Ｒ１１，Ｒ１６，Ｒ２１に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ１に対応する複数の可変抵抗回路ＶＲ２の抵抗値が設定される。
【0120】
信号線Ｓ２２１～Ｓ２２Ｎは、複数のビット線ＢＬ２に対応する複数の可変抵抗回路ＶＲ２に共通に接続されている。この様な可変抵抗回路ＶＲ２に含まれる複数のトランジスタＳＶＲ２のゲート電極は、それぞれ、複数の信号線Ｓ２２１～Ｓ２２Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ２２１～Ｓ２２Ｎの各電圧が、抵抗値Ｒ２，Ｒ７，Ｒ１２，Ｒ１７，Ｒ２２に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ２に対応する複数の可変抵抗回路ＶＲ２の抵抗値が設定される。
【0121】
信号線Ｓ２３１～Ｓ２３Ｎは、複数のビット線ＢＬ３に対応する複数の可変抵抗回路ＶＲ２に共通に接続されている。この様な可変抵抗回路ＶＲ２に含まれる複数のトランジスタＳＶＲ２のゲート電極は、それぞれ、複数の信号線Ｓ２３１～Ｓ２３Ｎのいずれかに接続されている。読出動作に際しては、例えば、信号線Ｓ２３１～Ｓ２３Ｎの各電圧が、抵抗値Ｒ３，Ｒ８，Ｒ１３，Ｒ１８，Ｒ２３に対応する２値のデータの各ビットに対応して、“Ｈ”状態又は“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ３に対応する複数の可変抵抗回路ＶＲ２の抵抗値が設定される。
【0122】
［可変抵抗モジュールＶＲＭ３］
図２７は、可変抵抗モジュールＶＲＭ３の構成を示す模式的な回路図である。図２７の例では、可変抵抗モジュールＶＲＭ３に含まれる複数の可変抵抗回路ＶＲ３が、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間の電流経路に設けられる。
図２７は、可変抵抗モジュールＶＲＭ３の構成を示す模式的な回路図である。図２７の例では、可変抵抗モジュールＶＲＭ３に含まれる複数の可変抵抗回路ＶＲ３が、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間の電流経路に設けられる。
【0123】
可変抵抗モジュールＶＲＭ３は、複数の可変抵抗回路ＶＲ３を備える。これら複数の可変抵抗回路ＶＲ３は、それぞれ、ビット線ＢＬとセンスアンプモジュールＳＡＭ（図１）との間において並列に接続された５つの可変抵抗ユニットＶＲＵ３を備える。これら５つの可変抵抗ユニットＶＲＵ３は、それぞれ、トランジスタＳＶＲ３と、可変抵抗回路ＶＲと、を備える。トランジスタＳＶＲ３のドレイン電極は、可変抵抗回路ＶＲを介してビット線ＢＬに電気的に接続されている。トランジスタＳＶＲ３のソース電極は、センスアンプモジュールＳＡＭ（図１）に電気的に接続されている。可変抵抗回路ＶＲは、図２５を参照して説明した可変抵抗回路ＶＲ１でも良いし、図２６を参照して説明した可変抵抗回路ＶＲ２でも良いし、その他の構成を有する可変抵抗回路でも良い。
【0124】
ビット線ＢＬ０に対応する可変抵抗回路ＶＲ３の５つの可変抵抗回路ＶＲの抵抗値は、それぞれ、抵抗値Ｒ０，Ｒ５，Ｒ１０，Ｒ１５，Ｒ２０に制御される。
【0125】
ビット線ＢＬ１に対応する可変抵抗回路ＶＲ３の５つの可変抵抗回路ＶＲの抵抗値は、それぞれ、抵抗値Ｒ１，Ｒ６，Ｒ１１，Ｒ１６，Ｒ２１に制御される。
【0126】
ビット線ＢＬ２に対応する可変抵抗回路ＶＲ３の５つの可変抵抗回路ＶＲの抵抗値は、それぞれ、抵抗値Ｒ２，Ｒ７，Ｒ１２，Ｒ１７，Ｒ２２に制御される。
【0127】
ビット線ＢＬ３に対応する可変抵抗回路ＶＲ３の５つの可変抵抗回路ＶＲの抵抗値は、それぞれ、抵抗値Ｒ３，Ｒ８，Ｒ１３，Ｒ１８，Ｒ２３に制御される。
【0128】
また、可変抵抗モジュールＶＲＭ３は、複数の信号線Ｓ３ａ，Ｓ３ｂ，Ｓ３ｃ，Ｓ３ｄ，Ｓ３ｅを備える。
【0129】
信号線Ｓ３ａ，Ｓ３ｂ，Ｓ３ｃ，Ｓ３ｄ，Ｓ３ｅは、複数の可変抵抗回路ＶＲ３に共通に接続されている。可変抵抗回路ＶＲ３に含まれる複数のトランジスタＳＶＲ３のゲート電極は、それぞれ、複数の信号線Ｓ３ａ，Ｓ３ｂ，Ｓ３ｃ，Ｓ３ｄ，Ｓ３ｅのいずれかに接続されている。
【0130】
ストリングユニットＳＵａの読出動作に際しては、例えば、信号線Ｓ３ａの電圧が“Ｈ”状態に設定され、残りの信号線Ｓ３ｂ，Ｓ３ｃ，Ｓ３ｄ，Ｓ３ｅの電圧が“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ０に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ０となる。また、複数のビット線ＢＬ１に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ１となる。また、複数のビット線ＢＬ２に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ２となる。また、複数のビット線ＢＬ３に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ３となる。
【0131】
ストリングユニットＳＵｂの読出動作に際しては、例えば、信号線Ｓ３ｂの電圧が“Ｈ”状態に設定され、残りの信号線Ｓ３ａ，Ｓ３ｃ，Ｓ３ｄ，Ｓ３ｅの電圧が“Ｌ”状態に設定される。これにより、複数のビット線ＢＬ０に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ５となる。また、複数のビット線ＢＬ１に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ６となる。また、複数のビット線ＢＬ２に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ７となる。また、複数のビット線ＢＬ３に対応する複数の可変抵抗回路ＶＲ３の抵抗値が抵抗値Ｒ８となる。
【0132】
同様に、ストリングユニットＳＵｃの読出動作に際しては、信号線Ｓ３ｃの電圧が“Ｈ”状態に設定される。これにより、ビット線ＢＬ０～ＢＬ３に対応する複数の可変抵抗回路ＶＲ３の抵抗値が、抵抗値Ｒ１０～Ｒ１３となる。また、ストリングユニットＳＵｄの読出動作に際しては、信号線Ｓ３ｄの電圧が“Ｈ”状態に設定される。これにより、ビット線ＢＬ０～ＢＬ３に対応する複数の可変抵抗回路ＶＲ３の抵抗値が、抵抗値Ｒ１５～Ｒ１８となる。また、ストリングユニットＳＵｅの読出動作に際しては、信号線Ｓ３ｅの電圧が“Ｈ”状態に設定される。これにより、ビット線ＢＬ０～ＢＬ３に対応する複数の可変抵抗回路ＶＲ３の抵抗値が、抵抗値Ｒ２０～Ｒ２３となる。
【0133】
［可変抵抗モジュールＶＲＭ４］
図２８は、可変抵抗モジュールＶＲＭ４の構成を示す模式的な回路図である。図２８の例では、可変抵抗モジュールＶＲＭ４に含まれる複数の可変抵抗回路ＶＲが、センスアンプモジュールＳＡＭ（図１）内に設けられる。即ち、図２８の例では、図３を参照して説明したクランプトランジスタ４４を、可変抵抗回路ＶＲとして利用する。
図２８は、可変抵抗モジュールＶＲＭ４の構成を示す模式的な回路図である。図２８の例では、可変抵抗モジュールＶＲＭ４に含まれる複数の可変抵抗回路ＶＲが、センスアンプモジュールＳＡＭ（図１）内に設けられる。即ち、図２８の例では、図３を参照して説明したクランプトランジスタ４４を、可変抵抗回路ＶＲとして利用する。
【0134】
図２８の例では、上記信号線ＢＬＣとして、４本の信号線ＢＬＣ０～ＢＬＣ３が採用されている。
【0135】
信号線ＢＬＣ０は、複数のビット線ＢＬ０に対応する複数のクランプトランジスタ４４のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＣ０の電圧値が、抵抗値Ｒ０，Ｒ５，Ｒ１０，Ｒ１５，Ｒ２０に対応する大きさに設定される。これにより、複数のビット線ＢＬ０に対応する複数のクランプトランジスタ４４の抵抗値が設定される。
【0136】
信号線ＢＬＣ１は、複数のビット線ＢＬ１に対応する複数のクランプトランジスタ４４のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＣ１の電圧値が、抵抗値Ｒ１，Ｒ６，Ｒ１１，Ｒ１６，Ｒ２１に対応する大きさに設定される。これにより、複数のビット線ＢＬ１に対応する複数のクランプトランジスタ４４の抵抗値が設定される。
【0137】
信号線ＢＬＣ２は、複数のビット線ＢＬ２に対応する複数のクランプトランジスタ４４のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＣ２の電圧値が、抵抗値Ｒ２，Ｒ７，Ｒ１２，Ｒ１７，Ｒ２２に対応する大きさに設定される。これにより、複数のビット線ＢＬ２に対応する複数のクランプトランジスタ４４の抵抗値が設定される。
【0138】
信号線ＢＬＣ３は、複数のビット線ＢＬ３に対応する複数のクランプトランジスタ４４のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＣ３の電圧値が、抵抗値Ｒ３，Ｒ８，Ｒ１３，Ｒ１８，Ｒ２３に対応する大きさに設定される。これにより、複数のビット線ＢＬ３に対応する複数のクランプトランジスタ４４の抵抗値が設定される。
【0139】
［可変抵抗モジュールＶＲＭ５］
図２９は、可変抵抗モジュールＶＲＭ５の構成を示す模式的な回路図である。図２９の例では、可変抵抗モジュールＶＲＭ５に含まれる複数の可変抵抗回路ＶＲが、センスアンプモジュールＳＡＭ（図１）内に設けられる。即ち、図２９の例では、図３を参照して説明した充電トランジスタ４９を、可変抵抗回路ＶＲとして利用する。
図２９は、可変抵抗モジュールＶＲＭ５の構成を示す模式的な回路図である。図２９の例では、可変抵抗モジュールＶＲＭ５に含まれる複数の可変抵抗回路ＶＲが、センスアンプモジュールＳＡＭ（図１）内に設けられる。即ち、図２９の例では、図３を参照して説明した充電トランジスタ４９を、可変抵抗回路ＶＲとして利用する。
【0140】
図２９の例では、上記信号線ＢＬＸとして、４本の信号線ＢＬＸ０～ＢＬＸ３が採用されている。
【0141】
信号線ＢＬＸ０は、複数のビット線ＢＬ０に対応する複数の充電トランジスタ４９のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＸ０の電圧値が、抵抗値Ｒ０，Ｒ５，Ｒ１０，Ｒ１５，Ｒ２０に対応する大きさに設定される。これにより、複数のビット線ＢＬ０に対応する複数の充電トランジスタ４９の抵抗値が設定される。
【0142】
信号線ＢＬＸ１は、複数のビット線ＢＬ１に対応する複数の充電トランジスタ４９のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＸ１の電圧値が、抵抗値Ｒ１，Ｒ６，Ｒ１１，Ｒ１６，Ｒ２１に対応する大きさに設定される。これにより、複数のビット線ＢＬ１に対応する複数の充電トランジスタ４９の抵抗値が設定される。
【0143】
信号線ＢＬＸ２は、複数のビット線ＢＬ２に対応する複数の充電トランジスタ４９のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＸ２の電圧値が、抵抗値Ｒ２，Ｒ７，Ｒ１２，Ｒ１７，Ｒ２２に対応する大きさに設定される。これにより、複数のビット線ＢＬ２に対応する複数の充電トランジスタ４９の抵抗値が設定される。
【0144】
信号線ＢＬＸ３は、複数のビット線ＢＬ３に対応する複数の充電トランジスタ４９のゲート電極に共通に接続されている。読出動作に際しては、例えば、信号線ＢＬＸ３の電圧値が、抵抗値Ｒ３，Ｒ８，Ｒ１３，Ｒ１８，Ｒ２３に対応する大きさに設定される。これにより、複数のビット線ＢＬ３に対応する複数の充電トランジスタ４９の抵抗値が設定される。
【0145】
尚、可変抵抗モジュールＶＲＭ５を採用する場合には、例えば、信号線ＨＬＬ（図３）として、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に対応する４つの信号線を採用しても良い。これにより、ビット線ＢＬの電圧だけでなく、センスノードＳＥＮの充電電圧も４通りに制御することが可能である。
【0146】
【0147】
第１実施形態に係る半導体記憶装置においては、ビット線ＢＬの電圧の調整のために、可変抵抗モジュールＶＲＭ（図１）を使用していた。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、ビット線ＢＬの電圧は、可変抵抗モジュールＶＲＭを使用せずに調整することも可能である。
【0148】
例えば、第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、可変抵抗モジュールＶＲＭを備えていない。また、第２実施形態に係る半導体記憶装置においては、図３０に示す様に、センスアンプＳＡに電圧ＶＤＤを供給する電圧供給線として、４本の電圧供給線が採用されている。また、第２実施形態に係る半導体記憶装置は、これら４本の電圧供給線に、お互いに異なる４通りの電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２，ＶＤＤ３を供給可能に構成されている。電圧ＶＤＤ０が供給される電圧供給線は、複数のビット線ＢＬ０に共通に電気的に接続されている。電圧ＶＤＤ１が供給される電圧供給線は、複数のビット線ＢＬ１に共通に電気的に接続されている。電圧ＶＤＤ２が供給される電圧供給線は、複数のビット線ＢＬ２に共通に電気的に接続されている。電圧ＶＤＤ３が供給される電圧供給線は、複数のビット線ＢＬ３に共通に電気的に接続されている。
【0149】
ストリングユニットＳＵａ，ＳＵｂの読出動作に際しては、例えば、電圧ＶＤＤ０が電圧ＶＤＤ１よりも小さく、電圧ＶＤＤ１が電圧ＶＤＤ２よりも小さく、電圧ＶＤＤ２が電圧ＶＤＤ３よりも小さい。ストリングユニットＳＵｃの読出動作に際しては、例えば、電圧ＶＤＤ０が電圧ＶＤＤ１よりも小さく、電圧ＶＤＤ２が電圧ＶＤＤ３よりも大きい。また、ストリングユニットＳＵｃの読出動作に際しては、例えば、電圧ＶＤＤ１と電圧ＶＤＤ２とが同程度でも良い。また、ストリングユニットＳＵｄ，ＳＵｅの読出動作に際しては、例えば、電圧ＶＤＤ０が電圧ＶＤＤ１よりも大きく、電圧ＶＤＤ１が電圧ＶＤＤ２よりも大きく、電圧ＶＤＤ２が電圧ＶＤＤ３よりも大きい。
【0150】
尚、ストリングユニットＳＵａの読出動作に対応する電圧ＶＤＤ３は、ストリングユニットＳＵｂの読出動作に対応する電圧ＶＤＤ０よりも小さい。また、ストリングユニットＳＵｂの読出動作に対応する電圧ＶＤＤ３は、ストリングユニットＳＵｃの読出動作に対応する電圧ＶＤＤ０よりも小さい。また、ストリングユニットＳＵｃの読出動作に対応する電圧ＶＤＤ３は、ストリングユニットＳＵｄの読出動作に対応する電圧ＶＤＤ０よりも大きい。また、ストリングユニットＳＵｄの読出動作に対応する電圧ＶＤＤ３は、ストリングユニットＳＵｅの読出動作に対応する電圧ＶＤＤ０よりも大きい。
【0151】
［第３実施形態］
次に、図３１及び図３２を参照して、第３実施形態に係る半導体記憶装置について説明する。図３１は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図３２は、第３実施形態に係る読出動作について説明するためのタイミングチャートである。
次に、図３１及び図３２を参照して、第３実施形態に係る半導体記憶装置について説明する。図３１は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図３２は、第３実施形態に係る読出動作について説明するためのタイミングチャートである。
【0152】
第１実施形態及び第２実施形態に係る半導体記憶装置においては、上記接触抵抗のバラつきの影響を抑制するために、制御パラメータの調整を行っていた。また、この様な制御パラメータとして、ビット線ＢＬの電圧を調整していた。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、ビット線ＢＬの電圧以外の制御パラメータを調整し、これによって上記接触抵抗のバラつきを抑制することも可能である。この様な制御パラメータとしては、例えば、センス時間ＴＳＥＮ（図２２）が挙げられる。
【0153】
例えば、第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、可変抵抗モジュールＶＲＭを備えていない。また、第３実施形態に係る半導体記憶装置においては、図３１に示す様に、上記信号線ＸＸＬとして、４本の信号線ＸＸＬ０～ＸＸＬ３が採用されている。
【0154】
信号線ＸＸＬ０は、複数のビット線ＢＬ０に対応する複数の放電トランジスタ４３のゲート電極に共通に接続されている。信号線ＸＸＬ１は、複数のビット線ＢＬ１に対応する複数の放電トランジスタ４３のゲート電極に共通に接続されている。信号線ＸＸＬ２は、複数のビット線ＢＬ２に対応する複数の放電トランジスタ４３のゲート電極に共通に接続されている。信号線ＸＸＬ３は、複数のビット線ＢＬ３に対応する複数の放電トランジスタ４３のゲート電極に共通に接続されている。
【0155】
また、図３２に示す様に、第３実施形態においては、複数のビット線ＢＬ０に対応するセンス時間ＴＳＥＮ０と、複数のビット線ＢＬ１に対応するセンス時間ＴＳＥＮ１と、複数のビット線ＢＬ２に対応するセンス時間ＴＳＥＮ２と、複数のビット線ＢＬ３に対応するセンス時間ＴＳＥＮ３と、が異なっている。
【0156】
ストリングユニットＳＵａ，ＳＵｂの読出動作に際しては、例えば、センス時間ＴＳＥＮ０がセンス時間ＴＳＥＮ１よりも短く、センス時間ＴＳＥＮ１がセンス時間ＴＳＥＮ２よりも短く、センス時間ＴＳＥＮ２がセンス時間ＴＳＥＮ３よりも短い。ストリングユニットＳＵｃの読出動作に際しては、例えば、センス時間ＴＳＥＮ０がセンス時間ＴＳＥＮ１よりも短く、センス時間ＴＳＥＮ２がセンス時間ＴＳＥＮ３よりも長い。また、ストリングユニットＳＵｃの読出動作に際しては、例えば、センス時間ＴＳＥＮ１とセンス時間ＴＳＥＮ２とが同程度でも良い。また、ストリングユニットＳＵｄ，ＳＵｅの読出動作に際しては、例えば、センス時間ＴＳＥＮ０がセンス時間ＴＳＥＮ１よりも長く、センス時間ＴＳＥＮ１がセンス時間ＴＳＥＮ２よりも長く、センス時間ＴＳＥＮ２がセンス時間ＴＳＥＮ３よりも長い。
【0157】
尚、ストリングユニットＳＵａの読出動作に対応するセンス時間ＴＳＥＮ３は、ストリングユニットＳＵｂの読出動作に対応するセンス時間ＴＳＥＮ０よりも短い。また、ストリングユニットＳＵｂの読出動作に対応するセンス時間ＴＳＥＮ３は、ストリングユニットＳＵｃの読出動作に対応するセンス時間ＴＳＥＮ０よりも短い。また、ストリングユニットＳＵｃの読出動作に対応するセンス時間ＴＳＥＮ３は、ストリングユニットＳＵｄの読出動作に対応するセンス時間ＴＳＥＮ０よりも長い。また、ストリングユニットＳＵｄの読出動作に対応するセンス時間ＴＳＥＮ３は、ストリングユニットＳＵｅの読出動作に対応するセンス時間ＴＳＥＮ０よりも長い。
【0158】
【0159】
第１実施形態～第３実施形態に係る半導体記憶装置においては、２０個のメモリグループＭＧ０～ＭＧ３，ＭＧ５～ＭＧ８，ＭＧ１０～ＭＧ１３，ＭＧ１５～ＭＧ１８，ＭＧ２０～ＭＧ２３に対応する２０通りの制御パラメータが使用される。しかしながら、この様な方法は例示に過ぎず、同一の制御パラメータによって２以上のメモリグループＭＧを制御しても良い。また、同一の制御パラメータによって制御されるメモリグループＭＧは、適宜選択可能である。以下、同一のストリングユニットＳＵに対応する４つのメモリグループＭＧについて、共通の制御パラメータを使用する例について説明する。
【0160】
例えば、第４実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、可変抵抗モジュールＶＲＭを備えていても良いし、備えていなくても良い。
【0161】
図３３は、ストリングユニットＳＵｅに対応する選択ページＰＧに対して読出動作を実行する場合について説明するための模式的な平面図である。図３３の例では、選択ページＰＧに対する読出動作に際して、全てのビット線ＢＬの電圧をＶＢＬｅとしている。また、全てのビット線ＢＬについて、同一のセンス時間が設定されている。
【0162】
図３４は、ストリングユニットＳＵｃに対応する選択ページＰＧに対して読出動作を実行する場合について説明するための模式的な平面図である。図３４の例では、選択ページＰＧに対する読出動作に際して、全てのビット線ＢＬの電圧をＶＢＬｃとしている。また、全てのビット線ＢＬについて、同一のセンス時間が設定されている。ここで、電圧ＶＢＬｅは、電圧ＶＢＬｃよりも小さい。
【0163】
同様に、例えば、ストリングユニットＳＵａに対して読出動作を実行する際のビット線ＢＬの電圧を、ストリングユニットＳＵｂに対して読出動作を実行する際のビット線ＢＬの電圧より小さくしても良い。また、ストリングユニットＳＵｂに対して読出動作を実行する際のビット線ＢＬの電圧を、ストリングユニットＳＵｃに対して読出動作を実行する際のビット線ＢＬの電圧ＶＢＬｃより小さくしても良い。また、ストリングユニットＳＵｃに対して読出動作を実行する際のビット線ＢＬの電圧ＶＢＬｃを、ストリングユニットＳＵｄに対して読出動作を実行する際のビット線ＢＬの電圧より大きくしても良い。また、ストリングユニットＳＵｄに対して読出動作を実行する際のビット線ＢＬの電圧を、ストリングユニットＳＵｅに対して読出動作を実行する際のビット線ＢＬの電圧ＶＢＬｅより大きくしても良い。
【0164】
また、上述の通り、上記接触抵抗のバラつきの影響を抑制するために、ビット線ＢＬの電圧以外の制御パラメータを調整することも可能である。
【0165】
例えば、ストリングユニットＳＵａに対して読出動作を実行する際のセンス時間を、ストリングユニットＳＵｂに対して読出動作を実行する際のセンス時間より短くしても良い。また、ストリングユニットＳＵｂに対して読出動作を実行する際のセンス時間を、ストリングユニットＳＵｃに対して読出動作を実行する際のセンス時間より短くしても良い。また、ストリングユニットＳＵｃに対して読出動作を実行する際のセンス時間を、ストリングユニットＳＵｄに対して読出動作を実行する際のセンス時間より長くしても良い。また、ストリングユニットＳＵｄに対して読出動作を実行する際のセンス時間を、ストリングユニットＳＵｅに対して読出動作を実行する際のセンス時間より長くしても良い。
【0166】
［第５実施形態］
次に、図３５～図３７を参照して、第５実施形態に係る半導体記憶装置について説明する。図３５は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図３６及び図３７は、第５実施形態に係る読出動作について説明するための模式的な平面図である。
次に、図３５～図３７を参照して、第５実施形態に係る半導体記憶装置について説明する。図３５は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図３６及び図３７は、第５実施形態に係る読出動作について説明するための模式的な平面図である。
【0167】
上述の通り、同一の制御パラメータによって制御されるメモリグループＭＧは適宜選択可能である。ここで、図１６～図１８に例示した様な方法によって製造された半導体記憶装置においては、メモリグループＭＧ０，ＭＧ２３における接触抵抗と、それ以外のメモリグループＭＧ１～ＭＧ３，ＭＧ５～ＭＧ８，ＭＧ１０～ＭＧ１３，ＭＧ１５～ＭＧ１８，ＭＧ２０～ＭＧ２２における接触抵抗との差が、比較的大きくなってしまう場合がある。この様な場合には、例えば、メモリグループＭＧ０，ＭＧ２３に対応する制御パラメータと、それ以外のメモリグループＭＧに対応する制御パラメータと、を異ならせることが考えられる。
【0168】
例えば、第５実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、可変抵抗モジュールＶＲＭのかわりに、可変抵抗モジュールＶＲＭ´を備えている。
【0169】
本実施形態に係る可変抵抗モジュールＶＲＭ´は、基本的には第１実施形態に係る可変抵抗モジュールＶＲＭと同様に構成されている。ただし、第１実施形態に係る可変抵抗モジュールＶＲＭにおいては、ビット線ＢＬ０とセンスアンプＳＡとの間、ビット線ＢＬ１とセンスアンプＳＡとの間、ビット線ＢＬ２とセンスアンプＳＡとの間、及び、ビット線ＢＬ３とセンスアンプＳＡとの間に、それぞれ可変抵抗回路ＶＲが設けられていた。一方、第５実施形態に係る可変抵抗モジュールＶＲＭ´においては、ビット線ＢＬ０とセンスアンプＳＡとの間、及び、ビット線ＢＬ３とセンスアンプＳＡとの間に可変抵抗回路ＶＲが設けられているものの、ビット線ＢＬ１とセンスアンプＳＡとの間、及び、ビット線ＢＬ２とセンスアンプＳＡとの間には可変抵抗回路ＶＲが設けられていない。
【0170】
図３６は、ストリングユニットＳＵｅに対応する選択ページＰＧに対して読出動作を実行する場合について説明するための模式的な平面図である。図３６の例では、選択ページＰＧに対する読出動作に際して、ビット線ＢＬ０～ＢＬ２の電圧を電圧ＶＢＬとしている。また、ビット線ＢＬ３の電圧を電圧ＶＢＬＥとしている。また、全てのビット線ＢＬについて、同一のセンス時間が設定されている。ここで、電圧ＶＢＬＥは、電圧ＶＢＬよりも小さい。
【0171】
図３７は、ストリングユニットＳＵｃに対応する選択ページＰＧに対して読出動作を実行する場合について説明するための模式的な平面図である。図３７の例では、選択ページＰＧに対する読出動作に際して、全てのビット線ＢＬの電圧をＶＢＬとしている。また、全てのビット線ＢＬについて、同一のセンス時間が設定されている。
【0172】
図示は省略するものの、ストリングユニットＳＵａに対応する選択ページＰＧに対して読出動作を実行する場合には、ビット線ＢＬ０の電圧を電圧ＶＢＬＥとし、ビット線ＢＬ１～ＢＬ３の電圧を電圧ＶＢＬとする。また、ストリングユニットＳＵｂ，ＳＵｄに対応する選択ページＰＧに対して読出動作を実行する場合には、全てのビット線ＢＬの電圧をＶＢＬとする。
【0173】
尚、図３５に例示する可変抵抗モジュールＶＲＭ´は、可変抵抗モジュールＶＲＭ１（図２５）と同様に、可変抵抗回路ＶＲ１を含んでいる。しかしながら、この様な構成は例示に過ぎず、具体的な態様は適宜調整可能である。例えば、可変抵抗モジュールＶＲＭ´は、可変抵抗モジュールＶＲＭ２（図２６）と同様に、可変抵抗回路ＶＲ２を含んでいても良い。また、可変抵抗モジュールＶＲＭ´は、可変抵抗モジュールＶＲＭ３（図２７）と同様に、可変抵抗回路ＶＲ３を含んでいても良い。また、可変抵抗モジュールＶＲＭ´は、可変抵抗モジュールＶＲＭ４（図２８）と同様に、クランプトランジスタ４４を可変抵抗回路ＶＲとして利用するものであっても良い。また、可変抵抗モジュールＶＲＭ´は、可変抵抗モジュールＶＲＭ５（図２９）と同様に、充電トランジスタ４９を可変抵抗回路ＶＲとして利用するものであっても良い。
【0174】
また、第５実施形態においては、可変抵抗モジュールＶＲＭ´を用いてビット線ＢＬの電圧を制御する例を示した。しかしながら、第５実施形態においては、例えば第２実施形態に係る半導体記憶装置と同様に、可変抵抗モジュールＶＲＭを使用せずにビット線ＢＬの電圧を制御しても良い。
【0175】
また、第５実施形態においては、上記接触抵抗のバラつきの影響を抑制するために、ビット線ＢＬの電圧を調整する例を示した。しかしながら、第５実施形態において、上記接触抵抗のバラつきの影響を抑制するために、ビット線ＢＬの電圧以外の制御パラメータを調整することも可能である。
【0176】
［その他の実施形態］
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0177】
例えば、第１実施形態～第５実施形態に係る半導体記憶装置においては、メモリブロックＢＬＫが、５つのストリングユニットＳＵａ～ＳＵｅを備えていた。しかしながら、この様な構成は例示に過ぎず、メモリブロックＢＬＫに含まれるストリングユニットＳＵの数は、適宜調整可能である。
【0178】
また、第１実施形態～第５実施形態に係る半導体記憶装置においては、各ストリングユニットＳＵが、４つのメモリグループＭＧを備えていた。しかしながら、この様な構成は例示に過ぎず、ストリングユニットＳＵに含まれるメモリグループＭＧの数は、適宜調整可能である。
【0179】
また、第１実施形態～第５実施形態に係る半導体記憶装置においては、制御パラメータとして、ビット線ＢＬの電圧、及び、センス時間ＴＳＥＮを例示した。しかしながら、この様な態様は例示に過ぎず、他の制御パラメータを調整することも可能である。この様な制御パラメータとしては、例えば、ビット線ＢＬ又はビット線ＢＬに電気的に接続された配線の静電容量（以下、「ビット線ＢＬ等の静電容量」と呼ぶ。）を調整することが考えられる。また、ビット線ＢＬに電気的に接続された配線としては、例えば、ビット線ＢＬ及びセンスノードＳＥＮの間の電流経路に設けられた配線、又は、ビット線ＢＬ及び電圧ＶＤＤが供給される電圧供給線の間の電流経路に設けられた配線が考えられる。
【0180】
また、ビット線ＢＬ等の静電容量を調整する場合には、例えば、図３８に例示する様な、可変容量モジュールＶＣＭを使用することが考えられる。
【0181】
図３８に例示した可変容量モジュールＶＣＭは、複数の可変容量回路ＶＣを備える。これら複数の可変容量回路ＶＣは、それぞれ、ビット線ＢＬに電気的に接続された複数の可変容量ユニットＶＣＵを備える。これら複数の可変容量ユニットＶＣＵは、それぞれ、トランジスタＳＶＣと、容量素子ＣＶＣと、を備える。トランジスタＳＶＣのドレイン電極は、ビット線ＢＬ及びセンスアンプモジュールＳＡＭ（図１）に電気的に接続されている。トランジスタＳＶＣのソース電極は、容量素子ＣＶＣの一方の電極に電気的に接続されている。容量素子ＣＶＣの他方の電極は、接地されている。尚、各可変容量回路ＶＣに含まれる複数の容量素子ＣＶＣは、それぞれ、異なる静電容量値を有していても良い。
【0182】
また、図３８に例示した可変容量モジュールＶＣＭは、複数の信号線Ｓ４０１～Ｓ４０Ｎ，Ｓ４１１～Ｓ４１Ｎ，Ｓ４２１～Ｓ４２Ｎ，Ｓ４３１～Ｓ４３Ｎを備える。
【0183】
信号線Ｓ４０１～Ｓ４０Ｎは、複数のビット線ＢＬ０に対応する複数の可変容量回路ＶＣに共通に接続されている。この様な可変容量回路ＶＣに含まれる複数のトランジスタＳＶＣのゲート電極は、それぞれ、複数の信号線Ｓ４０１～Ｓ４０Ｎのいずれかに接続されている。
【0184】
信号線Ｓ４１１～Ｓ４１Ｎは、複数のビット線ＢＬ１に対応する複数の可変容量回路ＶＣに共通に接続されている。この様な可変容量回路ＶＣに含まれる複数のトランジスタＳＶＣのゲート電極は、それぞれ、複数の信号線Ｓ４１１～Ｓ４１Ｎのいずれかに接続されている。
【0185】
信号線Ｓ４２１～Ｓ４２Ｎは、複数のビット線ＢＬ２に対応する複数の可変容量回路ＶＣに共通に接続されている。この様な可変容量回路ＶＣに含まれる複数のトランジスタＳＶＣのゲート電極は、それぞれ、複数の信号線Ｓ４２１～Ｓ４２Ｎのいずれかに接続されている。
【0186】
信号線Ｓ４３１～Ｓ４３Ｎは、複数のビット線ＢＬ３に対応する複数の可変容量回路ＶＣに共通に接続されている。この様な可変容量回路ＶＣに含まれる複数のトランジスタＳＶＣのゲート電極は、それぞれ、複数の信号線Ｓ４３１～Ｓ４３Ｎのいずれかに接続されている。
【0187】
尚、図３８に示したような構成は例示に過ぎず、可変容量モジュールＶＣＭの具体的な構成は適宜調整可能である。
【0188】
また、以上の説明では、制御パラメータとして、ビット線ＢＬの電圧、センス時間ＴＳＥＮ、及び、ビット線ＢＬ等の静電容量のうちの一つのみを制御する例について説明した。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、２以上の制御パラメータを制御することも可能である。また、以上の説明において例示した回路は、適宜組み合わせて使用することも可能である。
【0189】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0190】
ＭＣＡ…メモリセルアレイ、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、ＭＧ…メモリグループ、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】