特開 2022-96389 半導体集積回路、半導体記憶装置、および制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022096389

(43)【公開日】2022-06-29

(54)【発明の名称】半導体集積回路、半導体記憶装置、および制御方法

(51)【国際特許分類】

   H04L 7/033 20060101AFI20220622BHJP

   G06F 12/00 20060101ALI20220622BHJP

   G11C 7/10 20060101ALI20220622BHJP

【ＦＩ】

H04L7/033

G06F12/00 564A

G06F12/00 597U

G11C7/10 460

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2020209460

(22)【出願日】2020-12-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】鈴木 智明

【テーマコード（参考）】

5B160

5K047

【Ｆターム（参考）】

5B160CC01

5K047AA06

5K047GG11

5K047MM26

(57)【要約】

【課題】データ転送のためのタイミング信号のジッタを抑制すること。
【解決手段】半導体集積回路は、レジスタと、第１インタフェース回路と、第１クロックを生成する発振回路と、位相同期回路と、制御回路と、第２インタフェース回路と、を備える。レジスタは、データのサイズに対応した数値情報が格納される。第１インタフェース回路は、データの転送のための第１タイミング信号を第１装置から受信する。制御回路は、第１タイミング信号を受信した場合、第１タイミング信号を位相同期回路に入力して第１タイミング信号のトグル数をカウントする。制御回路は、第１タイミング信号のトグル数のカウント値が数値情報に対応した値に至った場合、第１クロックを位相同期回路に入力する。第２インタフェース回路は、第１タイミング信号又は第１クロックに基づいて位相同期回路が生成した第２クロックに対応した第２タイミング信号を第２装置に送信する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１装置と第２装置との間で転送される第１データのサイズに対応した数値情報が格納されるレジスタと、
前記第１データの転送のための第１タイミング信号を前記第１装置から受信する第１インタフェース回路と、
第１クロックを生成する発振回路と、
第２クロックを生成する位相同期回路と、
前記第１タイミング信号のトグルが開始された場合、前記位相同期回路へ前記第１タイミング信号を入力して前記第１タイミング信号のトグル数をカウントし、前記第１タイミング信号のトグル数のカウント値が前記数値情報に対応した値に至った場合、前記位相同期回路へ前記第１クロックを入力する制御回路と、
前記第１タイミング信号又は前記第１クロックに基づいて前記位相同期回路が生成した前記第２クロックに対応した第２タイミング信号を前記第２装置に送信する第２インタフェース回路と、
を備える半導体集積回路。

【請求項2】

前記制御回路は、
前記位相同期回路への前記第１クロックの入力を開始する第１のタイミングに前記第２タイミング信号を遮断し、
前記第１のタイミングの後でかつ前記位相同期回路がロック状態になった後の第２のタイミングに前記第２タイミング信号の遮断を解除する、
請求項１に記載の半導体集積回路。

【請求項3】

前記第１タイミング信号のレベルの変更が実行され、前記レベルの変更の後に前記第１タイミング信号のトグルが開始され、
前記制御回路は、
前記レベルの変更に応じて前記位相同期回路への前記第１タイミング信号の入力を開始し、
前記位相同期回路への前記第１タイミング信号の入力を開始する第３のタイミングに前記第２タイミング信号を遮断し、
前記第３のタイミングの後でかつ前記位相同期回路がロック状態になった後の第４のタイミングに前記第２タイミング信号の遮断を解除する、
請求項１または２に記載の半導体集積回路。

【請求項4】

前記第１インタフェース回路と前記第２インタフェース回路との間にＦＩＦＯ（First-In First-Out）メモリが配され、
前記第１インタフェース回路は、前記第１タイミング信号に同期して前記第１データを前記ＦＩＦＯメモリに入力し、
前記第２インタフェース回路は、前記ＦＩＦＯメモリから前記第２タイミング信号に同期して前記第１データを取得して、取得した前記第１データを前記第２タイミング信号に同期して前記第２装置に送信する、
請求項３に記載の半導体集積回路。

【請求項5】

前記ＦＩＦＯメモリは、前記第１データのうちに前記第３のタイミングから前記第４のタイミングまでに前記第１インタフェース回路が受信する第２データのサイズ以上の容量を有する、
請求項４に記載の半導体集積回路。

【請求項6】

前記第１インタフェース回路は、第１信号を受信し、
前記第１信号に応じて前記数値情報を前記レジスタに書き込む、
請求項１から請求項５の何れか一項に記載の半導体集積回路。

【請求項7】

前記第１インタフェース回路は、第２信号および前記第１信号を含む第３信号を受信可能であり、
前記第１インタフェース回路が前記第３信号を受信したことに応じて前記第２インタフェース回路が前記第３信号に対応した第４信号を前記第２装置に送信し、
前記第１インタフェース回路が前記第３信号の受信の前に前記第２信号を受信した場合、前記第２インタフェース回路は前記第３信号を前記第２装置に送信しない、
請求項６に記載の半導体集積回路。

【請求項8】

前記第２信号を受信する第１端子と、
前記第３信号を受信する前記第１端子と異なる第２端子と、
をさらに備える
請求項７に記載の半導体集積回路。

【請求項9】

前記第２信号および前記第３信号の何れも受信可能な端子をさらに備える、
請求項７に記載の半導体集積回路。

【請求項10】

ホストに接続可能な半導体集積回路と、
前記半導体集積回路に接続されたメモリチップと、
を備え、
前記半導体集積回路は、
前記ホストから前記メモリチップに転送されるデータのサイズに対応した数値情報が格納されるレジスタと、
前記データの転送のための第１タイミング信号を前記ホストから受信する第１インタフェース回路と、
第１クロックを生成する発振回路と、
第２クロックを生成する位相同期回路と、
前記第１タイミング信号のトグルが開始された場合、前記位相同期回路へ前記第１タイミング信号を入力して前記第１タイミング信号のトグル数をカウントし、前記第１タイミング信号のトグル数のカウント値が前記数値情報に対応した値に至った場合、前記位相同期回路へ前記第１クロックを入力する制御回路と、
前記第１タイミング信号又は前記第１クロックに基づいて前記位相同期回路が生成した前記第２クロックに対応した第２タイミング信号を前記メモリチップに送信する第２インタフェース回路と、
を備える、
半導体記憶装置。

【請求項11】

第１装置と第２装置との間に配される半導体集積回路の制御方法であって、
前記第１装置と前記第２装置との間で転送される第１データのサイズに対応した数値情報をレジスタに格納することと、
前記第１データの転送のための第１タイミング信号を前記第１装置から受信することと、
第１クロックを生成することと、
前記第１タイミング信号のトグルが開始された場合、前記第１タイミング信号の位相に位相が同期した第２クロックを生成して前記第２クロックに対応した第２タイミング信号を前記第２装置に送信することと、
前記第１タイミング信号のトグル数をカウントすることと、
前記第１タイミング信号のトグル数のカウント値が前記数値情報に対応した値に至った場合、前記第１クロックの位相に位相が同期した第３クロックを生成して前記第３クロックに対応した第３タイミング信号を前記第２装置に送信することと、
を含む制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体集積回路、半導体記憶装置、および制御方法に関する。

【背景技術】

【0002】

ホストに接続される外部端子群と複数のメモリチップとの間にブリッジチップと称される半導体集積回路を配した半導体記憶装置がある。この半導体記憶装置では、ホストと複数のメモリチップとの間のデータ転送がブリッジチップを介して行われる。ホストとメモリチップとの間のデータ転送の際には、データストローブ信号などのタイミング信号が使用される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１４－５１８０３６号公報

【特許文献2】特開２０１９－１２１９２７号公報

【特許文献3】特許第５４２０６４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、データ転送のためのタイミング信号のジッタを抑制できる半導体集積回路、半導体記憶装置、および制御方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、ブリッジチップは、レジスタと、第１インタフェース回路と、発振回路と、位相同期回路と、制御回路と、第２インタフェース回路と、を備える。レジスタは、第１装置と第２装置との間で転送される第１データのサイズに対応した数値情報が格納される。第１インタフェース回路は、第１データの転送のための第１タイミング信号を第１装置から受信する。発振回路は、第１クロックを生成する。位相同期回路は、第２クロックを生成する。制御回路は、第１タイミング信号を受信した場合、第１タイミング信号を位相同期回路に入力して第１タイミング信号のトグル数をカウントする。制御回路は、第１タイミング信号のトグル数のカウント値が数値情報に対応した値に至った場合、第１クロックを位相同期回路に入力する。第２インタフェース回路は、第２クロックに対応した第２タイミング信号を第２装置に送信する。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態にかかる半導体記憶装置が適用されたストレージシステムの構成の一例を示す模式的な図である。

【図2】図２は、実施形態にかかるブリッジチップのさらに詳細な構成を示す模式的な図である。

【図3】図３は、実施形態にかかる半導体記憶装置の非ブリッジ制御モードでの動作の一例を説明するためのタイミングチャートである。

【図4】図４は、実施形態にかかる半導体記憶装置のブリッジ制御モードでの動作の一例を説明するためのタイミングチャートである。

【図5】図５は、実施形態にかかる半導体記憶装置のブリッジ制御モードでの動作の別の一例を説明するためのタイミングチャートである。

【図6】図６は、実施形態の制御回路の動作の一例を説明するためのフローチャートである。

【図7】図７は、図６に示された一連の動作の実行時の実施形態の各信号の状態遷移の一例を示すタイミングチャートである。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかるブリッジチップ、半導体記憶装置、および方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
実施形態にかかる半導体記憶装置は、ホストが接続可能な外部端子、ブリッジチップ、およびメモリチップを備える。ブリッジチップは、外部端子に接続されており、外部端子を介してホストに電気的に接続され得る。メモリチップは、ブリッジチップに電気的に接続されている。半導体記憶装置がホストに接続される場合、外部端子は、有線通信路を介してホストに接続される。この半導体記憶装置では、ホストから有線通信路を介した複数のメモリチップへのアクセスがブリッジチップを介して行われる。各メモリチップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

【0009】

半導体記憶装置の記憶容量を増加させるために、搭載されるメモリチップ数は多くなりつつある。例えば、複数のメモリチップを積層することで実装密度を向上させる。このとき、各メモリチップとの接続にかかる電気的な負荷を減らし高速化を図るために、ブリッジチップと複数のメモリチップ間を複数のチャネルで接続する構成が取られることがある。各チャネルには、複数のメモリチップが接続され得る。

【0010】

例えばトグルＤＤＲ(Double-Data-Rate)規格のように、２つの装置間のデータ通信の際に、データストローブ信号と称されるタイミング信号が使用される場合がある。データストローブ信号は、所定のビット幅（例えば８ビット）のデータ信号として転送されるデータとともに転送される信号であって、データ信号の送信先の装置にデータ信号を取り込む（acquire）タイミングを指示する信号である。データストローブ信号のトグル回数は、データの転送長（換言すると転送データのサイズ）に対応する。

【0011】

すなわち、ホストとメモリチップとの間のデータ転送の際に、データ信号とともにデータストローブ信号が転送されることがある。この場合、データストローブ信号が伝送経路中の論理回路を通過する毎にデータストローブ信号のジッタが増加する。ブリッジチップが、送信元（ホストおよびメモリチップの一方）から送信されたデータストローブ信号を送信先（ホストおよびメモリチップの他方）にそのまま転送する場合、非常に大きなジッタが乗ったデータストローブ信号が送信先に届くことで、メモリチップがデータを正しく受信できなくなる可能性がある。

【0012】

実施形態では、ブリッジチップに位相同期回路（Phase Locked Loop：ＰＬＬ）が設けられている。このＰＬＬによってタイミング信号に関するタイミングアーク（換言すると遅延パス）を切る（divide）ことで、データストローブ信号のジッタをブリッジチップにおいて解消（cancel）する。具体的には、ＰＬＬは、送信元から受信したデータストローブ信号を参照クロックとして用いることで新たなクロックを生成し、生成した新たなクロックに対応した新たなデータストローブ信号を送信先に転送する。これによって、メモリチップは、ＰＬＬが無かった場合に比べてジッタが抑制されたデータストローブ信号を受信することが可能となる。

【0013】

ここで、トグルＤＤＲ規格などでは、データストローブ信号は、転送データが転送されている期間にしか転送されない。よって、転送データが転送されていない間は、ＰＬＬに入力される参照クロックが無いことによって、ＰＬＬが出力するクロックの品質が保証できない。

【0014】

転送データが転送されていない期間でも品質が高いクロックをＰＬＬが出力できるようにするために、ブリッジチップは、オシレータをさらに備える。具体的には、ブリッジチップは、転送データが転送されている間は、データストローブ信号をＰＬＬの参照クロックとして使用し、転送データが転送されていない間は、オシレータが生成するクロックを参照クロックとして使用する。

【0015】

なお、ホストとメモリチップとの間のデータ転送に関しては、ホストがデータの転送元となる場合もあるし、メモリチップがデータの転送元となる場合もある。データストローブ信号は、データの転送元によって当該データとともに転送される。データストローブ信号をジッタの抑制の対象のタイミング信号と考える場合、ホストおよびメモリチップのうちのデータストローブ信号の転送元は、第１装置に対応する。ホストおよびメモリチップのうちのデータストローブ信号の転送先は、第２装置に対応する。

【0016】

ここでは一例として、ホストからメモリチップまで転送されるデータストローブ信号を、ジッタの抑制の対象のタイミング信号であることとして説明する。つまり、第１装置はホストであり、第２装置はメモリチップである。

【0017】

図１は、実施形態にかかる半導体記憶装置１が適用されたストレージシステムＳＹＳの構成の一例を示す模式的な図である。

【0018】

ストレージシステムＳＹＳは、ホストＨＡ及び半導体記憶装置１を含む。半導体記憶装置１は、外部端子群１０、ブリッジチップＢＣ、および複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。半導体記憶装置１は、メモリチップＣＰ１－１～ＣＰ１－４及びメモリチップＣＰ２－１～ＣＰ２－４それぞれが積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）として実装され得る。半導体記憶装置１がＭＣＰとして実装される場合、半導体記憶装置１では、ブリッジチップＢＣ及び複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４の周囲が、モールド樹脂で封止されていてもよい。図１では、チャネルＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－１～ＣＰ１－４が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのメモリチップＣＰ２－１～ＣＰ２－４が接続される構成が例示されている。すなわち、半導体記憶装置１は、複数の（ここでは８）メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を含むマルチメモリチップモジュールとして構成され得る。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。なお、半導体記憶装置１が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するチャネルの数は２個に限定されない。

【0019】

以降では、メモリチップＣＰ１－１～ＣＰ１－４をメモリチップＣＰ１と総称することがある。メモリチップＣＰ２－１～ＣＰ２－４をメモリチップＣＰ２と総称することがある。メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４をメモリチップＣＰと総称することがある。

【0020】

ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータまたは携帯端末などの電子機器に備えられ半導体記憶装置１を制御するプロセッサであってもよい。半導体記憶装置１は、有線通信路であるチャネルＣＨ０を介してホストＨＡに接続可能である。半導体記憶装置１とホストＨＡとは、所定の規格に基づき構成された有線通信路ＣＨ０を介して接続される。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格又はＯＮＦｉ規格である。例えば、チャネルＣＨ０はトグルＤＤＲインタフェースとして機能する。

【0021】

ブリッジチップＢＣは、ホストＨＡに電気的に接続可能な外部端子群１０に電気的に接続されている。ホストＨＡと外部端子群１０とは、チャネルＣＨ０で接続される。また、ブリッジチップＢＣは、複数の（ここでは２）チャネルＣＨ１，ＣＨ２に電気的に接続されている。複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、複数のチャネルＣＨ１，ＣＨ２を介してブリッジチップＢＣに接続されている。メモリチップＣＰ１－１～ＣＰ１－４は、所定の規格に基づき構成されたチャネルＣＨ１に接続されている。メモリチップＣＰ２－１～ＣＰ２－４は、所定の規格に基づき構成されたチャネルＣＨ２に接続されている。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格又はＯＮＦｉ規格である。以降、各メモリチップＣＰはＮＡＮＤ型のフラッシュメモリであり、所定の規格はトグルＤＤＲ規格であることとする。

【0022】

チャネルＣＨ０は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

【0023】

チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを取り込むタイミングを表す信号である。つまり、データストローブ信号ＤＱＳ／ＤＱＳｎは、データ転送のためのタイミング信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように送信先（相手装置）に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、メモリチップＣＰがデータ信号ＤＱ［７：０］を出力するタイミングを指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎは、コマンドの受信を待機している状態であるレディー状態（Ｒｙ）であるかコマンドを受信しても実行できない状態であるビジー状態（Ｂｙ）であるかを示す信号である。ここでは一例として、チャネルＣＨ０は、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿１を転送する信号線と、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線と、を含んでいる。なお、チャネルＣＨ０においてレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、チャネルＣＨ０は、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎと、をＯＲ演算することなどによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。

【0024】

ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎは、ブリッジチップＢＣを制御するためのコマンドが送信される際にアクティブ状態とされる信号である。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間において受信した信号（即ちコマンド、アドレス、およびデータ）を、自身に宛てた信号として解釈する。さらに、ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間にホストＨＡから受信した信号を何れのメモリチップＣＰにも転送しない。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間にホストＨＡから受信した信号をアクセス対象のメモリチップＣＰに転送する。

【0025】

以降、ホストＨＡから受信した信号のメモリチップＣＰへの転送を遮断して、ブリッジチップＢＣは、ホストＨＡから受信した信号をブリッジチップＢＣに対する信号として解釈する動作モードを、ブリッジ制御モードと表記する。ホストＨＡから受信した信号をメモリチップＣＰへ転送する動作モードを、非ブリッジ制御モードと表記する。つまり、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎは、ブリッジチップＢＣの動作モードを非ブリッジ制御モードとブリッジ制御モードとの間で切り替えるための信号であるとも言える。

【0026】

チャネルＣＨ１，ＣＨ２のそれぞれは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線およびデータ信号ＤＱ［７：０］を転送する信号線群を除き、チャネルＣＨ．０を構成する信号群と同じ構成の信号群を有する。具体的には、チャネルＣＨ１，ＣＨ２のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データ信号ＤＱ［１５：０］を転送する信号線群、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備える。

【0027】

つまり、チャネルＣＨ１，ＣＨ２のそれぞれは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線を有さない。また、チャネルＣＨ１，ＣＨ２のそれぞれが備えるデータ信号ＤＱ［１５：０］を転送する信号線群のビット幅は、チャネルＣＨ０が備えるデータ信号ＤＱ［７：０］を転送する信号線群のビット幅の２倍である。よって、チャネルＣＨ１，ＣＨ２を介したデータ転送の周波数がチャネルＣＨ０を介したデータ転送の周波数の半分であっても、チャネルＣＨ０でのデータ転送レートと、チャネルＣＨ１，ＣＨ２のそれぞれでのデータ転送レートと、を等しくすることが可能である。

【0028】

なお、チャネルＣＨ０と、チャネルＣＨ１，ＣＨ２のそれぞれと、の間のデータ転送の周波数の比は、２対１に限定でなくてもよい。例えば、チャネルＣＨ０のデータ転送の周波数は、チャネルＣＨ１，ＣＨ２のそれぞれのデータ転送の周波数と同じであってもよい。チャネルＣＨ０のデータ転送の周波数が、チャネルＣＨ１，ＣＨ２のそれぞれのデータ転送の周波数と同じである場合、チャネルＣＨ１，ＣＨ２のそれぞれにおいて転送されるデータ信号ＤＱのビット幅を、チャネルＣＨ０において転送されるデータ信号ＤＱ［７：０］のビット幅と同じにすればよい。

【0029】

以降では、説明を簡単にするために、データストローブ信号ＤＱＳ／ＤＱＳｎに関しては、データストローブ信号ＤＱＳｎの説明を省略して、特にデータストローブ信号ＤＱＳについて説明する。

【0030】

ブリッジチップＢＣは、第１インタフェース１０１と、２つの第２インタフェース１０２（１０２－１，１０２－２）と、コントローラ１０３と、バッファメモリ１０４と、を備える。

【0031】

第１インタフェース１０１は、ホストＨＡに対してチャネルＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。第１インタフェース１０１は、第１装置であるホストＨＡからデータストローブ信号ＤＱＳを受信する第１インタフェース回路の一例である。

【0032】

２つの第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１－１～ＣＰ１－４に対してチャネルＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１０２のうちの第２インタフェース１０２－２は、４個のメモリチップＣＰ２－１～ＣＰ２－４に対してチャネルＣＨ２を介した電気信号の送受信を行うＰＨＹ回路である。各第２インタフェース１０２は、第２装置であるメモリチップＣＰにデータストローブ信号ＤＱＳを送信する第２インタフェース回路の一例である。

【0033】

バッファメモリ１０４は、ホストＨＡとメモリチップＣＰとの間の転送データが一時的に格納され得るメモリである。バッファメモリ１０４は、ＤＲＡＭ（Dynamic Random Access Memory）によって構成されてもよいし、ＳＲＡＭ（Static Random Access Memory）によって構成されてもよい。なお、バッファメモリ１０４を構成するメモリのタイプはこれらに限定されない。

【0034】

コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間に配されている。コントローラ１０３は、バッファメモリ１０４を使って、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。情報は、コマンド、アドレス、またはデータなどである。

【0035】

コントローラ１０３は、コマンドデコーダ１１１、信号転送回路１１２、マスク回路１１３、およびレジスタ１１４を有する。

【0036】

コマンドデコーダ１１１は、ホストＨＡからチャネルＣＨ０を介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。コマンドデコーダ１１１がメモリチップＣＰに対して発行するコマンドは、ホストＨＡから受けたコマンドと同じであってもよい。コマンドデコーダ１１１がメモリチップＣＰに対して発行するコマンドは、ホストＨＡから受けたコマンドに関連するが厳密には同じでなくてもよい。つまり、コマンドデコーダ１１１は、ホストＨＡからチャネルＣＨ０を介して受けたコマンドに対応したコマンドを発行することができる。

【0037】

信号転送回路１１２は、第１インタフェース１０１と第２インタフェース１０２とを接続するデータパスに設けられる回路である。信号転送回路１１２は、チャネルＣＨ０から第１インタフェース１０１を介して受信したライトデータのデータ信号ＤＱおよびデータストローブ信号ＤＱＳを第２インタフェース１０２－１，１０２－２に送信する。信号転送回路１１２から出力されたデータ信号ＤＱおよびデータストローブ信号ＤＱＳは、第２インタフェース１０２－１，１０２－２の何れかを介してチャネルＣＨ１，ＣＨ２の何れかに供給される。

【0038】

以降、チャネルＣＨ０から第１インタフェース１０１を介して受信したデータ信号ＤＱ［７：０］を、データ信号Ｈ＿ＤＱ［７：０］またはデータ信号Ｈ＿ＤＱと表記することがある。また、チャネルＣＨ０から第１インタフェース１０１を介して受信したデータストローブ信号ＤＱＳを、データストローブ信号Ｈ＿ＤＱＳと表記することがある。また、第２インタフェース１０２－１，１０２－２を介してチャネルＣＨ１，ＣＨ２に送信されるデータ信号ＤＱ［１５：０］を、データ信号Ｎ＿ＤＱ［１５：０］またはデータ信号Ｎ＿ＤＱと表記することがある。また、第２インタフェース１０２－１，１０２－２を介してチャネルＣＨ１，２に供給されるデータストローブ信号ＤＱＳを、データストローブ信号Ｎ＿ＤＱＳと表記することがある。

【0039】

マスク回路１１３は、メモリチップＣＰへの信号の供給をブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに応じて遮断することができる回路である。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間の動作モード、つまりブリッジ制御モードにおいては、マスク回路１１３は、メモリチップＣＰへの信号の供給を遮断する。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間の動作モード、つまり非ブリッジ制御モードにおいては、マスク回路１１３は、メモリチップＣＰへの信号を通過させる。つまり、マスク回路１１３は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに基づき、ブリッジ制御モードと非ブリッジ制御モードとの間の切り替えを実現する。

【0040】

レジスタ１１４は、ブリッジチップＢＣの動作を制御するための各種情報（動作制御情報と表記する）が書き込まれるメモリである。動作制御情報は、特定の情報に限定されない。例えば、動作制御情報は、ブリッジチップＢＣの制御に使用される設定情報であってもよい。設定情報は、ホストＨＡから送られてきて、ブリッジチップＢＣに格納される。コントローラ１０３は、設定情報に従った動作を実行する。設定情報は、例えば、データの転送サイズに対応した数値情報であるサイズ情報１１５を含む。サイズ情報１１５の利用方法については後述される。

【0041】

サイズ情報１１５のレジスタ１１４への書き込みは、例えば、ブリッジチップＢＣがブリッジ制御モードにあるときに、ホストＨＡからのレジスタ書き込み用のコマンドに応じて実行される。これによって、サイズ情報１１５をレジスタ１１４に書き込むためのコマンドが何れのメモリチップＣＰにも到達しない。

【0042】

ブリッジチップＢＣは、ブリッジ制御モードにおいては、ホストＨＡからの如何なるコマンドもチャネルＣＨ１，ＣＨ２に転送しない。よって、ブリッジ制御モードにおいてブリッジチップＢＣを動作させるためのコマンドは、任意に定義され得る。例えば、ブリッジ制御モードにおいてブリッジチップＢＣを動作させるためのコマンドは、トグルＤＤＲ規格によって定められたコマンドを流用したものであってもよいし、特定の規格によって定められることなく定義されたコマンドであってもよい。トグルＤＤＲ規格によって定められたコマンドが流用される場合、レジスタ１１４へのサイズ情報１１５の書き込みとして、例えば、セットフィーチャコマンドを使用することが可能である。なお、レジスタ１１４へのサイズ情報１１５の書き込みに使用されるコマンドはこれに限定されない。

【0043】

図２は、実施形態にかかるブリッジチップＢＣのさらに詳細な構成を示す模式的な図である。なお、図２では、図の簡単化のために、第２インタフェース１０２－２およびメモリチップＣＰ２－１～ＣＰ２－４の図示が省略されている。なお、信号転送回路１１２は、第２インタフェース１０２毎に設けられていてもよい。または、第２インタフェース１０２－１および第２インタフェース１０２－２は、１つの信号転送回路１１２を共用してもよい。信号転送回路１１２の出力側に、信号転送回路１１２の出力信号を第２インタフェース１０２－１および第２インタフェース１０２－２の間で切り替えるセレクタが設けられていてもよい。

【0044】

第１インタフェース１０１は、２つのＤフリップフロップＦＦ１０，ＦＦ１１を備える。各ＤフリップフロップＦＦ１０，ＦＦ１１のＤ入力端子には、データ信号Ｈ＿ＤＱ［７：０］が入力される。ＤフリップフロップＦＦ１０のクロック入力端子には、データストローブ信号Ｈ＿ＤＱＳが入力される。ＤフリップフロップＦＦ１１のクロック入力端子には、データストローブ信号Ｈ＿ＤＱＳを否定回路によって反転した信号が入力される。この構成により、第１インタフェース１０１は、データ信号Ｈ＿ＤＱ［７：０］の転送方式をＤＤＲ(Double-Data-Rate)からＳＤＲ(Single-Data-Rate)に変更する。第１インタフェース１０１は、データストローブ信号Ｈ＿ＤＱＳの立ち上がりのタイミングで受信したデータ信号Ｈ＿ＤＱ［７：０］と、データストローブ信号Ｈ＿ＤＱＳの立ち下がりのタイミングで受信したデータ信号Ｈ＿ＤＱ［７：０］と、に基づいて、データストローブ信号Ｈ＿ＤＱＳの立ち上がりのタイミングで転送される１６ビットの幅のデータ信号を出力する。

【0045】

送受信装置１１２は、オシレータ１２０、セレクタＳＥＬ２０、ＰＬＬ１２１、分周器１２２、制御回路１２３、ゲーティング回路１２４、およびＦＩＦＯ（First In, First Out）メモリ１３０を備える。ＦＩＦＯメモリ１３０は、セレクタＳＥＬ２１，ＳＥＬ２２、複数のＤフリップフロップ（ここでは一例として４つのＤフリップフロップＦＦ２０－ＦＦ２３）、およびＤフリップフロップＦＦ２４を備える。

【0046】

オシレータ１２０は、所定の周波数のクロック信号を生成する発振回路である。オシレータ１２０としては、任意のタイプの発振回路が採用され得る。例えば、水晶発振回路またはＲＣ発振回路などが、オシレータ１２０として採用され得る。オシレータ１２０が生成したクロックを、オシレータクロックと表記する。

【0047】

セレクタＳＥＬ２０は、２つの入力端子を備える。セレクタＳＥＬ２０が備える２つの入力端子のうちの１つには、データストローブ信号Ｈ＿ＤＱＳが入力される。セレクタＳＥＬ２０が備える２つの入力端子のうちの他の１つには、オシレータクロックが入力される。セレクタＳＥＬ２０の出力端子は、ＰＬＬ１２１の入力端子に接続されている。つまり、セレクタＳＥＬ２０は、ＰＬＬ１２１の参照クロックを、データストローブ信号Ｈ＿ＤＱＳとオシレータクロックとの間で切り替える。セレクタＳＥＬ２０の制御端子は、制御回路１２３によって制御される。

【0048】

ＰＬＬ１２１は、参照クロックと位相が同期したクロックを生成する。ここでは一例として、ＰＬＬ１２１は、参照クロックの周波数と等しい周波数のクロックを生成することとする。ＰＬＬ１２１が生成したクロックを、ＰＬＬクロックと表記する。

【0049】

分周器１２２は、ＰＬＬクロックの周波数を１／２に分周することによって、ＰＬＬクロックの周波数の１／２である周波数のクロックを生成する。分周器１２２が生成したクロックを、分周器クロックと表記する。

【0050】

ゲーティング回路１２４は、後続の回路への分周器クロックの供給を遮断したり後続の回路に分周器クロックを供給したりすることができる。

【0051】

なお、ゲーティング回路１２４を通過した分周器クロックは、データストローブ信号Ｎ＿ＤＱＳとして出力される。また、ゲーティング回路１２４は、制御回路１２３によって制御される。つまり、制御回路１２３は、ゲーティング回路１２４を制御することによって、データストローブ信号Ｎ＿ＤＱＳを遮断したり、データストローブ信号Ｎ＿ＤＱＳの遮断を解除したりすることができる。

【0052】

セレクタＳＥＬ２１の入力端子には、第１インタフェース１０１によってデータ信号Ｈ＿ＤＱ［７：０］から変換された信号である１６ビットの幅のデータ信号ＤＱが入力される。セレクタＳＥＬ２１は、複数の出力端子を備える。ここでは、セレクタＳＥＬ２１は、４つの出力端子を備えるセレクタＳＥＬとして描画されている。

【0053】

ＤフリップフロップＦＦ２０～ＦＦ２３のそれぞれは、１６ビットのデータを取り込むことができる。即ち、ＤフリップフロップＦＦ２０～ＦＦ２３のそれぞれは、１６個のＤフリップフロップの群である。ＤフリップフロップＦＦ２０～ＦＦ２３のそれぞれのＤ入力端子は、セレクタＳＥＬ２１のそれぞれ異なる出力端子に接続されている。ＤフリップフロップＦＦ２０～ＦＦ２３のそれぞれのクロック入力端子には、データストローブ信号Ｈ＿ＤＱＳが入力される。

【0054】

ＤフリップフロップＦＦ２０～ＦＦ２３のそれぞれのＱ出力端子は、セレクタＳＥＬ２２のそれぞれ異なる入力端子に接続されている。セレクタＳＥＬ２２の出力端子は、ＤフリップフロップＦＦ２４のＤ入力端子に接続されている。ＤフリップフロップＦＦ２４のクロック入力端子には、ゲーティング回路１２４を通過した分周器クロック、つまりデータストローブ信号Ｎ＿ＤＱＳが入力される。

【0055】

よって、セレクタＳＥＬ２１，ＳＥＬ２２、ＤフリップフロップＦＦ２０～ＦＦ２３、およびＤフリップフロップＦＦ２４は、協働して、ＦＩＦＯメモリ１３０として機能する。ＦＩＦＯメモリ１３０には、データストローブ信号Ｈ＿ＤＱＳに同期して（より正確にはデータストローブ信号Ｈ＿ＤＱＳの立ち上がりのタイミングで）１６ビットのデータが格納される。格納位置は、ＤフリップフロップＦＦ２０～ＦＦ２３に対してラウンドロビン方式で選択される。ＦＩＦＯメモリ１３０は、自身に格納された１６ビットのデータを２セットまとめた３２ビットのデータを、データストローブ信号Ｎ＿ＤＱＳに同期して（より正確にはデータストローブ信号Ｎ＿ＤＱＳの立ち上がりのタイミングで）第２インタフェース１０２－１に渡す。ここで、ＤフリップフロップＦＦ２０～ＦＦ２３のうちのデータの出力元のＤフリップフロップは、ＦＩＦＯのルールに従って選択される。よって、ＦＩＦＯメモリ１３０の出力対象の２セットのデータは、ＦＩＦＯメモリ１３０に格納された順番で選択される。

【0056】

セレクタＳＥＬ２１，ＳＥＬ２２は、任意の回路によって制御される。一例では、セレクタＳＥＬ２１，ＳＥＬ２２は、制御回路１２３によって制御される。

【0057】

なお、ＦＩＦＯメモリ１３０の構成は上記に限定されない。例えば、ＦＩＦＯメモリ１３０を構成するＤフリップフロップＦＦ２０～ＦＦ２３のそれぞれに格納されるデータのサイズは、１６ビットに限定されない。また、ＦＩＦＯメモリ１３０は、ＳＲＡＭなど、他のタイプのメモリによって構成されてもよい。

【0058】

図２では、ＦＩＦＯメモリ１３０は、図の簡単化のために、１６ビットのデータを４つまで記憶できるように構成されたＦＩＦＯメモリとして描画されている。ＦＩＦＯメモリ１３０の容量はこれに限定されない。要求されるＦＩＦＯメモリ１３０の容量については後述する。

【0059】

制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳの入力の開始を検出したり、データストローブ信号Ｈ＿ＤＱＳおよびデータストローブ信号Ｎ＿ＤＱＳのトグル数をカウントしたりすることができる。また、制御回路１２３は、レジスタ１１４に格納されているサイズ情報１１５を読み出すことができる。

【0060】

制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳの入力の開始を検出した場合、データストローブ信号Ｈ＿ＤＱＳがＰＬＬ１２１に参照クロックとして入力されるようにセレクタＳＥＬ２０を制御する。データストローブ信号Ｈ＿ＤＱＳの入力の開始に応じて、制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウントを開始する。

【0061】

そして、制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値に基づき、データストローブ信号Ｈ＿ＤＱＳの入力が完了したか否かを判定する。データストローブ信号Ｈ＿ＤＱＳの入力が完了した場合、制御回路１２３は、オシレータクロックが参照クロックとしてＰＬＬ１２１に入力されるようにセレクタＳＥＬ２０を制御する。

【0062】

レジスタ１１４には、データストローブ信号Ｈ＿ＤＱＳの入力よりも前にサイズ情報１１５が格納される。サイズ情報１１５は、後に転送されるデータのサイズに対応する。つまり、サイズ情報１１５は、データストローブ信号Ｈ＿ＤＱＳの予定トグル数に対応する。制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値が予定トグル数に至ったか否かに基づいて、データストローブ信号Ｈ＿ＤＱＳの入力が完了したか否かを判定する。具体的には、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値が予定トグル数に至っていない場合、制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳの入力が完了していないと判定する。データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値が予定トグル数に至った場合、制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳの入力が完了したと判定する。

【0063】

また、参照クロックの切り替え直後には、ＰＬＬクロックの位相は、切り替え後の参照クロックの位相に同期した状態（つまりロック状態）になっていない。ＰＬＬクロックの位相が参照クロックの位相に同期していない状態を、非ロック状態と表記する。参照クロックの切り替えからその後にＰＬＬ１２１がロック状態になるまでには、時間を要する。制御回路１２３は、参照クロックの切り替え後のＰＬＬ１２１が非ロック状態にある期間には、ゲーティング回路１２４を制御することによって、データストローブ信号Ｎ＿ＤＱＳを遮断する。ＰＬＬ１２１がロック状態になった後、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳの遮断を解除する。

【0064】

ＰＬＬ１２１がロック状態になったか否かは、任意の方法で判定され得る。

【0065】

一例では、制御回路１２３は、参照クロックの切り替えを実行してからの経過時間に基づいてＰＬＬ１２１がロック状態になったか否かを判定する。ＰＬＬ１２１が非ロック状態になってからロック状態になるまでの時間は、ＰＬＬ１２１の性能によって決まる。制御回路１２３は、参照クロックの切り替えを実行した後、経過時間の計測を行い、経過時間がＰＬＬ１２１がロック状態になるまでに要する時間に至ったか否かを判定する。経過時間の計測には、ＰＬＬクロックまたはＰＬＬクロックと異なる任意のクロックのカウントが利用され得る。経過時間がＰＬＬ１２１がロック状態になるまでに要する時間に至っていない場合、未だＰＬＬ１２１がロック状態になっていないと推定されるので、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳの遮断を継続する。経過時間がＰＬＬ１２１がロック状態になるまでに要する時間に至った場合、ＰＬＬ１２１がロック状態になったと推定されるので、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳの遮断を解除する。

【0066】

別の例では、ＰＬＬ１２１のフィードバック信号と参照クロックとの位相の差分の信号を監視することによって、ＰＬＬ１２１がロック状態になったか否かを判定することができる。当該差分の信号のレベルが所定のレベルより大きい場合、未だＰＬＬ１２１がロック状態になっていないと推定されるので、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳの遮断を継続する。当該差分の信号のレベルが所定のレベルより小さい場合、ＰＬＬ１２１がロック状態にあると推定されるので、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳの遮断を解除する。

【0067】

第２インタフェース１０２は、２つのＤフリップフロップＦＦ３０，ＦＦ３１を備える。ＤフリップフロップＦＦ３０のＤ入力端子には、ＦＩＦＯメモリ１３０から出力された３２ビットのデータのうちの一部の１６ビットのデータ、換言すると当該３２ビットのデータを構成する２セットの１６ビットのデータのうちのＦＩＦＯメモリ１３０に入力されたタイミングが早いほうのデータ、が入力される。ＤフリップフロップＦＦ３１のＤ入力端子には、ＦＩＦＯメモリ１３０から出力された３２ビットのデータのうちの他の一部の１６ビットのデータ、換言すると当該３２ビットのデータを構成する２セットの１６ビットのデータのうちのＦＩＦＯメモリ１３０に入力されたタイミングが遅いほうのデータ、が入力される。ＤフリップフロップＦＦ３０のクロック入力端子には、データストローブ信号Ｎ＿ＤＱＳが入力される。ＤフリップフロップＦＦ３１のクロック入力端子には、データストローブ信号Ｎ＿ＤＱＳを否定回路によって反転した信号が入力される。この構成により、第２インタフェース１０２は、ＦＩＦＯメモリ１３０から出力された３２ビットのデータからＤＤＲで転送されるデータ信号Ｎ＿ＤＱ［１５：０］を生成することができる。第２インタフェース１０２は、生成したデータ信号Ｎ＿ＤＱ［１５：０］を、データストローブ信号Ｎ＿ＤＱＳとともに送信先のメモリチップＣＰ１に出力する。

【0068】

なお、ここでは、チャネルＣＨ０と、チャネルＣＨ１，ＣＨ２のそれぞれと、の間のデータ転送の周波数の比は２対１であることとしている。よって、データストローブ信号Ｈ＿ＤＱＳが入力されている期間においては、データストローブ信号Ｈ＿ＤＱＳに基づいて生成されたＰＬＬクロックが分周器１２２によって周波数が１／２に分周されることで、周波数がデータストローブ信号Ｈ＿ＤＱＳの周波数の半分であるデータストローブ信号Ｎ＿ＤＱＳが生成される。設計者は、分周器１２２による分周比を、チャネルＣＨ０と、チャネルＣＨ１，ＣＨ２のそれぞれと、の間のデータ転送の周波数の比の設定に応じて決めることができる。チャネルＣＨ０のデータ転送の周波数が、チャネルＣＨ１，ＣＨ２のそれぞれのデータ転送の周波数と等しい場合、分周器１２２は省略され得る。場合によっては、ＰＬＬクロックに対し、分周のほかの処理（例えば逓倍）が行われることによって、データストローブ信号Ｎ＿ＤＱＳが生成されてもよい。

【0069】

ＰＬＬクロックに対して分周や逓倍などの処理を行うことによって生成されたクロックをデータストローブ信号Ｎ＿ＤＱＳとして使用するか、ＰＬＬクロックそのものをデータストローブ信号Ｎ＿ＤＱＳとして使用するかは、設計者によって任意に決定される。ブリッジチップＢＣは、ＰＬＬ１２１によってＰＬＬクロックを生成し、生成したＰＬＬクロックに対応したクロック（即ち、ＰＬＬクロック、またはＰＬＬクロックに対して分周や逓倍などの処理を行うことによって生成されたクロック）をデータストローブ信号Ｎ＿ＤＱＳとしてメモリチップＣＰに送信する。

【0070】

上記の構成により、ブリッジチップＢＣは、ジッタを有さない（またはジッタが含まれていてもそのジッタはわずかである）データストローブ信号Ｎ＿ＤＱＳをメモリチップＣＰに送信することができる。その結果、ブリッジチップＢＣがデータストローブ信号Ｈ＿ＤＱＳをそのままメモリチップＣＰに転送する場合に比べて、メモリチップＣＰは、ジッタがより小さく抑制されたデータストローブ信号を受信することができる。

【0071】

なお、前述したように、ホストＨＡは、コマンド、アドレス、およびデータをデータ信号Ｈ＿ＤＱ［７：０］として送信する。信号転送回路１１２は、データ信号Ｈ＿ＤＱ［７：０］として受信するコマンド、アドレス、およびデータのうちのデータを転送する。データ信号Ｈ＿ＤＱ［７：０］として受信するコマンド、アドレス、およびデータのうちのコマンドおよびアドレスは、信号転送回路１１２と異なる経路（不図示）によって転送される。コントローラ１０３は、ホストＨＡが送信したコマンド、アドレス、データからデータを選択して信号転送回路１１２に入力するセレクタ（不図示）を備える。当該セレクタは、データ信号Ｈ＿ＤＱ［７：０］として受信したコマンド、アドレス、データのうちから当該データを、例えばコマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥに基づいて選択することができる。

【0072】

続いて、実施形態にかかる半導体記憶装置１の動作を説明する。

【0073】

前述したように、サイズ情報１１５のレジスタ１１４への書き込みは、ブリッジチップＢＣがブリッジ制御モードにあるときに実行される。そこで、まず、ブリッジ制御モードでの動作と非ブリッジ制御モードでの動作との違いを説明する。

【0074】

図３は、実施形態にかかる半導体記憶装置１の非ブリッジ制御モードでの動作の一例を説明するためのタイミングチャートである。ホストＨＡがブリッジチップＢＣにメモリチップＣＰに宛てたコマンドを送信するとき、非ブリッジ制御モードが使用される。ここでは、ホストＨＡがチャネルＣＨ１に接続された或るメモリチップＣＰ１に宛てたセットフィーチャコマンドを送信する例を説明する。

【0075】

ホストＨＡは、メモリチップＣＰに宛てたコマンド（換言するとブリッジチップＢＣに宛てたコマンドでないコマンド）を送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に維持する。つまり、図３に示される例では、ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に維持する。

【0076】

そして、ホストＨＡは、チャネルＣＨ０のチップイネーブル信号ＣＥをアクティブ状態（Ｌレベル）に遷移させる（Ｓ１０１）。これに応じてチャネルＣＨ１のチップイネーブル信号ＣＥもアクティブ状態（Ｌレベル）に遷移する。

【0077】

その後、ホストＨＡは、セットフィーチャコマンドを送信する（Ｓ１０２）。具体的には、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１００、および書き込み対象のデータＤ１００、をこの順番で、データ信号Ｈ＿ＤＱ［７：０］として送信する。コマンド値Ｃ１の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。アドレス値ＡＤＤ１００の送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。データＤ１００の送信の際には、ホストＨＡは、データストローブ信号Ｈ＿ＤＱＳのトグルを行う。

【0078】

ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）に維持されているので、ブリッジチップＢＣのマスク回路１１３は、ホストＨＡからの信号をメモリチップＣＰ群に転送する。よって、Ｓ１０２においてホストＨＡからブリッジチップＢＣに供給されたセットフィーチャコマンドは、ブリッジチップＢＣによってそのままチャネルＣＨ１に転送される（Ｓ１０３）。なお、ブリッジチップＢＣがホストＨＡからセットフィーチャコマンドを受信するタイミングとブリッジチップＢＣがメモリチップＣＰ群に送信するタイミングとの間に微小な遅延があり得る。

【0079】

送信先のメモリチップＣＰ１は、コマンド値Ｃ１、アドレス値ＡＤＤ１００、およびデータＤ１００からなるセットフィーチャコマンドをチャネルＣＨ１を介して受信する。すると、送信先のメモリチップＣＰ１は、受信したセットフィーチャコマンドに応じた処理を実行する。つまり、送信先のメモリチップＣＰ１は、自身が有するフィーチャレジスタのうちのアドレス値ＡＤＤ１００が示す位置に、受信したデータＤ１００を書き込む。送信先のメモリチップＣＰ１は、セットフィーチャコマンドに応じた処理を開始する際に、チャネルＣＨ１のレディービジー信号Ｒ／Ｂｎをビジー状態（Ｌレベル）に遷移させる（Ｓ１０４）。そして、送信先のメモリチップＣＰ１は、セットフィーチャコマンドに応じた処理を完了した際に、チャネルＣＨ１のレディービジー信号Ｒ／Ｂｎをレディー状態に戻す（Ｓ１０５）。このチャネルＣＨ１のレディービジー信号Ｒ／Ｂｎは、そのままもしくは微小な遅延をもってブリッジチップＢＣを介してチャネルＣＨ０のレディービジー信号Ｒ／Ｂｎ＿１としてホストＨＡに転送される。

【0080】

ホストＨＡは、レディービジー信号Ｒ／Ｂｎ＿１がビジー状態からレディー状態に戻ったことを以て、セットフィーチャコマンドの実行が完了したことを認識し、チャネルＣＨ０のチップイネーブル信号ＣＥを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ１０６）。これに応じてチャネルＣＨ１のチップイネーブル信号ＣＥも非アクティブ状態（Ｈレベル）に遷移する。

【0081】

このように、ホストＨＡは、何れかのメモリチップＣＰにコマンドを送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態に維持する。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態である場合には、ホストＨＡからのコマンドをチャネルＣＨ１，ＣＨ２に転送する。よって、送信先のメモリチップＣＰは、自身に宛てたコマンドを受信することができる。

【0082】

図４は、実施形態にかかる半導体記憶装置１のブリッジ制御モードでの動作の一例を説明するためのタイミングチャートである。ブリッジ制御モードは、ホストＨＡがブリッジチップＢＣに宛てたコマンドを送信するときに使用される。ここでは、ホストＨＡが送信するブリッジチップＢＣに宛てたコマンドとして、レジスタ１１４にサイズ情報１１５を書き込むためのセットフィーチャコマンドを例にして説明する。

【0083】

ホストＨＡは、まず、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ２０１）。これによって、ブリッジチップＢＣの動作モードは非ブリッジ制御モードからブリッジ制御モードに遷移する。

【0084】

続いて、ホストＨＡは、セットフィーチャコマンドを送信する（Ｓ２０２）。なお、図４の例では、ホストＨＡは、セットフィーチャコマンドを送信する前にチップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に遷移させている。ホストＨＡは、チップイネーブル信号ＣＥｎの制御を行わなくてもよい。

【0085】

セットフィーチャコマンドの送信の手順は、図３に例示したメモリチップＣＰに宛てたコマンドを送信する手順と同様である。具体的には、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１０１、および書き込み対象のデータＤ１０１、をこの順番で、データ信号Ｈ＿ＤＱ［７：０］として送信する。コマンド値Ｃ１の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。アドレス値ＡＤＤ１０１の送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。データＤ１０１の送信の際には、ホストＨＡは、データストローブ信号Ｈ＿ＤＱＳのトグルを行う。

【0086】

このセットフィーチャコマンドによってサイズ情報１１５のレジスタ１１４への書き込みを行う場合、書き込み対象のデータＤ１０１は、サイズ情報１１５である。

【0087】

ブリッジ制御モードでは、ブリッジチップＢＣのマスク回路１１３は、ホストＨＡからの信号のメモリチップＣＰへの供給を遮断する。また、ブリッジ制御モードでは、ブリッジチップＢＣのコマンドデコーダ１１１は、コマンド値Ｃ１、アドレス値ＡＤＤ１０１、およびデータＤ１０１は自身に宛てたセットフィーチャコマンドであると解釈する。そして、コントローラ１０３は、Ｓ２０２によって供給されたセットフィーチャコマンドを実行する。つまり、コントローラ１０３は、自身が備えるレジスタ１１４のうちのアドレス値ＡＤＤ１０１が示す位置に、データＤ１０１として受信したサイズ情報１１５を書き込む。

【0088】

ホストＨＡは、セットフィーチャコマンドの送信を完了すると、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ２０３）。これによって、ブリッジチップＢＣの動作モードはブリッジ制御モードから非ブリッジ制御モードに遷移する。

【0089】

このように、ホストＨＡは、ブリッジチップＢＣに宛てたコマンドを送信する際には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ状態に維持する。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態である場合には、ホストＨＡからのコマンドをチャネルＣＨ１，ＣＨ２に転送しない。よって、何れのメモリチップＣＰも、ブリッジチップＢＣに宛てたコマンドを受信することができない。

【0090】

仮に、ブリッジチップＢＣに宛てたセットフィーチャコマンドを或るメモリチップＣＰが受信した場合、そのメモリチップＣＰは、たとえそのセットフィーチャコマンドが自身宛てでなかったとしても、規格で定められたなんらかの処理を実行することがある。つまり、そのメモリチップＣＰは、誤動作し得る。そのメモリチップＣＰは、規格で定められた処理を実行している期間には、たとえその処理が誤動作であっても、レディービジー信号Ｒ／Ｂｎをビジー状態に維持し、そのレディービジー信号Ｒ／ＢｎはチャネルＣＨ０を介してホストＨＡに送られる。ホストＨＡは、チャネルＣＨ０のレディービジー信号Ｒ／Ｂｎがビジー状態である期間には、次のコマンドをチャネルＣＨ０を介して送信することができない。

【0091】

ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを用いることによって、ブリッジチップＢＣに宛てたコマンドがメモリチップＣＰに到達することを防止することができる。よって、ブリッジチップＢＣに宛てたコマンドによってメモリチップＣＰが誤動作を行うことが防止でき、ホストＨＡが誤動作の完了を待つ時間の発生が防止される。即ち、図４に示されるように、メモリチップＣＰは、ブリッジチップＢＣに宛てたコマンドに応じてレディービジー信号Ｒ／Ｂｎをビジー状態に遷移させることがないため、メモリチップＣＰのレディービジー信号Ｒ／Ｂｎは、ブリッジチップＢＣに宛てた当該コマンドに関係なくレディー状態で維持される。メモリチップＣＰのレディービジー信号Ｒ／Ｂｎは、ホストＨＡにレディービジー信号Ｒ／Ｂｎ＿１として転送される。つまり、ホストＨＡに入力されるレディービジー信号Ｒ／Ｂｎ＿１は、ブリッジチップＢＣに宛てた当該コマンドに関係なくレディー状態で維持される。したがって、ホストＨＡは、ブリッジチップＢＣ宛てのコマンドを送信した後、速やかにメモリチップＣＰに次のコマンドを送信することが可能である。その結果、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度を高速化することが可能である。

【0092】

なお、ブリッジチップＢＣの動作モードを非ブリッジ制御モードとブリッジ制御モードとの間で切り替えるための信号は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを用いた方法に限定されない。

【0093】

例えば、ホストＨＡと半導体記憶装置１とのデータ通信の規格では、全てのコマンド値に対して、実際の動作が定義されている訳ではない。動作が未定義のコマンド値をベンダーが任意の制御にアサインすることができ、ベンダースペシフィックと呼ばれている。このようなコマンド値を、モード切り替えを行うための独自の信号として利用することができる。モード切り替えを行うための独自の信号として、ベンダースペシフィックなコマンド値が使用される場合、チャネルＣｈ０からブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送するための信号線を省略することが可能である。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送するための信号線が省略されるかわりに、コントローラ１０３は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎの信号線が設けられる。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは、マスク回路１１３に対して、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎと同様の作用を行う。例えば、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは、レジスタ１１４に格納されている。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは、信号線によってマスク回路１１３に入力される。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）にある期間には、マスク回路１１３は、メモリチップＣＰへの信号の供給を遮断する。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎが非アクティブ状態（Ｈレベル）にある期間には、マスク回路１１３は、メモリチップＣＰに信号を転送する。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）である期間、ブリッジチップＢＣはブリッジ制御モードで動作する。

【0094】

コマンドデコーダ１１１は、ホストＨＡから受信したコマンドがブリッジ制御コマンドであると解釈した場合には、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる。内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）にある期間において、チャネルＣＨ０のチップイネーブル信号ＣＥｎがアクティブ状態（Ｌレベル）から非アクティブ状態（Ｈレベル）に遷移すると、コントローラ１０３は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）から非アクティブ状態（Ｈレベル）に遷移させる。

【0095】

図５は、実施形態にかかる半導体記憶装置１のブリッジ制御モードでの動作の別の一例を説明するためのタイミングチャートである。ここでは、図４のケースと同様に、ホストＨＡが送信するブリッジチップＢＣに宛てたコマンドとして、レジスタ１１４にサイズ情報１１５を書き込むためのセットフィーチャコマンドを例にして説明する。

【0096】

図５に示す例によれば、ホストＨＡは、送信先がブリッジチップＢＣであるかメモリチップＣＰであるかに関わらず、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ３０１）。

【0097】

そして、ホストＨＡは、ブリッジチップＢＣの動作モードをブリッジ制御モードに遷移させるために、ブリッジ制御コマンドを送信する（Ｓ３０２）。Ｓ３０２では、ホストＨＡは、ブリッジ制御コマンドを表すコマンド値Ｃ２をデータ信号Ｈ＿ＤＱ［７：０］として送信する。コマンド値Ｃ２の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。

【0098】

コマンド値Ｃ２を受信すると、ブリッジチップＢＣのコマンドデコーダ１１１は、当該コマンド値Ｃ２がブリッジ制御コマンドを表すことを解釈する。すると、コントローラ１０３は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎをアクティブ状態（Ｌレベル）に遷移させる（Ｓ３０４）。マスク回路１１３は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎがアクティブ状態（Ｌレベル）に遷移したことに応じて、ホストＨＡからの信号のメモリチップＣＰへの供給の遮断を開始する。これによって、ブリッジチップＢＣの動作モードは非ブリッジ制御モードからブリッジ制御モードに遷移する。

【0099】

ブリッジチップＢＣの動作モードがブリッジ制御モードに遷移する前までの期間では、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎは非アクティブ状態（Ｈレベル）にあった。よって、ブリッジチップＢＣは、ホストＨＡから受信したブリッジ制御コマンドを、チャネルＣＨ０，ＣＨ１を介してメモリチップＣＰに転送する（Ｓ３０３）。つまり、メモリチップＣＰは、ブリッジ制御コマンドを受信する。コマンド値Ｃ２は、メモリチップＣＰのベンダースペシフィックなコマンドとして定義されていない未定義な値の中から選択された値であり、メモリチップＣＰは解釈することができない。よって、メモリチップＣＰは、コマンド値Ｃ２を受信したとしても、何の処理も開始しない。

【0100】

ブリッジチップＢＣの動作モードがブリッジ制御モードに遷移すると、図４に例示した動作と同様に、ホストＨＡは、セットフィーチャコマンドを送信する（Ｓ３０５）。具体的には、ホストＨＡは、セットフィーチャコマンドを表すコマンド値Ｃ１、アクセス先の位置を表すアドレス値ＡＤＤ１０３、および書き込み対象のデータＤ１０３をこの順番で、データ信号Ｈ＿ＤＱ［７：０］として送信する。書き込み対象のデータＤ１０３は、例えばサイズ情報１１５である。

【0101】

ブリッジ制御モードにおいては、ブリッジチップＢＣのコントローラ１０３は、ホストＨＡから供給されたコマンド（この場合はセットフィーチャコマンド）は自身に宛てたコマンドであると解釈する。また、コマンドデコーダ１１１は、受信したコマンドはセットフィーチャコマンドであると解釈する。そして、コントローラ１０３は、セットフィーチャコマンドに応じた処理を実行する。つまり、コントローラ１０３は、自身が備えるレジスタ１１４のうちのアドレス値ＡＤＤ１０３が示す位置に、データＤ１０３として受信したサイズ情報１１５を書き込む。

【0102】

また、ブリッジ制御モードにおいては、ホストＨＡが送信したセットフィーチャコマンドは、メモリチップＣＰには到達しない。よって、メモリチップＣＰは、ブリッジチップＢＣに宛てたセットフィーチャコマンドに応じた動作を実行することはない。

【0103】

ホストＨＡは、セットフィーチャコマンドの送信を完了すると、チップイネーブル信号ＣＥを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ３０６）。すると、ブリッジチップＢＣのコントローラ１０３は、内部ブリッジチップイネーブル信号ＩＢＲＧ＿ＣＥｎを非アクティブ状態（Ｈレベル）に遷移させる（Ｓ３０７）。これによって、ブリッジチップＢＣの動作モードはブリッジ制御モードから非ブリッジ制御モードに遷移する。ブリッジ制御モードが終了したことで、ブリッジチップＢＣは、ホストＨＡからのコマンドをメモリチップＣＰに転送することが可能になる。

【0104】

なお、モード切り替えを行うための独自の信号としてベンダースペシフィックなコマンド値のうちの１つが使用される構成において、非ブリッジ制御モードでの半導体記憶装置１の動作は、図３に示された動作と同様である。

【0105】

このように、ブリッジチップＢＣの動作モードを切り替えるために、独自のコマンドであるブリッジ制御コマンドを用いることができる。ベンダースペシフィックなコマンド値のうちの１つをブリッジ制御コマンドにアサインすることで、ブリッジチップＢＣの動作モードの切り替えが可能となる。

【0106】

図６は、実施形態の制御回路１２３の動作の一例を説明するためのフローチャートである。

【0107】

トグルＤＤＲ規格によれば、ホストＨＡは、データ信号Ｈ＿ＤＱ［７：０］の入力の開始の直前に、データストローブ信号Ｈ＿ＤＱＳのレベルを一回、ＨレベルからＬレベルに変更する。つまり、データ信号Ｈ＿ＤＱ［７：０］が入力されていない状態でデータストローブ信号Ｈ＿ＤＱＳのレベルがＨレベルからＬレベルに遷移することは、まもなくデータ信号Ｈ＿ＤＱ［７：０］の入力およびデータストローブ信号Ｈ＿ＤＱＳのトグルが開始することを意味する。制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳを監視し、データストローブ信号Ｈ＿ＤＱＳのレベルがＨレベルからＬレベルに遷移したか否かを判定する（Ｓ４０１）。

【0108】

データストローブ信号Ｈ＿ＤＱＳのレベルがＨレベルからＬレベルに遷移していない場合（Ｓ４０１：Ｎｏ）、制御回路１２３は、Ｓ４０１の処理を再び実行する。

【0109】

データストローブ信号Ｈ＿ＤＱＳのレベルがＨレベルからＬレベルに遷移した場合（Ｓ４０１：Ｙｅｓ）、制御回路１２３は、セレクタＳＥＬ２０を制御することによってＰＬＬ１２１へのデータストローブ信号Ｈ＿ＤＱＳの入力を開始し、ゲーティング回路１２４を制御することによってデータストローブ信号Ｎ＿ＤＱＳの遮断を開始する（Ｓ４０２）。なお、Ｓ４０２の処理が開始するまでは、ＰＬＬ１２１には、例えばオシレータクロックが参照クロックとして入力されている。

【0110】

続いて、データストローブ信号Ｈ＿ＤＱＳのトグルが開始されると、制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウントを開始する（Ｓ４０３）。

【0111】

なお、データストローブ信号Ｈ＿ＤＱＳのトグルと同時に、データ信号Ｈ＿ＤＱ［７：０］の入力が開始される。入力されたデータ信号Ｈ＿ＤＱ［７：０］は、第１インタフェース１０１によって、ＳＤＲで転送される１６ビット幅のデータ信号に変換される。信号転送回路Ｆ１１２は、変換後のデータ信号をＦＩＦＯメモリ１３０に順次格納する。

【0112】

参照クロックのオシレータクロックからデータストローブ信号Ｈ＿ＤＱＳへの切り替えによって、ＰＬＬ１２１は、ロック状態から非ロック状態になる。そして、しばらくしてＰＬＬ１２１は、再びロック状態になる。制御回路１２３は、ＰＬＬ１２１がロック状態になったか否かを判定する（Ｓ４０４）。

【0113】

前述したとおり、ＰＬＬ１２１がロック状態になったか否かは任意の方法で判定され得る。ＰＬＬ１２１がロック状態になっていない場合（Ｓ４０４：Ｎｏ）、制御回路１２３は、Ｓ４０４の処理を再び実行する。

【0114】

ＰＬＬ１２１がロック状態になった場合（Ｓ４０４：Ｙｅｓ）、制御回路１２３は、ゲーティング回路１２４を制御することによってデータストローブ信号Ｎ＿ＤＱＳの遮断を解除する（Ｓ４０５）。これによって、分周器クロックは、データストローブ信号Ｎ＿ＤＱＳとして出力される。ここで出力されるデータストローブ信号Ｎ＿ＤＱＳは、データストローブ信号Ｈ＿ＤＱＳに基づいて生成された信号である。

【0115】

なお、データストローブ信号Ｎ＿ＤＱＳのトグルが開始されると、信号転送回路１１２は、ＦＩＦＯメモリ１３０から１６ビット幅のデータ信号を順次読み出す。第２インタフェース１０２は、ＦＩＦＯメモリ１３０から順次読み出されたＳＤＲで転送される３２ビット幅のデータ信号から、ＤＤＲで転送される１６ビット幅のデータ信号を生成する。そして、第２インタフェース１０２は、ＤＤＲで転送される１６ビット幅のデータ信号をデータ信号Ｎ＿ＤＱ［１５：０］として送信先のメモリチップＣＰに出力する。第２インタフェース１０２は、データ信号Ｎ＿ＤＱ［１５：０］を、データストローブ信号Ｎ＿ＤＱＳとともに出力する。

【0116】

また、データストローブ信号Ｎ＿ＤＱＳのトグルが開始されると、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳのトグル数のカウントを開始する（Ｓ４０６）。

【0117】

制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応する値に至ったか否かを判定する（Ｓ４０７）。この処理は、データストローブ信号Ｈ＿ＤＱＳのトグル、換言するとデータ信号Ｈ＿ＤＱ［７：０］の入力、が完了したか否かを判定する処理に相当する。データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応する値に至っていない場合（Ｓ４０７：Ｎｏ）、制御回路１２３は、Ｓ４０７の処理を再び実行する。

【0118】

データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応する値に至った場合（Ｓ４０７：Ｙｅｓ）、制御回路１２３は、セレクタＳＥＬ２０を制御することによってＰＬＬ１２１へのオシレータクロックの入力を開始し、ゲーティング回路１２４を制御することによってデータストローブ信号Ｎ＿ＤＱＳの遮断を開始する（Ｓ４０８）。

【0119】

Ｓ４０８の処理によって、ＰＬＬ１２１はロック状態から非ロック状態になる。そして、しばらくしてＰＬＬ１２１は、再びロック状態になる。制御回路１２３は、ＰＬＬ１２１がロック状態になったか否かを判定する（Ｓ４０９）。

【0120】

ＰＬＬ１２１がロック状態になったか否かは任意の方法で判定され得る。ＰＬＬ１２１がロック状態になっていない場合（Ｓ４０９：Ｎｏ）、制御回路１２３は、Ｓ４０９の処理を再び実行する。

【0121】

ＰＬＬ１２１がロック状態になった場合（Ｓ４０９：Ｙｅｓ）、制御回路１２３は、ゲーティング回路１２４を制御することによってデータストローブ信号Ｎ＿ＤＱＳの遮断を解除する（Ｓ４１０）。これによって、データストローブ信号Ｎ＿ＤＱＳの出力が再開される。ここで出力されるデータストローブ信号Ｎ＿ＤＱＳは、オシレータクロックに基づいて生成されたものである。

【0122】

制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応する値に至ったか否かを判定する（Ｓ４１１）。この処理は、データ信号Ｈ＿ＤＱ［７：０］として受信したデータを全てメモリチップＣＰに出力したか否かを判定する処理に相当する。データストローブ信号Ｎ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応する値に至っていない場合（Ｓ４１１：Ｎｏ）、制御回路１２３は、Ｓ４１１の処理を再び実行する。

【0123】

データストローブ信号Ｎ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応する値に至った場合（Ｓ４１１：Ｙｅｓ）、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳの出力を停止する（Ｓ４１２）。そして、制御回路１２３は一連の動作を終了する。

【0124】

図７は、図６に示された一連の動作の実行時の実施形態の各信号の状態遷移の一例を示すタイミングチャートである。なお、図７では、オシレータクロックは、一例として、図２には不図示の逓倍器によって周波数が２倍に逓倍された後にＰＬＬ１２１に入力されることとしている。

【0125】

例えば、データストローブ信号Ｈ＿ＤＱＳのレベルがＨレベルからＬレベルに遷移する前（例えば図７の時刻ｔ０）においては、ＰＬＬ１２１は、オシレータクロックを参照クロックとして用いることによってＰＬＬクロックを生成している。分周器１２２は、オシレータクロックに基づいて生成されたＰＬＬクロックに基づいて分周器クロックを生成している。

【0126】

データストローブ信号Ｈ＿ＤＱＳのレベルがＨレベルからＬレベルに遷移すると（時刻ｔ１）、制御回路１２３は、Ｓ４０２およびＳ４０３（何れも図６を参照）の処理を実行する。これによって、ＰＬＬ１２１の参照クロックが、オシレータクロックからデータストローブ信号Ｈ＿ＤＱＳに切り替えられる。また、データストローブ信号Ｎ＿ＤＱＳの遮断が開始され、データストローブ信号Ｎ＿ＤＱＳは、データストローブ信号Ｎ＿ＤＱＳの遮断中は、データストローブ信号Ｎ＿ＤＱＳはＬレベルに固定される。

【0127】

その後、時刻ｔ２において、データストローブ信号Ｈ＿ＤＱＳのトグルおよびデータ信号Ｈ＿ＤＱ［７：０］の入力が開始される。すると、ＰＬＬ１２１は、ＰＬＬクロックの位相がデータストローブ信号Ｈ＿ＤＱＳの位相と同期したロック状態になるように動作する。

【0128】

そして、ＰＬＬ１２１がロック状態になると（時刻ｔ３）、制御回路１２３は、Ｓ４０５（図６を参照）の処理を実行する。これによって、データストローブ信号Ｎ＿ＤＱＳの出力とデータ信号Ｎ＿ＤＱ［１５：０］の出力とが開始される。

【0129】

なお、時刻ｔ２から時刻ｔ３までにホストＨＡからデータ信号Ｈ＿ＤＱ［７：０］として受信したデータは、ＦＩＦＯメモリ１３０に蓄えられる。つまり、ＦＩＦＯメモリ１３０は、データ信号Ｈ＿ＤＱ［７：０］の入力が開始してからＰＬＬ１２１がロック状態になってデータストローブ信号Ｎ＿ＤＱＳの遮断が解除されるまでにホストＨＡから受信するデータを全て蓄積できる容量を有している必要がある。設計者は、データ信号Ｈ＿ＤＱ［７：０］の入力が開始してからＰＬＬ１２１がロック状態になるまでにホストＨＡから受信するデータのサイズを実験または計算によって求め、ＦＩＦＯメモリ１３０の容量が、求めたサイズ以上の容量となるように、ＦＩＦＯメモリ１３０を設計する。

【0130】

時刻ｔ３から、データストローブ信号Ｎ＿ＤＱＳおよびデータ信号Ｎ＿ＤＱ［１５：０］の出力が開始される。分周器１２２により、データストローブ信号Ｎ＿ＤＱＳおよびデータ信号Ｎ＿ＤＱ［１５：０］の周波数は、データストローブ信号Ｈ＿ＤＱＳおよびデータ信号Ｈ＿ＤＱ［７：０］の周波数の１／２とされている。

【0131】

データストローブ信号Ｈ＿ＤＱＳのトグルおよびデータ信号Ｈ＿ＤＱ［７：０］の入力が完了すると（時刻ｔ４）、制御回路１２３は、Ｓ４０８（図６を参照）の処理を実行する。これによって、ＰＬＬ１２１の参照クロックが、データストローブ信号Ｈ＿ＤＱＳからオシレータクロックに切り替えられる。また、データストローブ信号Ｎ＿ＤＱＳの遮断が開始され、データストローブ信号Ｎ＿ＤＱＳは、データストローブ信号Ｎ＿ＤＱＳの遮断中は、データストローブ信号Ｎ＿ＤＱＳはＬレベルに固定される。

【0132】

ＰＬＬ１２１の参照クロックがデータストローブ信号Ｈ＿ＤＱＳからオシレータクロックに切り替えられると、ＰＬＬ１２１は、ＰＬＬクロックの位相がオシレータクロックの位相と同期したロック状態になるように動作する。

【0133】

ＰＬＬ１２１が再びロック状態になると（時刻ｔ５）、制御回路１２３は、Ｓ４１０（図６を参照）の処理を実行する。これによって、データストローブ信号Ｎ＿ＤＱＳの出力とデータ信号Ｎ＿ＤＱ［１５：０］の出力とが再開される。

【0134】

データストローブ信号Ｈ＿ＤＱＳのトグルおよびデータ信号Ｈ＿ＤＱ［７：０］の入力が完了した時刻ｔ４では、ＦＩＦＯメモリ１３０（および信号転送回路１１２がパイプラインを含む場合にはパイプライン）には、未だメモリチップＣＰに出力されていないデータが残っている。時刻ｔ５では、未出力のデータの出力が開始する。

【0135】

ここで、時刻ｔ４から時刻ｔ５の期間においては、ＰＬＬ１２１は非ロック状態となっている。仮にこの期間においてデータストローブ信号Ｎ＿ＤＱＳを出力できるように構成された場合、この期間におけるデータストローブ信号Ｎ＿ＤＱＳの品質が保証できない。信号転送回路１１２は、ＰＬＬ１２１がロック状態になるまで待ってからデータストローブ信号Ｎ＿ＤＱＳの出力を再開する。よって、ブリッジチップＢＣは、データ信号Ｈ＿ＤＱ［７：０］が入力されていない期間（例えば図７の時刻ｔ４の後の期間）においても品質が高いデータストローブ信号Ｎ＿ＤＱＳを出力することができる。

【0136】

なお、時刻ｔ５の後に出力されるデータストローブ信号Ｎ＿ＤＱＳは、オシレータクロックに基づいて生成されている。データストローブ信号Ｎ＿ＤＱＳの周波数がデータストローブ信号Ｈ＿ＤＱＳの周波数よりも高い場合、送信先のメモリチップＣＰがセットアップのタイミングエラーを起こす可能性がある。タイミングエラーの発生を防止するために、設計者は、時刻ｔ５の後に出力されるデータストローブ信号Ｎ＿ＤＱＳの周波数がデータストローブ信号Ｈ＿ＤＱＳの周波数よりも若干低くなるように、オシレータ１２０を選択してもよい。

【0137】

以上述べたように、実施形態によれば、以下の処理が実行される。ずなわち、ホストＨＡとメモリチップＣＰとの間で転送されるデータのサイズに対応した数値情報であるサイズ情報１１５がレジスタ１１４に格納される。第１インタフェース回路である第１インタフェース１０１は、データ転送のためのタイミング信号であるデータストローブ信号Ｈ＿ＤＱＳを受信する。発振回路であるオシレータ１２０は、オシレータクロックを生成する。位相同期回路であるＰＬＬ１２１は、ＰＬＬクロックを生成する。制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳがトグルされた場合、ＰＬＬ１２１へデータストローブ信号Ｈ＿ＤＱＳを入力してデータストローブ信号Ｈ＿ＤＱＳのトグル数をカウントする。制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのトグル数のカウント値がサイズ情報１１５に対応した値に至った場合、ＰＬＬ１２１へオシレータクロックを入力する。第２インタフェース回路である第２インタフェース１０２は、データストローブ信号Ｈ＿ＤＱＳ又はオシレータクロックに基づいてＰＬＬ１２１が生成したＰＬＬクロックに対応した、データストローブ信号Ｎ＿ＤＱＳをメモリチップＣＰに送信する。

【0138】

よって、ブリッジチップＢＣがデータストローブ信号Ｈ＿ＤＱＳをそのままメモリチップＣＰに転送する場合に比べて、メモリチップＣＰは、ジッタが小さいデータストローブ信号を受信することができる。つまり、データ転送のためのタイミング信号としてのデータストローブ信号のジッタを抑制することが可能である。

【0139】

なお、以上では、ジッタが抑制されるタイミング信号の例として、ホストＨＡからメモリチップＣＰに向けて転送されるデータストローブ信号ＤＱＳを挙げた。実施形態の技術は、ホストＨＡからメモリチップＣＰに向けて転送されるデータストローブ信号ＤＱＳの他のタイミング信号にも適用され得る。

【0140】

一例では、メモリチップＣＰがホストＨＡに宛ててデータを転送する際にメモリチップＣＰがタイミング信号として送信するデータストローブ信号ＤＱＳに対して実施形態の技術を適用することができる。即ち、メモリチップＣＰが第１装置に対応し、ホストＨＡが第２装置に対応する。その場合、メモリチップＣＰが送信するデータストローブ信号ＤＱＳおよびデータ信号ＤＱを転送するために、第１インタフェース１０１は、第２インタフェース回路としての機能を有し、第２インタフェース１０２は、第１インタフェース回路としての機能を有する。この場合、データストローブ信号ＤＱＳおよびデータ信号ＤＱを第２インタフェース１０２から第１インタフェース１０１に転送するための送受信回路が別途、設けられればよい。

【0141】

別の例では、ホストＨＡがメモリシステムＳＹＳからデータを読み出す際にメモリシステムＳＹＳに送信するタイミング信号であるリードイネーブル信号ＲＥ／ＲＥｎに対して実施形態の技術を適用することができる。その場合、ＰＬＬ１２１は、リードイネーブル信号ＲＥ／ＲＥｎに基づいてＰＬＬクロックを生成して、第２インタフェース１０２は、生成されたＰＬＬクロックに対応した新しいリードイネーブル信号ＲＥ／ＲＥｎをメモリチップＣＰに送信する。

【0142】

また、実施形態によれば、制御回路１２３は、ＰＬＬ１２１へのオシレータクロックの入力を開始する第１のタイミング（例えば図７の時刻ｔ４参照）に、ゲーティング回路１２４を制御することによって、データストローブ信号Ｎ＿ＤＱＳを遮断する。そして、制御回路１２３は、第１のタイミングの後でかつＰＬＬ１２１がロック状態になった後の第２のタイミング（例えば図７の時刻ｔ５参照）に、ゲーティング回路１２４を制御することによって、データストローブ信号Ｎ＿ＤＱＳの遮断を解除する。

【0143】

よって、ＰＬＬ１２１が非ロック状態であるときのＰＬＬクロックに対応したクロックがデータストローブ信号Ｎ＿ＤＱＳとしてメモリチップＣＰに送信されることを防止できる。つまり、品質が保証されていない信号がデータストローブ信号Ｎ＿ＤＱＳとして使用されることを防止することができる。

【0144】

なお、実施形態によれば、制御回路１２３は、データストローブ信号Ｎ＿ＤＱＳのレベルの変更（遷移）に応じてデータストローブ信号Ｈ＿ＤＱＳのＰＬＬ１２１への入力を開始する（例えば図６のＳ４０１，Ｓ４０２、図７の時刻ｔ１参照）。制御回路１２３は、データストローブ信号Ｈ＿ＤＱＳのＰＬＬ１２１への入力を開始する第３のタイミング（例えば図７の時刻ｔ１参照）に、ゲーティング回路１２４を制御することによって、データストローブ信号Ｎ＿ＤＱＳを遮断する。そして、制御回路１２３は、第３のタイミングの後でかつＰＬＬ１２１がロック状態になった後の第４のタイミング（例えば図７の時刻ｔ３参照）に、ゲーティング回路１２４を制御することによって、データストローブ信号Ｎ＿ＤＱＳの遮断を解除する。

【0145】

よって、ＰＬＬ１２１が非ロック状態であるときのＰＬＬクロックに対応したクロックがデータストローブ信号Ｎ＿ＤＱＳとしてメモリチップＣＰに送信されることを防止できる。つまり、品質が保証されていない信号がデータストローブ信号Ｎ＿ＤＱＳとして使用されることを防止することができる。

【0146】

なお、実施形態によれば、第１インタフェース１０１と第２インタフェース１０２との間にＦＩＦＯメモリが配されている。第１インタフェース１０１は、データ信号ＤＱとして受信したデータをデータストローブ信号Ｈ＿ＤＱＳに同期してＦＩＦＯメモリ１３０に入力する。第２インタフェース１０２は、ＦＩＦＯメモリ１３０からデータを取得して、取得したデータをデータストローブ信号Ｎ＿ＤＱＳに同期してメモリチップＣＰに送信する。

【0147】

よって、ブリッジチップＢＣは、データストローブ信号Ｎ＿ＤＱＳが遮断されている期間、つまり第３のタイミング（例えば図７の時刻ｔ１参照）から第４のタイミング（例えば図７の時刻ｔ３参照）までの期間、に受信したデータをバッファしておくことが可能となる。

【0148】

また、実施形態によれば、ＦＩＦＯメモリ１３０は、第３のタイミング（例えば図７の時刻ｔ１参照）から第４のタイミング（例えば図７の時刻ｔ３参照）までの期間に受信するデータのサイズ以上の容量を有する。

【0149】

よって、ブリッジチップＢＣは、データストローブ信号Ｎ＿ＤＱＳが遮断されている期間の後の期間に受信したデータをバッファしておくことが可能となる。

【0150】

なお、実施形態と比較される１つの技術として、オシレータクロックのみをＰＬＬ１２１の参照クロックとして使用する構成が考えられる。この構成を、比較例と表記する。オシレータクロックをＰＬＬ１２１の参照信号として使用する場合、ホストＨＡとブリッジチップＢＣとの間のデータ転送レートと、ブリッジチップＢＣとメモリチップＣＰとの間のデータ転送レートと、を一致させることが困難である。ホストＨＡとブリッジチップＢＣとの間のデータ転送レートが、ブリッジチップＢＣとメモリチップＣＰとの間のデータ転送レートよりも僅かでも大きい場合、これらのデータ転送レートの差分とデータの転送長との積に比例するサイズのデータがブリッジチップＢＣに蓄積され得る。よって、比較例によれば、大容量のＦＩＦＯメモリが必要となる。

【0151】

実施形態によれば、ＦＩＦＯメモリ１３０は、少なくともデータストローブ信号Ｎ＿ＤＱＳが遮断されている期間に受信したデータを蓄積できるだけの容量があれば十分である。よって、実施形態によれば、比較例に比べてＦＩＦＯメモリ１３０に必要な容量を低減することが可能である。

【0152】

また、実施形態によれば、第１インタフェース１０１は、図４および図５を用いて説明したように、レジスタ１１４にサイズ情報１１５を書き込むためのコマンド（例えば、セットフィーチャコマンド）を受信することができる。このコマンドを第１信号と表記する。ブリッジチップＢＣは、当該第１信号に応じてサイズ情報１１５をレジスタ１１４に書き込む。

【0153】

ここで、図４および図５を用いて説明したように、第１インタフェース１０１は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎまたはブリッジ制御コマンドなど、ブリッジチップＢＣの動作モードの切り替えのための信号を受信することができる。ブリッジチップＢＣの動作モードの切り替えのための信号を、第２信号と表記する。また、第１インタフェース１０１は、図３、図４、および図５を用いて説明したように、第１信号およびメモリチップＣＰに宛てたコマンドなど、種々のコマンドを受信することができる。第１信号およびメモリチップＣＰに宛てたコマンドなどを第３信号と総称する。

【0154】

そして、実施形態によれば、第１インタフェース１０１が第３信号を受信したことに応じて第２インタフェース１０２が第３信号に対応した第４信号をメモリチップＣＰへ送信する。第４信号は、第３信号と等価であってもよいし、コマンドデコーダ１１１によって第３信号に基づいて生成された信号であってもよい。そして、第１インタフェース１０１が第３信号の前に第２信号を受信した場合、第２インタフェースは、第３信号をメモリチップＣＰへ送信しない。

【0155】

よって、ホストＨＡは、第１信号を送信する前に第２信号を送信すれば、第１信号によってメモリチップＣＰが誤動作を行うことが防止でき、ホストＨＡが誤動作の完了を待つ時間の発生が防止される。ホストＨＡは、第１信号を送信した後、速やかにメモリチップＣＰに宛てた次のコマンドを送信することが可能であるため、ホストＨＡと複数のメモリチップＣＰとの間のデータ転送の速度を高速化することが可能である。

【0156】

なお、ホストＨＡは、第１信号を送信する前に必ずしも第２信号を送信しなくてもよい。つまり、ホストＨＡは、ブリッジチップＢＣが非ブリッジ制御モードであるときに、レジスタ１１４にサイズ情報１１５を書き込むためのコマンドを送信してもよい。また、ブリッジチップＢＣは、必ずしもブリッジ制御モードで動作が可能に構成されていなくてもよい。つまり、レジスタ１１４にサイズ情報１１５を書き込む方法は、任意に構成され得る。

【0157】

なお、実施形態によれば、ブリッジチップＢＣは、図１に示されるように、第２信号としてのブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを受信するための専用の端子を備える。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを受信するための端子は、コマンド、データ、アドレスを送受信するための他の端子とは独立に設けられている。他の端子は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、データストローブ信号Ｈ＿ＤＱＳ、データ信号Ｈ＿ＤＱ、レディービジー信号Ｒ／Ｂｎなどを転送する端子の群である。

【0158】

よって、ベンダースペシフィックなコマンド値を要することなくブリッジチップＢＣの動作モードの切り替えが可能となる。

【0159】

または、実施形態によれば、ブリッジチップＢＣは、第２信号としてのブリッジ制御コマンドおよび第３信号としての種々のコマンドの何れも受信可能な端子を備える。第２信号としてのブリッジ制御コマンドおよび第３信号としての種々のコマンドの何れも受信可能な端子は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥ／ＲＥｎ、データストローブ信号Ｈ＿ＤＱＳ、データ信号Ｈ＿ＤＱ、レディービジー信号Ｒ／Ｂｎなどを転送する端子の群である。

【0160】

よって、専用の端子を備えずとも、ベンダースペシフィックなコマンド値のうちの１つをブリッジ制御コマンドにアサインすることでも、ブリッジチップＢＣの動作モードの切り替えが可能となる。

【0161】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0162】

１ 半導体記憶装置、１０ 外部端子群、１０１ 第１インタフェース、１０２，１０２－１，１０２－２ 第２インタフェース、１０３ コントローラ、１０４ バッファメモリ、１１１ コマンドデコーダ、１１２ 信号転送回路、１１３ マスク回路、１１４ レジスタ、１１５ サイズ情報、１２０ オシレータ、１２１ ＰＬＬ、１２２ 分周器、１２３ 制御回路、１２４ ゲーティング回路、１３０ ＦＩＦＯメモリ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】