(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022096751
(43)【公開日】2022-06-30
(54)【発明の名称】電圧変動検出回路及び半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20220623BHJP
G01R 19/12 20060101ALI20220623BHJP
H01L 21/8234 20060101ALI20220623BHJP
H01L 21/822 20060101ALI20220623BHJP
H01L 29/06 20060101ALI20220623BHJP
H01L 21/336 20060101ALI20220623BHJP
【ＦＩ】
H01L29/80 E
G01R19/12
H01L27/06 102A
H01L27/04 C
H01L27/04 H
H01L29/06 301F
H01L29/78 301D
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2020209890
(22)【出願日】2020-12-18
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき国際特許業務法人
(74)【代理人】
【識別番号】100104709
【弁理士】
【氏名又は名称】松尾 誠剛
(72)【発明者】
【氏名】神田 良
(72)【発明者】
【氏名】笹岡 史典
【テーマコード（参考）】
2G035
5F038
5F048
5F102
5F140
【Ｆターム（参考）】
2G035AA15
2G035AB04
2G035AD03
2G035AD10
2G035AD13
5F038AC03
5F038AC05
5F038AC14
5F038AV06
5F038BH02
5F038BH03
5F038BH07
5F038BH15
5F048AA05
5F048AB10
5F048AC10
5F048BB05
5F048BB08
5F048BB09
5F048BC07
5F048BF02
5F048BF07
5F048BG12
5F048CC01
5F048CC05
5F102FA01
5F102GA16
5F102GB01
5F102GC01
5F102GD10
5F102GR09
5F102GR11
5F102GV07
5F140AA25
5F140AB09
5F140AC21
5F140BB06
5F140BC10
5F140BD11
5F140BE07
5F140BF01
5F140BF04
5F140BF44
5F140BH13
5F140BH21
5F140BH30
5F140BH32
5F140CB01
(57)【要約】
【課題】ゲートドライバＩＣに内蔵することが可能な電圧変動検出回路及びそのような電圧変動検出回路を構成する半導体装置を提供する。
【解決手段】所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、電圧検出点Ｎに接続された、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒと、一方端がトランジスタＴｒと接続され、他方端が基準電位と接続された容量素子Ｃとを備えることを特徴とする電圧変動検出回路１０。
【選択図】図１
【解決手段】所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、電圧検出点Ｎに接続された、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒと、一方端がトランジスタＴｒと接続され、他方端が基準電位と接続された容量素子Ｃとを備えることを特徴とする電圧変動検出回路１０。
【選択図】図１
【特許請求の範囲】
【請求項1】
所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、
前記電圧検出点に接続された、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタと、
一方端が前記トランジスタと接続され、他方端が基準電位と接続された容量素子とを備えることを特徴とする電圧変動検出回路。
前記電圧検出点に接続された、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタと、
一方端が前記トランジスタと接続され、他方端が基準電位と接続された容量素子とを備えることを特徴とする電圧変動検出回路。
【請求項2】
前記電圧検出点は、第１電源電圧で動作する第１回路に配置されており、
前記容量素子は、前記第１電源電圧よりも低い第２電源電圧で動作する第２回路に配置されていることを特徴とする請求項１に記載の電圧変動検出回路。
前記容量素子は、前記第１電源電圧よりも低い第２電源電圧で動作する第２回路に配置されていることを特徴とする請求項１に記載の電圧変動検出回路。
【請求項3】
第１導電型の基板、及び、前記基板上に形成された第２導電型の第１半導体層を有する半導体基体と、
前記半導体基体の上方に配置され、前記半導体基体とコンタクトされている第１電極と、
前記半導体基体の上方における前記第１電極とは離隔した位置に配置された第２電極と、
前記半導体基体の表面上における前記第１電極及び前記第２電極の間の所定の領域に形成された素子分離膜と、
前記半導体基体の表面上における前記第２電極と前記素子分離膜との間に配置された絶縁膜と、
前記絶縁膜上において、前記素子分離膜と接する位置に配置された第３電極と、
前記絶縁膜上において、前記第３電極と離隔した位置に配置された導電膜と、を備え、
前記半導体基体の前記基板及び前記第１半導体層、前記素子分離膜、前記第１電極、並びに、前記第３電極でリサーフ構造を有するジャンクションＦＥＴを含むトランジスタが構成され、
前記半導体基体の前記第１半導体層、前記絶縁膜、及び、前記導電膜で容量素子が構成されていることを特徴とする半導体装置。
前記半導体基体の上方に配置され、前記半導体基体とコンタクトされている第１電極と、
前記半導体基体の上方における前記第１電極とは離隔した位置に配置された第２電極と、
前記半導体基体の表面上における前記第１電極及び前記第２電極の間の所定の領域に形成された素子分離膜と、
前記半導体基体の表面上における前記第２電極と前記素子分離膜との間に配置された絶縁膜と、
前記絶縁膜上において、前記素子分離膜と接する位置に配置された第３電極と、
前記絶縁膜上において、前記第３電極と離隔した位置に配置された導電膜と、を備え、
前記半導体基体の前記基板及び前記第１半導体層、前記素子分離膜、前記第１電極、並びに、前記第３電極でリサーフ構造を有するジャンクションＦＥＴを含むトランジスタが構成され、
前記半導体基体の前記第１半導体層、前記絶縁膜、及び、前記導電膜で容量素子が構成されていることを特徴とする半導体装置。
【請求項4】
前記第１電極は、第１電源電圧で動作する第１回路に配置された電圧検出点と接続されており、
前記第２電極は、前記第１電源電圧よりも低い第２電源電圧で動作する第２回路に接続されていることを特徴とする請求項３に記載の半導体装置。
前記第２電極は、前記第１電源電圧よりも低い第２電源電圧で動作する第２回路に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項5】
前記第３電極は、基準電位と接続されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項6】
前記第２電極は、前記導電膜と接続され、かつ、前記半導体基体とは前記絶縁膜を挟んで離隔されていることを特徴とする請求項３～５のいずれかに記載の半導体装置。
【請求項7】
前記半導体基体は、前記第１半導体層を前記第３電極側の第１領域と前記導電膜側の第２領域とに分断するように設けられた分離領域をさらに有し、
前記第２電極は、前記第２領域とコンタクトされており、かつ、前記導電膜と離隔され、
前記第３電極と前記導電膜との間に、前記第２領域と絶縁され、かつ、前記第１領域とコンタクトされ、かつ、前記導電膜と接続されている第４電極をさらに備えることを特徴とする請求項３～５のいずれかに記載の半導体装置。
前記第２電極は、前記第２領域とコンタクトされており、かつ、前記導電膜と離隔され、
前記第３電極と前記導電膜との間に、前記第２領域と絶縁され、かつ、前記第１領域とコンタクトされ、かつ、前記導電膜と接続されている第４電極をさらに備えることを特徴とする請求項３～５のいずれかに記載の半導体装置。
【請求項8】
前記半導体基体は、前記第１半導体層を前記第３電極側の第１領域と前記導電膜側の第２領域とに分断するように設けられた分離領域と、前記第１領域の表面に形成された第１導電型領域と、前記第１導電型領域の表面の一部に前記第１領域とは離隔して形成された第２導電型領域と、前記第１導電型領域の表面に形成され、一方端で前記第１領域と接続され、他方端で前記第２導電型領域と接続されている第２導電型のチャネル領域とをさらに有し、
前記第２電極は、前記第２領域とコンタクトされており、かつ、前記導電膜と離隔され、
前記第３電極と前記導電膜との間に、前記第２領域と絶縁され、かつ、前記第２導電型領域とコンタクトされ、かつ、前記導電膜と接続されている第４電極をさらに備えることを特徴とする請求項３～５のいずれかに記載の半導体装置。
前記第２電極は、前記第２領域とコンタクトされており、かつ、前記導電膜と離隔され、
前記第３電極と前記導電膜との間に、前記第２領域と絶縁され、かつ、前記第２導電型領域とコンタクトされ、かつ、前記導電膜と接続されている第４電極をさらに備えることを特徴とする請求項３～５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧変動検出回路及び半導体装置に関する。
【背景技術】
【0002】
高電圧源（直流入力電源Ｖｉｎ）と接続されたハイサイドスイッチと、ハイサイドスイッチと接続されたローサイドスイッチとを備える電力変換回路（例えば、インバータ）が知られている。このような電力変換回路においては、両方のスイッチが同時にオンして大きな貫通電流が流れること防ぐために、一方のスイッチがオフになってから他方のスイッチがオンするまでの間、両方のスイッチがオフになる期間（デッドタイム）を設けることが一般的に行われている。しかし、デッドタイムは損失を発生させる期間であり、なるべく短くすることが好ましいことから、従来、ハイサイドスイッチとローサイドスイッチの接続点（電圧検出点）の電圧変動を検出することによってデッドタイムを検出し、デッドタイムを制御する電力変換回路が知られている（例えば、特許文献１参照）。
【0003】
特許文献１に記載の電力変換回路は、図７に示すように、一方端がハイサイドスイッチＱ１とローサイドスイッチＱ２の接続点Ｎに接続され、他方端が抵抗Ｒを介して基準電位（ＧＮＤ）と接続された容量素子９２０を有する電圧変動検出回路（以下、従来の電圧変動検出回路９００という）を備え、電圧検出点としての接続点Ｎの電圧変動を検出することによってデッドタイムを検出する。電圧変動検出回路９００の容量素子９２０としては、直流入力電源Ｖｉｎから大電力が流れ込む場合を考慮して比較的高耐圧のものを用いる必要があり、一般に外付けのものが用いられる。このような電力変換回路において、ハイサイドスイッチＱ１及びローサイドスイッチＱ２は高電圧領域に配置され、各スイッチを駆動する駆動回路等を有するゲートドライバＩＣは比較的低電圧の領域に配置されている。
【0004】
従来の電圧変動検出回路９００によれば、電圧検出点Ｎの電圧変動が生じると容量素子９２０に変位電流が流れるため、当該変位電流を検出することで電圧変動を検出することができ、ひいては、デッドタイムを検出することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許４４０７０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、近年、電子機器の小型化の要請に伴い、デッドタイムを検出する電圧変動検出回路（容量素子）をゲートドライバＩＣに内蔵することが求められている。この場合、電圧変動検出回路９００を構成する容量素子９２０を半導体基体上に形成する必要がある。そこで、半導体基体９１０上に絶縁膜９５０を介して配置された導電膜９７０と、導電膜９７０上に比較的厚い絶縁膜９９０を介して配置された電極９８０とを形成し、導電膜９７０、比較的厚い絶縁膜９９０及び電極９８０で容量素子９２０を構成することが考えられる（図８参照）。
【0007】
しかしながら、ゲートドライバＩＣの製造過程において、半導体基体９１０上に、信頼性が高く、かつ、厚い絶縁膜を形成することは難しいことから、半導体基体９１０上に高耐圧の容量素子を形成することは難しく、従来の電圧変動検出回路９００をゲートドライバＩＣに内蔵することが難しい、という問題がある。仮に、容量素子９２０内の誘電体（絶縁膜９９０）として熱酸化法によって形成された酸化膜を用いる場合には、品質が高い酸化膜を形成することができるが、厚く形成することが難しく、直流入力電源Ｖｉｎからの電圧に耐えるような高耐圧の容量素子を形成することが難しい。また、仮に、容量素子９２０内の誘電体（絶縁膜９９０）として常温又はプラズマＣＶＤ法によって形成された酸化膜を用いる場合には、比較的厚く形成することができるものの、常温又はプラズマＣＶＤ法による酸化膜は絶縁不良などの不具合が起こりやすく、信頼性が高い容量素子を形成することが難しい。
【0008】
そこで本発明は上記した問題を解決するためになされたものであり、ゲートドライバＩＣに内蔵することが可能な電圧変動検出回路及びそのような電圧変動検出回路を構成する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の電圧変動検出回路は、所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、前記電圧検出点に接続された、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタと、一方端が前記トランジスタと接続され、他方端が基準電位と接続された容量素子とを備えることを特徴とする。
【0010】
本発明の半導体装置は、第１導電型の基板、及び、前記基板上に形成された第２導電型の第１半導体層を有する半導体基体と、前記半導体基体の上方に配置され、前記半導体基体とコンタクトされている第１電極と、前記半導体基体の上方における前記第１電極とは離隔した位置に配置された第２電極と、前記半導体基体の表面上における前記第１電極及び前記第２電極の間の所定の領域に形成された素子分離膜と、前記半導体基体の表面上における前記第２電極と前記素子分離膜との間に配置された絶縁膜と、前記絶縁膜上において、前記素子分離膜と接する位置に配置された第３電極と、前記絶縁膜上において、前記第３電極と離隔した位置に配置された導電膜と、を備え、前記基板、前記第１半導体層、前記素子分離膜、前記第１電極、及び、前記第３電極でリサーフ構造を有するジャンクションＦＥＴを含むトランジスタが構成され、前記第１半導体層、前記絶縁膜、及び、前記導電膜で容量素子が構成されていることを特徴とする。
【0011】
本発明の電圧検出回路及び半導体装置によれば、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタを備えるため、ハイサイドスイッチを介して接続された直流入力電源から大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションＦＥＴによってトランジスタのソース電極側（第３電極及び第１導電膜側）の電圧を低く抑えることができ（図３参照）、容量素子に印加される電圧を低く抑えることができる。従って、半導体基体上に高耐圧の容量素子を形成しなくてもよく、低耐圧の容量素子を形成すれば十分であるため、ゲートドライバＩＣの製造過程において、半導体基体上に容量素子を形成することができ、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
【図面の簡単な説明】
【0012】
【図1】実施形態１における電力変換回路１を説明するために示す図である。
【図2】実施形態１に係る半導体装置１００を説明するために示す断面図である。
【図3】実施形態１における半導体装置１００のリサーフ構造を説明するために示す模式的なグラフである。
【図4】実施例に係る半導体装置１００ａに対するシミュレーション結果に基づいて表した等電位線を模式的に示す図である。
【図5】実施形態２に係る半導体装置１０１を説明するために示す断面図である。
【図6】実施形態３に係る半導体装置１０２を説明するために示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の電圧変動検出回路及び半導体装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【0014】
［実施形態１］
１．実施形態１における電力変換回路１、及び、実施形態１に係る電圧変動検出回路１０の構成
まず、実施形態１に係る電圧変動検出回路１０が設けられている電力変換回路１について説明する。図１は、実施形態１における電力変換回路１を説明するために示す図である。なお、符号Ｒはシャント抵抗を示す。電力変換回路１は、図１に示すように、主要回路Ｃ１と、実施形態１に係る電圧変動検出回路１０を有するスイッチ制御回路Ｃ２とで構成されている。
１．実施形態１における電力変換回路１、及び、実施形態１に係る電圧変動検出回路１０の構成
まず、実施形態１に係る電圧変動検出回路１０が設けられている電力変換回路１について説明する。図１は、実施形態１における電力変換回路１を説明するために示す図である。なお、符号Ｒはシャント抵抗を示す。電力変換回路１は、図１に示すように、主要回路Ｃ１と、実施形態１に係る電圧変動検出回路１０を有するスイッチ制御回路Ｃ２とで構成されている。
【0015】
主要回路Ｃ１は、直流入力電源Ｖｉｎと接続されているハイサイドスイッチＱ１と、一方端がハイサイドスイッチＱ１と接続され、他方端が基準電位と接続されているローサイドスイッチＱ２とを備え、ハイサイドスイッチＱ１及びローサイドスイッチＱ２の接続点Ｎと接続された出力端子ＯＵＴが設けられている。主要回路Ｃ１は、直流入力電源Ｖｉｎから供給される第１電源電圧で動作する。主要回路Ｃ１のハイサイドスイッチＱ１及びローサイドスイッチＱ２としては適宜のスイッチ素子を用いることができ、実施形態１においては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いる。
【0016】
スイッチ制御回路Ｃ２は、ハイサイドスイッチＱ１及びローサイドスイッチＱ２のオンオフを制御する。スイッチ制御回路Ｃ２は、発振回路２と、実施形態１に係る電圧変動検出回路１０と、検出回路３と、オンオフ制御回路４とを有する。スイッチ制御回路Ｃ２においては、直流入力電源Ｖｉｎとは別の電源Ｖｃｃ，Ｖｂから電力が供給され、第１電源電圧よりも低い第２電源電圧で動作する。
【0017】
発振回路２は、スイッチング周波数を設定し、設定された当該スイッチング周波数に基づいて所定のタイミングでスイッチをオフにする信号をオンオフ制御回路４に送る。
【0018】
実施形態１に係る電圧変動検出回路１０は、主要回路Ｃ１の接続点Ｎの電圧変動（時間当たりの電圧変動、すなわち微分値）を検出する電圧変動検出回路である。電圧変動検出回路（微分回路）１０は、電圧検出点Ｎの電圧変動を検出し、検出結果を検出回路３へ送る。電圧変動検出回路１０の詳細については後述する。
【0019】
検出回路３は、電圧変動検出回路１０で検出された電圧検出点（接続点Ｎ）の電圧上昇が停止するタイミング及び電圧低下が停止するタイミングを検出し、オンオフ制御回路４へ信号を送る。
【0020】
オンオフ制御回路４は、発振回路２及び検出回路３からの信号に基づいてハイサイドスイッチＱ１及びローサイドスイッチＱ２のオンオフを制御する。オンオフ制御回路４は、２個のＲＳ型フリップフロップ回路ＲＳ－ＦＦ１，ＲＳ－ＦＦ２とドライバ５とを有する。ＲＳ－ＦＦ１は、セット端子（Ｓ）が検出回路３に接続され、リセット端子（Ｒ）が発振回路２に接続されており、出力端子がドライバ５の入力端子ＨＩＮと接続されている。ＲＳ－ＦＦ２は、セット端子（Ｓ）が検出回路３に接続され、リセット端子（Ｒ）が発振回路２に接続されており、出力端子がドライバ５の入力端子ＬＩＮと接続されている。
【0021】
ドライバ５は、ハイサイドスイッチＱ１のゲート電極と端子ＨＯで接続され、入力端子ＨＩＮから入力される信号に基づいてハイサイドスイッチＱ１のオンオフを制御するハイサイドスイッチ制御回路６と、ローサイドスイッチＱ２のゲート電極と出力端子ＬＯを介して接続され、入力端子ＬＩＮから入力される信号に基づいてローサイドスイッチＱ２のオンオフを制御するローサイドスイッチ制御回路７とを有する。ドライバ５には、入力端子ＨＩＮ，ＬＩＮ、出力端子ＨＯ，ＬＯ、スイッチ入出力端子ＶＳ及び電源端子Ｖｃｃ，Ｖｂが設けられている。
【0022】
ところで、従来の電圧変動検出回路９００のように、電圧変動検出回路が容量素子のみで構成されている場合（図７参照）には、半導体基体上に、信頼性が高く、かつ、厚い絶縁膜を形成することは難しいことから、半導体基体上に高耐圧の容量素子を形成することは難しく、ゲートドライバＩＣに内蔵することが難しい。そこで、実施形態１に係る電圧変動検出回路１０においては、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒと容量素子Ｃとが直列に接続された電圧変動検出回路を用いることとした。
【0023】
トランジスタＴｒは、電圧検出点（接続点Ｎ。ＯＵＴ端子）と接続され、リサーフ構造を有するジャンクションＦＥＴである（図２参照）。トランジスタＴｒは、ドレイン電極Ｄが電圧検出点（接続点Ｎ）と接続され、ソース電極Ｓが容量素子Ｃと接続されているノーマリーオン型の半導体スイッチである。ゲート電極は基準電位と接続されており、トランジスタＴｒは、スイッチ動作を行わない。
【0024】
容量素子Ｃは、一方端がトランジスタＴｒと接続され、他方端が抵抗Ｒを介して基準電位と接続されている。実施形態１に係る電圧変動検出回路１０は、高電圧の第１電源電圧で動作する電圧検出点Ｎの電圧変動を検出するが、トランジスタＴｒのリサーフ構造を有するジャンクションＦＥＴにおいて電圧降下が起こるため、容量素子Ｃに印加される電圧は比較的小さくなる（図４参照）。このため、容量素子Ｃの耐圧は比較的低くてもよく、数十Ｖ程度のものを用いることができる。
【0025】
本発明の電圧変動検出回路としては、種々の構成の電圧変動検出回路を用いることができるが、実施形態１においては、ゲートドライバＩＣに内蔵することを可能とするため、電圧変動検出回路１０として、トランジスタＴｒと容量素子Ｃとが同一の半導体基体に形成されている実施形態１に係る半導体装置１００を用いることとした。
【0026】
２．実施形態１に係る半導体装置１００の構成
図２は、実施形態１における半導体装置１００を説明するために示す断面図である。図２中、符号ＳＲは分離領域を示す。実施形態１に係る半導体装置１００は、図２に示すように、半導体基体１１０と、第１電極１２０と、第１フィールドプレート１２２と、第２電極１３０と、素子分離膜１４０と、絶縁膜１５０と、第３電極１６０と、第２フィールドプレート１６２と、外部接続部１６４と、導電膜１７０とを備える。実施形態１に係る半導体装置１００は、図示はしないが、例えば、オンオフ制御回路４のドライバ５を構成する素子の少なくとも一部とも同一の半導体基体に形成されており、ゲートドライバＩＣに内蔵される。以下、トランジスタＴｒとしてのＪＦＥＴを構成する領域を第１領域Ａ１とし、容量素子Ｃを構成する領域を第２領域Ａ２とする。
図２は、実施形態１における半導体装置１００を説明するために示す断面図である。図２中、符号ＳＲは分離領域を示す。実施形態１に係る半導体装置１００は、図２に示すように、半導体基体１１０と、第１電極１２０と、第１フィールドプレート１２２と、第２電極１３０と、素子分離膜１４０と、絶縁膜１５０と、第３電極１６０と、第２フィールドプレート１６２と、外部接続部１６４と、導電膜１７０とを備える。実施形態１に係る半導体装置１００は、図示はしないが、例えば、オンオフ制御回路４のドライバ５を構成する素子の少なくとも一部とも同一の半導体基体に形成されており、ゲートドライバＩＣに内蔵される。以下、トランジスタＴｒとしてのＪＦＥＴを構成する領域を第１領域Ａ１とし、容量素子Ｃを構成する領域を第２領域Ａ２とする。
【0027】
半導体基体１１０は、ｐ－型の基板１１１と、基板１１１上に形成されたｎ－型の第１半導体層１１２と、第１半導体層１１２と素子分離膜１４０との間に配置されたｐ－型の第２半導体層１１３と、第１電極１２０とコンタクトする領域に形成されたｎ＋型の第１コンタクト領域ＣＲ１とを有する。第２半導体層１１３の不純物濃度は、基板１１１の不純物濃度とほぼ同じ濃度である。また、第１コンタクト領域ＣＲ１の不純物濃度は、第１半導体層１１２の不純物濃度よりも濃い。
【0028】
第１電極１２０は、半導体基体１１０における第１領域Ａ１の上方の所定の位置に配置され、半導体基体１１０（コンタクト領域ＣＲ１）とコンタクトされている。第１電極１２０は、トランジスタＴｒのドレイン電極を構成し、第１電源電圧で動作する第１回路に配置された電圧検出点（接続点Ｎ）に接続される。第１電極１２０は、金属（例えば、アルミニウム）で構成されている。
【0029】
第１フィールドプレート１２２は、絶縁膜１５２の表面上から素子分離膜１４０の表面上にかけて絶縁膜１５２及び素子分離膜１４０を覆うように形成されており、第１電極１２０と接続されている。実施形態１において、第１フィールドプレート１２２は、ポリシリコンで構成されているが、金属（例えば、アルミニウム）やシリサイド（例えば、アルミシリサイド（ＡｌＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド）その他適宜の導電体で構成されていてもよい。
【0030】
第２電極１３０は、半導体基体１１０の上方における第１電極１２０とは離隔した位置（第２領域Ａ２の上方の所定の位置）に配置されている。第２電極１３０は、半導体基体１１０上の導電膜１７０と接続されており、かつ、半導体基体１１０とは絶縁膜１５０を挟んで絶縁されている。第２電極１３０は、第１電源電圧よりも低い第２電源電圧で動作する第２回路（検出回路３等）に接続されている。
【0031】
素子分離膜１４０は、半導体基体１１０の一方の表面上における第１電極１２０及び第２電極１３０の間の所定の領域（具体的には、第１領域Ａ１の大部分）に形成されている。素子分離膜１４０は、ＳｉＯ２からなるＬＯＣＯＳ膜であり、厚みの約半分は半導体基体１１０に埋まっている。
【0032】
絶縁膜１５０は、半導体基体１１０の表面上における第２電極１３０と素子分離膜１４０との間に配置されている。すなわち、絶縁膜１５０は、第１領域Ａ１の一部及び第２領域Ａ２の全部における半導体基体１１０の表面上に形成されている。絶縁膜１５２は、断面で見て半導体基体１１０の表面上における素子分離膜１４０の第１電極１２０側に配置されている。すなわち、絶縁膜１５２は、第１領域Ａ１の一部における半導体基体１１０の表面上に形成されている。絶縁膜１５０，１５２は、熱酸化膜である。
【0033】
第３電極１６０は、絶縁膜１５０上において、素子分離膜１４０と接する位置に配置されている膜状の部材である（以下、第３電極１６０を第３電極膜１６０ということもある）。なお、実施形態１において、第３電極１６０を膜状の部材としているが、膜状の部材でなくてもよい。
第２フィールドプレート１６２は、第３電極膜１６０と繋がっており、素子分離膜１４０の表面上にかけて素子分離膜１４０上に形成されている。実施形態１において、第３電極膜１６０及び第２フィールドプレート１６２は、ポリシリコンで構成されているが、金属（例えば、アルミニウム）やシリサイド（例えば、アルミシリサイド（ＡｌＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド）その他適宜の導電体で構成されていてもよい。
外部接続部１６４は、第２フィールドプレート１６２上に配置されており、第２フィールドプレート１６２と接続されている。外部接続部１６４は、外部と基準電位で接続されている。外部接続部１６４は、金属（例えば、アルミニウム）で構成されている。
第２フィールドプレート１６２は、第３電極膜１６０と繋がっており、素子分離膜１４０の表面上にかけて素子分離膜１４０上に形成されている。実施形態１において、第３電極膜１６０及び第２フィールドプレート１６２は、ポリシリコンで構成されているが、金属（例えば、アルミニウム）やシリサイド（例えば、アルミシリサイド（ＡｌＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド）その他適宜の導電体で構成されていてもよい。
外部接続部１６４は、第２フィールドプレート１６２上に配置されており、第２フィールドプレート１６２と接続されている。外部接続部１６４は、外部と基準電位で接続されている。外部接続部１６４は、金属（例えば、アルミニウム）で構成されている。
【0034】
導電膜１７０は、絶縁膜１５０上において、第３電極膜１６０と離隔した位置に配置されている。導電膜１７０は、第２領域Ａ２の所定の領域に層状に形成されたポリシリコン層であり、第２電極１３０と接続されている。導電膜１７０は、絶縁膜１５０を介して半導体基体１１０と対向している。
【0035】
第１領域Ａ１において、半導体基体１１０の基板１１１、第１半導体層１１２及び第２半導体層１１３、素子分離膜１４０、第１電極１２０、並びに、第３電極１６０で、トランジスタＴｒ（ＪＦＥＴ）が構成されている。また、第２領域Ａ２において、半導体基体１１０の第１半導体層１１２、絶縁膜１５０、及び、導電膜１７０で容量素子Ｃが構成されている。なお、トランジスタＴｒにおいて、基板１１１、第１半導体層１１２及び第２半導体層１１３は、基板１１１と第１半導体層１１２との間のｐｎ接合面から上下方向に空乏層が伸張し、かつ、第１半導体層１１２及び第２半導体層１１３との間のｐｎ接合面から上下方向に空乏層が伸張するリサーフ構造となっている。
【0036】
図３は、実施形態１における半導体装置１００のリサーフ構造を説明するために示す模式的なグラフである。図３において、横軸は、トランジスタＴｒのドレイン電極（第１電極１２０）に印加される電圧を示し、縦軸は、トランジスタＴｒのソース電極に印加される電圧（第２電極１３０下方の半導体基体１１０の領域の電圧）を示す。
トランジスタＴｒにおいて、基板１１１、第１半導体層１１２及び第２半導体層１１３はリサーフ構造を構成していることから、後述する図４に示すように、ｎ型の第１半導体層１１２においては、高電圧回路と接続される第１電極１２０側では横方向に延びている等電位線が第３電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第１半導体層１１２において等電位線ごとに電位が低下していくこととなり、第１電極１２０側から第３電極１６０側に向かうにしたがって電位が低下することになる。その結果、第１電極１２０（ドレイン電極）の電位よりも、ソース電極である、第３電極１６０近傍や第２電極１３０近傍の電位の方が１桁以上小さくなる。例えば、図３に示すように、第１電極１２０に６００Ｖの電圧を印加した場合、第３電極１６０の位置での電圧は２０Ｖまで低下する。なお、電界強度が均一になりやすくなり最大電界強度が低下することから第１領域Ａ１では、高い耐圧を有する半導体装置となる。
トランジスタＴｒにおいて、基板１１１、第１半導体層１１２及び第２半導体層１１３はリサーフ構造を構成していることから、後述する図４に示すように、ｎ型の第１半導体層１１２においては、高電圧回路と接続される第１電極１２０側では横方向に延びている等電位線が第３電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第１半導体層１１２において等電位線ごとに電位が低下していくこととなり、第１電極１２０側から第３電極１６０側に向かうにしたがって電位が低下することになる。その結果、第１電極１２０（ドレイン電極）の電位よりも、ソース電極である、第３電極１６０近傍や第２電極１３０近傍の電位の方が１桁以上小さくなる。例えば、図３に示すように、第１電極１２０に６００Ｖの電圧を印加した場合、第３電極１６０の位置での電圧は２０Ｖまで低下する。なお、電界強度が均一になりやすくなり最大電界強度が低下することから第１領域Ａ１では、高い耐圧を有する半導体装置となる。
【0037】
３．試験例について
本試験例は、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタを備えることにより、第１電極に大電力が流れ込む場合でも、トランジスタＴｒのソース電極側（第３電極及び導電膜側）の電圧を低く抑えることができることを確かめるものである。図４は、実施例に係る半導体装置１００ａに対するシミュレーション結果に基づいて表した等電位線を模式的に示す図である。
本試験例は、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタを備えることにより、第１電極に大電力が流れ込む場合でも、トランジスタＴｒのソース電極側（第３電極及び導電膜側）の電圧を低く抑えることができることを確かめるものである。図４は、実施例に係る半導体装置１００ａに対するシミュレーション結果に基づいて表した等電位線を模式的に示す図である。
【0038】
（１）実施例
実施例に係る半導体装置１００ａは、（Ａ）第２電極１３０ａ及び導電膜１７０ａが素子分離膜１４０上にあり、半導体基体１１０と素子分離膜１４０を挟んで対向して容量素子を構成している点（第３電極は第２電極と兼ねている）、（Ｂ）素子分離膜１４０上における第１電極１２０と第２電極１３０ａとの間に断面で見て複数のフィールドプレートＦＰが形成されている点、及び、（Ｃ）第２半導体層１１３ａが素子分離膜１４０の下方における、素子分離膜１４０と接する領域の一部にのみ形成されている点、及び（Ｄ）第２電極１３０ａの第１電極１２０側とは反対側にダミー電極Ｄｕｍｍｙが形成されている点を除いて、実施形態１に係る半導体装置１００と同様の構成を有する半導体装置である。
実施例に係る半導体装置１００ａは、（Ａ）第２電極１３０ａ及び導電膜１７０ａが素子分離膜１４０上にあり、半導体基体１１０と素子分離膜１４０を挟んで対向して容量素子を構成している点（第３電極は第２電極と兼ねている）、（Ｂ）素子分離膜１４０上における第１電極１２０と第２電極１３０ａとの間に断面で見て複数のフィールドプレートＦＰが形成されている点、及び、（Ｃ）第２半導体層１１３ａが素子分離膜１４０の下方における、素子分離膜１４０と接する領域の一部にのみ形成されている点、及び（Ｄ）第２電極１３０ａの第１電極１２０側とは反対側にダミー電極Ｄｕｍｍｙが形成されている点を除いて、実施形態１に係る半導体装置１００と同様の構成を有する半導体装置である。
【0039】
（２）シミュレーション手法
実施例に係る半導体装置１００ａの第１電極１２０に約６００Ｖの電圧を印加し、基板１１１及び第２電極１３０ａを０Ｖとして、半導体基体１１０内の電位をシミュレーションによって算出し、その算出結果に基づいて電位を実施例に係る半導体装置１００ａの断面図上にプロットし、等電位線を描画した（図４参照）。
実施例に係る半導体装置１００ａの第１電極１２０に約６００Ｖの電圧を印加し、基板１１１及び第２電極１３０ａを０Ｖとして、半導体基体１１０内の電位をシミュレーションによって算出し、その算出結果に基づいて電位を実施例に係る半導体装置１００ａの断面図上にプロットし、等電位線を描画した（図４参照）。
【0040】
（３）評価結果
ｐ－型の基板１１１とｐ－型の第２半導体層１１３との間のｎ－型の第１半導体層１１２に、高電圧回路と接続される第１電極１２０側では横方向に延びている等電位線が第３電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第１半導体層１１２において等電位線ごとに電位が低下していくこととなり、第１電極１２０側から第３電極１６０側に向かうに従って電位が低下する。そして、第３電極１６０の下の半導体基体１１０においては、１００Ｖ以下（２０Ｖ程度）にまで低下していることがわかった。従って、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタを備えることにより、第１電極に大電力が流れ込む場合でも、ジャンクションＦＥＴによってトランジスタのソース電極側（第３電極及び第１導電膜側）の電圧を低く（例えば１桁低く）抑えることができることがわかった。このことから、本発明においては、比較的低い耐圧（例えば、１００Ｖ以下）の容量素子を用いることができることがわかった。
ｐ－型の基板１１１とｐ－型の第２半導体層１１３との間のｎ－型の第１半導体層１１２に、高電圧回路と接続される第１電極１２０側では横方向に延びている等電位線が第３電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第１半導体層１１２において等電位線ごとに電位が低下していくこととなり、第１電極１２０側から第３電極１６０側に向かうに従って電位が低下する。そして、第３電極１６０の下の半導体基体１１０においては、１００Ｖ以下（２０Ｖ程度）にまで低下していることがわかった。従って、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタを備えることにより、第１電極に大電力が流れ込む場合でも、ジャンクションＦＥＴによってトランジスタのソース電極側（第３電極及び第１導電膜側）の電圧を低く（例えば１桁低く）抑えることができることがわかった。このことから、本発明においては、比較的低い耐圧（例えば、１００Ｖ以下）の容量素子を用いることができることがわかった。
【0041】
４．実施形態１に係る電圧変動検出回路１０及び半導体装置１００の効果
実施形態１に係る電圧変動検出回路１０及び半導体装置１００によれば、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒを備えるため、ハイサイドスイッチＱ１を介して接続された直流入力電源Ｖｉｎから大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションＦＥＴによってトランジスタＴｒのソース電極側（第３電極側）の電圧を低く抑えることができ、容量素子Ｃに印加される電圧を低く抑えることができる。従って、高耐圧の容量素子を形成しなくてもよいため、ゲートドライバＩＣの製造過程において、半導体基体上に容量素子Ｃを形成することができ、その結果、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
実施形態１に係る電圧変動検出回路１０及び半導体装置１００によれば、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒを備えるため、ハイサイドスイッチＱ１を介して接続された直流入力電源Ｖｉｎから大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションＦＥＴによってトランジスタＴｒのソース電極側（第３電極側）の電圧を低く抑えることができ、容量素子Ｃに印加される電圧を低く抑えることができる。従って、高耐圧の容量素子を形成しなくてもよいため、ゲートドライバＩＣの製造過程において、半導体基体上に容量素子Ｃを形成することができ、その結果、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
【0042】
また、実施形態１に係る半導体装置１００によれば、第１電極１２０は、第１電源電圧で動作する主要回路Ｃ１（第１回路）に配置された電圧検出点（接続点Ｎ）に接続されており、第２電極１３０は、第１電源電圧よりも低い第２電源電圧で動作するスイッチ制御回路Ｃ２（第２回路）に接続されているため、高電圧の主要回路Ｃ１と低電圧のスイッチ制御回路Ｃ２とを同一の半導体基体上に配置した半導体装置となる。また、高電圧の主要回路Ｃ１の電圧検出点Ｎの電圧変動を低電圧のスイッチ制御回路Ｃ２に構成される電圧変動検出回路で検出することができる。
【0043】
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０の基板１１１、第１半導体層１１２及び第２半導体層１１３、素子分離膜１４０、第１電極１２０、並びに、第３電極１６０でリサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒが構成されるため、ハイサイドスイッチＱ１を介して接続された直流入力電源Ｖｉｎから大電力が流れ込む場合でも、基板１１１及び第１半導体層１１２で構成されるリサーフ構造で高耐圧を維持することができる。また、リサーフ構造を有するＪＦＥＴによって、電圧降下が起こるため、トランジスタＴｒのソース電極側（第３電極側）の電位を低く抑えることができる。従って、容量素子Ｃに印加される電圧を低く抑えることができ、高耐圧の容量素子を形成しなくてもよくなる。その結果、ゲートドライバＩＣの製造過程において、半導体基体上に容量素子Ｃを形成することができることから、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
【0044】
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０の基板１１１、第１半導体層１１２及び第２半導体層１１３、素子分離膜１４０、第１電極１２０、並びに、第３電極１６０でリサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒが構成されるため、リサーフ構造において、電圧降下が起こり、ジャンクションＦＥＴによってトランジスタＴｒのソース電極側（第３電極側）の電位を低く抑えることができる。従って、比較的高電圧の主要回路Ｃ１の一部と比較的低電圧のスイッチ制御回路Ｃ２とを同一の半導体基体上で接続することができる。
【0045】
また、実施形態１に係る半導体装置１００によれば、第３電極１６０は、基準電位と接続されているため、入力インピーダンスが小さく、ジャンクションＦＥＴである半導体装置１００に大電流を流すことができる。また、第３電極１６０は、基準電位と接続されているため、半導体装置１００を制御しなくてもよく、半導体装置１００を受動素子として用いることができる。従って、スイッチングのためのドライバ回路等が必要なく、小型化された半導体装置となる。
【0046】
また、実施形態１に係る半導体装置１００によれば、第２電極１３０は、導電膜１７０と接続され、かつ、半導体基体１１０とは絶縁膜１５０を挟んで離隔されているため、半導体基体１１０上に絶縁膜１５０を電極間の誘電体とした容量素子Ｃを形成することができる。従って、半導体基体１１０上に半導体基体上に容量素子Ｃを形成することができることから、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
【0047】
［実施形態２］
図５は、実施形態２に係る半導体装置１０１を説明するために示す断面図である。
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、容量素子Ｃの構成が実施形態１に係る半導体装置１００の場合とは異なる。
図５は、実施形態２に係る半導体装置１０１を説明するために示す断面図である。
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、容量素子Ｃの構成が実施形態１に係る半導体装置１００の場合とは異なる。
【0048】
半導体基体１１０は、図５に示すように、第１半導体層を第３電極膜１６０側の第１領域１１２ａと導電膜１７０ａ側の第２領域１１２ｂとに分断するように設けられた分離領域１１４を有する。すなわち、第１領域Ａ１及び第２領域Ａ２が分離領域１１４によって分離されている。
【0049】
実施形態２に係る半導体装置１０１は、第３電極膜１６０と導電膜１７０ｂとの間に配置された第４電極１８０を備える。第４電極１８０は、一方で半導体基体１１０の表面に形成されたｎ＋型の第３コンタクト領域ＣＲ３を介して第１半導体層の第１領域１１２ａと接続され、他方で、導電膜１７０ｂと接続されている。第４電極１８０は、第２領域１１２ｂと絶縁されている。第２電極１３０ｂは、第２領域１１２ｂとｎ＋型の第２コンタクト領域ＣＲ２を介して接続され、かつ、絶縁膜１５０を介して導電膜１７０ｂと離隔されている。従って、導電膜１７０ｂ、絶縁膜１５０及び半導体基体（第２領域１１２ｂ）で容量素子Ｃを構成するが、実施形態１と異なり、導電膜１７０ｂ側が高電位となる。
【0050】
このように、実施形態２に係る半導体装置１０１は、容量素子Ｃの構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒを備えるため、ハイサイドスイッチを介して接続された直流入力電源から大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションＦＥＴによってトランジスタＴｒのソース電極側の電位を低く抑えることができ、容量素子Ｃに印加される電圧を低く抑えることができる。従って、半導体基体上に高耐圧の容量素子を形成しなくてもよくなる。その結果、ゲートドライバＩＣの製造過程において、半導体基体１１０上に容量素子Ｃを形成することができることから、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
【0051】
また、実施形態２に係る半導体装置１０１によれば、半導体基体１１０は、第１半導体層を第３電極膜１６０側の第１領域１１２ａと導電膜１７０ｂ側の第２領域１１２ｂとに分断するように設けられた分離領域１１４を有するため、トランジスタＴｒが形成されている領域と容量素子Ｃが形成されている領域とを分離することができる。従って、トランジスタＴｒに高電圧が印加された時の影響が容量素子Ｃに及ぶことを確実に防ぐことができる。
【0052】
なお、実施形態２に係る半導体装置１０１は、容量素子Ｃの構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【0053】
［実施形態３］
図６は、実施形態３に係る半導体装置１０２を説明するために示す断面図である。
実施形態３に係る半導体装置１０２は、基本的には実施形態２に係る半導体装置１０１と同様の構成を有するが、半導体基体の第１領域Ａ１の構成が実施形態２に係る半導体装置１０１の場合とは異なる。
図６は、実施形態３に係る半導体装置１０２を説明するために示す断面図である。
実施形態３に係る半導体装置１０２は、基本的には実施形態２に係る半導体装置１０１と同様の構成を有するが、半導体基体の第１領域Ａ１の構成が実施形態２に係る半導体装置１０１の場合とは異なる。
【0054】
半導体基体１１０は、第１領域１１２ａの表面に形成されたｐ型領域１１５（第１導電型領域）と、ｐ型領域１１５の表面の一部に第１領域１１２ａとは離隔して形成されたｎ型領域１１６（第２導電型領域）と、ｐ型領域１１５の表面に形成され、一方端で第１半導体層の第１領域１１２ａと接続され、他方端でｎ型領域１１６と接続されているｎ型のチャネル領域１１７とを有する。第４電極１８０は、第３コンタクト領域ＣＲ３を介してｎ型領域１１６とコンタクトされている。すなわち、実施形態３に係る半導体装置１０２のトランジスタＴｒは、デプレッション型のＭＯＳＦＥＴを構成する。
【0055】
第３電極膜１６０は、絶縁膜１５０を介してチャネル領域１１７と対向しており、第３電極膜１６０の電圧を変化させることで、第４電極１８０、ひいては容量素子Ｃに印加される電圧を制御することができる。
【0056】
このように、実施形態３に係る半導体装置１０２は、半導体基体の第１領域Ａ１の構成が実施形態２に係る半導体装置１０１の場合とは異なるが、実施形態２に係る半導体装置１０１の場合と同様に、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタＴｒを備えるため、ハイサイドスイッチを介して接続された直流入力電源から大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションＦＥＴによってトランジスタＴｒのソース電極側の電圧を低く抑えることができ、容量素子Ｃに印加される電圧を低く抑えることができる。従って、高耐圧の容量素子を形成しなくてもよくなる。その結果、ゲートドライバＩＣの製造過程において、半導体基体上に容量素子Ｃを形成することができることから、電圧変動検出回路をゲートドライバＩＣに内蔵することが可能となる。
【0057】
また、実施形態３に係る半導体装置１０２は、第１領域１１２ａの表面に形成されたｐ型領域１１５と、ｐ型領域１１５の表面の一部に第１領域１１２ａとは離隔して形成されたｎ型領域１１６と、ｐ型領域１１５の表面に形成され、一方端で第１領域１１２ａと接続され、他方端でｎ型領域１１６と接続されているｎ型のチャネル領域１１７とを有し、デプレッション型のＭＯＳＦＥＴを構成する。このような構成とすることにより、第３電極１６０に印加する電圧を変化させることで、容量素子Ｃの充電電圧を調整することができる。その結果、容量素子に印加される電圧に対して細かな制御が可能な半導体装置となる。
【0058】
なお、実施形態３に係る半導体装置１０２は、半導体基体の第１領域Ａ１の構成以外の点においては実施形態２に係る半導体装置１０１と同様の構成を有するため、実施形態２に係る半導体装置１０１が有する効果のうち該当する効果を有する。
【0059】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【0060】
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【0061】
（２）上記各実施形態において、第３電極を基準電位と接続し、半導体装置１００を制御しないこととしたが、本発明はこれに限定されるものではない。第３電極に適切な電圧を印加して半導体装置１００内の電位を制御してもよい。
【0062】
（３）上記各実施形態において、第２半導体層１１３を第１半導体層１１２と素子分離膜１４０との間全体に第２半導体層１１３を配置したが、本発明はこれに限定されるものではない。第２半導体層１１３を第１半導体層１１２と素子分離膜１４０との間の一部のみに第２半導体層１１３を配置してもよいし、第２半導体層１１３を配置しなくてもよい。
【0063】
（４）上記各実施形態において、電圧変動検出回路の容量素子の変位電流を電圧として検出するのにシャント抵抗を用いたが、本発明はこれに限定されるものではない。ホール素子、電流トランス等適宜の検出器を用いてもよい。
【符号の説明】
【0064】
１０・・・電圧変動検出回路、１００，１００ａ，１０１，１０２…半導体装置、１１０…半導体基体、１１１…基板、１１２…第１半導体層、１１２ａ…第１領域、１１２ｂ…第２領域、１１３，１１３ａ……第２半導体層、１１４…分離領域、１１５…ｐ型領域、１１６…ｎ型領域、１１７…チャネル領域、１２０…第１電極、１３０…第２電極、１３０ａ…第２電極、１４０…素子分離膜、１５０…絶縁膜、１６０…第３電極（第３電極膜）、１７０，１７０ａ…導電膜、１８０…第４電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】