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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022097902
(43)【公開日】2022-07-01
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20220624BHJP
H01L 29/12 20060101ALI20220624BHJP
H01L 21/336 20060101ALI20220624BHJP
H01L 29/06 20060101ALI20220624BHJP
H01L 29/872 20060101ALI20220624BHJP
H01L 29/861 20060101ALI20220624BHJP
H01L 29/47 20060101ALI20220624BHJP
【ＦＩ】
H01L29/78 652F
H01L29/78 652T
H01L29/78 653A
H01L29/78 652S
H01L29/78 652N
H01L29/78 652A
H01L29/78 658A
H01L29/78 658J
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L29/78 657A
H01L29/86 301F
H01L29/86 301D
H01L29/91 L
H01L29/78 652E
H01L29/78 652B
H01L29/78 652K
H01L29/86 301E
H01L29/48 E
H01L29/48 D
H01L29/48 F
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2020211143
(22)【出願日】2020-12-21
(71)【出願人】
【識別番号】000233273
【氏名又は名称】株式会社 日立パワーデバイス
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】清水 悠佳
(72)【発明者】
【氏名】毛利 友紀
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104BB21
4M104CC01
4M104CC03
4M104CC05
4M104DD02
4M104DD37
4M104DD84
4M104EE06
4M104FF02
4M104FF04
4M104FF06
4M104FF11
4M104FF13
4M104FF16
4M104FF31
4M104FF35
4M104GG03
4M104GG09
4M104GG18
4M104HH15
4M104HH18
(57)【要約】
【課題】基板の側面にチャネルを有するＭＯＳＦＥＴにおいて、基板の深さ方向におけるチャネル長を一定に保ち、良好な特性を実現する。
【解決手段】ｎ型のエピタキシャル基板の上面上に突出し、エピタキシャル基板の上面に沿って延在する半導体層から成るフィン９を形成し、フィン９内において、フィン９の長手方向の一方の端部のｎ型半導体領域でありドレインに電気的に接続されたドレイン接続層６と、他方の端部のｎ型半導体領域でありソースに電気的に接続されたソース接続層５とを、斜めイオン注入法により形成する。
【選択図】図３
【解決手段】ｎ型のエピタキシャル基板の上面上に突出し、エピタキシャル基板の上面に沿って延在する半導体層から成るフィン９を形成し、フィン９内において、フィン９の長手方向の一方の端部のｎ型半導体領域でありドレインに電気的に接続されたドレイン接続層６と、他方の端部のｎ型半導体領域でありソースに電気的に接続されたソース接続層５とを、斜めイオン注入法により形成する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の第１上面から上方に突出し、前記半導体基板の前記第１上面に沿う第１方向に延在する突出部と、
前記突出部の側面を含む前記突出部内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
前記第１方向における前記突出部の一方の端部において、前記突出部内に前記第１半導体領域と接して形成された、前記第１導電型の第２半導体領域と、
前記第１方向における前記突出部の他方の端部において、前記突出部内に前記第１半導体領域と接して形成された、前記第１導電型の第３半導体領域と、
前記半導体基板の前記第１上面に形成され、前記第２半導体領域に電気的に接続された前記第１導電型のソース領域と、
前記半導体基板の下面に形成され、前記第３半導体領域に電気的に接続された前記第１導電型のドレイン領域と、
前記第１半導体領域が形成された前記突出部の前記側面を、絶縁膜を介して覆うゲート電極と、
を有し、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、電界効果トランジスタを構成し、
前記第１方向における前記第２半導体領域と前記第３半導体領域との間の長さの、前記半導体基板の深さ方向における前記突出部の上面から下端までの間のばらつきは、０．０５μｍ以内である、半導体装置。
前記半導体基板の一部分であって、前記半導体基板の第１上面から上方に突出し、前記半導体基板の前記第１上面に沿う第１方向に延在する突出部と、
前記突出部の側面を含む前記突出部内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
前記第１方向における前記突出部の一方の端部において、前記突出部内に前記第１半導体領域と接して形成された、前記第１導電型の第２半導体領域と、
前記第１方向における前記突出部の他方の端部において、前記突出部内に前記第１半導体領域と接して形成された、前記第１導電型の第３半導体領域と、
前記半導体基板の前記第１上面に形成され、前記第２半導体領域に電気的に接続された前記第１導電型のソース領域と、
前記半導体基板の下面に形成され、前記第３半導体領域に電気的に接続された前記第１導電型のドレイン領域と、
前記第１半導体領域が形成された前記突出部の前記側面を、絶縁膜を介して覆うゲート電極と、
を有し、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、電界効果トランジスタを構成し、
前記第１方向における前記第２半導体領域と前記第３半導体領域との間の長さの、前記半導体基板の深さ方向における前記突出部の上面から下端までの間のばらつきは、０．０５μｍ以内である、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
平面視において、前記突出部の周囲は前記絶縁膜により囲まれている、半導体装置。
平面視において、前記突出部の周囲は前記絶縁膜により囲まれている、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記半導体基板の第２上面に形成されたトレンチと、
平面視において前記電界効果トランジスタを囲む周辺領域の前記半導体基板の前記第２上面に形成されたターミネーション領域と、
をさらに有し、
前記突出部は、前記半導体基板の上面のうち、前記トレンチの底面である前記半導体基板の前記第１上面から上方に突出し、
前記ソース領域は、前記半導体基板の前記第２上面に形成されている、半導体装置。
前記半導体基板の第２上面に形成されたトレンチと、
平面視において前記電界効果トランジスタを囲む周辺領域の前記半導体基板の前記第２上面に形成されたターミネーション領域と、
をさらに有し、
前記突出部は、前記半導体基板の上面のうち、前記トレンチの底面である前記半導体基板の前記第１上面から上方に突出し、
前記ソース領域は、前記半導体基板の前記第２上面に形成されている、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第３半導体領域は、前記突出部内から前記半導体基板の前記第１上面に亘って形成され、
前記半導体基板の前記第１上面の前記第３半導体領域の上面にショットキー接続されたショットキー電極をさらに有する、半導体装置。
前記第３半導体領域は、前記突出部内から前記半導体基板の前記第１上面に亘って形成され、
前記半導体基板の前記第１上面の前記第３半導体領域の上面にショットキー接続されたショットキー電極をさらに有する、半導体装置。
【請求項5】
（ａ）第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の上面に沿う第１方向に並ぶように、前記半導体基板の前記上面から所定の深さに亘って、前記第１導電型と異なる第２導電型の第１半導体領域を形成する工程、
（ｃ）前記半導体基板の前記上面に、平面視において前記第１方向に交わる第２方向に延在する第１トレンチを複数形成することで、前記第１方向において隣り合う前記第１トレンチ同士の間で前記第２方向に延在し、前記半導体基板の一部分から成る第１パターンを形成する工程、
（ｄ）前記第１パターンの上面がマスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第１方向における前記第１パターンの第１端部を含む前記第１パターン内に、前記第１パターン内の前記第１半導体領域と接し、前記第１導電型を有する第２半導体領域を形成する工程、
（ｅ）前記第１パターンの前記上面が前記マスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第１方向における前記第１パターンの前記第１端部とは反対側の第２端部を含む前記第１パターン内に、前記第１パターン内の前記第１半導体領域と接し、前記第１導電型を有する第３半導体領域を形成する工程、
（ｆ）前記半導体基板の前記上面に、前記第２半導体領域に電気的に接続された前記第１導電型のソース領域を形成する工程、
（ｇ）前記第１パターンを前記第２方向において分離する複数の第２トレンチを形成することで、前記第１パターンから成る突出部を前記第２方向に並べて複数形成する工程、
（ｈ）複数の前記突出部のそれぞれの上面と、複数の前記突出部のそれぞれの前記第２方向における側面とを、絶縁膜を介して覆うゲート電極を形成する工程、
（ｉ）前記半導体基板の下面に、前記第１方向において隣り合う前記第１半導体領域同士の間の前記半導体基板を介して前記第３半導体領域に電気的に接続された、前記第１導電型のドレイン領域を形成する工程、
を有し、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、電界効果トランジスタを構成している、半導体装置の製造方法。
（ｂ）前記半導体基板の上面に沿う第１方向に並ぶように、前記半導体基板の前記上面から所定の深さに亘って、前記第１導電型と異なる第２導電型の第１半導体領域を形成する工程、
（ｃ）前記半導体基板の前記上面に、平面視において前記第１方向に交わる第２方向に延在する第１トレンチを複数形成することで、前記第１方向において隣り合う前記第１トレンチ同士の間で前記第２方向に延在し、前記半導体基板の一部分から成る第１パターンを形成する工程、
（ｄ）前記第１パターンの上面がマスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第１方向における前記第１パターンの第１端部を含む前記第１パターン内に、前記第１パターン内の前記第１半導体領域と接し、前記第１導電型を有する第２半導体領域を形成する工程、
（ｅ）前記第１パターンの前記上面が前記マスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第１方向における前記第１パターンの前記第１端部とは反対側の第２端部を含む前記第１パターン内に、前記第１パターン内の前記第１半導体領域と接し、前記第１導電型を有する第３半導体領域を形成する工程、
（ｆ）前記半導体基板の前記上面に、前記第２半導体領域に電気的に接続された前記第１導電型のソース領域を形成する工程、
（ｇ）前記第１パターンを前記第２方向において分離する複数の第２トレンチを形成することで、前記第１パターンから成る突出部を前記第２方向に並べて複数形成する工程、
（ｈ）複数の前記突出部のそれぞれの上面と、複数の前記突出部のそれぞれの前記第２方向における側面とを、絶縁膜を介して覆うゲート電極を形成する工程、
（ｉ）前記半導体基板の下面に、前記第１方向において隣り合う前記第１半導体領域同士の間の前記半導体基板を介して前記第３半導体領域に電気的に接続された、前記第１導電型のドレイン領域を形成する工程、
を有し、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、電界効果トランジスタを構成している、半導体装置の製造方法。
【請求項6】
請求項５に記載の半導体装置の製造方法において、
（ｊ）平面視において前記電界効果トランジスタを囲む周辺領域の前記半導体基板の前記上面に形成されたターミネーション領域を形成する工程、
をさらに有し、
前記（ｆ）工程では、平面視において前記第１トレンチと並ぶ前記半導体基板の前記上面に前記ソース領域を形成し、
前記（ｄ）工程および前記（ｅ）工程では、周辺領域の前記半導体基板の前記上面が前記マスクパターンにより覆われた状態で、前記第２半導体領域および前記第３半導体領域をそれぞれ形成する、半導体装置の製造方法。
（ｊ）平面視において前記電界効果トランジスタを囲む周辺領域の前記半導体基板の前記上面に形成されたターミネーション領域を形成する工程、
をさらに有し、
前記（ｆ）工程では、平面視において前記第１トレンチと並ぶ前記半導体基板の前記上面に前記ソース領域を形成し、
前記（ｄ）工程および前記（ｅ）工程では、周辺領域の前記半導体基板の前記上面が前記マスクパターンにより覆われた状態で、前記第２半導体領域および前記第３半導体領域をそれぞれ形成する、半導体装置の製造方法。
【請求項7】
請求項５に記載の半導体装置の製造方法において、
（ｋ）前記（ｄ）～（ｆ）工程の後、前記第１トレンチの底面に形成された前記第３半導体領域の上面にショットキー接続されたショットキー電極を形成する工程、
をさらに有し
前記（ｅ）工程では、前記突出部内から前記第１トレンチの底面に亘って前記第３半導体領域を形成する、半導体装置の製造方法。
（ｋ）前記（ｄ）～（ｆ）工程の後、前記第１トレンチの底面に形成された前記第３半導体領域の上面にショットキー接続されたショットキー電極を形成する工程、
をさらに有し
前記（ｅ）工程では、前記突出部内から前記第１トレンチの底面に亘って前記第３半導体領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置であって、半導体層の側面にチャネルが形成される電界効果トランジスタを有するものに関する。
【背景技術】
【0002】
近年、実効的なチャネル幅（ゲート幅）を広げることが可能なＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として、基板の上面に形成されたトレンチの側面にチャネルが形成されるＭＯＳＦＥＴが研究されている。ＳｉＣ基板上のＭＯＳＦＥＴでは、（０００１）面の基板の上面に形成したトレンチの側面であって、移動度の高い（１１－２０）面または（１－１００）面をチャネルとして利用することで、実効的なチャネル幅を広げることができる。これにより、チャネル抵抗を低減できるため、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【0003】
例えば、特許文献１（国際公開第２０１６／１２９０６８号）には、ＳｉＣ基板の上面に形成されたトレンチの側面にチャネルが形成されるＭＯＳＦＥＴが記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１６／１２９０６８号
【発明の概要】
【発明が解決しようとする課題】
【0005】
トレンチの側面にチャネルが形成されるＭＯＳＦＥＴにおいてゲート幅を増大させるために、トレンチおよびソース・ドレイン領域のそれぞれの深さを深くすることが考えられる。しかし、ソース・ドレイン領域の拡散領域を深く形成する方法として、イオン注入を複数回行う多段注入法を採用すると、注入エネルギーによって横方向の不純物の拡がりが異なるため、拡散領域を均一な幅で形成することが困難である。したがって、チャネル長が一定とならないため、ＭＯＳＦＥＴの良好な特性が得られず、また、短チャネル化も困難である。また、高エネルギーの注入工程の数が増えるため、製造コストが増大する。
【0006】
本発明の目的は、半導体装置の性能を向上させることにある。特に、本発明の目的は、ＭＯＳＦＥＴのチャネル長を一定に保ち、良好な特性を得られるＭＯＳＦＥＴを実現することにある。
【0007】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置は、第１導電型の半導体基板と、前記半導体基板の一部分であって、前記半導体基板の第１上面から上方に突出し、前記半導体基板の前記第１上面に沿う第１方向に延在する突出部と、前記突出部の側面を含む前記突出部内に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、前記第１方向における前記突出部の一方の端部において、前記突出部内に前記第１半導体領域と接して形成された、前記第１導電型の第２半導体領域と、前記第１方向における前記突出部の他方の端部において、前記突出部内に前記第１半導体領域と接して形成された、前記第１導電型の第３半導体領域と、前記半導体基板の前記第１上面に形成され、前記第２半導体領域に電気的に接続された前記第１導電型のソース領域と、前記半導体基板の下面に形成され、前記第３半導体領域に電気的に接続された前記第１導電型のドレイン領域と、前記第１半導体領域が形成された前記突出部の前記側面を、絶縁膜を介して覆うゲート電極と、を有し、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、電界効果トランジスタを構成し、前記第１方向における前記第２半導体領域と前記第３半導体領域との間の長さの、前記半導体基板の深さ方向における前記突出部の上面から下端までの間のばらつきは、０．０５μｍ以内であるものである。
【0010】
一実施の形態である半導体装置の製造方法は、（ａ）第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の上面に沿う第１方向に並ぶように、前記半導体基板の前記上面から所定の深さに亘って、前記第１導電型と異なる第２導電型の第１半導体領域を形成する工程、（ｃ）前記半導体基板の前記上面に、平面視において前記第１方向に交わる第２方向に延在する第１トレンチを複数形成することで、前記第１方向において隣り合う前記第１トレンチ同士の間で前記第２方向に延在し、前記半導体基板の一部分から成る第１パターンを形成する工程、（ｄ）前記第１パターンの上面がマスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第１方向における前記第１パターンの第１端部を含む前記第１パターン内に、前記第１パターン内の前記第１半導体領域と接し、前記第１導電型を有する第２半導体領域を形成する工程、（ｅ）前記第１パターンの前記上面が前記マスクパターンにより覆われた状態で、前記半導体基板の前記上面に対し斜めの方向からイオン注入を行うことで、前記第１方向における前記第１パターンの前記第１端部とは反対側の第２端部を含む前記第１パターン内に、前記第１パターン内の前記第１半導体領域と接し、前記第１導電型を有する第３半導体領域を形成する工程、（ｆ）前記半導体基板の前記上面に、前記第２半導体領域に電気的に接続された前記第１導電型のソース領域を形成する工程、（ｇ）前記第１パターンを前記第２方向において分離する複数の第２トレンチを形成することで、前記第１パターンから成る突出部を前記第２方向に並べて複数形成する工程、（ｈ）複数の前記突出部のそれぞれの上面と、複数の前記突出部のそれぞれの前記第２方向における側面とを、絶縁膜を介して覆うゲート電極を形成する工程、（ｉ）前記半導体基板の下面に、前記第１方向において隣り合う前記第１半導体領域同士の間の前記半導体基板を介して前記第３半導体領域に電気的に接続された、前記第１導電型のドレイン領域を形成する工程、を有し、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、電界効果トランジスタを構成しているものである。
【発明の効果】
【0011】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0012】
本発明によれば、半導体装置の性能を向上できる。特に、ＭＯＳＦＥＴのチャネル長を一定に保ち、良好な特性を得られるＭＯＳＦＥＴを実現できる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１である半導体装置を示す鳥瞰図である。
【図2】実施の形態１である半導体装置を示す平面図である。
【図5】実施の形態１である半導体装置の製造工程中の断面図である。
【図16】実施の形態２である半導体装置を示す断面図である。
【図17】実施の形態３である半導体装置を示す断面図である。
【図18】比較例である半導体装置を示す鳥瞰図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
【0015】
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。
【0016】
＜改善の余地の詳細＞
以下に、図１８を用いて、改善の余地の詳細について説明する。図１８は、比較例の半導体装置を示す鳥瞰図である。図１８では、エピタキシャル層上の構造体、つまり、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。
以下に、図１８を用いて、改善の余地の詳細について説明する。図１８は、比較例の半導体装置を示す鳥瞰図である。図１８では、エピタキシャル層上の構造体、つまり、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。
【0017】
図１８には、比較例のトレンチ型ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）であるＳｉＣパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を示している。以下では、この素子を単にＭＯＳＦＥＴと呼ぶ場合がある。
【0018】
図１８に示すように、比較例では、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ基板（図示しない）の上面上に、ｎ＋型のＳｉＣ基板よりも不純物濃度が低いＳｉＣから成るｎ型のエピタキシャル層（半導体層）２が形成されている。エピタキシャル層２はドリフト層として機能する。ＳｉＣ基板およびエピタキシャル層２は、エピタキシャル基板を構成している。エピタキシャル層２の厚さは、例えば５～５０μｍ程度である。
【0019】
エピタキシャル層２の上面から所定の深さを有して、エピタキシャル層２内にはｐ型のボディ領域（ウェル領域）３が形成されており、ボディ領域３は、ボディ領域３の上面からボディ領域３の途中深さに亘って形成されたｐ＋型のソース領域７を介して、ソース電極（図示しない）と電気的に接続されている。ボディ領域３の不純物濃度は、例えば５×１０１７ｃｍ－３程度である。
【0020】
エピタキシャル層２内には、ＪＦＥＴ領域４が形成されている。ボディ領域３、ＪＦＥＴ領域４およびソース領域７は、いずれもＹ方向に延在している。ＪＦＥＴ領域４とソース領域７との間のボディ領域３の上面には、Ｙ方向に並んで複数のトレンチ１８が形成されている。トレンチ１８はボディ領域３の途中深さまで形成されている。トレンチ１８の深さは、例えば１μｍである。Ｙ方向において隣り合うトレンチ１８同士の間の板状のエピタキシャル層２の上面から下面に亘ってボディ領域３が形成されている。当該板状のエピタキシャル層２内のボディ領域３とＪＦＥＴ領域４との間に亘って、ｎ＋型の電流拡散層６ａが形成されている。Ｘ方向およびＹ方向のそれぞれはエピタキシャル基板の上面（主面）に沿う方向である。
【0021】
トレンチ１８内には、ゲート絶縁膜（図示しない）を介してゲート電極（図示しない）が埋め込まれている。ＭＯＳＦＥＴは、少なくとも、チャネル形成領域を含むエピタキシャル層２と、ソース領域７と、ドレイン領域（ＳｉＣ基板）と、トレンチ１８内のゲート電極とにより構成されている。
【0022】
ゲート電極がＯＮ状態のとき、ＭＯＳＦＥＴを流れる電子は、ｎ＋型のソース領域７から、ゲート電極と隣り合うトレンチ１８の側面のｐ型のボディ領域３に形成されたチャネルを通る。その後、電子は、ｎ＋型の電流拡散層６ａ、ｎ型のＪＦＥＴ領域４、ｎ型のエピタキシャル層２、ドレイン領域であるｎ＋型のＳｉＣ基板、および、ＳｉＣ基板の底部のドレイン配線用電極（図示しない）へ順に移動する。
【0023】
比較例のＭＯＳＦＥＴのように、エピタキシャル基板の側面にチャネルが形成されるＭＯＳＦＥＴでは、ゲート幅を増大させるために、トレンチおよびソース・ドレイン領域のそれぞれの深さを深くすることが考えられる。しかし、ソース・ドレイン領域の拡散領域を深く形成する方法として、イオン注入を複数回行う多段注入法を採用すると、注入エネルギーによって横方向の不純物の拡がりが異なる。このため、当該拡散領域を均一な幅で形成することが困難である。したがって、エピタキシャル層の上面からの深さによってＭＯＳＦＥＴのチャネル長にばらつきが生じる。すなわち、ＭＯＳＦＥＴのチャネル長が一定とならないため、ＭＯＳＦＥＴの良好な特性が得られず、また、短チャネル化も困難である。また、高エネルギーの注入工程の数が増えるため、製造コストが増大する。
【0024】
このように、基板の側面にチャネルが形成されるＭＯＳＥＴを備えた半導体装置において、チャネル長が一定になるようにソース・ドレイン領域の拡散領域を形成することは、改善の余地として存在する。
【0025】
そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
【0026】
（実施の形態１）
以下、エピタキシャル層の上部を構成し、上方に突出する突出部の側面をチャネル領域として有するＳｉＣパワーＭＯＳＦＥＴ、つまりＦｉｎＦＥＴを例とし、半導体装置について図面を用いて説明する。
以下、エピタキシャル層の上部を構成し、上方に突出する突出部の側面をチャネル領域として有するＳｉＣパワーＭＯＳＦＥＴ、つまりＦｉｎＦＥＴを例とし、半導体装置について図面を用いて説明する。
【0027】
＜半導体装置の構造＞
本実施の形態による半導体装置であるＭＯＳＦＥＴの構造について、図１～図４を用いて説明する。図１は、本実施の形態の半導体装置を示す鳥瞰図である。図２は、本実施の形態の半導体装置を示す平面図である。図３および図４は、本実施の形態の半導体装置を示す断面図である。図３は図２のＡ－Ａ線における断面図であり、フィンを含む断面図である。図４は図２のＢ－Ｂ線における断面図であり、フィンを含まず、フィン同士の間の溝を含む箇所の断面図である。図１および図２では、エピタキシャル層上の構造体、つまり、図３に示すゲート絶縁膜、ゲート電極、シリサイド層および層間絶縁膜などの図示を省略している。
本実施の形態による半導体装置であるＭＯＳＦＥＴの構造について、図１～図４を用いて説明する。図１は、本実施の形態の半導体装置を示す鳥瞰図である。図２は、本実施の形態の半導体装置を示す平面図である。図３および図４は、本実施の形態の半導体装置を示す断面図である。図３は図２のＡ－Ａ線における断面図であり、フィンを含む断面図である。図４は図２のＢ－Ｂ線における断面図であり、フィンを含まず、フィン同士の間の溝を含む箇所の断面図である。図１および図２では、エピタキシャル層上の構造体、つまり、図３に示すゲート絶縁膜、ゲート電極、シリサイド層および層間絶縁膜などの図示を省略している。
【0028】
説明中に用いるＸＹＺ座標軸は、図中に示す方向で定義する。本願では、Ｚ方向（Ｚ軸方向）は、ＳｉＣ基板の結晶面のうち、（０００１）面に対し垂直な方向であり、Ｘ方向（Ｘ軸方向）およびＹ方向（Ｙ軸方向）は、（１１－２０）面あるいは（１－１００）面のそれぞれに対し垂直な方向である。Ｘ方向およびＹ方向のそれぞれはＳｉＣエピタキシャル基板の上面（主面）に沿う方向であり、Ｚ方向は、ＳｉＣエピタキシャル基板の厚さ方向（高さ方向、深さ方向）である。Ｘ方向、Ｙ方向およびＺ方向のそれぞれは互いに直交する関係にある。すなわち、Ｘ方向およびＹ方向は、平面視で互いに交わる。
【0029】
ここで説明する半導体装置は、例えば平面形状が矩形である半導体チップである。以下では、半導体チップの中心部の素子領域の構造について説明する。図示はしないが、半導体チップの上面において、素子領域の周囲を囲む終端領域には、ターミネーション領域としてＦＬＲ（Field Limiting Ring）またはＪＴＥ（Junction Termination Extension）が形成されている。
【0030】
図３および図４に示すように、本実施の形態の半導体装置は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と呼ぶ）を有している。ＳｉＣエピタキシャル基板（半導体基板）は、ｎ＋型のＳｉＣ基板１と、ｎ＋型のＳｉＣ基板１上に形成され、ＳｉＣ基板１よりも不純物濃度が低いｎ型のエピタキシャル層（半導体層）２とを備えている。エピタキシャル層２はドリフト層として機能する。エピタキシャル層２の厚さは、例えば１０μｍ程度である。エピタキシャル層２の不純物濃度は、例えば１×１０１６ｃｍ－３である。
【0031】
図１～図４に示すように、エピタキシャル層２の上面から所定の深さを有して、エピタキシャル層２内にはｐ型半導体領域であるボディ領域（ウェル領域）３が形成されている。エピタキシャル層２の上面（ボディ領域３の上面）から所定の深さを有して、ボディ領域３内には、ｎ＋型半導体領域であるソース領域７と、Ｎ（窒素）を不純物とするｎ＋型半導体領域であるソース接続層５と、Ｎ（窒素）を不純物とするｎ型半導体領域であるドレイン接続層６とが形成されている。また、エピタキシャル層２（ボディ領域３）の上面から、ボディ領域３の途中深さに亘って、トレンチ８が形成されている。
【0032】
ボディ領域３、ソース接続層５、ドレイン接続層６およびソース領域７は、Ｙ方向に延在し、ボディ領域３の上面からボディ領域３の途中深さに亘って形成されている。平面視において、Ｙ方向に延在するソース領域７がＸ方向に並んで２つ形成されている。この２つのソース領域７のうち、一方のソース領域７から他方のソース領域７までの間には、Ｘ方向において順に、ソース接続層５、ドレイン接続層６、および、他のソース接続層５が並んで形成されている。Ｘ方向において互いに隣り合うソース領域７とソース接続層５とは互いに接しており、電気的に接続されている。Ｘ方向において互いに隣り合うソース接続層５とドレイン接続層６とは、ボディ領域３を介して互いに離間している。
【0033】
エピタキシャル層２（ボディ領域３）の上面にトレンチ８が形成されていることにより、エピタキシャル層２上には、上方に突出するフィン（突出部、半導体層）９が複数形成されている。つまり、トレンチ８と複数のフィン９とは、互いに隣接している。フィン９は、Ｘ方向およびＹ方向のそれぞれにおいてトレンチ８に挟まれ、トレンチ８の底面から上方に突出する板状の突出部（半導体層）である。つまり、平面視でフィン９の周囲はトレンチ８により完全に囲まれている。フィン９は、Ｘ方向に延在しており、Ｘ方向におけるフィン９の端部は、いずれの半導体層とも接続されていない。フィン９の長手方向（Ｘ方向）において、一方の端部のフィン９内には、ソース接続層５が形成されており、他方の端部のフィン９内には、ドレイン接続層６が形成されている。また、Ｘ方向においてフィン９の両端に形成されたソース接続層５およびドレイン接続層６のそれぞれの間には、ボディ領域３が形成されている。
【0034】
つまり、フィン９は、Ｘ方向において互いに隣り合うソース接続層５とドレイン接続層６との間に亘って延在している。すなわち、フィン９は、Ｘ方向に沿う側面である（１１－２０）面または（１－１００）面にチャネルが形成されるように、Ｘ方向において隣り合うソース接続層５とドレイン接続層６との間に形成されている。フィン９内において、ドレイン接続層６とボディ領域３とは互いに接しており、ソース接続層５とボディ領域３とは互いに接している。Ｘ方向において互いに隣り合うソース接続層５とドレイン接続層６との間において、フィン９はＹ方向に複数並んで形成されている。各フィン９に形成されたボディ領域３、ソース接続層５およびドレイン接続層６のそれぞれは、フィン９の側面および上面からフィン内に亘って形成されている。また、各フィン９に形成されたボディ領域３、ソース接続層５およびドレイン接続層６のそれぞれは、フィン９内からトレンチ８の底面に亘って連続的に形成されている。
【0035】
ソース領域７およびソース接続層５は、エピタキシャル層２上に形成されたソース配線用電極（図示しない）に、シリサイド層１４およびソースプラグ（ソース用導電性接続部、ソース電極）を介して電気的に接続されている。すなわち、ボディ領域３はソース領域７、シリサイド層１４およびソースプラグを介してソース配線用電極に電気的に接続されている。
【0036】
平面視において、ボディ領域３と隣接するエピタキシャル層２内には、ドレイン接続層６の下面から所定の深さを有してＪＦＥＴ領域４が形成されている。つまり、ＪＦＥＴ領域４はドレイン接続層６の下端と接している。また、ＪＦＥＴ領域４の下端は、ボディ領域３の下のエピタキシャル層２に接している。ＪＦＥＴ領域４は、Ｘ方向において隣り合うボディ領域３同士の間に配置され、Ｙ方向に延在するｎ型半導体領域である。すなわち、Ｘ方向において、順にソース領域、トレンチ８、ドレイン接続層６およびＪＦＥＴ領域４が並んでいる。ＪＦＥＴ領域４のｎ型不純物濃度は、エピタキシャル層２のｎ型不純物濃度と同じでもよいが、エピタキシャル層２のｎ型不純物濃度より高くてもよい。ＪＦＥＴ領域４のｎ型不純物濃度は、ドレイン接続層６のｎ型不純物濃度よりも低い。ＪＦＥＴ領域４は、ドレイン接続層６およびエピタキシャル層２に電気的に接続されている。
【0037】
図３に示すように、ＪＦＥＴ領域４のＸ方向の幅は、下端の方が上端よりも大きい。このように、ＪＦＥＴ領域４の下側の幅が上側よりも大きいことで、ＪＦＥＴ領域４から下方（エピタキシャル層２側）に流れ出る電子を横方向に広げて流すことができ、電流の集中を防げる。ＪＦＥＴ領域４のうち、上部よりＸ方向の幅が広い下部と同じ深さにおいて、エピタキシャル層２内には、ｎ型の半導体領域４ａが形成されている。半導体領域４ａはＪＦＥＴ領域４と離間して形成されており、ＪＦＥＴ領域４の当該下部とＸ方向で並んで形成されている。半導体領域４ａは、Ｘ方向においてフィン９と隣り合うトレンチ８の底面のうち、表面にドレイン接続層６が形成されたトレンチ８とは反対側のトレンチ８の直下に形成されており、ソース接続層５およびソース領域７とは離間した箇所に位置している。つまり、半導体領域４ａは、ボディ領域３とその下のエピタキシャル層２との境界部分に形成されている。半導体領域４ａは、平面視においてＹ方向に延在している。ＪＦＥＴ領域４および半導体領域４ａのそれぞれの不純物濃度は、例えば１×１０１７ｃｍ－３程度である。
【0038】
Ｘ方向において、ボディ領域３の上面の中央（図３の左端または右端）にはソース領域７が形成されている。つまり、図１および図２に示す構造は、半導体チップの素子領域においてＸ方向およびＹ方向に繰り返し形成されている。なお、図示していない領域では、エピタキシャル層２の上面（ボディ領域３の上面）に、ｐ＋型の半導体領域である電位固定領域が形成されている。電位固定領域は、電気的に接続されたボディ領域３に所定の電位を供給する半導体領域である。
【0039】
なお、ここではフィン９が矩形の断面形状を有している場合について説明するが、フィン９の断面形状は台形であってもよい。つまり、フィン９の側面はトレンチ８の底面に対して垂直であってもよく、テーパーを有していてもよい。
【0040】
図３および図４に示すように、トレンチ８内を含むエピタキシャル層２上には、絶縁膜１３を介してゲート電極１２がＹ方向に延在して形成されている。ゲート電極１２は例えばポリシリコン膜（導体膜）から成る。ここで、ゲート電極１２は、フィン９の直上、および、Ｙ方向で隣り合うフィン９同士の間のトレンチ８の直上のみに形成されている。言い換えれば、フィン９の短手方向（Ｙ方向）で隣り合うフィン９同士の間のトレンチ８の内側には、絶縁膜１３を介してゲート電極１２が埋め込まれている。１つのゲート電極１２は、Ｙ方向に並ぶ複数のフィン９を跨ぐように形成されている。ゲート電極１２とフィン９との間の絶縁膜１３は、ゲート絶縁膜として機能する。ゲート絶縁膜のうち、フィン９の上面を覆う絶縁膜１３の厚さは、フィン９の側面を覆う絶縁膜１３よりも厚い。ゲート電極１２は、フィン９内に形成されたボディ領域３と、当該ボディ領域３とＸ方向で隣接するソース接続層５およびドレイン接続層６とを、Ｙ方向およびＺ方向において覆っている。なお、図３では、図３の奥行方向において互いに隣り合うフィン９同士の間に埋め込まれたゲート電極１２の輪郭を破線で示している。
【0041】
エピタキシャル層２、ゲート電極１２のそれぞれの上には、例えば酸化シリコン膜から成る絶縁膜１３が形成されている。ゲート電極１２とフィン９との間の部分以外の部分の絶縁膜１３は、層間絶縁膜である。上記ゲート絶縁膜と層間絶縁膜とは、別々の材料により形成されていてもよい。フィン９の上面およびフィン９の平面視における側面は、絶縁膜１３により全て連続的に覆われている。すなわち、平面視において、フィン９は絶縁膜１３により周囲を連続的に囲まれている。
【0042】
よって、フィン９は、Ｘ方向に延在しており、Ｘ方向におけるフィン９の端部は、下端を除き、いずれの半導体および導電体とも接続されていない。言い換えれば、フィン９の直下のエピタキシャル層２を除き、全ての半導体および導電体は、フィン９と離間している。
【0043】
絶縁膜１３は、ゲート電極１２から離間する位置にコンタクトホール（貫通孔）を有しており、当該コンタクトホール内には、導電性接続部であるソースプラグ（図示しない）が形成されている。ソースプラグはソース領域７およびソース接続層５に電気的に接続されている。ソースプラグとソース領域７とは互いに直接接続されていてもよいが、ここではシリサイド層１４を介して接続されている。シリサイド層１４は、トレンチ８の底面であるソース領域７の上面に接して形成されている。シリサイド層１４は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。図示はしないが、ソースプラグはソース配線用電極（ソースパッド）に電気的に接続されている。
【0044】
また、図示しない箇所において、ゲート電極１２は、ゲート電極１２上の絶縁膜１３を貫通するゲートプラグを介して、ゲート配線用電極（ゲートパッド）に電気的に接続されている。ＳｉＣ基板１の下面（裏面、底面）は、ＳｉＣ基板１の下面に接するドレイン配線用電極（ドレイン電極）１５により覆われている。つまり、ＳｉＣ基板１はドレイン領域を構成しており、ＳｉＣ基板１にはドレイン配線用電極１５が電気的に接続されている。
【0045】
本実施の形態のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、少なくとも、ソース領域７、ソース接続層５、フィン９、ボディ領域３、ドレイン領域（ＳｉＣ基板１）、ドレイン接続層６およびゲート電極１２を有している、ｎチャネル型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴは、ドレイン電極（ドレイン配線用電極１５）に電気的に接続されたｎ型半導体領域であるＪＦＥＴ領域４およびエピタキシャル層２を有している。つまり、ドレイン接続層６は、ＪＦＥＴ領域４およびエピタキシャル層２を介して、ＳｉＣエピタキシャル基板の底面に形成されたドレイン領域に電気的に接続されている。また、ＭＯＳＦＥＴは、チャネル形成領域として、フィン９の側面および上面を構成するボディ領域３を有している。以下では、このＭＯＳＦＥＴ（半導体素子）をＦｉｎＦＥＴと呼ぶ場合がある。
【0046】
図３には、フィン９内におけるソース接続層５とドレイン接続層６との間の距離であるチャネル長ａを示している。ゲート電極１２がＯＮ状態のとき、ＳｉＣパワーＭＯＳＦＥＴを流れる電子は、ｎ＋型のソース領域７から、ソース接続層５を流れ、その後、ゲート電極１２と隣り合うチャネル領域であるフィン９の側面のｐ型のボディ領域３を主に流れる。その後、電子は、順にｎ型のドレイン接続層６、ＪＦＥＴ領域４、ｎ型のエピタキシャル層２、ドレイン領域であるｎ＋型のＳｉＣ基板１、および、ＳｉＣ基板１の下のドレイン配線用電極１５へ移動する。
【0047】
フィン９をチャネル形成領域として有するＦｉｎＦＥＴでは、ＳｉＣエピタキシャル基板の上面のみならずフィン９の側面もチャネルとして利用することができる。したがって、平面視における半導体素子の面積を抑えつつ、大きいゲート幅を確保し、高性能な半導体装置を実現できる。
【0048】
＜半導体装置の製造方法＞
以下に、図５～図１５を用いて、本実施の形態の半導体装置の製造方法について説明する。図５～図１５は、本実施の形態の半導体装置の製造工程中の断面図である。図５～図１０、図１２および図１４は、図３に対応する箇所における断面図である。図１１、図１３および図１５は、図４に対応する箇所における断面図である。
以下に、図５～図１５を用いて、本実施の形態の半導体装置の製造方法について説明する。図５～図１５は、本実施の形態の半導体装置の製造工程中の断面図である。図５～図１０、図１２および図１４は、図３に対応する箇所における断面図である。図１１、図１３および図１５は、図４に対応する箇所における断面図である。
【0049】
ここではまず、図５に示すように、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ（炭化ケイ素）基板１と、ＳｉＣ基板１上に形成されたｎ型のエピタキシャル層（半導体層）２とから成る積層基板であるＳｉＣエピタキシャル基板を用意する。ＳｉＣエピタキシャル基板は、ＳｉＣ基板１を用意した後に、ＳｉＣ基板１上にエピタキシャル層２をエピタキシャル成長法により形成することで、用意することができる。
【0050】
ＳｉＣ基板１およびＳｉＣエピタキシャル基板のそれぞれは、上面（主面）と、上面の反対側の下面（裏面、底面）とを有している。ＳｉＣエピタキシャル基板は、ドーパントとして例えばＮ（窒素）を含んでいる。エピタキシャル層２の不純物濃度は、例えば１×１０１６ｃｍ－３である。ＳｉＣエピタキシャル基板は、その上面（主面）に行列状に並んだ複数のチップ形成領域を有している。チップ形成領域は、後のダイシング工程により個片化され、１つの半導体チップとなる領域である。
【0051】
次に、図６に示すように、レジストパターン５０を形成する。その後、レジストパターン５０をマスク（イオン注入阻止マスク）として用いて、エピタキシャル層２の上面にｐ型のボディ領域３を、例えばイオン注入法により形成する。これにより、エピタキシャル層２内には、上面から途中深さに亘って、互いにＸ方向に並んで分離したボディ領域３が複数形成される。ボディ領域３は、エピタキシャル層２の上面に例えばＡｌ（アルミニウム）を打ち込むことで形成できる。このイオン注入の最大エネルギーは、例えば１２００ｋｅＶとする。ボディ領域３の不純物濃度は、例えば５×１０１７ｃｍ－３程度である。
【0052】
次に、図７に示すように、レジストパターン５０を除去した後、エピタキシャル層２上に、ボディ領域３の直上においてＹ方向に延在する絶縁膜（マスクパターン）１０を複数形成する。絶縁膜１０は、例えば、酸化シリコン膜を例ＣＶＤ（Chemical Vapor Deposition）法などにより成膜した後、当該酸化シリコン膜をフォトリソグラフィ技術およびエッチング法を用いてパターニングすることで形成できる。
【0053】
続いて、絶縁膜１０をマスク（エッチング防止マスク）として用いてドライエッチングを行うことで、エピタキシャル層２の上面に複数のトレンチ８ａを形成する。すなわち、絶縁膜１０はハードマスクとして用いられる。各トレンチ８ａは、Ｙ方向に延在している。トレンチ８ａの深さは、例えば１μｍである。トレンチ８ａの深さは、ボディ領域３の深さよりも浅い。これにより、Ｘ方向に隣り合うトレンチ８ａ同士の間には、エピタキシャル層２の一部分であって、Ｙ方向に延在する半導体層のパターンが形成される。
【0054】
次に、図８に示すように、チップ形成領域のうち、素子領域を平面視で囲む外周部をフォトレジスト膜（レジストパターン）により覆う。その後、当該フォトレジスト膜および絶縁膜１０をマスクとして用いてイオン注入を行う。ここでは、トレンチ８ａの底面に向けてｎ型の不純物（例えばＮ（窒素））を打ち込む。このとき、イオン注入の最大エネルギーは９００ｋｅＶ程度とする。これにより、エピタキシャル層２内に、ＪＦＥＴ領域４と、ｎ型の半導体領域４ａとを形成する。ここでは、トレンチ８ａの直下において２つのボディ領域３同士の間の領域に位置するエピタキシャル層２と、当該領域の下部に形成されたｎ型の半導体領域とを含む半導体領域を、ＪＦＥＴ領域４と呼ぶ。ＪＦＥＴ領域４は、絶縁膜１０のＸ方向における一方の側面と隣接する領域の直下に形成され、半導体領域４ａは、絶縁膜１０のＸ方向における他方の側面と隣接する領域の直下に形成される。つまり、ＪＦＥＴ領域４と半導体領域４ａとは、絶縁膜１０の直下の領域を挟んでＸ方向に隣り合って形成される。
【0055】
ＪＦＥＴ領域４および半導体領域４ａのそれぞれの不純物濃度は、例えば１×１０１７ｃｍ－３程度である。ＪＦＥＴ領域４および半導体領域４ａのそれぞれの下端は、ボディ領域３の下のエピタキシャル層２に接している。また、ＪＦＥＴ領域４は、エピタキシャル層２の上面（トレンチ８ａの底面）に接している。
【0056】
続いて、当該フォトレジスト膜および絶縁膜１０をマスクとして用いて斜めイオン注入を行う。ここでは、Ｚ方向からＸ方向に向かって２５度傾いた方向から、エピタキシャル層２の表面に向かってイオン注入を行う。つまり、当該斜めイオン注入の方向は、Ｘ方向およびＺ方向に沿う面に沿う方向であり、当該斜めイオン注入の打込角度は２５度である。ここでは、トレンチ８ａの底面およびトレンチ８ａの側面に向けてｎ型の不純物（例えばＮ（窒素））を打ち込む。このとき、イオン注入の最大エネルギーは４５０ｋｅＶ程度とする。これにより、エピタキシャル層２内に、ｎ型の半導体領域であるソース接続層５と、ドレイン接続層６とを形成する。
【0057】
ソース接続層５およびドレイン接続層６の不純物濃度は、例えば１×１０１８ｃｍ－３程度である。ソース接続層５は、トレンチ８ａの側面から、ＪＦＥＴ領域４が形成されたトレンチ８ａの底面に亘って形成される。ドレイン接続層６は、トレンチ８ａの側面から、他他のトレンチ８ａの底面に亘って形成される。つまり、ソース接続層５およびドレイン接続層６は、平面視で絶縁膜１０を挟んで並ぶ２つのトレンチ８ａのそれぞれの表面に形成される。Ｘ方向において隣り合うトレンチ８ａ同士の間のエピタキシャル層２内において、ソース接続層５およびドレイン接続層６は互いに離間しており、それらのソース接続層５およびドレイン接続層６との間には、ボディ領域３が存在する。なお、ソース接続層５およびドレイン接続層６を形成した後にＪＦＥＴ領域４を形成してもよい。
【0058】
次に、図９に示すように、上記フォトレジスト膜および絶縁膜１０を除去する。続いて、エピタキシャル層２上に、レジストパターン５１を形成する。レジストパターン５１は、表面にドレイン接続層６が形成されたトレンチ８ａと、当該トレンチ８ａをＸ方向で挟む２つのトレンチ８ａのそれぞれの底面の一部とを連続的に覆うフォトレジスト膜である。続いて、当該レジストパターン５１をマスクとして用いてイオン注入を行う。ここでは、エピタキシャル層２の上面に向かってｎ型の不純物（例えばＮ（窒素））を打ち込む。このとき、イオン注入の最大エネルギーは１２０ｋｅＶ程度とする。これにより、エピタキシャル層２の上面から所定の深さに亘って、エピタキシャル層２内に、ｎ＋型の半導体領域であるソース領域７を形成する。ソース領域７の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
【0059】
続いて、図示はしないが、レジストパターン５１を除去した後、フォトリソグラフィ技術およびイオン注入法を用いて、ｐ＋型の半導体領域である電位固定領域（図示しない）およびターミネーション領域（図示しない）を形成する。ターミネーション領域は、例えばＦＬＲまたはＪＴＥである。ここでは、エピタキシャル層２の上面に向かってｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。このとき、イオン注入の最大エネルギーは１５０ｋｅＶ程度とする。の不純物濃度は、これらのｐ＋型の半導体領域の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
【0060】
なお、ソース領域７と電位固定領域およびターミネーション領域とは、どちらを先に形成してもよい。その後、活性化アニールを行う。すなわち、ＳｉＣエピタキシャル基板に対し、Ａｒ（アルゴン）雰囲気中で、１７００℃程度の温度で熱処理を行う。
【0061】
次に、図１０および図１１に示すように、エピタキシャル層２上に、ハードマスクとして用いられる絶縁膜１１を形成する。絶縁膜１１は、例えば酸化シリコン膜から成り、例えばＣＶＤ法により形成された絶縁膜を、フォトリソグラフィ技術およびエッチング法を用いてパターニングすることで形成できる。絶縁膜１１は、トレンチ８ａを覆う第１パターンと、Ｘ方向で隣り合うトレンチ８ａ同士の間において、Ｘ方向に延在し、Ｙ方向に並ぶ複数の第２パターンとが一体となったハードマスクである。つまり、絶縁膜１１は、Ｘ方向で隣り合うトレンチ８ａ同士の間において、Ｘ方向に延在し、Ｙ方向に並ぶ複数の開口部を有している。当該開口部の直下には、ソース接続層５、ドレイン接続層６およびそれらの間に位置するボディ領域３のそれぞれの上面が露出している。
【0062】
続いて、絶縁膜１１をマスクとして用いてドライエッチングを行うことで、エピタキシャル層２の上面にトレンチ８ｂを形成する。トレンチ８ｂの深さは１μｍ程度である。これにより、エピタキシャル層２の上面には、トレンチ８ａとトレンチ８ｂとから成るトレンチ８が形成される。すなわち、トレンチ８ｂを形成することで、Ｘ方向で隣り合うトレンチ８ａ同士の間においてＹ方向に延在するエピタキシャル層２のパターンが複数に分断される。これにより、平面視でトレンチ８に周囲を囲まれたエピタキシャル層２から成る突出部であるフィン９が、Ｙ方向に並んで複数形成される。Ｘ方向において、フィンの一方の端部のフィン９内には、ソース接続層５が形成されており、他方の端部のフィン９内には、ドレイン接続層６が形成されている。また、Ｘ方向においてフィン９の両端に形成されたソース接続層５およびドレイン接続層６のそれぞれの間には、ボディ領域３が形成されている。
【0063】
次に、図１２および図１３に示すように、エピタキシャル層２上に絶縁膜を堆積した後、熱処理を行うことで、当該絶縁膜の焼き締めを行う。当該絶縁膜は、例えば酸化シリコン膜から成り、絶縁膜１１よりも膜厚が小さく、例えばＣＶＤ法により形成できる。ここでは、当該絶縁膜が、絶縁膜１１と一体化した状態を図示している。続いて、エピタキシャル層２上に、例えばＣＶＤ法を用いてポリシリコン膜を形成する。これにより、トレンチ８内を完全に埋め込む。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて当該ポリシリコン膜をパターニングすることで、当該ポリシリコン膜から成るゲート電極１２を形成する。
【0064】
ゲート電極１２は、Ｙ方向に並ぶ複数のフィン９を跨ぐように形成され、Ｙ方向に延在している。また、ゲート電極１２は、平面視においてトレンチ８ａとは離間している。
【0065】
これにより、本実施の形態のｎチャネル型のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）が形成される。ＭＯＳＦＥＴは、少なくとも、ソース領域７、ソース接続層５、フィン９、ボディ領域３、ドレイン領域（ＳｉＣ基板１）、ドレイン接続層６およびゲート電極１２を有している。また、ＭＯＳＦＥＴは、後に形成するドレイン電極（ドレイン配線用電極１５）に電気的に接続されるｎ型半導体領域であるＪＦＥＴ領域４を有している。
【0066】
次に、図１４および図１５に示すように、エピタキシャル層２上に、ＣＶＤ法により層間絶縁膜を堆積する。つまり、絶縁膜１１およびゲート電極１２を覆う層間絶縁膜を形成する。これにより、絶縁膜１１と当該層間絶縁膜とから成る絶縁膜１３を形成する。
【0067】
続いて、絶縁膜１３の一部を、フォトリソグラフィ技術およびエッチング法を用いて除去することで、絶縁膜１３の上面から下面まで貫通する接続孔（コンタクトホール）を複数形成する。ここでは、複数のコンタクトホールのそれぞれは、ソース領域７の上面を露出している。また、図示していない領域において、複数のコンタクトホールのそれぞれは、電位固定領域の上面と、ゲート電極１２の上面とを露出している。
【0068】
続いて、エピタキシャル層２上に、例えばスパッタリング法により、金属膜を堆積する。その後、熱処理を行うことで、当該金属膜とエピタキシャル層２とを反応させることで、コンタクトホールの底面であるエピタキシャル層２の上面上に、シリサイド層１４を形成する。その後、未反応の当該金属膜を除去する。当該金属膜は、例えばＮｉ（ニッケル）膜であり、シリサイド層１４は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。図示しない領域において、シリサイド層１４は、ゲート電極１２上および電位固定領域上にも形成される。
【0069】
続いて、図示は省略するが、シリサイド層１４上および絶縁膜１３上に、順にＴｉＮ（窒化チタン）膜およびＴｉ（チタン）膜を積層した積層膜であるバリアメタル膜を形成し、バリアメタル膜上に、Ａｌ（アルミニウム）膜から成る主導体膜を形成する。バリアメタル膜および主導体膜は、例えばスパッタリング法により形成できる。続いて、フォトリソグラフィ技術およびエッチング法を用いて、バリアメタル膜および主導体膜をパターニングする。バリアメタル膜および主導体膜は、プラグおよび配線を構成している。ソース領域７にコンタクトホール内のソースプラグを介して接続された配線は、ソース配線用電極（ソースパッド）に電気的に接続されている。また、ゲート電極１２にコンタクトホール内のゲートプラグを介して接続された配線は、ゲート配線用電極（ゲートパッド）に電気的に接続されている。
【0070】
続いて、図示は省略するが、絶縁膜１３上および当該配線上にパッシベーション膜を形成する。パッシベーション膜の材料は、例えばＰＢＯ（ポリベンゾオキサゾール）などのポリイミドから成る。
【0071】
続いて、ＳｉＣ基板１の下面にドレイン電極（裏面電極）を形成する。ここでは、ＳｉＣ基板１の下面に、例えばスパッタリング法を用いてＮｉ（ニッケル）膜を堆積した後、レーザアニールによりＮｉ膜とＳｉＣ基板１とを反応させ、これによりＮｉＳｉ（ニッケルシリサイド）層を形成する。なお、これにより形成したシリサイド層は、図１４および図１５では図示していない。続いて、当該シリサイド層の下面を順に覆うＮｉ（ニッケル）膜形およびＴｉ（膜）から成る積層膜を形成する。これにより、当該積層膜から成るドレイン配線用電極（ドレイン電極）１５が形成される。
【0072】
＜本実施の形態の効果＞
次に、本実施の形態によるＭＯＳＦＥＴの効果を説明する。
次に、本実施の形態によるＭＯＳＦＥＴの効果を説明する。
【0073】
本実施の形態では、図１８に示す比較例とは異なり、エピタキシャル層２の上部に、上方に突出するフィン９を有しており、フィン９の長手方向における両端には、それぞれ、ソース接続層５およびドレイン接続層６が斜めイオン注入により形成されている。言い換えれば、フィン９内においてチャネルが形成されるボディ領域３を挟むｎ型半導体領域であるソース接続層５およびドレイン接続層６が斜めイオン注入により形成されている。これにより、上記改善の余地において説明した比較例のように、多段注入法によりソース領域７（図１８参照）およびドレイン接続層（図１８の電流拡散層６ａ参照）を形成する場合に比べて、チャネル長ａのばらつきを低減できる。言い換えれば、ＭＯＳＦＥＴのチャネル長ａを一定にすることができる。
【0074】
本実施の形態において、ソース接続層５およびドレイン接続層６の、トレンチ８の側面に対して垂直な方向における深さのばらつきは、０．０５μｍ以下のばらつきで均一であることが望ましい。ＭＯＳＦＥＴでは、チャネルがパンチスルーしない最小のチャネル長を確保した上で、できるだけチャネル長は短くした方がオン抵抗は小さくなる。最小のチャネル長を０．４μｍに設定し、ソース接続層５およびドレイン接続層６の深さのばらつきが例えば０．１μｍである場合、最も短いチャネル長は０．３μｍ、最も長いチャネル長は０．６μｍとなる。この場合、平均のチャネル長が０．５μｍより大きくなる。したがって、ＭＯＳＦＥＴのチャネル抵抗は、ソース接続層５およびドレイン接続層６の深さが均一な場合に比べ約２０％増加する。
【0075】
これに対し、本実施の形態では、ソース接続層５およびドレイン接続層６を斜めイオン注入により形成することで、ソース接続層５およびドレイン接続層６の深さのばらつきは０．０５μｍ以下となっている。これにより、ＭＯＳＦＥＴのチャネル抵抗の増加率を１０％以内に抑えることができる。つまり、ＭＯＳＦＥＴのチャネル長ａを一定に保ち、これにより、ＭＯＳＦＥＴにおいて低オン抵抗と高耐圧を両立できる。言い換えれば、良好な特性を得られるＭＯＳＦＥＴを実現できる。すなわち、半導体装置の性能を向上できる。よって、上記改善の余地を解消できる。
【0076】
また、ここでは、トレンチ８を形成し、ソース接続層５、ボディ領域３およびドレイン接続層６をフィン状に残し、トレンチ８のＹ方向の側面にゲート絶縁膜を介してゲート電極１２を形成することで、チャネル幅（ゲート幅）を広く確保できる。
【0077】
また、ここでは、ゲート絶縁膜を有するフィン構造は、ボディ領域３で覆われているため、ＭＯＳＦＥＴのオフ状態での電界が低く抑えられる。
【0078】
また、ゲート電極１２は最低限の面積とすることができるため、入力容量を低減でき、スイッチングを速くできる。つまり、図１８を用いて説明した比較例では、ゲート電極はトレンチ１８内の全体と、Ｘ方向においてトレンチ１８と隣接するエピタキシャル層２の上面とを覆う必要があり、ソース領域７とゲート電極とが互いに近づく領域が多い。このため、比較例ではゲートおよびソース間の寄生容量（上記入力容量）が大きく、ＭＯＳＦＥＴの動作が遅いという問題がある。
【0079】
これに対し、本実施の形態では、ゲート電極１２はＸ方向におけるフィン９の端部からもう一方の端部までの全体を覆っている必要はなく、フィン９の表面のうち、ソース接続層５とドレイン接続層６との間のボディ領域３（チャネル形成領域）の表面を覆っていればよい。ここでは、Ｘ方向において、ゲート電極１２の端部のうち、ソース領域７側の端部は、フィン９の端部のうち、ソース領域７側の端部より遠くに位置している。よって、本実施の形態では、比較例に比べ、ゲート電極１２は最低限の面積とすることができ、このため、入力容量を低減できる。
【0080】
（実施の形態２）
以下に、図１６を用いて、本実施の形態の半導体装置について説明する。図１６は、本実施の形態の半導体装置を示す断面図である。図１６では、半導体チップの素子領域の断面と、平面視で半導体チップの素子領域を囲む周辺領域の断面とを並べて示している。図１６では、左から順に、周辺領域１Ｂの断面と、素子領域１Ａの断面とを並べている。素子領域１Ａの断面は、図３に示した断面に対応する箇所における断面である。
以下に、図１６を用いて、本実施の形態の半導体装置について説明する。図１６は、本実施の形態の半導体装置を示す断面図である。図１６では、半導体チップの素子領域の断面と、平面視で半導体チップの素子領域を囲む周辺領域の断面とを並べて示している。図１６では、左から順に、周辺領域１Ｂの断面と、素子領域１Ａの断面とを並べている。素子領域１Ａの断面は、図３に示した断面に対応する箇所における断面である。
【0081】
図１６に示すように、ここでは前記実施の形態１と異なり、コンタクト形成領域および周辺領域（チップ外周部）１Ｂにトレンチ８を掘らず、エピタキシャル層２を残している。コンタクト形成領域とは、ソース領域７が形成される領域と、電位固定領域が形成される領域とを指す。このため、素子領域１Ａにおいて、ソース領域７はトレンチ８と隣り合うエピタキシャル層２の上面に形成されている。なお、ソース領域７の深さは、トレンチ８の深さよりも浅い。
【0082】
周辺領域１Ｂのエピタキシャル層２内には、エピタキシャル層２の上面から所定の深さに亘って、複数のｐ型の半導体領域１９が形成されている。複数のｐ型の半導体領域１９のそれぞれは、互いに離間しており、素子領域１Ａを囲むように環状に形成されている。複数の半導体領域１９は、ターミネーション領域２０を構成している。半導体領域１９の深さは、例えば、ボディ領域３と同等である。
【0083】
ターミネーション領域２０は、前記実施の形態１において説明したように、図８を用いて説明した工程、つまり、トレンチ８の表面にソース接続層５およびドレイン接続層６を形成する工程の後に形成する。ここで、コンタクト形成領域および周辺領域１Ｂのエピタキシャル層２の上面にトレンチ８が形成される場合、トレンチ８の形成工程でハードマスクとして用いられる絶縁膜１０（図８参照）は、周辺領域１Ｂのエピタキシャル層２の上面を覆っていない。この場合、ソース接続層５およびドレイン接続層６を形成する工程では、それらの半導体領域が周辺領域１Ｂに形成されることを防ぐため、周辺領域１Ｂのエピタキシャル層２の上面をフォトレジスト膜により覆って保護する必要がある。
【0084】
これに対し、本実施の形態では、コンタクト形成領域および周辺領域１Ｂのエピタキシャル層２の上面にトレンチ８を形成していない。つまり、ソース接続層５およびドレイン接続層６を形成する工程では、周辺領域１Ｂのエピタキシャル層２の上面が絶縁膜１０により覆われている。したがって、当該工程で周辺領域１Ｂにフォトレジスト膜のパターンを形成する必要がないため、半導体装置の製造工程を簡略化することができる。
【0085】
その他、本実施の形態では、前記実施の形態と同様の効果を得ることができる。
【0086】
（実施の形態３）
以下に、図１７を用いて、本実施の形態の半導体装置について説明する。図１７は、本実施の形態の半導体装置を示す断面図である。図１７に示す断面は、図３に示した断面に対応する箇所における断面である。
以下に、図１７を用いて、本実施の形態の半導体装置について説明する。図１７は、本実施の形態の半導体装置を示す断面図である。図１７に示す断面は、図３に示した断面に対応する箇所における断面である。
【0087】
図１７に示すように、ここでは前記実施の形態１と異なり、ＪＦＥＴ領域４の直上にショットキー電極１７を形成している。具体的には、ＪＦＥＴ領域４の直上の絶縁膜１３には、エピタキシャル層２の上面（ドレイン接続層６の上面）を露出するコンタクトホール１６が形成されている。コンタクトホール１６の底面であるドレイン接続層６の上面には、ドレイン接続層６の当該上面上に形成された金属層から成るショットキー電極１７が接している。
【0088】
トレンチ８の底面に形成されたドレイン接続層６と、当該ドレイン接続層６に接続されたショットキー電極１７とは、ショットキーバリアダイオードを構成している。
【0089】
図１８に示す比較例のＭＯＳＦＥＴでは、ＪＦＥＴ領域４の直上の領域がゲート電極（図示しない）により覆われている。このため、ＪＦＥＴ領域４の上面上にショットキー電極を形成してショットキーバリアダイオードを設けることは困難である。
【0090】
これに対し、本実施の形態ではトレンチ８が形成された領域にゲート電極１２が無いため、ＪＦＥＴ領域４の直上にショットキー電極１７を形成できる。これにより、本実施の形態の半導体装置（半導体チップ）は、順方向電圧Ｖｆが低いダイオードを内蔵することができる。すなわち、ＭＯＳＦＥＴによるスイッチング時のリカバリ特性の改善、順方向電圧Ｖｆの低減、および、ボディダイオードの通電による通電劣化の抑制を実現できる。
【0091】
その他、本実施の形態では、前記実施の形態と同様の効果を得ることができる。
【0092】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0093】
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここでは、説明の都合上、半導体基板および半導体領域の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。つまり、ＭＯＳＦＥＴはｐチャネル型であってもよい。
【符号の説明】
【0094】
１ ＳｉＣ基板
２ エピタキシャル層
３ ボディ領域
４ ＪＦＥＴ領域
５ ソース接続層
６ ドレイン接続層
７ ソース領域
８ トレンチ
９ フィン
１２ ゲート電極
１３ 絶縁膜
２ エピタキシャル層
３ ボディ領域
４ ＪＦＥＴ領域
５ ソース接続層
６ ドレイン接続層
７ ソース領域
８ トレンチ
９ フィン
１２ ゲート電極
１３ 絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】