特開 2022-98442 金属画定パッドの信頼性性能を向上させる新規なＬＧＡアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022098442

(43)【公開日】2022-07-01

(54)【発明の名称】金属画定パッドの信頼性性能を向上させる新規なＬＧＡアーキテクチャ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20220624BHJP

   H05K 3/28 20060101ALI20220624BHJP

   H05K 1/18 20060101ALI20220624BHJP

【ＦＩ】

H01L23/12 K

H01L23/12 501B

H01L23/12 N

H05K3/28 B

H05K1/18 J

【審査請求】未請求

【請求項の数】25

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021186051

(22)【出願日】2021-11-16

(31)【優先権主張番号】17/129,846

(32)【優先日】2020-12-21

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】マニッシュ ダビー

(72)【発明者】

【氏名】グルプラサッド アラケレ

(72)【発明者】

【氏名】ディーパック クルカルニ

(72)【発明者】

【氏名】サイラム アグラハラム

(72)【発明者】

【氏名】ウェイ‐ルン ケイ．ジェン

(72)【発明者】

【氏名】ヌメル アハメド

(72)【発明者】

【氏名】コウシク ガネサン

(72)【発明者】

【氏名】アモール ディー．ジャダーヴ

(72)【発明者】

【氏名】キュ‐オー リー

【テーマコード（参考）】

5E314

5E336

【Ｆターム（参考）】

5E314BB06

5E314BB07

5E314BB11

5E314FF17

5E314GG09

5E336AA09

5E336BB03

5E336BC32

5E336BC34

5E336CC34

5E336EE01

5E336GG16

(57)【要約】

【課題】従来技術の問題を解決する。
【解決手段】本明細書に開示する実施形態は、電子パッケージおよびそのような電子パッケージを形成する方法を含む。ある実施形態では、電子パッケージが、ダイ側とランド側とを有するパッケージ基板を含む。ある実施形態では、パッドが、ランド側の上にある。ある実施形態では、誘電体層が、パッドの側壁を覆い、表面仕上げが、パッドの露出表面の上にある。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

ダイ側と、ランド側とを有する、パッケージ基板と、
前記ランド側にあるパッドと、
前記パッドの側壁を覆う誘電体層と、
前記パッドの露出面の上の表面仕上げとを含む、
電子パッケージ。

【請求項2】

前記誘電体層は、前記パッケージ基板の層とは異なる材料である、請求項１に記載の電子パッケージ。

【請求項3】

前記誘電体層は、ソルダレジストである、請求項１又は２に記載の電子パッケージ。

【請求項4】

前記ソルダレジストは、前記パッケージ基板から見て外方を向く前記パッドの頂面の如何なる部分も覆わない、請求項３に記載の電子パッケージ。

【請求項5】

前記表面仕上げは、前記誘電体層の頂面の上に延在する、請求項１～４のうちのいずれか１項に記載の電子パッケージ。

【請求項6】

前記誘電体層の上のソルダレジストを更に含む、請求項１～５のうちのいずれか１項に記載の電子パッケージ。

【請求項7】

前記パッドの頂面を露出させる前記ソルダレジストを通じる開口が、前記パッドよりも広い、請求項６に記載の電子パッケージ。

【請求項8】

前記パッドは、金属画定パッドである、請求項７に記載の電子パッケージ。

【請求項9】

前記パッケージ基板の前記ダイ側に取り付けられるダイを更に含む、請求項１～８のうちのいずれか１項に記載の電子パッケージ。

【請求項10】

前記ダイは、前記パッケージ基板の厚みを通じて導電性配線によって前記パッドに結合される、請求項１～９のうちのいずれか１項に記載の電子パッケージ。

【請求項11】

電子パッケージを形成する方法であって、
パッケージ基板のランド側にパッドを形成することと、
前記パッドの上に誘電体層を配置することと、
前記パッドの表面を露出させるよう前記誘電体層を凹ませることとを含み、
前記誘電体層は、前記パッドの側壁表面の上に留まる、
方法。

【請求項12】

前記パッド及び前記誘電体層の上にソルダレジストを配置することを更に含み、前記誘電体層を通じる開口が、前記パッドの前記表面を露出させる、請求項１１に記載の方法。

【請求項13】

前記誘電体層を通じる前記開口の幅が、前記パッドの幅よりも広い、請求項１２に記載の方法。

【請求項14】

前記パッドの前記表面の上に表面仕上げを配置することを更に含む、請求項１３に記載の方法。

【請求項15】

前記表面仕上げは、前記誘電体層の上に延在する、請求項１４に記載の方法。

【請求項16】

前記誘電体層は、ソルダレジストである、請求項１１～１５のうちのいずれか１項に記載の方法。

【請求項17】

前記パッドの前記表面の上に表面仕上げを配置することを更に含む、請求項１６に記載の方法。

【請求項18】

前記パッケージ基板のダイ側が、前記誘電体層を凹ませる動作の間に保護膜によって覆われる、請求項１１～１７のうちのいずれか１項に記載の方法。

【請求項19】

前記パッドの前記表面を露出させた後に前記パッケージ基板のダイ側に第１レベルインターコネクトを形成することを更に含む、請求項１１～１８のうちのいずれか１項に記載の方法。

【請求項20】

パッケージ基板のランド側インターコネクトであって、
前記パッケージ基板のランド側の上にあるパッドであって、ビアに接続される第１の表面と、該第１の表面とは反対側の第２の表面と、前記第１の表面を前記第２の表面に接続する側壁表面とを有する、パッドと、
前記パッドの前記側壁表面と直接的に接触し、前記パッケージ基板の前記ランド側の上にある、誘電体層とを含み、
前記誘電体層は、前記パッドの前記第２の表面と接触しない、
ランド側インターコネクト。

【請求項21】

前記誘電体層の上のソルダレジスト層を更に含む、請求項２０に記載のランド側インターコネクト。

【請求項22】

前記ソルダレジスト層を通じる開口が、前記パッドの前記第２の表面を露出させ、前記ソルダレジスト層は、前記パッドの前記第２の表面と接触しない、請求項２１に記載のランド側インターコネクト。

【請求項23】

前記パッドの前記第２の表面の上にある表面仕上げを更に含む、請求項２０～２２のうちのいずれか１項に記載のランド側インターコネクト。

【請求項24】

回路板と、
前記回路板に結合されるパッケージ基板と、
前記パッケージ基板にあるランド側インターコネクトと、
前記パッケージ基板のダイ側に結合されるダイとを含み、
前記ランド側インターコネクトの個々のランド側インターコネクトは、
前記パッケージ基板のランド側の上にあるパッドであって、ビアに接続される第１の表面と、該第１の表面とは反対側の第２の表面と、前記第１の表面を前記第２の表面に接続する側壁表面とを有する、パッドと、
前記パッドの前記側壁表面と直接的に接触し、前記パッケージ基板の前記ランド側の上にある、誘電体層とを含み、
前記誘電体層は、前記パッドの前記第２の表面と接触しない、
電子システム。

【請求項25】

前記誘電体層の上にあるソルダレジストを更に含み、該ソルダレジストは、前記パッドの前記第２の表面と接触しない、請求項２４に記載の電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、電子パッケージ(electronic packages)に関し、より具体的には、信頼性性能(reliability performance)を増大させる改良されたアーキテクチャを有する金属画定パッド(metal defined pads)に関する。

【背景技術】

【0002】

電気的性能要求の増加に伴い、電気的損失（例えば、挿入損失、リターン損失、クロストークなど）についての予算は縮小している。これはパッケージ内の物理的接続の最適化を必要とする。マイクロエレクトロニクス産業が目指しているアプローチの１つは、金属画定（ＭＤ）パッドの使用である。ＭＤパッドは、現在のソルダマスク定義（ＳＭＤ）パッドと比較してサイズがより小さい。ＳＭＤパッドのサイズも小さいことができるが、それらのアーキテクチャの故に、それらはパッドの一部がソルダマスクの下に埋め込まれている。これはソケット係合の活性領域(active area)を減少させる。ＭＤパッドは、ソケットスワイプ(socket swipe)のニーズを提供するための中間グラウンド(middle ground)と、電気的損失を減少させるためのより小さな銅領域(coper area)とを提供する。

【0003】

ＭＤパッドアプローチで確認された主要な課題の１つは、ＭＤパッドのフット付近のビルドアップ膜(ビルドアップフィルム)の亀裂である。これはパッドの設計に伴う固有の問題である。特に、熱サイクル(thermal cycling)の間に、高い応力がビルドアップ膜内のＭＤパッドの外縁で発生する。これらの高い応力は、パッケージ基板の下にあるビルドアップ層内に伝播する亀裂を引き起こし得る。

【図面の簡単な説明】

【0004】

【図1A】金属画定（ＭＤ）パッドの平面図である。

【0005】

【図1B】パッケージ基板のビルドアップ膜における亀裂を図示する図１ＡのＭＤパッドの断面図である。

【0006】

【図2】ある実施形態に従った、ＭＤパッドの側壁表面上に誘電体層を有するＭＤパッドを有するパッケージ基板の断面図である。

【0007】

【図3】ある実施形態に従った、ＭＤパッドの側壁表面上にソルダレジスト層を有するＭＤパッドを有するパッケージ基板の断面図である。

【0008】

【図4】ある実施形態に従った、既存のＭＤパッドアーキテクチャと比較して、本明細書に記載するＭＤパッドのフーチングに近接する応力の低減を図示するチャートである。

【0009】

【図5A】ある実施形態に従った、シード層の上に形成されたパッドを有するパッケージ基板の断面図である。

【0010】

【図5B】ある実施形態に従った、シード層が除去された後のパッケージ基板の断面図である。

【0011】

【図5C】ある実施形態に従った、誘電体層がパッドの上に設けられた後のパッケージ基板の断面図である。

【0012】

【図5D】ある実施形態に従った、パッドの表面を露出させるために誘電体層が凹まされた後のパッケージ基板の断面図である。

【0013】

【図5E】ある実施形態に従った、ソルダレジストが誘電体層の上に設けられた後のパッケージ基板の断面図である。

【0014】

【図5F】ある実施形態に従った、表面仕上げがパッドの露出させられた表面の上に施された後のパッケージ基板の断面図である。

【0015】

【図6A】ある実施形態に従った、ＭＤパッドがランド側の上に設けられた、ダイ側及びランド側を有するパッケージ基板の断面図である。

【0016】

【図6B】ある実施形態に従った、保護層がパッケージ基板のダイ側の上に設けられた後のパッケージ基板の断面図である。

【0017】

【図6C】ある実施形態に従った、誘電体層がＭＤパッドの上に設けられた後のパッケージ基板の断面図である。

【0018】

【図6D】ある実施形態に従った、ＭＤパッドの表面を露出させるために誘電体層が凹まされた後のパッケージ基板の断面図である。

【0019】

【図6E】ある実施形態に従った、保護層がダイ側から除去された後のパッケージ基板の断面図である。

【0020】

【図6F】ある実施形態に従った、ソルダレジスト層がダイ側およびランド側の上に設けられた後のパッケージ基板の断面図である。

【0021】

【図6G】ある実施形態に従った、ＭＤパッドを露出させるためにソルダレジスト開口がランド側のソルダレジスト層を通じて形成された後のパッケージ基板の断面図である。

【0022】

【図6H】ある実施形態に従った、表面仕上げがＭＤパッドの上に適用された後のパッケージ基板の断面図である。

【0023】

【図6I】ある実施形態に従った、第１レベル相互接続（ＦＬＩ）がパッケージ基板のダイ側の上に形成された後のパッケージ基板の断面図である。

【0024】

【図7A】ある実施形態に従った、はんだボールによって回路板に結合されるＭＤランド側パッドを有するパッケージ基板を有する電子システムの断面図である。

【0025】

【図7B】ある実施形態に従った、ソケットによって回路板に結合されるＭＤランド側パッドを有するパッケージ基板を有する電子システムの断面図である。

【0026】

【図8】ある実施形態に従って構築されるコンピューティングデバイスの概略図である。

【発明を実施するための形態】

【0027】

本明細書に記載されているのは、様々な実施形態に従った信頼性性能(reliability performance)を向上させる改良されたアーキテクチャを有する金属画定パッド(metal defined pads)を備える電子パッケージ(electronic packages)である。以下の記載では、例示的な実装の様々な態様を当業者によって一般的に使用される用語を用いて記載して、それらの作業の実体を当業者に伝える。しかしながら、本発明は記載される態様の一部のみで実施される場合があることが当業者に明らかであろう。説明の目的のために、具体的な番号、材料、および構成は、例示的な実装の完全な理解をもたらすために示される。しかしながら、本発明は特定の詳細なしに実施される場合があることが当業者に明らかであろう。他の例では、例示的な実装を不明瞭にしないために、よく知られている構成は省略され或いは簡略化される。

【0028】

様々な動作(operations)は、本発明を理解する上で最も有用な方法で、複数の別個の動作として順に記載されるが、記載の順序は、これらの動作が必ずしも順序依存的であることを暗示するものとして解釈されてならない。特に、これらの動作は、提示の順序で行われることを必要としない。

【0029】

上述のように、金属画定（ＭＤ）パッド(metal defined pads)は、信頼性の問題を有する。特に、ＭＤパッドの下のパッケージ基板は、ＭＤパッドのフーチング(footing)で発生する応力集中の故に亀裂を受けやすい。そのようなＭＤパッドの一例を図１Ａおよび図１Ｂに示す。図１Ａは、ＭＤパッド１１０を有する電子パッケージ１００(electronic package)の平面図である。図示のように、ソルダレジスト１２０(solder resist)は、ＭＤパッド１１０のエッジから離間している。すなわち、下に位置するパッケージ基板１０５の部分は、平面図において見える。

【0030】

図１Ｂを次に参照すると、線Ｂ－Ｂ’に沿う図１Ａの電子パッケージ１００の断面図が示されている。図示のように、ソルダレジスト開口１２２がソルダレジスト１２０内に設けられて、ＭＤパッド１１０を露出させる。ＭＤパッド１１０は、ＭＤパッド１１０の頂面および側壁表面上の表面仕上げ１１２を含むこともある。下に位置するパッケージ基板１０５の部分が露出させられるように、ソルダレジスト開口１２２の幅は、ＭＤパッド１１０の幅よりも広いことがある。パッケージ基板１０５は、パッド、トレース、ビア、及び同等物のような、導電性配線１０８(導電性ルーティング)(conductive routing)を含んでもよい。

【0031】

そのようなＭＤパッド１１０のアーキテクチャは、熱サイクル(thermal cycling)中にＭＤパッド１１０のフーチングに形成される高い応力をもたらす。特に、高応力領域は、ＭＤパッド１１０の側壁の底部分に隣接している。高い応力は、電子パッケージに信頼性リスクを与える。例えば、集中した応力は、パッケージ基板１０５の下に位置するビルドアップ層に亀裂１０７の形成をもたらす。ビルドアップ層における亀裂の形成は、実質的な信頼性リスクを提示する。

【0032】

従って、本明細書に開示する実施形態は、ＭＤパッドのフーチングにおける応力集中を最小限に抑えるＭＤパッドアーキテクチャを含む。例えば、実施形態は、ＭＤパッドの側壁を取り囲むビルドアップ層の上に誘電体層を提供することを含んでよい。代替の実施形態において、ソルダレジストは、応力低減をもたらすよう、ＭＤパッドの側壁に沿って形成されてよい。そのような実施形態は、ソルダレジストがＭＤパッドの頂面に接触しないという点で、ソルダマスク画定（ＳＭＤ）パッド(solder mask defined pads)とは異なる。

【0033】

図２を次に参照すると、ある実施形態に従った電子パッケージ２００の断面図が示されている。ある実施形態において、電子パッケージ２００は、パッケージ基板２０５を含む。パッケージ基板２０５は、誘電体ビルドアップ層を含んでよい。図示の実施形態において、パッケージ基板２０５は、コアレスパッケージ基板として示されている。しかしながら、パッケージ基板２０５は、いくつかの実施形態において、コア付きパッケージ基板２０５であってよいことが理解されるべきである。コア付きパッケージ基板２０５では、誘電体ビルドアップ層がコアの上下に設けられることがある。ある実施形態において、導電性配線２０８は、パッケージ基板２０５内に設けられる。導電性配線２０８は、パッド、トレース、ビア、及び同等物を含んでよい。導電性配線２０８は、パッケージ基板２０５のダイ側（すなわち、図２の底面）からパッケージ基板２０５のランド側（すなわち、図２の頂面）上のＭＤパッド２１０への電気的結合(electrical coupling)を提供する。

【0034】

ある実施形態において、電子パッケージ２００は、パッケージ基板２０５のランド側に１つ以上のＭＤパッド２１０を含んでよい。ＭＤパッド２１０は、パッケージ基板２０５の誘電体ビルドアップ層の上に設けられてよい。例えば、ＭＤパッド２１０の第１の表面２１３は、下に位置するパッケージ基板２０５のビルドアップ層と接触することがある。ある実施形態において、ＭＤパッド２１０は、第１の表面２１３から見て外方を向く第２の表面２１４を含む。側壁表面２１５は、第１の表面２１３を第２の表面２１４に接続する。ある実施形態において、側壁表面２１５および第２の表面２１４は、パッケージ基板２０５のビルドアップ層の上方にある。すなわち、ＭＤパッド２１０は、パッケージ基板２０５に埋め込まれない。

【0035】

ＭＤパッド２１０のフーチング（すなわち、下に位置するパッケージ基板２０５に接触するＭＤパッド２１０の隅）における応力集中を最小限に抑えるために、応力緩和誘電体層２３０がＭＤパッド２１０の側壁表面２１５に沿って設けられる。応力緩和誘電体層２３０は、いくつかの実施形態において、パッケージ基板２０５のビルドアップ層とは異なる材料であってよい。他の実施形態において、応力緩和誘電体層２３０は、パッケージ基板２０５のビルドアップ層と同じ材料であってよい。応力緩和誘電体層２３０は、パッケージ基板の頂面全体の上に延在する層であってよい。すなわち、いくつかの実施態様において、応力緩和誘電体層２３０は、ＭＤパッド２１０のエッジに単に局在化されるだけではない。ある実施形態において、応力緩和誘電体層２３０は、ＭＤパッド２１０の厚さに実質的に等しい厚さを含む。応力緩和誘電体層２３０は、ＭＤパッド２１０の第２の表面２１４を覆うことなく、ＭＤパッド２１０の側壁２１５の全高をカバーしてよい。

【0036】

ある実施形態では、ソルダレジスト層２２０が応力緩和誘電体層２３０の上に設けられてよい。ソルダレジスト層２２０は、ソルダレジスト開口（ＳＲＯ）２２２を含んでよい。ＳＲＯ２２２は、ＭＤパッド２１０の頂面を露出させることがある。例えば、ＳＲＯ２２２の幅は、ＭＤパッド２１０の幅よりも大きくてよい。ある実施形態において、ＳＲＯ２２２の側壁は、図２に示すように、テーパ状であってよい。他の実施形態において、ＳＲＯ２２２の側壁は、実質的に垂直であってよい。

【0037】

ある実施形態では、表面仕上げ２１２が、ＭＤパッド２１０の第２の表面２１４の上に設けられる。表面仕上げ２１２は、マイクロエレクトロニクス用途のための任意の適切な表面仕上げであってよい。例えば、表面仕上げ２１２は、１つ以上の層を含んでよい。ある実施形態において、表面仕上げは、無電解ニッケル無電解パラジウム浸漬金（ＥＮＥＰＩＧ）を含むが、他の表面仕上げも使用されてよい。ある実施形態において、表面仕上げ２１２は、約１０μｍ未満の厚さを有してよい。特定の実施形態において、表面仕上げ２１２は、約６μｍ以下または約３μｍ以下の厚さを有してよい。

【0038】

ある実施形態において、表面仕上げ２１２は、ＭＤパッド２１０の第２の表面２１４の上だけに設けられる。すなわち、表面仕上げ２１２は、図１Ｂに示すような既存のＭＤパッドに典型的であるように、ＭＤパッド２１０の側壁表面２１５を覆わない。ある実施形態において、表面仕上げ２１２は、応力緩和誘電体層２３０の一部の上に延在してもよい。すなわち、表面仕上げ２１２は、いくつかの実施形態において、ＭＤパッド２１０の幅よりも大きい幅を有してよい。

【0039】

専用の応力緩和誘電体層２３０が図２に示されているが、実施形態はそのような構成に限定されないことが理解されるべきである。例えば、図３は、応力緩和誘電体層２３０を使用する代わりにＭＤパッド３１０のための応力緩和層としてソルダレジスト３２０を利用する電子パッケージ３００の断面図である。

【0040】

図３に示すように、電子パッケージ３００は、パッケージ基板３０５を含む。パッケージ基板３０５は、誘電体ビルドアップ層を含んでよい。図示の実施形態において、パッケージ基板３０５は、コアレスパッケージ基板として示されている。しかしながら、パッケージ基板３０５は、いくつかの実施形態において、コア付きパッケージ基板３０５であってよいことが理解されるべきである。コア付きパッケージ基板３０５において、誘電体ビルドアップ層は、コアの上下に設けられてよい。ある実施形態において、導電性配線３０８は、パッケージ基板３０５内に設けられる。導電性配線３０８は、パッド、トレース、ビア、及び同等物を含んでよい。導電性配線３０８は、パッケージ基板３０５のダイ側（すなわち、図３の底面）からパッケージ基板３０５のランド側（すなわち、図３の頂面）にあるＭＤパッド３１０への電気的結合を提供する。

【0041】

ある実施形態において、電子パッケージ３００は、パッケージ基板３０５のランド側に１つ以上のＭＤパッド３１０を含んでよい。ＭＤパッド３１０は、パッケージ基板３０５の誘電体ビルドアップ層の上に設けられてよい。例えば、ＭＤパッド３１０の第１の表面３１３は、下に位置するパッケージ基板３０５のビルドアップ層と接触してよい。ある実施形態において、ＭＤパッド３１０は、第１の表面３１３から見て外方を向く第２の表面３１４を含む。側壁表面３１５は、第１の表面３１３を第２の表面３１４に接続する。ある実施形態において、側壁表面３１５および第２の表面３１４は、パッケージ基板３０５のビルドアップ層の上方にある。すなわち、ＭＤパッド３１０は、パッケージ基板３０５に埋め込まれない。

【0042】

ＭＤパッド３１０のフーチング（すなわち、下に位置するパッケージ基板３０５と接触するＭＤパッド３１０の隅）で応力減少をもたらすために、ソルダレジスト層３２０が、ＭＤパッド３１０の側壁３１５と直接的に接触してよい。そのような実施形態は、ソルダレジスト層３２０がＭＤパッド３１０の頂面に接触しない点で、既存のＳＭＤパッドとは異なる。ある実施形態において、ソルダレジスト層３２０は、ＭＤパッド３１０の厚さに実質的に等しい厚さを含む。ソルダレジスト層３２０は、ＭＤパッド３１０の第２の表面３１４を覆うことなく、ＭＤパッド３１０の側壁３１５の全高をカバーしてよい。

【0043】

ある実施形態では、表面仕上げ３１２が、ＭＤパッド３１０の第２の表面３１４の上に設けられる。表面仕上げ３１２は、マイクロエレクトロニクス用途のための任意の適切な表面仕上げであってよい。例えば、表面仕上げ３１２は、１つ以上の層を含んでよい。ある実施形態において、表面仕上げは、ＥＮＥＰＩＧを含むが、他の表面仕上げが使用されてもよい。ある実施形態において、表面仕上げ３１２は、約１０μｍ未満の厚さを有してよい。特定の実施形態において、表面仕上げ３１２は、約６μｍ以下または約３μｍ以下の厚さを有してよい。

【0044】

ある実施形態において、表面仕上げ３１２は、ＭＤパッド３１０の第２の表面３１４の上にだけ設けられる。すなわち、表面仕上げ３１２は、図１Ｂに示すような既存のＭＤパッドに典型的であるように、ＭＤパッド３１０の側壁表面３１５を覆わない。ある実施形態において、表面仕上げ３１２は、ソルダレジスト層３２０の上に延在してもよい。すなわち、表面仕上げ３１２は、いくつかの実施形態において、ＭＤパッド３１０の幅よりも大きい幅を有してよい。

【0045】

図４を次に参照すると、表面仕上げ（ＳＦ）とビルドアップ層との間の界面におけるＭＤパッドのフーチングに近接する応力を示すチャートが示されている。第１のバーは、電子パッケージ１００に示すＭＤパッド１１０と同様に、厚さ６μｍの表面仕上げを有する典型的なＭＤパッドにおける応力を図示している。第１のバーの応力は１として示されている。すなわち、他のバーに示される応力値は、第１のバーにおける応力レベルに正規化される。第２のバーは、図２に示す電子パッケージ２００におけるＭＤパッド２１０と同様に、厚さ６μｍの表面仕上げを有するＭＤパッド２１０のフーチングにおける応力を図示している。第１のバーと比較して、応力は、誘電体応力緩和層を使用することによって約３０％だけ削減される。第３のバーに示すように、表面仕上げの厚さを約３μｍまで削減することは、応力を約１０％だけ削減する。図３に示す実施形態と同様に、ＭＤパッドのための応力緩和層としてソルダレジスト層を使用するときには、応力における類似の削減が提供されることもある。

【0046】

図５Ａ～図５Ｆを次に参照すると、電子パッケージ５００を形成するプロセスを描く一連の断面図が、ある実施形態に従って示されている。ある実施形態において、図５Ａ～図５Ｆの電子パッケージ５００は、ＭＤパッド５１０のフーチングにおける応力集中を最小限に抑えるための応力緩和誘電体層５３０を含む。

【0047】

次に、図５Ａを参照すると、電子パッケージ５００の断面図が、ある実施形態に従って示されている。ある実施形態において、電子パッケージ５００は、パッケージ基板５０５を含む。パッケージ基板５０５は、その中に埋め込まれた導電性配線（図示せず）を有する誘電体ビルドアップ層を含んでよい。パッケージ基板５０５は、コア付きであっても、コアなしであってもよい。ある実施形態では、シード層５０９が、パッケージ基板５０５の上に設けられる。シード層５０９は、ＭＤパッド５１０をめっきするために使用されてよい。めっきプロセスは、ＭＤパッド５１０が望まれる場所に隣接するシード層５０９の部分の上にあるマスク層（図示せず）を用いて実施されてよい。ＭＤパッド５１０は、パッケージ基板５０５より上方にあってよい。すなわち、ＭＤパッド５１０は、パッケージ基板５０５に埋め込まれない。

【0048】

次に、図５Ｂを参照すると、シード層５０９が除去された後の電子パッケージ５００の断面図が、ある実施形態に従って示されている。ある実施形態において、シード層５０９は、フラッシュエッチングプロセスのようなシード層エッチングプロセスで除去されてよい。

【0049】

次に、図５Ｃを参照すると、応力緩和誘電体層５３０がＭＤパッド５１０の上に配置された後の電子パッケージ５００の断面図が、ある実施形態に従って示されている。ある実施形態において、応力緩和誘電体層５３０は、積層プロセスまたは任意の他の適切な堆積プロセスで堆積させられてよい。ある実施形態において、応力緩和誘電体層５３０は、パッケージ基板５０５のビルドアップ層とは異なる材料を含む。他の実施形態において、応力緩和誘電体層５３０は、下に位置するパッケージ基板５０５のビルドアップ層と同じ材料を含んでよい。

【0050】

ある実施形態において、応力緩和誘電体層５３０は、ＭＤパッド５１０を埋め込むことがある。例えば、応力緩和誘電体層５３０は、ＭＤパッド５１０の側壁表面５１５および第２の表面５１４と直接的に接触してよい。ＭＤパッド５１０の第１の表面５１３は、下に位置するパッケージ基板５０５の上にあってよい。

【0051】

次に、図５Ｄを参照すると、応力緩和誘電体層５３０が凹まされた(recessed)後の電子パッケージ５００の断面図が、ある実施形態に従って示されている。ある実施形態において、応力緩和誘電体層５３０は、平坦化プロセス(planarization process)又は同等プロセスで凹まされる。ある実施形態において、応力緩和誘電体層５３０を凹ませることは、ＭＤパッド５１０の第２の表面５１４を露出させる。すなわち、側壁表面５１５は、応力緩和誘電体層５３０によって覆われたままであってよい。ある実施形態において、応力緩和誘電体層５３０の厚さは、ＭＤパッド５１０の厚さに実質的に等しい。

【0052】

次に、図５Ｅを参照すると、ソルダレジスト層５２０が応力緩和誘電体層５３０上に配置された後の電子パッケージ５００の断面図が、ある実施形態に従って示されている。ある実施形態において、ソルダレジスト層５２０は、積層プロセスで堆積させられてよい。ＳＲＯ５２２が、ソルダレジスト層５２０を通じて設けられてよい。ある実施形態では、ＳＲＯ５２２の幅は、ＭＤパッド５１０の幅よりも大きくてよい。よって、応力緩和誘電体層５３０の部分は、ＳＲＯ５２２によって露出させられることもある。ある実施形態において、ＳＲＯ５２２の側壁は、テーパ状または実質的に垂直であってよい。

【0053】

次に、図５Ｆを参照すると、表面仕上げ５１２がＭＤパッド５１０の上に提供された後の電子パッケージ５００の断面図が、ある実施形態に従って示されている。ある実施形態において、表面仕上げ５１２は、マイクロエレクトロニクス用途における相互接続のために表面仕上げに共通の任意の材料（または複数の材料）を含んでよい。例えば、表面仕上げ５１２は、ＥＮＥＰＩＧ又は同等物を含んでよい。ある実施形態において、表面仕上げ５１２の厚さは、約１０μｍ以下であってよい。特定の実施形態において、表面仕上げ５１２は、約６μｍ以下または約３μｍ以下であってよい。

【0054】

ある実施形態において、表面仕上げ５１２は、ＭＤパッド５１０の第２の表面５１４の上に提供される。応力緩和誘電体層５３０は、側壁表面５１５を保護し、表面仕上げ５１２の堆積をブロックする。すなわち、ＭＤパッド５１０の第２の表面５１４のみが、表面仕上げ５１２によって覆われる。ある実施形態において、表面仕上げ５１２の幅は、ＭＤパッド５１０の幅よりも大きくてよい。よって、表面仕上げ５１２の部分は、応力緩和誘電体層５３０の頂面と接触することがある。

【0055】

次に、図６Ａ～図６Ｉを参照すると、電子パッケージ６００を形成するためのプロセスフローを描く一連の断面図が、ある実施形態に従って示されている。ある実施形態において、電子パッケージ６００は、ＭＤパッド６１０の側壁表面の上の応力緩和誘電体層６３０を含む。

【0056】

次に、図６Ａを参照すると、電子パッケージ６００の断面図が、ある実施形態に従って示されている。ある実施形態において、電子パッケージ６００は、パッケージ基板６０５を含む。パッケージ基板６０５は、コア６０３を含み、コア６０３の上下に誘電体配線層６０２(誘電体ルーティング層)を有する。導電性配線６０８が配線層６０２内に設けられ、貫通コアビア６４１がコア６０３を通じて設けられる。パッケージ基板６０５は、ダイ側６０６と、ランド側６０７とを含んでよい。ある実施形態において、ＭＤパッド６１０は、ランド側６０７に設けられる。

【0057】

次に、図６Ｂを参照すると、一実施形態による、保護層６４０がパッケージ基板６０５のダイ側６０６の上に形成された後の電子パッケージ６００の断面図が、ある実施形態に従って示されている。保護層６４０は、積層プロセス又は同等プロセスで配置されてよい。

【0058】

次に、図６Ｃを参照すると、応力緩和誘電体層６３０がランド側６０７の上に設けられた後の電子パッケージ６００の断面図が、ある実施形態に従って示されている。ある実施形態によれば、応力緩和誘電体層６３０は、ＭＤパッド６１０の上に形成される。応力緩和誘電体層６３０は、誘電体配線層６０２と同じ材料であってよい。他の実施形態において、応力緩和誘電体層６３０は、誘電体配線層６０２とは異なる材料を含む。

【0059】

次に、図６Ｄを参照すると、応力緩和誘電体層６３０が凹まされた後の電子パッケージ６００の断面図が、ある実施形態に従って示されている。応力緩和誘電体層６３０を凹ませることは、ＭＤパッド６１０の表面６１４を露出させることがある。ＭＤパッド６１０の側壁表面は、応力緩和誘電体層６３０によって覆われたままであってよい。ある実施形態において、応力緩和誘電体層の厚さは、ＭＤパッド６１０の厚さと実質的に類似する。

【0060】

次に、図６Ｅを参照すると、保護層６４０がダイ側６０６から除去された後の電子パッケージ６００の断面図が、ある実施形態に従って示されている。保護層６４０は、剥離プロセスまたは任意の他の適切なプロセスで除去されてよい。

【0061】

次に、図６Ｆを参照すると、ソルダレジスト層６２０がダイ側６０６及びランド側６０７の上に設けられた後の電子パッケージ６００の断面図が、ある実施形態に従って示されている。ある実施形態において、ソルダレジスト層６２０は、積層プロセス又は同等プロセスで堆積させられてよい。

【0062】

次に、図６Ｇを参照すると、ＳＲＯ６２２がランド側６０７のソルダレジスト層６２０を通じて形成された後の電子パッケージ６００の断面図が、ある実施形態に従って示されている。ある実施形態において、ＳＲＯ６２２は、ＭＤパッド６１０の幅よりも大きい幅を有してよい。よって、ＭＤパッド６１０の表面６１４及び応力緩和誘電体層６３０の一部は、ＳＲＯ６２２によって露出させられる。

【0063】

次に、図６Ｈを参照すると、表面仕上げ６１２がＭＤパッド６１０の上に設けられた後の電子パッケージの断面図が、ある実施形態に従って示されている。ある実施形態において、表面仕上げ６１２は、例えば、ＥＮＥＰＩＧ又は同等物のような、マイクロエレクトロニクス用途における表面仕上げに典型的である任意の材料または複数の材料を含んでよい。ある実施形態において、表面仕上げ６１２は、ＭＤパッド６１０の表面６１４を覆う。表面仕上げ６１２の部分は、応力緩和誘電体層６３０の一部を覆ってもよい。

【0064】

次に、図６Ｉを参照すると、第１レベルインターコネクト(第１レベル相互接続)（ＦＬＩＳ）６５１がパッケージ基板６０５のダイ側６０６の上に形成された後の電子パッケージの断面図が、ある実施形態に従って示されている。ＦＬＩ６５１は、表面仕上げ６５２を有するパッドを含んでよい。ビア貫通ソルダレジスト層６２０は、ＦＬＩ６５１を下に位置する導電性配線６０８に結合することがある。

【0065】

次に、図７Ａを参照すると、電子システム７９０の断面図が、ある実施形態に従って示されている。ある実施形態において、電子システムは、プリント回路板又は同等物のような、基板７９１を含んでよい。ある実施形態において、基板７９１は、はんだボールのようなインターコネクト７９２によってパッケージ基板７０５に結合される。インターコネクト７９２は、ソルダレジスト層７２０を通過し、パッケージ基板７０５上のＭＤパッド７１０と接触することがある。ＭＤパッド７１０は、応力緩和誘電体層７３０に直接的に接触する側壁を有してよい。ある実施形態では、ダイ７８１が、ＦＬＩ７８２によってパッケージ基板７０５のダイ側に結合される。

【0066】

次に、図７Ｂを参照すると、電子システム７９０の断面図が、ある実施形態に従って示されている。図７Ｂの電子システム７９０は、パッケージ基板７０５と回路板７９１(board)との間のインターコネクトを除いて、図７Ａの電子システム７９０と実質的に類似してよい。はんだボールインターコネクトの代わりに、ソケットアーキテクチャが使用されてよい。ソケットアーキテクチャは、ソケットハウジング７８５を通過するピン７８６を含むことがある。（ソケットハウジング７８５の底にある）ピン７８６の底は、ソルダインターコネクト７９２によって基板に結合されてよい。

【0067】

図８は、本発明の１つの実装に従ったコンピューティングデバイス８００を図示している。コンピューティングデバイス８００は、回路板８０２を収容する。回路板８０２は、プロセッサ８０４および少なくとも１つの通信チップ８０６を含むが、これらに限定されない、多数のコンポーネントを含むことがある。プロセッサ８０４は、物理的および電気的に回路板８０２に結合される。いくつかの実装において、少なくとも１つの通信チップ８０６も、回路板８０２に物理的及び電気的に結合される。さらなる実装において、通信チップ８０６は、プロセッサ８０４の一部である。

【0068】

これらの他のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量記憶装置を含むが、これらに限定されない。

【0069】

通信チップ８０６は、コンピューティングデバイス８００との間でデータを転送するためのワイヤレス通信を可能にする。「ワイヤレス(無線)」という用語およびその派生語は、非固体媒体を通じて変調された電磁放射の使用を通じてデータを通信することがある回路、デバイス、システム、方法、技術、通信チャネルなどを記述するために使用されることがある。この用語は、関連するデバイスがワイヤを含まないことを暗示しないが、いくつかの実施形態において、それらはワイヤを含まないことがある。通信チップ８０６は、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれを超えるものとして指定される任意の他のワイヤレスプロトコルを含むが、これらに限定されない、多数のワイヤレス規格またはプロトコルのうちのいずれかを実装することがある。コンピューティングデバイス８００は、複数の通信チップ８０６を含んでよい。例えば、第１の通信チップ８０６は、Ｗｉ－ＦｉおよびＢｌｕｅｔｏｏｔｈのような、より短い範囲のワイヤレス通信専用であってよく、第２の通信チップ８０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯのような、より長い範囲のワイヤレス通信専用であってよい。

【0070】

コンピューティングデバイス８００のプロセッサ８０４は、プロセッサ８０４内にパッケージされた集積回路ダイを含む。本発明のいくつかの実装において、プロセッサの集積回路ダイは、本明細書に記載する実施形態に従って、応力緩和構成を有するＭＤランド側パッドを有するパッケージ基板を含む電子パッケージの部分であってよい。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、レジスタおよび／またはメモリに格納されることがある他の電子データに変換する、デバイスまたはデバイスの一部を指すことがある。

【0071】

通信チップ８０６は、通信チップ８０６内にパッケージされた集積回路ダイも含む。本発明の別の実施形態によれば、通信チップの集積回路ダイは、本明細書に記載する実施形態に従って、応力緩和構成を有するＭＤランド側パッドを有するパッケージ基板を含む電子パッケージの一部であってよい。

【0072】

要約に記載するものを含む、本発明の例示的な実装の上述の記載は、網羅的であることを意図せず、或いは本発明を開示の正確な形態に限定することを意図しない。本発明の具体的な実装及び本発明についての例は、図示の目的で本明細書に記載されるが、当業者に理解されるように、様々な均等な修正が本発明の範囲内で可能である。

【0073】

これらの修正は、上記の詳細な説明に照らして本発明に行われることがある。以下の特許請求の範囲において使用される用語は、本発明を明細書及び特許請求の範囲に開示される特定の実装に限定するものと解釈されてならない。むしろ、本発明の範囲は、請求項解釈についての確立された原則に従って解釈されるべき後続の請求項によって完全に決定されるべきものである。

【0074】

例１：ダイ側と、ランド側とを有する、パッケージ基板と、ランド側にあるパッドと、パッドの側壁を覆う誘電体層と、パッドの露出面の上の表面仕上げとを含む、電子パッケージ。

【0075】

例２：誘電体層は、パッケージ基板の層とは異なる材料である、例１の電子パッケージ。

【0076】

例３：誘電体層は、ソルダレジストである、例１又は２の電子パッケージ。

【0077】

例４：ソルダレジストは、パッケージ基板から見て外方を向くパッドの頂面の如何なる部分も覆わない、例３の電子パッケージ。

【0078】

例５：表面仕上げは、誘電体層の頂面の上に延在する、例１～４のうちのいずれか１つの電子パッケージ。

【0079】

例６：誘電体層の上のソルダレジストを更に含む、例１～５のうちのいずれか１つの電子パッケージ。

【0080】

例７：パッドの頂面を露出させるソルダレジストを通じる開口が、パッドよりも広い、例６の電子パッケージ。

【0081】

例８：パッドは、金属画定パッド(metal defined pad)である、例７の電子パッケージ。

【0082】

例９：パッケージ基板のダイ側に取り付けられるダイを更に含む、例１～８のうちのいずれか１つの電子パッケージ。

【0083】

例１０：ダイは、パッケージ基板の厚みを通じて導電性配線(conductive routing)によってパッドに結合される、例１～９のうちのいずれか１つの電子パッケージ。

【0084】

例１１：電子パッケージを形成する方法であって、パッケージ基板のランド側にパッドを形成することと、パッドの上に誘電体層を配置することと、パッドの表面を露出させるよう前記誘電体層を凹ませることとを含み、誘電体層は、パッドの側壁表面の上に留まる、方法。

【0085】

例１２：パッド及び誘電体層の上にソルダレジストを配置することを更に含み、誘電体層を通じる開口が、パッドの表面を露出させる、例１１の方法。

【0086】

例１３：誘電体層を通じる開口の幅が、パッドの幅よりも広い、例１２の方法。

【0087】

例１４：パッドの表面の上に表面仕上げを配置することを更に含む、例１３の方法。

【0088】

例１５：表面仕上げは、誘電体層の上に延在する、例１４の方法。

【0089】

例１６：誘電体層は、ソルダレジストである、例１１～１５のうちのいずれか１つの方法。

【0090】

例１７：パッドの表面の上に表面仕上げを配置することを更に含む、例１６の方法。

【0091】

例１８：パッケージ基板のダイ側が、誘電体層を凹ませる動作の間に保護膜(protective film)によって覆われる、例１１～１７のうちのいずれか１つの方法。

【0092】

例１９：パッドの表面を露出させた後にパッケージ基板のダイ側に第１レベルインターコネクト(first level interconnects)を形成することを更に含む、例１１～１８のうちのいずれか１つの方法。

【0093】

例２０：パッケージ基板のランド側インターコネクトであって、パッケージ基板のランド側の上にあるパッドであって、ビアに接続される第１の表面と、第１の表面とは反対側の第２の表面と、第１の表面を第２の表面に接続する側壁表面とを有する、パッドと、パッドの側壁表面と直接的に接触し、パッケージ基板のランド側の上にある、誘電体層とを含み、誘電体層は、パッドの前記第２の表面と接触しない、ランド側インターコネクト。

【0094】

例２１：誘電体層の上のソルダレジスト層を更に含む、例２０のランド側インターコネクト。

【0095】

例２２：ソルダレジスト層を通じる開口が、パッドの第２の表面を露出させ、ソルダレジスト層は、パッドの第２の表面と接触しない、例２１のランド側インターコネクト。

【0096】

例２３：パッドの第２の表面の上にある表面仕上げを更に含む、例２０～２２のうちのいずれか１つのランド側インターコネクト。

【0097】

例２４：回路板と、回路板に結合されるパッケージ基板と、パッケージ基板にあるランド側インターコネクトと、パッケージ基板のダイ側に結合されるダイとを含み、ランド側インターコネクトの個々のランド側インターコネクトは、パッケージ基板のランド側の上にあるパッドであって、ビアに接続される第１の表面と、第１の表面とは反対側の第２の表面と、第１の表面を第２の表面に接続する側壁表面とを有する、パッドと、パッドの側壁表面と直接的に接触し、パッケージ基板のランド側の上にある、誘電体層とを含み、誘電体層は、パッドの前記第２の表面と接触しない、電子システム。

【0098】

例２５：前記誘電体層の上にあるソルダレジストを更に含み、該ソルダレジストは、前記パッドの前記第２の表面と接触しない、例２４の電子システム。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】

【図7A】

【図7B】

【図8】

【外国語明細書】