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▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022099283
(43)【公開日】2022-07-04
(54)【発明の名称】ゲート駆動部及びこれを含む表示装置
(51)【国際特許分類】
G09G 3/20 20060101AFI20220627BHJP
G09G 3/3233 20160101ALI20220627BHJP
G09F 9/30 20060101ALI20220627BHJP
H01L 27/32 20060101ALI20220627BHJP
H05B 33/02 20060101ALI20220627BHJP
H01L 51/50 20060101ALI20220627BHJP
H05B 33/14 20060101ALI20220627BHJP
H05B 33/04 20060101ALI20220627BHJP
H05B 33/12 20060101ALI20220627BHJP
【ＦＩ】
G09G3/20 622A
G09G3/3233
G09G3/20 621M
G09G3/20 680G
G09G3/20 622E
G09F9/30 338
G09F9/30 349D
G09F9/30 349A
G09F9/30 365
H01L27/32
H05B33/02
H05B33/14 A
H05B33/14 Z
H05B33/04
H05B33/12 E
【審査請求】有
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2021203007
(22)【出願日】2021-12-15
(31)【優先権主張番号】10-2020-0180990
(32)【優先日】2020-12-22
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】100094112
【弁理士】
【氏名又は名称】岡部 讓
(74)【代理人】
【識別番号】100106183
【弁理士】
【氏名又は名称】吉澤 弘司
(74)【代理人】
【識別番号】100114915
【弁理士】
【氏名又は名称】三村 治彦
(74)【代理人】
【識別番号】100125139
【弁理士】
【氏名又は名称】岡部 洋
(74)【代理人】
【識別番号】100209808
【弁理士】
【氏名又は名称】三宅 高志
(72)【発明者】
【氏名】趙 誠 鶴
(72)【発明者】
【氏名】高 兌 熙
【テーマコード（参考）】
3K107
5C080
5C094
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC31
3K107DD39
3K107DD90
3K107EE04
3K107EE22
3K107EE42
3K107FF13
3K107FF15
3K107HH05
5C080BB05
5C080CC03
5C080JJ02
5C080JJ03
5C080JJ06
5C094AA60
5C094BA03
5C094BA27
5C094CA19
5C094DA09
5C094DA12
5C094DA13
5C094EA01
5C094EA06
5C094ED02
5C094FA01
5C094FB01
5C380AB06
5C380AB19
5C380AB34
5C380AB36
5C380AB45
5C380CC26
5C380CC33
5C380CC63
5C380CD013
5C380CF07
5C380CF10
5C380DA02
5C380DA47
5C380DA49
5C380FA02
5C380FA24
(57)【要約】
【課題】透明表示装置において、表示領域と非表示領域との視覚的な違和感を最小限に抑える表示装置を提供する。
【解決手段】本願発明の一実施形態によるゲート駆動部は、回路素子が配置され、互いに離隔するように配置された複数の回路部、及びこれらの回路部の間に配置され、外部光を透過させる複数の透明部を含み、前記複数の回路部のそれぞれは、同一の機能を行う少なくとも一つの回路ブロックを含む。
【選択図】図１
【解決手段】本願発明の一実施形態によるゲート駆動部は、回路素子が配置され、互いに離隔するように配置された複数の回路部、及びこれらの回路部の間に配置され、外部光を透過させる複数の透明部を含み、前記複数の回路部のそれぞれは、同一の機能を行う少なくとも一つの回路ブロックを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
回路素子が配置され、互いに離隔して配置された複数の回路部と、
前記回路部同士の間に配置され、外部光を透過させる複数の透明部と、
を含み、
前記複数の回路部のそれぞれは、同じ機能を行う少なくとも一つの回路ブロックを含む、
ゲート駆動部。
前記回路部同士の間に配置され、外部光を透過させる複数の透明部と、
を含み、
前記複数の回路部のそれぞれは、同じ機能を行う少なくとも一つの回路ブロックを含む、
ゲート駆動部。
【請求項2】
前記複数の回路部は、
第１方向に延び、回路素子が配置される第１延長部と、
前記第１方向に対して垂直な第２方向に延び、前記回路部同士の間を接続する第２配線が配置される第２延長部と、
を含む、請求項１に記載のゲート駆動部。
第１方向に延び、回路素子が配置される第１延長部と、
前記第１方向に対して垂直な第２方向に延び、前記回路部同士の間を接続する第２配線が配置される第２延長部と、
を含む、請求項１に記載のゲート駆動部。
【請求項3】
前記第１延長部の前記第２方向への幅は前記第２延長部の前記第１方向への幅よりも大きい、請求項２に記載のゲート駆動部。
【請求項4】
前記回路部のそれぞれにグローバル信号を印加する複数の第１配線をさらに含み、
前記グローバル信号は、スキャンクロック信号、キャリークロック信号、スタート信号、リセット信号、センシング選択信号、第１電源、第２電源及び第３電源のうちの少なくとも１つを含む、
請求項３に記載のゲート駆動部。
前記グローバル信号は、スキャンクロック信号、キャリークロック信号、スタート信号、リセット信号、センシング選択信号、第１電源、第２電源及び第３電源のうちの少なくとも１つを含む、
請求項３に記載のゲート駆動部。
【請求項5】
前記複数の回路部は、
画素センシングのために画素に提供される第２ゲート信号の出力を制御する第１回路部と、
前記ゲート駆動部に配置される第１ノードの電圧を設定する第２回路部と、
当該ステージの後に配置された他のステージに提供されるキャリー信号の出力を制御する第３回路部と、
前記当該ステージの前に配置された他のステージから受信される前記キャリー信号に応答して、前記第１ノード及び前記ゲート駆動部に配置される第２ノードの電圧をリセットする第４回路部と、
前記第１ノード及び前記第２ノードに印加される信号を反転させて出力する第５回路部と、
前記第２ノードの電圧に応答してターンオンされる少なくとも一つのプルダウントランジスタを介してゲートオフ電圧の第１ゲート信号を出力する第６回路部と、
前記第１ノードの電圧に応答してターンオンされる少なくとも一つのプルアップトランジスタを介してゲートオン電圧の前記第１ゲート信号を出力する第７回路部と、
を含む、請求項４に記載のゲート駆動部。
画素センシングのために画素に提供される第２ゲート信号の出力を制御する第１回路部と、
前記ゲート駆動部に配置される第１ノードの電圧を設定する第２回路部と、
当該ステージの後に配置された他のステージに提供されるキャリー信号の出力を制御する第３回路部と、
前記当該ステージの前に配置された他のステージから受信される前記キャリー信号に応答して、前記第１ノード及び前記ゲート駆動部に配置される第２ノードの電圧をリセットする第４回路部と、
前記第１ノード及び前記第２ノードに印加される信号を反転させて出力する第５回路部と、
前記第２ノードの電圧に応答してターンオンされる少なくとも一つのプルダウントランジスタを介してゲートオフ電圧の第１ゲート信号を出力する第６回路部と、
前記第１ノードの電圧に応答してターンオンされる少なくとも一つのプルアップトランジスタを介してゲートオン電圧の前記第１ゲート信号を出力する第７回路部と、
を含む、請求項４に記載のゲート駆動部。
【請求項6】
前記第１回路部は前記ゲート駆動部の一側縁に隣接して配置される、請求項５に記載のゲート駆動部。
【請求項7】
前記第４回路部は、前記キャリー信号を出力する前記第３回路部に隣接して配置される、請求項５に記載のゲート駆動部。
【請求項8】
前記第６回路部及び前記第７回路部は、前記ゲート駆動部の他側縁に隣接して配置される、請求項５に記載のゲート駆動部。
【請求項9】
前記第７回路部は、
互いに離隔して配置された複数のサブ回路部と、
前記サブ回路部同士の間に配置された前記透明部と
を含み、
前記複数のサブ回路部は、
それぞれがプルアップトランジスタの部分で構成される第１サブ回路部と、
前記プルアップトランジスタに前記スキャンクロック信号を印加する前記第１配線が配置される第２サブ回路部と
を含む、請求項５に記載のゲート駆動部。
互いに離隔して配置された複数のサブ回路部と、
前記サブ回路部同士の間に配置された前記透明部と
を含み、
前記複数のサブ回路部は、
それぞれがプルアップトランジスタの部分で構成される第１サブ回路部と、
前記プルアップトランジスタに前記スキャンクロック信号を印加する前記第１配線が配置される第２サブ回路部と
を含む、請求項５に記載のゲート駆動部。
【請求項10】
前記第１乃至第７回路部のうちの少なくとも一部は、回路部の動作のために必要なローカル信号を直接生成するように構成され、
前記ローカル信号は、
前記プルアップトランジスタのターンオン及びターンオフを制御するための第１信号、
前記プルダウントランジスタのターンオン及びターンオフを制御するための第２信号、及び
前記キャリー信号、前記第１及び第２ゲート信号、及び画素センシングのために前記第１ノード及び前記第２ノードを充電及び放電するための第３信号
のうちの少なくとも一つを含む、請求項９に記載のゲート駆動部。
前記ローカル信号は、
前記プルアップトランジスタのターンオン及びターンオフを制御するための第１信号、
前記プルダウントランジスタのターンオン及びターンオフを制御するための第２信号、及び
前記キャリー信号、前記第１及び第２ゲート信号、及び画素センシングのために前記第１ノード及び前記第２ノードを充電及び放電するための第３信号
のうちの少なくとも一つを含む、請求項９に記載のゲート駆動部。
【請求項11】
前記回路部は、
基板と、
前記基板上に配置され、前記回路素子が配置される回路素子層と、
前記回路素子層に配置された前記回路素子をカバーする平坦化層と、
前記平坦化層上に配置されるダミー反射層と、
前記ダミー反射層をカバーする封止層と
を含み、
前記ダミー反射層は、反射型電極で構成される、
請求項１に記載のゲート駆動部。
基板と、
前記基板上に配置され、前記回路素子が配置される回路素子層と、
前記回路素子層に配置された前記回路素子をカバーする平坦化層と、
前記平坦化層上に配置されるダミー反射層と、
前記ダミー反射層をカバーする封止層と
を含み、
前記ダミー反射層は、反射型電極で構成される、
請求項１に記載のゲート駆動部。
【請求項12】
前記回路部は、
基板と、
前記基板上に配置され、前記回路素子が配置される回路素子層と、
前記回路素子層に配置された前記回路素子をカバーする平坦化層と、
前記平坦化層上に形成された封止層と、
前記封止層の上部に配置されるカバー基板と、
前記封止層と前記カバー基板との間に配置されるダミーカラーフィルタと
をさらに含み、
前記ダミーカラーフィルタは、色剤を含む感光性樹脂で構成される、
請求項１に記載のゲート駆動部。
基板と、
前記基板上に配置され、前記回路素子が配置される回路素子層と、
前記回路素子層に配置された前記回路素子をカバーする平坦化層と、
前記平坦化層上に形成された封止層と、
前記封止層の上部に配置されるカバー基板と、
前記封止層と前記カバー基板との間に配置されるダミーカラーフィルタと
をさらに含み、
前記ダミーカラーフィルタは、色剤を含む感光性樹脂で構成される、
請求項１に記載のゲート駆動部。
【請求項13】
画素が配置される表示領域、及び前記表示領域を囲む非表示領域を含む表示パネルと、
前記非表示領域に配置され、ゲートラインを介して前記画素にゲート信号を印加するゲート駆動部と、
を含み、
前記表示領域及び前記非表示領域のそれぞれは、
回路素子が配置され、互いに離隔して配置される回路部と、
前記回路部同士の間に配置され、外部光を透過させる透明部と
を含む、表示装置。
前記非表示領域に配置され、ゲートラインを介して前記画素にゲート信号を印加するゲート駆動部と、
を含み、
前記表示領域及び前記非表示領域のそれぞれは、
回路素子が配置され、互いに離隔して配置される回路部と、
前記回路部同士の間に配置され、外部光を透過させる透明部と
を含む、表示装置。
【請求項14】
前記回路部は、
第１方向に延び、回路素子が配置される第１延長部と、
前記第１方向に対して垂直な第２方向に延び、前記回路部同士の間を接続する第２配線が配置される第２延長部と
を含み、
前記第１延長部の前記第２方向への幅は、前記第２延長部の前記第１方向への幅よりも大きい、
請求項１３に記載の表示装置。
第１方向に延び、回路素子が配置される第１延長部と、
前記第１方向に対して垂直な第２方向に延び、前記回路部同士の間を接続する第２配線が配置される第２延長部と
を含み、
前記第１延長部の前記第２方向への幅は、前記第２延長部の前記第１方向への幅よりも大きい、
請求項１３に記載の表示装置。
【請求項15】
前記ゲート駆動部は、
画素センシングのために前記画素に提供される第２ゲート信号の出力を制御する第１回路部と、
前記ゲート駆動部に接続される第１ノードの電圧を設定する第２回路部と、
当該ステージの次に続く他のステージに提供されるキャリー信号の出力を制御する第３回路部と、
前記当該ステージに先んずる他のステージから受信される前記キャリー信号に応答して、前記第１ノード及び前記ゲート駆動部に接続される第２ノードの電圧をリセットする第４回路部と、
前記第１ノード及び前記第２ノードに印加される信号を反転させて出力する第５回路部と、
前記第２ノードの電圧に応答してターンオンされる少なくとも一つのプルダウントランジスタを介してゲートオフ電圧の第１ゲート信号を出力する第６回路部と、
前記第１ノードの電圧に応答してターンオンされる少なくとも一つのプルアップトランジスタを介してゲートオン電圧の前記第１ゲート信号を出力する第７回路部と
を含む、請求項１３に記載の表示装置。
画素センシングのために前記画素に提供される第２ゲート信号の出力を制御する第１回路部と、
前記ゲート駆動部に接続される第１ノードの電圧を設定する第２回路部と、
当該ステージの次に続く他のステージに提供されるキャリー信号の出力を制御する第３回路部と、
前記当該ステージに先んずる他のステージから受信される前記キャリー信号に応答して、前記第１ノード及び前記ゲート駆動部に接続される第２ノードの電圧をリセットする第４回路部と、
前記第１ノード及び前記第２ノードに印加される信号を反転させて出力する第５回路部と、
前記第２ノードの電圧に応答してターンオンされる少なくとも一つのプルダウントランジスタを介してゲートオフ電圧の第１ゲート信号を出力する第６回路部と、
前記第１ノードの電圧に応答してターンオンされる少なくとも一つのプルアップトランジスタを介してゲートオン電圧の前記第１ゲート信号を出力する第７回路部と
を含む、請求項１３に記載の表示装置。
【請求項16】
前記第１回路部は、前記非表示領域における前記表示パネルの縁部に隣接して配置され、
前記第６回路部及び前記第７回路部は、前記第１、第２、第３、第４及び第５回路部よりも前記表示領域に近接して配置される、
請求項１５に記載の表示装置。
前記第６回路部及び前記第７回路部は、前記第１、第２、第３、第４及び第５回路部よりも前記表示領域に近接して配置される、
請求項１５に記載の表示装置。
【請求項17】
前記第４回路部は、前記キャリー信号を出力する前記第３回路部に隣接して配置される、請求項１５に記載の表示装置。
【請求項18】
前記第７回路部は、
互いに離隔して配置された複数のサブ回路部と、
前記サブ回路部同士の間に配置された前記透明部と
を含み、
前記複数のサブ回路部は、
それぞれがプルアップトランジスタの部分で構成される第１サブ回路部と、
前記プルアップトランジスタに前記スキャンクロック信号を印加する前記第１配線が配置される第２サブ回路部と
を含む、請求項１５に記載の表示装置。
互いに離隔して配置された複数のサブ回路部と、
前記サブ回路部同士の間に配置された前記透明部と
を含み、
前記複数のサブ回路部は、
それぞれがプルアップトランジスタの部分で構成される第１サブ回路部と、
前記プルアップトランジスタに前記スキャンクロック信号を印加する前記第１配線が配置される第２サブ回路部と
を含む、請求項１５に記載の表示装置。
【請求項19】
前記表示領域における前記回路部は、
基板の第１の領域と、
前記基板上に配置され、前記回路素子を有する回路素子層の第１の領域と、
前記回路素子層上の前記回路素子をカバーする平坦化層の第１の領域と、
前記平坦化層上に配置され、複数の発光素子を含む発光素子層の第１の領域であって、前記複数の発光素子の各々が、
アノード電極、
カソード電極、及び
前記アノード電極と前記カソード電極との間に配置された発光層
を含む発光素子を含む、
発光素子層の第１の領域と、
前記発光素子層をカバーする封止層の第１の領域と、
前記封止層の上部に配置されるカバー基板の第１の領域と、
前記封止層と前記カバー基板との間に配置されるカラーフィルタと
を含み、
前記非表示領域における複数の前記回路部の各々は、
前記基板の第２の領域と、
前記回路素子層の第２の領域と、
前記平坦化層の第２の領域と、
前記平坦化層の前記第２の領域上に配置されるダミー反射層と、
前記ダミー反射層をカバーする前記封止層の第２の領域と
を含み、
前記ダミー反射層は、前記アノード電極と実質的に同じ材料を含む、
請求項１３に記載の表示装置。
基板の第１の領域と、
前記基板上に配置され、前記回路素子を有する回路素子層の第１の領域と、
前記回路素子層上の前記回路素子をカバーする平坦化層の第１の領域と、
前記平坦化層上に配置され、複数の発光素子を含む発光素子層の第１の領域であって、前記複数の発光素子の各々が、
アノード電極、
カソード電極、及び
前記アノード電極と前記カソード電極との間に配置された発光層
を含む発光素子を含む、
発光素子層の第１の領域と、
前記発光素子層をカバーする封止層の第１の領域と、
前記封止層の上部に配置されるカバー基板の第１の領域と、
前記封止層と前記カバー基板との間に配置されるカラーフィルタと
を含み、
前記非表示領域における複数の前記回路部の各々は、
前記基板の第２の領域と、
前記回路素子層の第２の領域と、
前記平坦化層の第２の領域と、
前記平坦化層の前記第２の領域上に配置されるダミー反射層と、
前記ダミー反射層をカバーする前記封止層の第２の領域と
を含み、
前記ダミー反射層は、前記アノード電極と実質的に同じ材料を含む、
請求項１３に記載の表示装置。
【請求項20】
前記表示領域における前記回路部は、
基板の第１の領域と、
前記基板上に配置され、前記回路素子を有する回路素子層の第１の領域と、
前記回路素子層に配置された前記回路素子をカバーする平坦化層の第１の領域と、
前記平坦化層上に配置され、複数の発光素子を有し、前記複数の発光素子が、
アノード電極、
カソード電極、及び
前記アノード電極と前記カソード電極との間に配置された発光層
を含む、
発光素子層と、
前記発光素子層をカバーする封止層の第１の領域と、
前記封止層の上部に配置されるカバー基板の第１の領域と、
前記封止層と前記カバー基板との間に配置されるカラーフィルタと
を含み、
前記非表示領域における前記回路部は、
前記基板の第２の領域と、
前記回路素子層の第２の領域と、
前記平坦化層の第２の領域と、
前記平坦化層上に配置される前記封止層の第２の領域と、
前記カバー基板の第２の領域と、
前記封止層の前記第２の領域と前記カバー基板の前記第２の領域との間に配置されるダミーカラーフィルタと
を含み、
前記ダミーカラーフィルタは、前記カラーフィルタと実質的に同じ材料を含む、
請求項１３に記載の表示装置。
基板の第１の領域と、
前記基板上に配置され、前記回路素子を有する回路素子層の第１の領域と、
前記回路素子層に配置された前記回路素子をカバーする平坦化層の第１の領域と、
前記平坦化層上に配置され、複数の発光素子を有し、前記複数の発光素子が、
アノード電極、
カソード電極、及び
前記アノード電極と前記カソード電極との間に配置された発光層
を含む、
発光素子層と、
前記発光素子層をカバーする封止層の第１の領域と、
前記封止層の上部に配置されるカバー基板の第１の領域と、
前記封止層と前記カバー基板との間に配置されるカラーフィルタと
を含み、
前記非表示領域における前記回路部は、
前記基板の第２の領域と、
前記回路素子層の第２の領域と、
前記平坦化層の第２の領域と、
前記平坦化層上に配置される前記封止層の第２の領域と、
前記カバー基板の第２の領域と、
前記封止層の前記第２の領域と前記カバー基板の前記第２の領域との間に配置されるダミーカラーフィルタと
を含み、
前記ダミーカラーフィルタは、前記カラーフィルタと実質的に同じ材料を含む、
請求項１３に記載の表示装置。
【請求項21】
前記画素は、赤色の画素、緑色の画素、及び青色の画素を含み、
前記ゲート駆動部の前記回路部は、前記赤色、緑色及び青色の画素と実質的に同じサイズ及び形状を有する、
請求項１３に記載の表示装置。
前記ゲート駆動部の前記回路部は、前記赤色、緑色及び青色の画素と実質的に同じサイズ及び形状を有する、
請求項１３に記載の表示装置。
【請求項22】
前記表示領域に配置される透明部と、前記非表示領域に配置される透明部と実質的に同じ形状を有する、請求項１３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ゲート駆動部及びこれを含む表示装置に関し、より詳しくは、透明部を有するゲート駆動部及びこれを含む表示装置に関する。
【背景技術】
【0002】
有機発光表示装置は、電子と正孔との再結合によって光を発生する有機発光ダイオードを用いて画像を表示する。有機発光表示装置は、自発光方式の表示装置であって、応答速度が速く、低消費電力で駆動されるため、次世代ディスプレイとして脚光を浴びている。
【0003】
有機発光表示装置は、装置内部のトランジスタや発光素子を透明な形態で構成し、また回路領域と透過領域とを分離させることにより、透明表示装置として形成することができる。しかし、従来の透明表示装置は、ベゼルなどの非表示領域が存在するため、透明イメージの視感特性が低下するおそれがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－０３８９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、透明表示装置において、表示領域と非表示領域との視覚的な違和感を低減させた表示装置を提供する。
【課題を解決するための手段】
【0006】
一実施形態によるゲート駆動部は、回路素子が配置され、互いに離隔して配置された複数の回路部と、これらの回路部同士の間に配置され、外部光を透過させる複数の透明部と、を含み、前記複数の回路部のそれぞれは、同じ機能を行う少なくとも一つの回路ブロックを含むことができる。
【0007】
前記複数の回路部は、第１方向に延び、回路素子が配置される第１延長部と、前記第１方向に対して垂直な第２方向に延び、前記回路部同士の間を接続する第２配線が配置される第２延長部と、を含むことができる。
【0008】
前記第１延長部の前記第２方向への幅は、前記第２延長部の前記第１方向への幅よりも大きいことができる。
【0009】
前記回路部のそれぞれにグローバル信号を印加する複数の第１配線をさらに含み、前記グローバル信号は、スキャンクロック信号、キャリークロック信号、スタート信号、リセット信号、センシング選択信号、第１電源、第２電源及び第３電源のうちの少なくとも一つを含むことができる。
【0010】
前記複数の回路部は、画素センシングのために前記画素に提供される第２ゲート信号の出力を制御する第１回路部と、前記ゲート駆動部に配置されるＱノード（又は第１ノード）の電圧を設定する第２回路部と、当該ステージの後に配置された他のステージに提供されるキャリー信号の出力を制御する第３回路部と、前記当該ステージの前に配置された他のステージから受信される前記キャリー信号に応答して、前記Ｑノード及び前記ゲート駆動部に配置されるＱＢノード（又は第２ノード）の電圧をリセットする第４回路部と、前記Ｑノード及び前記ＱＢノードに印加される信号を反転させて出力する第５回路部と、前記ＱＢノードの電圧に応答してターンオンされる少なくとも一つのプルダウントランジスタを介してゲートオフ電圧の第１ゲート信号を出力する第６回路部と、前記Ｑノードの電圧に応答してターンオンされる少なくとも一つのプルアップトランジスタを介してゲートオン電圧の前記第１ゲート信号を出力する第７回路部と、を含むことができる。
【0011】
前記第１回路部は、前記ゲート駆動部の一側縁に隣接して配置されることができる。
【0012】
前記第４回路部は、前記キャリー信号を出力する前記第３回路部に隣接して配置されることができる。
【0013】
前記第６回路部及び前記第７回路部は、前記ゲート駆動部の他側縁に隣接して配置されることができる。
【0014】
前記第７回路部は、互いに離隔して配置された複数のサブ回路部、及び前記サブ回路部同士の間に配置された前記透明部を含み、前記複数のサブ回路部は、それぞれが前記プルアップトランジスタの部分で構成される第１サブ回路部、及び前記プルアップトランジスタに前記スキャンクロック信号を印加する前記第１配線が配置される第２サブ回路部を含むことができる。
【0015】
前記第１、第２、第３、第４、第５、第６、第７回路部を、全体として「前記第１乃至第７回路部」と呼ぶことがある。
【0016】
前記第１乃至第７回路部のうちの少なくとも一部は、回路部の動作のために必要なローカル信号を直接生成するように構成され、前記ローカル信号は、前記プルアップトランジスタのターンオン及びターンオフを制御するためのＱノード信号、前記プルダウントランジスタのターンオン及びターンオフを制御するためのＱＢノード信号、前記キャリー信号ＣＲ、前記第１及び第２ゲート信号、及び画素センシングのために前記Ｑノード及び前記ＱＢノードを充電及び放電するためのＭ＿ｏ信号のうちの少なくとも一つを含むことができる。
【0017】
前記回路部は、基板、前記基板上に配置され、前記回路素子が配置される回路素子層（又は第１の層）、前記回路素子層に配置された前記回路素子をカバーする平坦化層（又は第２の層）、前記平坦化層上に配置されるダミー反射層（又は第３の層）、及び前記ダミー反射層をカバーする封止層（又は第４の層）を含み、前記ダミー反射層は、反射型電極で構成されることができる。
【0018】
前記回路部は、基板、前記基板上に配置され、前記回路素子が配置される回路素子層、前記回路素子層に配置された前記回路素子をカバーする平坦化層、前記平坦化層上に形成された封止層、前記封止層の上部に配置されるカバー基板、及び前記封止層と前記カバー基板との間に配置されるダミーカラーフィルタをさらに含み、前記ダミーカラーフィルタは、色剤を含む感光性樹脂で構成されることができる。
【0019】
一実施形態による表示装置は、画素が配置される表示領域、及び前記表示領域を囲む非表示領域を含む表示パネルと、前記非表示領域に配置され、ゲート信号をゲートラインを介して前記画素に印加するゲート駆動部と、を含み、前記表示領域及び前記非表示領域のそれぞれは、回路素子が配置され、互いに離隔して配置される回路部、及び前記回路部同士の間に配置され、外部光を透過させる透明部を含むことができる。
【0020】
前記回路部は、第１方向に延び、回路素子が配置される第１延長部、及び前記第１方向に対して垂直な第２方向に延び、前記回路部同士の間を接続する第２配線が配置される第２延長部を含み、前記第１延長部の前記第２方向への幅は、前記第２延長部の前記第１方向への幅よりも大きいことができる。
【0021】
前記ゲート駆動部は、画素センシングのために前記画素に提供される第２ゲート信号の出力を制御する第１回路部、前記ゲート駆動部に配置されるＱノードの電圧を設定する第２回路部、当該ステージの後に配置された他のステージに提供されるキャリー信号の出力を制御する第３回路部、前記当該ステージの前に配置された他のステージから受信される前記キャリー信号に応答して、前記Ｑノード及び前記ゲート駆動部に配置されるＱＢノードの電圧をリセットする第４回路部、前記Ｑノード及び前記ＱＢノードに印加される信号を反転させて出力する第５回路部、前記ＱＢノードの電圧に応答してターンオンされる少なくとも一つのプルダウントランジスタを介してゲートオフ電圧の第１ゲート信号を出力する第６回路部、及び前記Ｑノードの電圧に応答してターンオンされる少なくとも一つのプルアップトランジスタを介してゲートオン電圧の前記第１ゲート信号を出力する第７回路部を含むことができる。
【0022】
前記第１回路部は、前記非表示領域における前記表示パネルの縁部に隣接して配置され、前記第６回路部及び前記第７回路部は、前記表示領域に隣接して配置されることができる。
【0023】
前記第４回路部は、前記キャリー信号を出力する前記第３回路部に隣接して配置されることができる。
【0024】
前記第７回路部は、互いに離隔して配置された複数のサブ回路部、及び前記サブ回路部同士の間に配置された前記透明部を含み、前記複数のサブ回路部は、それぞれが前記プルアップトランジスタの部分で構成される第１サブ回路部、及び前記プルアップトランジスタに前記スキャンクロック信号を印加する前記第１配線が配置される第２サブ回路部を含むことができる。
【0025】
前記表示領域における前記回路部は、基板、前記基板上に配置され、前記回路素子が配置される回路素子層、前記回路素子層に配置された前記回路素子をカバーする平坦化層、前記平坦化層上に配置され、アノード電極、カソード電極、及び前記アノード電極と前記カソード電極との間に配置された発光層を含む発光素子が備えられた発光素子層、前記発光素子層をカバーする封止層、前記封止層の上部に配置されるカバー基板、及び前記封止層と前記カバー基板との間に配置されるカラーフィルタを含み、前記非表示領域における前記回路部は、前記基板、前記回路素子層、前記平坦化層、前記平坦化層上に配置されるダミー反射層、及び前記ダミー反射層をカバーする前記封止層を含み、前記ダミー反射層は、前記アノード電極と同じ材料で構成されることができる。
【0026】
前記表示領域における前記回路部は、基板、前記基板上に配置され、前記回路素子が配置される回路素子層、前記回路素子層に配置された前記回路素子をカバーする平坦化層、前記平坦化層上に配置され、アノード電極、カソード電極、及び前記アノード電極と前記カソード電極との間に配置された発光層を含む発光素子が備えられた発光素子層、前記発光素子層をカバーする封止層、前記封止層の上部に配置されるカバー基板、及び前記封止層と前記カバー基板との間に配置されるカラーフィルタを含み、前記非表示領域における前記回路部は、前記基板、前記回路素子層、前記平坦化層、前記平坦化層上に配置される前記封止層、前記封止層の上部に配置される前記カバー基板、及び前記封止層と前記カバー基板との間に配置されるダミーカラーフィルタを含み、前記ダミーカラーフィルタは、前記カラーフィルタと同じ材料で構成されることができる。
【0027】
前記画素は、Ｒ、Ｇ、Ｂ画素を含み、前記ゲート駆動部の前記回路部は、前記Ｒ、Ｇ、Ｂ画素と同じサイズ及び形状を有することができる。
【0028】
前記表示領域に配置される透明部と、前記非表示領域に配置される透明部とは実質的に同じ形状を有することができる。
【発明の効果】
【0029】
実施形態による表示装置は、非表示領域に配置されるゲート駆動部を表示領域と同様に回路部及び透明部で構成して、表示領域と非表示領域との間の視覚的な違和感を低減させることができる。
【図面の簡単な説明】
【0030】
【図1】一実施形態による表示装置の構成を示すブロック図である。
【図10】第１プルアップトランジスタの一例を概略的に示す図である。
【図11】表示領域の一実施形態による断面図である。
【図12】非表示領域の一実施形態による断面図である。
【発明を実施するための形態】
【0031】
以下、添付図面を参照して実施形態を説明する。本明細書において、ある構成要素（又は領域、層、部分など）が他の構成要素の「上にある」、「接続される」、又は「結合される」と記載される場合、それは他の構成要素の上に直接連結／結合されることも、それらの間に第３の構成要素が配置されることもあることを意味する。
【0032】
同じ図面符号は同じ構成要素を指す。また、図面において、構成要素の厚さ、割合及び寸法は、技術的内容の効果的な説明のために誇張されている。「及び／又は」は、関連する構成が定義することができる一つ以上の組み合わせを全て含む。
【0033】
第１、第２などの用語は、多様な構成要素を説明するために使用できるが、これらの構成要素は、これらの用語によって限定されない。これらの用語は、一つの構造要素を他の構成要素から区別する目的にのみ使用される。例えば、本実施形態の権利範囲を逸脱することなく、第１の構成要素は第２の構成要素と命名されてもよく、同様に第２の構成要素も第１の構成要素と命名されてもよい。単数の表現は、文脈上明らかに異なる意味を有しない限り、複数の表現を含む。
【0034】
また、「下に」、「下側に」、「上に」、「上側に」などの用語は、図面に示された構成の連関関係を説明するために使用される。これらの用語は、相対的な概念であって、図面に表示した方向を基準に説明される。
【0035】
「含む」又は「有する」などの用語は、本明細書上に記載された特徴、数字、ステップ、動作、構成要素、部品又はこれらの組み合わせが存在することを指定するためのものであって、一つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品又はこれらの組み合わせの存在又は付加可能性を予め排除しないものと理解されるべきである。
【0036】
図１は一実施形態による表示装置の構成を示すブロック図である。
【0037】
図１を参照すると、表示装置１は、タイミング制御部１０、ゲート駆動部２０、データ駆動部３０は、電源供給部４０及び表示パネル５０を含む。
【0038】
タイミング制御部１０は、外部から映像信号ＲＧＢ及び制御信号ＣＳを受信することができる。映像信号ＲＧＢは複数の階調データを含むことができる。タイミング制御部１０は、映像信号ＲＧＢ及び制御信号ＣＳを表示パネル５０の動作条件に適合するように処理して、映像データＤＡＴＡ、ゲート駆動制御信号ＣＯＮＴ１、データ駆動制御信号ＣＯＮＴ２及び電源供給制御信号ＣＯＮＴ３を生成及び出力することができる。
【0039】
ゲート駆動部２０は、複数の第１ゲートラインＧＬ１１～ＧＬ１ｎを介して表示パネル５０の画素ＰＸに接続されることができる。ゲート駆動部２０は、タイミング制御部１０から出力されるゲート駆動制御信号ＣＯＮＴ１に基づいて、ゲート信号を生成し、生成されたゲート信号を複数の第１ゲートラインＧＬ１１～ＧＬ１ｎを介して画素ＰＸに提供することができる。
【0040】
様々な実施形態において、ゲート駆動部２０は、複数の第２ゲートラインＧＬ２１～ＧＬ２ｎを介して表示パネル５０の画素ＰＸにさらに接続されることができる。ゲート駆動部２０は、複数の第２ゲートラインＧＬ２１～ＧＬ２ｎを介してセンシング信号を画素ＰＸに提供することができる。
【0041】
データ駆動部３０は、複数のデータラインＤＬ１～ＤＬｍを介して表示パネル５０の画素ＰＸに接続されることができる。データ駆動部３０は、タイミング制御部１０から出力される映像データＤＡＴＡ及びデータ駆動制御信号ＣＯＮＴ２に基づいて、データ信号を生成し、複数のデータラインＤＬ１～ＤＬｍを介して画素ＰＸに提供することができる。
【0042】
様々な実施形態において、データ駆動部３０は、複数のセンシングライン（又は、リファレンスライン）ＳＬ１～ＳＬｍを介して表示パネル５０の画素ＰＸにさらに接続されることができる。データ駆動部３０は、複数のセンシングラインＳＬ１～ＳＬｍを介して基準電圧（又は、センシング電圧、初期化電圧）を画素ＰＸに提供するか、或いは画素ＰＸからフィードバックされる電気信号に基づいて画素ＰＸの状態をセンシングすることができる。
【0043】
電源供給部４０は、複数の電源ラインＰＬ１、ＰＬ２を介して表示パネル５０の画素ＰＸに接続されることができる。電源供給部４０は、電源供給制御信号ＣＯＮＴ３に基づいて、表示パネル５０に提供される駆動電圧（例えば、高電位駆動電圧ＥＬＶＤＤ及び低電位駆動電圧ＥＬＶＳＳ）を生成し、駆動電圧ＥＬＶＤＤ、ＥＬＶＳＳを対応する電源ラインＰＬ１、ＰＬ２を介して画素ＰＸに提供することができる。
【0044】
表示パネル５０には、複数の画素ＰＸ（又は、サブ画素と命名される）が配置される。画素ＰＸは、例えば、表示パネル５０上にマトリックス状に配列されることができる。画素ＰＸは、第１ゲートラインＧＬ１１～ＧＬ１ｎ及びデータラインＤＬ１～ＤＬｍを介して供給されるゲート信号及びデータ信号に対応する輝度で発光することができる。それぞれの画素ＰＸは、赤色、緑色、青色及び白色のうちのいずれかの色を表示することができる。
【0045】
【0046】
表示装置１は多様な形態で実現できる。例えば、表示装置１は長方形の板状に実現できる。
【0047】
表示パネル５０は表示領域ＡＡ及び非表示領域ＮＡＡを含む。表示領域ＡＡは、画素ＰＸが配置される領域であって、活性領域ともいう。非表示領域ＮＡＡは表示領域ＡＡの周辺に配置できる。
【0048】
非表示領域ＮＡＡは、画素ＰＸを駆動するための駆動部として、例えばゲート駆動部２０が設けられることができる。ゲート駆動部２０は、図２に示すように、表示パネル５０の非表示領域ＮＡＡにゲートインパネル方式で形成されることができる。
【0049】
非表示領域ＮＡＡには複数のパッド（図示せず）が設けられることができる。パッドは、絶縁層によって覆われず表示パネル５０の外部に露出され、データ駆動部３０及び回路基板７０などと電気的に接続されることができる。
【0050】
軟性フィルム６０は、一端が表示パネル５０のパッド領域ＰＡに付着し、他端が回路基板７０に付着することで、表示パネル５０と回路基板７０とを電気的に接続することができる。軟性フィルム６０は、パッド領域ＰＡに形成されたパッドと回路ボード７０の配線とを電気的に接続するための複数の配線を含むことができる。
【0051】
回路ボード７０は、プリント回路ボード（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）又はフレキシブルプリント回路ボード（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）であることができる。回路ボード７０は、集積回路の形で実装されたタイミング制御部１０及び電源供給部４０を含むことができる。
【0052】
【0053】
図３を参照すると、画素ＰＸは、スイッチングトランジスタＳＴ、駆動トランジスタＤＴ、センシングトランジスタＳＳＴ、ストレージキャパシタＣｓｔ及び発光素子ＬＤを含む。
【0054】
スイッチングトランジスタＳＴの第１電極（例えば、ドレイン電極）はｊ番目のデータラインＤＬｊと電気的に接続され、第２電極（例えば、ソース電極）は第１ノードＮ１と電気的に接続される。スイッチングトランジスタＳＴのゲート電極はｉ番目の第１ゲートラインＧＬ１ｉと電気的に接続される。スイッチングトランジスタＳＴは、ｉ番目の第１ゲートラインＧＬ１ｉにゲートオンレベルのゲート信号が印加されるときにターンオンされ、ｊ番目のデータラインＤＬｊに印加されるデータ信号を第１ノードＮ１に伝達する。
【0055】
ストレージキャパシタＣｓｔの第１電極は第１ノードＮ１と電気的に接続され、第２電極は発光素子ＬＤの第１電極に接続される。ストレージキャパシタＣｓｔは、第１ノードＮ１に印加される電圧と発光素子ＬＤの第１電極に印加される電圧との差に対応する電圧を充電することができる。
【0056】
駆動トランジスタＤＴの第１電極（例えば、ドレイン電極）は、高電位駆動電圧ＥＬＶＤＤの提供を受けるように構成され、第２電極（例えば、ソース電極）は、発光素子ＬＤの第１電極（例えば、アノード電極）に電気的に接続される。駆動トランジスタＤＴのゲート電極は、第１ノードＮ１に電気的に接続される。駆動トランジスタＤＴは、第１ノードＮ１を介してゲートオンレベルの電圧が印加されるときにターンオンされ、ゲート電極に提供される電圧に対応して発光素子ＬＤを流れる駆動電流の量を制御することができる。
【0057】
センシングトランジスタＳＳＴの第１電極（例えば、ドレイン電極）は、ｊ番目のセンシングラインＳＬｊと電気的に接続され、第２電極（例えば、ソース電極）は、発光素子ＬＤの第１電極（例えば、アノード電極）に電気的に接続される。センシングトランジスタＳＳＴのゲート電極は、ｉ番目の第２ゲートラインＧＬ２ｉに電気的に接続される。センシングトランジスタＳＳＴは、ｉ番目の第２ゲートラインＧＬ２ｉにゲートオンレベルのセンシング信号が印加されるときにターンオンされ、ｊ番目のセンシングラインＳＬｊに印加される基準電圧を発光素子ＬＤの第１電極に伝達する。
【0058】
発光素子ＬＤは、駆動電流に対応する光を出力する。発光素子ＬＤは、赤色、緑色、青色、白色のうちのいずれかの色に対応する光を出力することができる。発光素子ＬＤは、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；ＯＬＥＤ）であることができる。
【0059】
【0060】
図４を参照すると、ゲート駆動部２０は、複数のステージＳＴ１～ＳＴｎを含む。ステージＳＴ１～ＳＴｎは、ゲート駆動部２０にグローバル信号として印加されるスキャンクロック信号ＳＣＬＫ、キャリークロック信号ＣＣＬＫ、スタート信号Ｖｓｔ／以前ステージのキャリー信号ＣＲ、リセット信号Ｒｓｔ、センシング選択信号ＬＳＰ、第１電源Ｖｄｄ、第２電源Ｖｄｄ＿ｅｖｅｎ／Ｖｄｄ＿ｏｄｄ及び第３電源Ｖｓｓの入力をそれぞれ受けるための複数の入力端子を含む。また、ステージＳＴ１～ＳＴｎは、第１ゲートラインＧＬ１１～ＧＬ１ｎのいずれかと第２ゲートラインＧＬ２１～ＧＬ２ｎのうちのいずれかにそれぞれ接続される複数の出力端子を含む。これらのステージＳＴ１～ＳＴｎは、入力されるグローバル信号とステージＳＴ１～ＳＴｎの内部で生成されるローカル信号に応答して第１ゲートラインＧＬ１１～ＧＬ１ｎに第１ゲート信号ＧＳ１１～ＧＳ１ｎを供給し、第２ゲートラインＧＬ２１～ＧＬ２ｎに第２ゲート信号ＧＳ２１～ＧＳ２ｎを供給することができる。
【0061】
ステージＳＴ１～ＳＴｎは、スキャンクロック信号ＳＣＬＫ及びキャリークロック信号ＣＣＬＫの供給を受ける。スキャンクロック信号ＳＣＬＫ及びキャリークロック信号ＣＣＬＫは一つの信号と示されるが、それぞれが複数のクロック信号で構成できる。例えば、スキャンクロック信号ＳＣＬＫは第１～第ｉスキャンクロック信号で構成され、キャリークロック信号ＣＣＬＫは第１～第ｉキャリークロック信号で構成されることができる。
【0062】
スキャンクロック信号ＳＣＬＫ及びキャリークロック信号ＣＣＬＫは、ハイ電圧及びロー電圧を繰り返す矩形波信号であることができる。ハイ電圧は、ロー電圧よりも高い電圧であり得る。ここで、ハイ電圧期間は、ゲート信号の幅に対応し、画素ＰＸの回路構造及び駆動方式に対応して多様に設定できる。
【0063】
様々な実施形態において、スキャンクロック信号ＳＣＬＫは同じ周期を有し、位相がシフトされた信号に設定できる。例えば、第１～第ｉスキャンクロック信号は、以前スキャンクロック信号よりも１／ｉ周期だけ位相がシフトされた形態の信号であることができる。同様に、キャリークロック信号ＣＣＬＫは、同じ周期を有し、位相がシフトされた信号に設定されることができる。例えば、第１～第ｉキャリークロック信号は、以前のキャリークロック信号よりも１／ｉ周期だけ位相がシフトされた形態の信号であることができる。様々な実施形態において、キャリークロック信号ＣＣＬＫは、対応するキャリークロック信号ＳＣＬＫにそれぞれ同期化した信号であることができる。しかし、本実施形態がこれに限定されない。
【0064】
図５を参照すると、それぞれのステージＳＴは、プルアップトランジスタＴｕｐ１、Ｔｕｐ２、Ｔｕｐ３、及びプルアップトランジスタＴｕｐ１、Ｔｕｐ２、Ｔｕｐ３の動作状態を制御するための制御回路ＣＣを含むことができる。第１プルアップトランジスタＴｕｐ１のゲートは、ＱノードＱに接続され、ＱノードＱがゲートオン電圧に設定されるときにターンオンされ、ゲートオンレベルのスキャンクロック信号ＳＣＬＫを第１ゲートラインＧ１１～Ｇ１ｎに第１ゲート信号ＧＳ１として出力することができる。第２プルアップトランジスタＴｕｐ２のゲートは、ＱノードＱに接続され、ＱノードＱがゲートオン電圧に設定されるときにターンオンされ、ゲートオンレベルのスキャンクロック信号ＳＣＬＫを第２ゲートラインＧ２１～Ｇ２ｎに第２ゲート信号ＧＳ２として出力することができる。第３プルアップトランジスタＴｕｐ３は、ゲートに印加される電圧に応じてターンオンされ、ゲートオンレベルのキャリークロック信号ＣＣＬＫをキャリー信号ＣＲとして出力することができる。
【0065】
ステージＳＴ１～ＳＴｎは、スタート信号Ｖｓｔ又は以前ステージから出力されるキャリー信号ＣＲを受信することができる。第１ステージＳＴ１の入力端子にスタート信号Ｖｓｔが入力され、第１ステージＳＴ１以外のステージに以前ステージのキャリー信号ＣＲが入力されることができる。ここで、キャリー信号ＣＲは、当該ステージの前に配置されたステージのうちのいずれか一つから出力されるキャリー信号ＣＲであることができる。ゲートオンレベルのスタート信号Ｖｓｔ又は以前ステージのキャリー信号ＣＲがステージＳＴ１～ＳＴｎに供給されることにより、第１ゲート信号ＧＳ１１～ＧＳ１ｎ、ＧＳ２１～ＧＳ２ｎの生成及び出力タイミングが制御できる。
【0066】
ステージＳＴ１～ＳＴｎは、リセット信号Ｒｓｔの供給を受けることができる。リセット信号Ｒｓｔは、一フレーム内のリセット期間の間にステージＳＴ１～ＳＴｎに供給され、図５に示されたＱノードＱ及びＱＢノードＱＢの電圧を初期化することができる。一実施形態において、リセット信号Ｒｓｔによって、ＱノードＱは充電され、ＱＢノードＱＢは放電されることができる。一実施形態において、リセット期間は一フレーム内の垂直ブランク期間内に含まれることができ、特にセンシング期間の以後に配置されることができる。
【0067】
ステージＳＴ１～ＳＴｎは、センシング選択信号ＬＳＰを受信することができる。センシング選択信号ＬＳＰは、一フレーム内のセンシング期間に第２ゲート信号ＧＳ２１～ＧＳ２ｎの出力を制御するための信号である。ゲートオンレベルのセンシング選択信号ＬＳＰを受信したステージのみがセンシング期間中に第２ゲート信号ＧＳ２１～ＧＳ２ｎを出力するように制御できる。センシング期間の間に第２ゲート信号ＧＳ２１～ＧＳ２ｎの印加を受けた画素ＰＸに対して駆動トランジスタＤＴの移動度、しきい値電圧及び発光素子ＬＤの電流特性などがセンシングされることができる。一実施形態において、センシング期間は一フレーム内の垂直ブランク期間内に含まれることができる。
【0068】
第１電源Ｖｄｄは、ＱノードＱを充電するために印加される電圧であって、ＱノードＱに電気的に接続されることができる。このような第１電源ＶｄｄはＱノードＱに接続されたプルアップトランジスタＴｕｐ１、Ｔｕｐ２、Ｔｕｐ３をターンオンさせるのに十分なゲートオンレベルに設定されることができる。
【0069】
第２電源Ｖｄｄ＿ｅｖｅｎ／Ｖｄｄ＿ｏｄｄは、ＱＢノードＱＢを充電するために印加される電圧であって、ＱＢノードＱＢに電気的に接続されることができる。このような第２電源Ｖｄｄ＿ｅｖｅｎ／Ｖｄｄ＿ｏｄｄは、ＱＢノードＱＢに接続されたプルダウントランジスタＴｄｏｗｎ１、Ｔｄｏｗｎ２、Ｔｄｏｗｎ３をターンオンさせるのに十分なゲートオンレベルに設定されることができる。
【0070】
第３電源ＶｓｓはステージＳＴ１～ＳＴｎをグラウンドさせ、ゲートオフレベルのゲート信号ＧＳ１１～ＧＳ１ｎ、ＧＳ２１～ＧＳ２ｎ及びキャリー信号ＣＲを生成するための電圧であることができる。
【0071】
図５を参照すると、ステージＳＴ１～ＳＴｎは、プルダウントランジスタＴｄｏｗｎ１、Ｔｄｏｗｎ２、Ｔｄｏｗｎ３、及びプルダウントランジスタＴｄｏｗｎ１、Ｔｄｏｗｎ２、Ｔｄｏｗｎ３の動作状態を制御するための制御回路ＣＣを含むことができる。第１プルダウントランジスタＴｄｏｗｎ１のゲートは、ＱＢノードＱＢに接続され、ＱＢノードＱＢがゲートオン電圧に設定されるときにターンオンされ、ゲートオフレベルの第３電源Ｖｓｓを第１ゲートラインＧ１１～Ｇ１ｎに第１ゲート信号として出力することができる。第２プルダウントランジスタＴｄｏｗｎ２のゲートは、ＱＢノードＱＢに接続され、ＱＢノードＱＢがゲートオン電圧に設定されるときにターンオンされ、ゲートオフレベルの第３電源Ｖｓｓを第２ゲートラインＧ２１～Ｇ２ｎに第２ゲート信号として出力することができる。第３プルダウンランジスタＴｄｏｗｎ３は、ゲートに印加される電圧に応じてターンオンされ、ゲートオフレベルの第３電源Ｖｓｓをキャリー信号ＣＲとして出力することができる。
【0072】
図４及び図５では、ステージＳＴ１～ＳＴ１ｎがすべて一つの第３電源Ｖｓｓに接続されるものと示される。しかし、本実施形態は、これに限定されず、ステージＳＴ１～ＳＴ１ｎが複数の低電位電源に接続されることができる。例えば、ゲート駆動部２０を構成する回路素子と画素ＰＸを構成する回路素子の特性及び表示装置１の電力消費などを考慮して、第１及び第２プルダウントランジスタＴｄｏｗｎ１、Ｔｄｏｗｎ２と第３プルダウントランジスタＴｄｏｗｎ３が互いに異なる低電位電源に接続されることができる。
【0073】
一方、様々な実施形態において、図５に示されたステージＳＴ１～ＳＴｎは、互いに離隔した複数の回路部で構成されることができる。以下、ステージの具体的な実施形態を説明する。
【0074】
【0075】
図６及び図７を参照すると、一実施形態による表示パネル５０は、表示領域ＡＡ及び非表示領域ＮＡＡを含む。表示領域ＡＡと非表示領域ＮＡＡは、それぞれ回路部ＣＡと透明部ＴＡを含む。透明部ＴＡと回路部ＣＡは、互いに隣接し、別途の物理的な区分なく連続的に配置されることができる。回路部ＣＡが位置する領域は、回路エリアＣＡとも呼ばれ、回路が位置する領域のエリアである。この回路自体は、異なる層に配置することができ、したがって、Ｘ平面、Ｙ平面及び／又はＺ平面に配置することができる。これは、図１１及び１２を用いてより詳細に説明される。Ｘ，Ｙ平面における回路領域の延長が回路エリアであり、回路部ＣＡが占める面積と考えることができる。同様に、透明部ＴＡが位置する領域は、透明部が占めるエリアである。
【0076】
表示領域ＡＡと非表示領域ＮＡＡにおける回路部ＣＡ及び透明部ＴＡは、概ね同じサイズと形状を有し、同一に配列されることができる。それにより、表示領域ＡＡと非表示領域ＮＡＡは同一の視感を持つことができ、表示装置１は、透明表示装置としての機能を効果的に行うことができる。
【0077】
ここで、「同一」とは、工程マージンを考慮した偏差を含む。例えば、表示領域ＡＡと非表示領域ＮＡＡにおいて、回路部ＣＡ及び透明部ＴＡは、一方側で数μｍ内のサイズ変化（工程マージン）を含むことができる。例えば、表示領域ＡＡの透明部ＴＡの一方側に対して、非表示領域ＮＡＡの透明部ＴＡの一方側は５μｍの範囲内で左／右、上／下にさらに大きく或いはさらに小さく配置されることができる。また、表示領域ＡＡの回路部ＣＡの一方側に対して、非表示領域ＮＡＡの回路部ＣＡの一方側は５μｍの範囲内で左／右、上／下にさらに大きく或いはさらに小さく配置されることができる。以下の実施形態においても同様である。
【0078】
表示領域ＡＡにおける回路部ＣＡには、画素ＰＸを構成する少なくとも一つの回路素子、回路素子に接続された発光素子、及びこれらの間を接続する配線が配置されることができる。一実施形態において、一つの回路部ＣＡには、一つの単位画素ＰＸＵが配置されることができる。単位画素ＰＸＵは、例えば、赤色、緑色、青色及び白色でそれぞれ発光する画素ＰＸの全部又は一部で構成できる。一実施形態において、回路部ＣＡに互いに異なる色の組み合わせの単位画素ＰＸＵが配置されることができる。
【0079】
非表示領域ＮＡＡにおける回路部ＣＡには、画素ＰＸを駆動するための回路素子が配置されることができる。例えば、非表示領域ＮＡＡにおける回路部ＣＡには、ゲート駆動部２０を構成する回路素子が配置されることができる。上述したように、表示領域ＡＡと非表示領域ＮＡＡにおける回路部ＣＡは、概ね類似のサイズと形状を有する。一般的に、ゲート駆動部２０を構成するゲート駆動部は、単位画素ＰＸＵよりも多くの数の回路素子を含み、さらに大きい面積を有する。したがって、表示領域ＡＡと非表示領域ＮＡＡにおける回路部ＣＡのサイズと形状を概ね同一に形成するために、一つのステージＳＴは、複数の回路部ＣＡにわたって実現できる。このとき、回路部ＣＡは、それらの間に透明部ＴＡを挟んで互いに離隔することができる。
【0080】
図６の実施形態において、回路部ＣＡは長方形の形状を有する。すなわち、回路エリアは矩形状である。ここでいう回路部の形状とは、回路エリアの形状であり、回路領域エリアとも呼ばれる。同様に、本明細書に記載される透明部の形状は、透明エリアの形状を意味する。図６及び他の平面図では、Ｘ次元は水平、つまり左から右の方向を意味し、Ｙ次元は垂直、つまり上から下の方向を意味する。これらはエリアを構成する２つの次元であり、回路部ＣＡの占める設置面積（フットプリント）と考えることもできる。図１１及び１２に示すように、Ｚ次元はページ内に存在する。図７の実施形態において、回路部ＣＡによって覆われるエリアは十字形又は風車形の形状を有する。これらの実施形態において、赤色、緑色、青色及び白色の画素Ｒ、Ｇ、Ｂ、Ｗは、図６の一単位画素ＰＸＵに例示的に示されているように上部から下部へと順次配置されることができる。又は、赤色、緑色、青色及び白色の画素Ｒ、Ｇ、Ｂ、Ｗは、図７の一単位画素ＰＸＵに例示的に示されているように配列されることができるが、本実施形態がこれに限定されない。
【0081】
また、本実施形態において、回路部ＣＡの形状及び回路部ＣＡに配置される画素ＰＸの配列状態は多様に変形することができる。以下では、回路部ＣＡが十字形又は風車形の形状を有する表示パネル５０を例として挙げて実施形態を説明する。
【0082】
透明部ＴＡは、回路部ＣＡではない残りの領域であって、上述した回路素子及び発光素子が配置されていない領域である。透明部ＴＡは、透光性を有し、入射する光を透過させるために透明又は半透明で形成されることができる。このため、透明部ＴＡに積層されるレイヤーは、透明又は半透明性質の物質が使用できる。表示領域ＡＡが回路部ＣＡ及び透明部ＴＡを備えることにより、表示パネル５０は、映像が表示されるだけでなく、表示パネル５０の反対側の背景イメージを見ることができる透明表示装置で実現される。
【0083】
【0084】
図８を参照すると、一実施形態による回路部ＣＡは十字形の形状を有することができる。具体的には、回路部ＣＡは、第１方向ＤＲ１に延びた第１延長部Ａ、及び第１方向ＤＲ１に概ね垂直な第２方向ＤＲ２に延び、第１延長部Ａと重畳する第２延長部Ｂを含むことができる。第１延長部Ａと第２延長部Ｂとが重畳する領域に重畳部Ｃが形成される。第１方向ＤＲ１をＹ方向とみなすことができ、第２方向ＤＲ２をＸ方向とみなすことができる。
【0085】
表示領域ＡＡにおける第１延長部Ａには、少なくとも一つの画素ＰＸを構成する回路素子が配置されることができる。回路素子は、トランジスタ及びキャパシタなどを含むことができる。また、表示領域ＡＡにおける第２延長部Ｂには、回路素子を互いに接続し、回路素子に信号を印加するための配線が配置されることができる。一般的に、配線は、回路素子よりも少ない面積を占めるので、第１延長部Ａの幅Ｗ１は、第２延長部Ｂの幅Ｗ２よりも大きい。このように、第１延長部Ａに広い面積を有する回路素子を配置し、第２延長部Ｂに面積が小さい配線を配置することにより、回路部ＣＡ周辺の透明部ＴＡの面積がさらに増加し、表示パネル５０の透明度が増加することができる。
【0086】
非表示領域ＮＡＡにおける第１延長部Ａには、ステージＳＴの一部を構成する回路素子が配置されることができる。このとき、一つの第１延長部Ａには、ステージＳＴを構成する回路素子のうち、同一の機能を行う回路素子が配置されることにより、回路ブロックを構成することができる。一つの第１延長部Ａには複数の回路ブロックが配置されることができる。
【0087】
非表示領域ＮＡＡにおける第１延長部Ａには、ステージＳＴにグローバル信号を印加するための第１配線がさらに配置されることができる。グローバル信号は、後述されるローカル信号よりもその種類及び数が多く、グローバル信号が非表示領域ＮＡＡに配置される回路部ＣＡのそれぞれに独立して印加されることは有益である。したがって、グローバル信号を印加するための第１配線は、その数が多いので、相対的に面積の広い第１延長部Ａに配置される。
【0088】
非表示領域ＮＡＡにおける第２延長部Ｂには、回路部ＣＡの間でローカル信号を送受信するための第２配線が配置されることができる。ローカル信号は、それぞれの回路ブロックで生成される信号であって、図５に示されたプルアップトランジスタＴｕｐ１、Ｔｕｐ２、Ｔｕｐ３のターンオン／ターンオフを制御するためのＱノード信号、プルダウントランジスタＴｄｏｗｎ１、Ｔｄｏｗｎ２、Ｔｄｏｗｎ３のターンオン／ターンオフを制御するためのＱＢノード信号、第１及び第２ゲート信号、キャリー信号ＣＲ及び画素センシングのためにＱノードＱ及びＱＢノードＱＢを充電／放電するためのＭ＿ｏ信号などを含むことができる。ローカル信号は、第２延長部Ｂに配置される第２配線を介して離隔した他の回路ブロックに伝達されるか、或いはステージＳＴの外部に出力されることができる。
【0089】
ローカル信号は、概してグローバル信号よりもその数及び種類が少ない。よって、グローバル信号のための第１配線を第１延長部Ａに配置し、ローカル信号のための第２配線を第２延長部Ｂに配置することにより、第２延長部Ｂの幅Ｗ２を第１延長部Ａの幅Ｗ１よりも狭く構成することができる。
【0090】
このように、表示領域ＡＡにおける第１延長部Ａと第２延長部Ｂとの間の面積比は、非表示領域ＮＡＡにおける第１延長部Ａと第２延長部Ｂとの間の面積比と概ね同一に構成される。それにより、表示領域ＡＡと非表示領域ＮＡＡは実質的に同一の視角的な外観を持つことができる。
【0091】
重畳部Ｃでは、第１延長部Ａから第１方向ＤＲ１に延びた第１配線と、第２延長部Ｂから第２方向ＤＲ２に延びた第２配線とが互いに重畳することができる。このとき、第１配線と第２配線との間に少なくとも一つの絶縁層が配置されることにより、第１配線と第２配線との間を絶縁させることができる。又は、第１配線と第２配線は、重畳部Ｃに形成されるコンタクトホールを介して電気的に接続されることができる。
【0092】
【0093】
図９及び図１０を参照すると、一実施形態において、一つのステージＳＴは複数の回路部ＣＡ１～ＣＡ７にわたって実現できる。それぞれの回路部ＣＡには、同一又は類似の機能を行う回路素子の集合である第１乃至第１４回路ブロックを含むことができる。類似の機能を行う回路ブロックを一つの回路部ＣＡ内に配置することにより、お互いに離れている回路部ＣＡの間を接続する第２配線の数を減少させることができる。第２配線の数を減少させるために、それぞれの回路部ＣＡは、回路部ＣＡの動作のために有益なローカル信号を直接生成するように構成できる。様々な実施形態において、お互いに離れている回路部ＣＡの間を接続する第２配線の数は３～４個であり得るが、本実施形態がこれに限定されない。
【0094】
第１回路部ＣＡ１は、画素センシングのための第２ゲート信号ＧＳ２１～ＧＳ２ｎの出力を制御することができる。例えば、第１回路部ＣＡ１は、一フレーム内のセンシング期間の間に第２ゲート信号ＧＳ２１～ＧＳ２ｎを第２ゲートラインＧＬ２１～ＧＬ２ｎへ出力することができる。
【0095】
一実施形態において、第１回路部ＣＡ１は、画素センシングの際にＱノードＱを充電／放電するためのＭ＿ｏ信号を生成する第１回路ブロック、画素センシングの際にＱＢノードＱＢをリセットする第２回路ブロック、及び画素センシングの際にＱノードＱを充電する第３回路ブロックを含むことができる。第１回路ブロックは、センシング選択信号ＬＳＰ及び以前ステージのキャリー信号ＣＲに応答してＭ＿ｏ信号を出力することができる。第２回路ブロックは、第１回路ブロックから出力されるＭ＿ｏ信号、以前ステージのキャリー信号ＣＲ、リセット信号Ｒｓｔに応答してＱＢノードＱＢをゲートオフ電圧に設定することができる。第３回路ブロックは、リセット信号Ｒｓｔに応答してＱノードＱをゲートオン電圧に設定することができる。
【0096】
一実施形態において、第１回路部ＣＡ１は、ゲート駆動部２０の動作時に発生する電圧変動からの電気的影響を低減させるために、ステージＳＴの一側縁、例えば非表示領域ＮＡＡの最外郭に配置されることができる。最外郭に配置されることにより、第１回路部ＣＡ１内へのキャパシタの形成がより容易であることができる。
【0097】
第２回路部ＣＡ２は、ＱノードＱの電圧を設定する。第２回路部ＣＡ２のＱノードＱの電圧設定によってゲート信号ＧＳ２１～ＧＳ２ｎの出力が制御されることができる。第２回路部ＣＡ２は、ゲート信号ＧＳ２１～ＧＳ２ｎが出力されるステージＳＴのＱノードＱを充電する第４回路ブロックを含むことができる。第４回路ブロックは、以前ステージのキャリー信号ＣＲに応答してＱノードＱをゲートオン電圧又はゲートオフ電圧に設定することができる。
【0098】
第３回路部ＣＡ３は、キャリー信号ＣＲの出力を制御することができる。一実施形態において、第３回路部ＣＡ３は、第３プルアップトランジスタＴｕｐ３のターンオン／ターンオフを制御する第５回路ブロック、及び第３プルダウントランジスタＴｄｏｗｎ３のターンオン／ターンオフを制御する第６回路ブロックを含むことができる。
【0099】
第５回路ブロックは、キャリークロック信号ＣＣＬＫに応答して、第３プルアップトランジスタＴｕｐ３のターンオン／ターンオフを制御することができる。第３プルアップトランジスタＴｕｐ３がターンオンされるとき、ゲートオン電圧のキャリー信号が出力されることができる。
【0100】
第６回路ブロックは、第２電源Ｖｄｄ＿ｅｖｅｎ／Ｖｄｄ＿ｏｄｄに基づいて第３プルダウントランジスタＴｄｏｗｎ３のターンオン／ターンオフを制御することができる。第３プルダウントランジスタＴｄｏｗｎ３がターンオされるとき、ゲートオフ電圧のキャリー信号が出力されることができる。
【0101】
第４回路部ＣＡ４は、ＱノードＱ及びＱＢノードＱＢの電圧をリセットすることができる。一フレームの垂直ブランク期間に、第４回路部ＣＡ４によってＱノードＱがゲートオフ電圧にリセットされ、ＱＢノードＱＢがゲートオン電圧にリセットされることができる。
【0102】
一実施形態において、第４回路部ＣＡ４は、ＱノードＱの電圧をリセットする第７及び第８回路ブロック、及びＱＢノードＱＢの電圧をリセットする第９及び第１０回路ブロックを含むことができる。
【0103】
第７回路ブロック及び第８回路ブロックは、以前ステージのキャリー信号に基づいて、第２電源Ｖｄｄ＿ｅｖｅｎ／Ｖｄｄ＿ｏｄｄ及び第３電源Ｖｓｓを用いてＱノードＱをゲートオフ電圧にリセットすることができる。第９回路ブロック及び第１０回路ブロックは、第２電源Ｖｄｄ＿ｅｖｅｎ／Ｖｄｄ＿ｏｄｄ及び第３電源Ｖｓｓを用いてＱＢノードＱＢをゲートオン電圧にリセットすることができる。
【0104】
一実施形態において、第４回路部ＣＡ４は、以前ステージのキャリー信号の入力を受けるので、キャリー信号ＣＲを出力する第３回路部ＣＡ３に隣接して配置されることができる。図９では、第４回路部ＣＡ４が第３回路部ＣＡ３の右側に配置されるものと示されるが、第４回路部ＣＡ４は、第３回路部ＣＡ３の左側に配置されることもできる。このように、キャリー信号ＣＲを出力する第３回路部ＣＡ３と、第３回路部ＣＡ３から出力されるキャリー信号ＣＲに応じて動作する第４回路部ＣＡ４とが互いに隣接して配置されることにより、第２配線の数及び長さを減少させることができる。
【0105】
第５回路部ＣＡ５は、インバータ動作を行うことができる。第５回路部ＣＡ５は、ＱノードＱ及びＱＢノードＱＢの電圧を反転させた信号を出力する第１１回路ブロックを含むことができる。このような第５回路部ＣＡ５は、第１回路部ＣＡ１を除き、ＱノードＱ及びＱＢノードＱＢの電圧を設定／リセットする任意の他の回路部に隣接して配置されることができる。すなわち、第５回路部ＣＡ５は、第１回路部ＣＡ１と第６回路部ＣＡ６との間でいずれの位置にも配置されることができる。図９では、第５回路部ＣＡ５が第４回路部ＣＡ４と第６回路部ＣＡ６との間に配置されるものと示されるが、本実施形態は、これに限定されず、第５回路部ＣＡ５の配置は相対的に自由であり得る。
【0106】
第６回路部ＣＡ６は、第１２及び第１３回路ブロックを含むことができる。第１２及び第１３回路ブロックは、少なくとも一つの第１プルダウントランジスタＴｄｏｗｎ１を含み、ＱＢノードＱＢの電圧に応答して第１ゲートラインＧＬ１１～ＧＬ１ｎにゲートオフ電圧の第１ゲート信号ＧＳ１１～ＧＳ１ｎ、ＧＳ２１～ＧＳ２ｎを出力することができる。
【0107】
第７回路部ＣＡ７は第１４回路ブロックを含むことができる。第１４回路ブロックは、少なくとも一つの第１プルアップトランジスタＴｕｐ１を含み、ＱノードＱの電圧に応答して第１ゲートラインＧＬ１１～ＧＬ１ｎにゲートオン電圧の第１ゲート信号ＧＳ１１～ＧＳ１ｎ、ＧＳ２１～ＧＳ２ｎを出力することができる。
【0108】
一般的に、第１プルアップトランジスタＴｕｐ１は、ゲート駆動部２０を構成するトランジスタのうちの最も大きい面積を有するので、複数のサブ回路部で構成されることができる。例えば、第１プルアップトランジスタＴｕｐ１は、図１０に示すように、複数の第７サブ回路部ＣＡ７－１、ＣＡ７－２で構成されることができる。複数の第７サブ回路部ＣＡ７－１、ＣＡ７－２それぞれは、第１プルアップトランジスタＴｕｐ１の部分で構成されることができる。第１プルアップトランジスタＴｕｐ１は、スキャンクロック信号ＳＣＬＫに接続されるので、第１プルアップトランジスタＴｕｐ１が複数の第７サブ回路部ＣＡ７－１、ＣＡ７－２で構成されるときに、スキャンクロック信号ＳＣＬＫを第１プルアップトランジスタＴｕｐ１に印加する配線の長さが長くなることができる。配線の長さが長くなると、図８に示された第２延長部Ｂの面積が大きくなるので、表示パネル５０の透明度が減少し、表示領域ＡＡと非表示領域ＮＡＡとの間の視覚的違和感が大きくなることができる。このような問題を防ぐために、第１プルアップトランジスタＴｕｐ１を構成する複数の第７サブ回路部ＣＡ７－１、ＣＡ７－２に隣接してスキャンクロック信号配線のみで構成される第８サブ回路部ＣＡ８－１、ＣＡ８－２が配置されることができる。第１プルアップトランジスタＴｕｐ１を構成する複数の第７サブ回路部ＣＡ７－１、ＣＡ７－２とスキャンクロック信号配線ＳＣＬＫのみで構成される第８サブ回路部ＣＡ８－１、ＣＡ８－２は、第２方向ＤＲ２に沿って交互に配置されることができる。このような構造を介して、第１プルアップトランジスタＴｕｐ１のための十分な回路面積が確保され、スキャンクロック信号ＳＣＬＫ配線のインピーダンスを低減させ、第２延長部Ｂの面積の増加を防止して表示パネル５０の透明度を確保することができる。
【0109】
ゲート駆動部２０の内部に延びる第１ゲートラインＧＬ１１～ＧＬ１ｎの長さを短くするためにゲート駆動部の他側縁、例えば第６回路部ＣＡ６及び第７回路部ＣＡ７は、表示領域ＡＡに最も近接して配置されることができる。例えば、第６の回路部ＣＡ６及び第７の回路部ＣＡ７は、ともに第１、第２、第３、第４及び第５の回路部ＣＡ１乃至ＣＡ５よりも表示領域ＡＡに近い位置に配置されていてもよい。第７の回路部ＣＡ７は表示領域ＡＡに直接隣接して配置されてもよく、第６の回路部ＣＡ６は表示領域ＡＡに隣接して（例えば、第７の回路部ＣＡ７を挟んで）配置されていてもよい。
【0110】
図９では、ゲート駆動部２０が７つの回路部ＣＡ１～ＣＡ７で構成される例が示される。しかし、本実施形態は、これに限定されず、ゲート駆動部２０は、７個よりも多いか少ない数の回路部で構成されることができる。また、それぞれの回路部ＣＡ１～ＣＡ７は、図示されたものよりも多いか少ない数の回路ブロックで構成されることもできる。
【0111】
図１１は一実施形態による表示領域内の回路部ＣＡ及び透明部ＴＡを示す断面図である。図１１を参照すると、表示領域ＡＡにおいて、表示パネル５０は回路部ＣＡと透明部ＴＡを含む。回路部ＣＡには画素ＰＸが配置され、透明部ＴＡは、透明な絶縁層のみが配置され、入射する光を透過させる。
【0112】
回路部自体を構成する部分は、任意の層に配置することができ、したがって、３次元にすることができる。図１１は、Ｚ次元を上下に、Ｘ寸法を水平に延長したものである。回路部ＣＡは、例えば、基板１００、基板１００上に配置される回路素子層ＣＥＬ、及び発光素子層ＬＤＬを含むことができる。図１１の上面図は、図６、図７及び図８に示すようにすることができる。
【0113】
回路素子層ＣＥＬには、画素ＰＸを構成する回路素子として、少なくとも一つのトランジスタ、キャパシタ及び配線が配置されることができる。これらの各種回路素子は、ともに回路部ＣＡを構成している。回路素子を構成する電極同士の間には透明な絶縁層が配置されることにより、電極同士の間を電気的に絶縁させることができる。回路素子は、パッシベーション層及び／又はオーバーコート層でカバーされることにより、異物から保護できる。また、回路素子の上面の凹凸は、オーバーコート層（平坦化層）によってカバーされることにより、凹凸による外部光の乱反射が防止されることができる。
【0114】
発光素子層ＬＤＬには発光素子が配置される。発光素子は、アノード電極、発光層及びカソード電極を含む。これらの各種回路素子は、ともに回路部ＣＡを構成している。表示パネル５０が前面発光型である場合、アノード電極は反射型電極であり、カソード電極は透過型電極であることができる。しかし、表示パネル５０が後面発光型である場合、アノード電極が透過型電極であり、カソード電極が反射型電極であることができる。以下では、表示パネル５０が前面発光型である場合を例として挙げて実施形態を説明する。
【0115】
回路素子及び発光素子は、封止層ＰＡＣによってカバーできる。封止層ＰＡＣは、外部の水分が回路素子及び発光素子に浸透することを防止する役割を果たす。封止層ＰＡＣは、無機絶縁物からなってもよく、無機絶縁物と有機絶縁物が交互に積層された構造からなってもよいが、必ずしもそれに限定されるものではない。
【0116】
封止層ＰＡＣの上部にはカバー基板２００が形成されることができる。カバー基板２００は、接着剤などを介して封止層ＰＡＣ上に接着されることができる。
【0117】
封止層ＰＡＣとカバー基板２００との間にはカラーフィルタＣＦがさらに形成されることができる。カラーフィルタＣＦは、発光素子に重畳して配置されることができる。このＣＦ及びＭＢは、ともに回路部ＣＡを構成している。カラーフィルタＣＦは、特定の波長帯域の光は透過し、他の特定の波長帯域の光は遮断して入射光の一部の波長帯域を選択的に透過する波長－選択的光学フィルターであって、顔料又は染料などの色剤（ｃｏｌｏｒａｎｔ）を含む感光性樹脂で構成されることができる。発光素子から生成されてカラーフィルタＣＦを通過した光は、赤色、緑色、青色のうちのいずれかの色を持つことができる。白色を表示する画素ＰＸに対して、カラーフィルタＣＦは省略できる。カラーフィルタＣＦ同士の間はブラックマトリックスＢＭが形成されることにより、発光領域同士の間の光漏れ現象を防止することができる。
【0118】
【0119】
図１２を参照すると、非表示領域ＮＡＡにおいて、表示パネル５０は、回路部ＣＡと透明部ＴＡを含む。回路部ＣＡには、ゲート駆動部２０の回路ブロックが配置され、透明部ＴＡは、透明な絶縁層のみが配置され、入射する光を透過させる。図１２において、回路部の一部である素子は、ＣＦ’及びＢＭ’と同様にＣＥＬ及びＡＮＯ’を含む。
【0120】
様々な実施形態において、非表示領域ＮＡＡは、表示領域ＡＡと概ね類似の積層構造を有する。つまり、非表示領域ＮＡＡに配置される回路ブロックは、画素ＰＸと類似の積層構造で形成されることができる。例えば、ゲート駆動部２０は、発光動作をしないので、カラーフィルタＣＦ及びアノード電極を含むことにより利益を受けるわけではない。しかしながら、表示領域ＡＡとの視覚的な類似性を提供するためにダミーカラーフィルタＣＦ’及びダミー反射パターンＡＮＯ’を含むことができる。ダミー反射パターンＡＮＯ’は、ダミー反射層であってもよいし、ダミー反射層ＡＮＯ’を含んでいてもよい。ダミー反射パターンＡＮＯ’は、ダミー陽極電極ＡＮＯ’とも呼ばれ、ダミー陽極電極ＡＮＯ’は、陽極電極に類似しているが、陽極電極の電気的機能を提供せず、陽極電極の光学的機能（例えば反射率）を提供する場合がある。以下で、ゲート駆動部２０の断面図を参照して具体的な構造を説明する。
【0121】
回路部ＣＡは、例えば、基板１００、及び基板１００上に配置される回路素子層ＣＥＬを含むことができる。回路素子層ＣＥＬには、回路ブロックを構成する回路素子として、少なくとも一つのトランジスタ、キャパシタ及び配線が配置されることができる。回路部が位置する領域は、回路領域とみなすことができる。回路素子を構成する電極同士の間には透明な絶縁層が配置されることにより、電極同士の間を電気的に絶縁させることができる。回路素子は、パッシベーション層及び／又はオーバーコート層でカバーされることにより、異物から保護できる。また、オーバーコート層は、回路素子の上部表面に形成される凹凸を平坦化する平坦化層であって、回路素子の凹凸によって外部光が乱反射されて表示領域ＡＡとの視感特性が変わることを防止することができる。
【0122】
回路素子層ＣＥＬ上にはダミー反射パターンＡＮＯ’が形成されることができる。ダミー反射パターンＡＮＯ’は、表示領域ＡＡに配置されたアノード電極と同一の材料で構成されることができる。例えば、ダミー反射パターンＡＮＯ’は、反射型電極で構成されることができる。一実施形態において、ダミー反射パターンＡＮＯ’は反射層で構成され、反射層はアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）又はこれらの合金などの金属物質からなることができる。
【0123】
回路部ＣＡ内におけるダミー反射パターンＡＮＯ’の平面上の配置は、画素ＰＸ内におけるアノード電極の配置と対応することができる。また、ダミー反射パターンＡＮＯ’は、アノード電極と同一又は類似の形態を持つことができるが、これに限定されない。ダミー反射パターンＡＮＯ’は、アノード電極と同じ一回の工程で形成できるが、これに限定されない。
【0124】
一実施形態において、周辺素子とのカップリングによる干渉発生を防止するために、ダミー反射パターンＡＮＯ’に特定のＤＣ電源が印加されることができる。たとえば、ＤＣ電源は、第３電源Ｖｓｓであることができるが、これに限定されない。他の実施形態において、ダミー反射パターンＡＮＯ’には電源が印加されず、フローティングされることができる。
【0125】
ダミー反射パターンＡＮＯ’は、外部光を反射させることができる。このようなダミー反射パターンＡＮＯ’によって画素ＰＸが配置される表示領域ＡＡと、ゲート駆動部２０が配置される非表示領域ＮＡＡとが概ね同一の反射率を持つことができ、これらの間の視覚的類似性が向上することができる。
【0126】
ダミー反射パターンＡＮＯ’は、封止層ＰＡＣによってカバーされることができる。
【0127】
封止層ＰＡＣの上部にはカバー基板２００が形成されることができる。カバー基板２００は、接着剤などを介して封止層ＰＡＣ上に接着できる。
【0128】
封止層ＰＡＣとカバー基板２００との間には、ダミーカラーフィルタＣＦ’がさらに形成されることができる。ダミーカラーフィルタＣＦ’は、ダミー反射パターンＡＮＯ’に重畳して配置されることができる。ダミーカラーフィルタＣＦ’は、カラーフィルタＣＦと同一の材料で構成されることができ、例えば、顔料又は染料などの色剤（ｃｏｌｏｒａｎｔ）を含む感光性樹脂で構成されることができる。ダミーカラーフィルタＣＦ’の間はブラックマトリックスＢＭ’が形成されることにより、発光領域同士の間の光漏れ現象を防止することができる。
【0129】
回路部ＣＡ内におけるダミーカラーフィルタＣＦ’の平面上の配置は、画素ＰＸ内におけるカラーフィルタＣＦの配置と対応することができる。例えば、表示領域ＡＡにおいて赤色、緑色、青色、白色の画素ＰＸが十字形に配列される場合、非表示領域ＮＡＡにも赤色、緑色、青色のダミーカラーフィルタＣＦ’が十字形に配列されることができる。白色の画素ＰＸに対応する位置では、ダミーカラーフィルタＣＦ’が省略できる。
【0130】
また、ダミーカラーフィルタＣＦ’は、カラーフィルタＣＦと同一又は類似の形態を持つことができるが、これに限定されない。ダミーカラーフィルタＣＦ’は、カラーフィルタＣＦと同じ１回の工程で形成できるが、これに限定されない。
【0131】
このようなダミーカラーフィルタＣＦ’によって画素ＰＸが配置される表示領域ＡＡと、ゲート駆動部２０が配置される非表示域ＮＡＡとが概ね同一の視感を持つことができ、これらの間の視覚的類似性を向上させることができる。
【0132】
以上、添付図面を参照して本発明の実施形態を説明したが、上述した本発明の技術的構成は、本発明の属する技術分野における当業者が本発明の技術的思想や必須の特徴を変更することなく他の具体的な形態で実施できることを理解することができるだろう。よって、上述した実施形態は、あらゆる面で例示的なもので、限定的なものではないと理解すべきである。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって示される。また、特許請求の範囲の意味及び範囲、そしてその均等概念から導き出されるすべての変更又は変形形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【0133】
１ 表示パネル
１０ タイミング制御部
２０ ゲート駆動部
３０ データ駆動部
４０ 電源供給部
５０ 表示パネル
１０ タイミング制御部
２０ ゲート駆動部
３０ データ駆動部
４０ 電源供給部
５０ 表示パネル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
