特開 2022-99426 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022099426

(43)【公開日】2022-07-05

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20220628BHJP

   H01L 29/06 20060101ALI20220628BHJP

   H01L 29/12 20060101ALI20220628BHJP

   H01L 21/336 20060101ALI20220628BHJP

【ＦＩ】

H01L29/78 655F

H01L29/78 652P

H01L29/06 301F

H01L29/06 301G

H01L29/06 301V

H01L29/78 652T

H01L29/78 658F

H01L29/78 658J

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2020213187

(22)【出願日】2020-12-23

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】徳光 成太

(72)【発明者】

【氏名】白石 正樹

(72)【発明者】

【氏名】加藤 豊

(72)【発明者】

【氏名】織田 哲男

(57)【要約】

【課題】
比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を提供する。
【解決手段】
半導体基板の主面に配置されたアクティブ領域と、前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、前記ターミネーション領域は、前記半導体基板の主面上に形成された層間絶縁膜と、前記層間絶縁膜を覆うように形成された有機系保護膜と、を有し、前記層間絶縁膜と前記有機系保護膜との間に、膜厚が１００ｎｍ以下の窒素を含む絶縁膜が設けられていることを特徴とする。
【選択図】 図２

【特許請求の範囲】

【請求項1】

半導体基板の主面に配置されたアクティブ領域と、
前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、
前記ターミネーション領域は、前記半導体基板の主面上に形成された層間絶縁膜と、
前記層間絶縁膜を覆うように形成された有機系保護膜と、を有し、
前記層間絶縁膜と前記有機系保護膜との間に、膜厚が１００ｎｍ以下の窒素を含む絶縁膜が設けられていることを特徴とする半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記ターミネーション領域は、前記半導体基板の主面に形成されたガードリングを有することを特徴とする半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
前記ターミネーション領域は、前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された開孔を貫通して前記ガードリングに接続されたフィールドプレート電極を有することを特徴とする半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記有機系保護膜は、前記層間絶縁膜および前記フィールドプレート電極を覆うように形成されていることを特徴とする半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記窒素を含む絶縁膜は、膜厚が５０ｎｍ以下であることを特徴とする半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記窒素を含む絶縁膜は、膜厚が１０ｎｍ以上であることを特徴とする半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記窒素を含む絶縁膜は、膜厚が２０ｎｍ以上であることを特徴とする半導体装置。

【請求項8】

請求項４に記載の半導体装置において、
前記窒素を含む絶縁膜は、前記層間絶縁膜および前記フィールドプレート電極を覆うように、前記層間絶縁膜および前記フィールドプレート電極と、前記有機系保護膜との間に設けられていることを特徴とする半導体装置。

【請求項9】

請求項４に記載の半導体装置において、
前記窒素を含む絶縁膜は、前記層間絶縁膜と前記フィールドプレート電極との間にも設けられていることを特徴とする半導体装置。

【請求項10】

請求項４に記載の半導体装置において、
前記窒素を含む絶縁膜は、前記フィールドプレート電極の上面には設けられていないことを特徴とする半導体装置。

【請求項11】

請求項４に記載の半導体装置において、
前記アクティブ領域は、前記半導体基板の主面上に形成されたパッド電極を有し、
前記パッド電極の表面の少なくとも一部に前記窒素を含む絶縁膜が設けられていることを特徴とする半導体装置。

【請求項12】

請求項４に記載の半導体装置において、
前記窒素を含む絶縁膜は、前記層間絶縁膜および前記フィールドプレート電極を覆うように、前記層間絶縁膜および前記フィールドプレート電極と、前記有機系保護膜との間に設けられ、かつ、前記層間絶縁膜と前記フィールドプレート電極との間にも設けられていることを特徴とする半導体装置。

【請求項13】

請求項１に記載の半導体装置において、
前記窒素を含む絶縁膜は、シリコン窒化膜またはシリコン酸窒化膜であることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の構造に係り、特に、パワー半導体チップの終端構造に適用して有効な技術に関する。

【背景技術】

【0002】

パワー半導体チップの耐圧劣化の原因の１つとして、チップ終端部における電界集中がある。パワー半導体チップの表面に接合を形成すると、逆バイアス印加時に終端部において空乏層が扇型に広がる。扇型の領域の電荷の電気力線はチップ終端部に集まり、いわゆる電界集中が生じる。その結果、理論耐圧よりかなり低い電圧でアバランシェ降伏（絶縁破壊）が起こる。

【0003】

このチップ終端部における電界集中を緩和するために、逆バイアス印加時に扇型に広がった空乏層領域の電荷からの電気力線の行き先をチップ終端部から終端構造（以下、ターミネーション領域とも呼ぶ）全体へ分散させる必要がある。その方法として、接合終端に隣接する半導体表面に接合の表面側の極性と同じ低濃度の領域を形成するJunction Termination Extension（ＪＴＥ）構造や、接合終端部に沿って複数のリング状に接合の表面側の極性と同じ構造を形成するガードリング構造など、様々な構造が提案されている。

【0004】

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、水分による耐圧低下やリーク電流増加等のデバイス特性の劣化が生じるのを防止するために、層間絶縁膜とソース電極、ドレイン電極を備えた半導体基板上に、プラズマＴＥＯＳ酸化膜を形成し、プラズマＴＥＯＳ酸化膜がその下部の段差部分にスペーサ状に残るようにエッチバックし、さらに、プラズマＴＥＯＳ酸化膜上にパッシベーション膜としてプラズマ窒化膜を形成することが記載されている。そして、特許文献１の段落［００１６］には、プラズマ窒化膜１３を１μｍの厚さに形成することが記載されている。

【0005】

また、特許文献２には、モールド樹脂中の水分に起因するアルミ配線の腐食やリーク電流の増加等による半導体装置の寿命低下を防止するために、比較的高い屈折率を有する下層側のシリコンナイトライド膜と、比較的低い屈折率を有する上層側のシリコンナイトライド膜の異なる膜質の２層膜をプラズマＣＶＤ法によって形成することが記載されている。そして、特許文献２の段落［００１３］には、第１のシリコンナイトライド膜１５を１μｍ形成することが記載されており、段落［００１５］には、第２のシリコンナイトライド膜１６を１μｍ形成することが記載されている。

【0006】

また、特許文献３には、端部領域１２０に、下層から順に、酸化膜４２、屈折率２．９以上３．３以下の抵抗性窒化シリコン膜４４、層間絶縁膜４６、屈折率１．８以上２．２以下の絶縁性窒化シリコン膜４７、ポリイミド膜４８の積層構造を形成することで、クラック耐性を向上することが記載されている（特許文献３の図４及び段落［００６６］－［００６８］等）。そして、特許文献３の段落［００３９］には、抵抗性窒化シリコン膜４４は０．５μｍ以上０．８μｍ以下の厚みを有することが記載されており、段落［００６６］には、絶縁性窒化シリコン膜４７の厚みは、約１．２μｍであることが記載されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００１－３４５３１９号公報

【特許文献2】特開２００１－３５２０５６号公報

【特許文献3】特開２０１７－９２３６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上述したように、パワー半導体チップの信頼性向上と更なる高耐圧化には、パワー半導体チップの終端構造（ターミネーション領域）の絶縁耐性向上が重要な課題となっている。このため、パワー半導体チップの信頼性試験の１つとして実施されており、高温高湿雰囲気中で使用した場合の耐久性を評価する高温高湿バイアス耐性の向上が求められている。

【0009】

上記特許文献１では、パッシベーション膜として厚さ１μｍのプラズマ窒化膜を形成することで、水分の侵入を防止し、耐圧低下やリーク電流増加等のデバイス特性の劣化を防止している。しかしながら、プラズマ窒化膜は、一般に膜の内部応力が高いため、電子の移動度が変動するなど、デバイス特性に影響を及ぼす可能性がある。

【0010】

また、上記特許文献２では、異なる膜質の２層膜のシリコンナイトライド膜を形成しており、シリコンナイトライド膜のトータルの膜厚が２μｍと厚くなるため、やはり膜の内部応力が問題となる。

【0011】

また、上記特許文献３では、屈折率の異なる抵抗性窒化シリコン膜と絶縁性窒化シリコン膜を形成しており、特許文献２と同様に、窒化シリコン膜のトータルの膜厚が１．７μｍから２．０μｍと厚くなり、デバイス特性に影響を及ぼす恐れがある。

【0012】

そこで、本発明の目的は、比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を提供することにある。

【課題を解決するための手段】

【0013】

上記課題を解決するために、本発明は、半導体基板の主面に配置されたアクティブ領域と、前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、前記ターミネーション領域は、前記半導体基板の主面上に形成された層間絶縁膜と、前記層間絶縁膜を覆うように形成された有機系保護膜と、を有し、前記層間絶縁膜と前記有機系保護膜との間に、膜厚が１００ｎｍ以下の窒素を含む絶縁膜が設けられていることを特徴とする。

【発明の効果】

【0014】

本発明によれば、比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を実現することができる。

【0015】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0016】

【図1】本発明の実施例１に係るＩＧＢＴチップの外観を示す平面図である。

【図2】図１のＡ－Ａ’断面図である。

【図3A】本発明の実施例１に係るＩＧＢＴチップの高温高湿バイアス試験結果を示す図である。

【図3B】従来のＩＧＢＴチップの高温高湿バイアス試験結果を示す図である。

【図4】本発明の実施例２に係るＩＧＢＴチップの一部断面図である。

【図5】本発明の実施例３に係るＩＧＢＴチップの一部断面図である。

【図6】本発明の実施例４に係るＩＧＢＴチップの一部断面図である。

【図7A】本発明の実施例１に係るＩＧＢＴチップの製造過程を示す断面図である。

【図7B】図７Ａに続く製造過程を示す断面図である。

【図7C】図７Ｂに続く製造過程を示す断面図である。

【図7D】図７Ｃに続く製造過程を示す断面図である。

【図7E】図７Ｄに続く製造過程を示す断面図である。

【図8A】本発明の実施例２に係るＩＧＢＴチップの製造過程を示す断面図である。

【図8B】図８Ａに続く製造過程を示す断面図である。

【図8C】図８Ｂに続く製造過程を示す断面図である。

【発明を実施するための形態】

【0017】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【実施例0018】

図１から図３Ｂ、及び図７Ａから図７Ｅを参照して、本発明の実施例１に係る半導体装置とその製造方法について説明する。図１は、本実施例の半導体装置の外観を示す平面図であり、例としてＩＧＢＴチップ（Insulated Gate Bipolar Transistor）を示している。図２は、図１のＡ－Ａ’断面図である。図３Ａは、本発明による効果の一例を示す電圧－電流特性図であり、図３Ｂは、比較例として示す従来の半導体装置の電圧－電流特性図である。図７Ａから図７Ｅは、本実施例の半導体装置の製造方法における主要な製造過程を示す断面図である。

【0019】

なお、以下では、半導体装置としてＩＧＢＴチップを例に説明するが、本発明の対象はこれに限定されるものではなく、ダイオードやサイリスタ、パワーＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）等にも適用することが可能である。

【0020】

本実施例のＩＧＢＴチップ１は、図１に示すように、半導体基板の主面に配置されたアクティブ領域５と、アクティブ領域５の周囲を囲むように配置されたターミネーション領域４を備えている。アクティブ領域５上には、エミッタ電極２及びゲート電極３が形成されている。ターミネーション領域４は、ＩＧＢＴチップ１のチップ終端部における電界集中を緩和する終端構造、すなわち電界緩和領域である。

【0021】

ターミネーション領域４は、例えば、図２に示すように、ｎ^－型の半導体基板６の主面に形成された複数のガードリング７と、半導体基板６の主面上に形成された層間絶縁膜８と、層間絶縁膜８上に形成され、層間絶縁膜８に形成された開孔を貫通してガードリング７に接続されたフィールドプレート電極９と、層間絶縁膜８及びフィールドプレート電極９を覆うように形成された有機系保護膜１０とを有している。

【0022】

また、層間絶縁膜８と有機系保護膜１０との間には、膜厚が１００ｎｍ以下（望ましくは、５０ｎｍ以下）の窒素を含む絶縁膜１１が設けられている。この窒素を含む絶縁膜１１の膜厚の下限は、１０ｎｍ以上（望ましくは、２０ｎｍ以上）である。これらの膜厚の上限及び下限の意義については後述する。

【0023】

ここでは、ｎ^－型の半導体基板６としてＳｉ基板を想定して説明するが、ＳｉＣ基板やＧａＮ基板などを用いてもよい。ガードリング７は、イオン注入により半導体基板６の表面に形成されたｐ型拡散層である。層間絶縁膜８は、後述するパイロジェニック酸化等により形成されたゲート酸化膜、及びＴＥＯＳ膜（Tetra Ethoxy Silane）やＢＰＳＧ膜（Boron-phospho silicate glass）等の層間膜からなり、いずれもシリコン酸化膜（ＳｉＯ_２）である。

【0024】

フィールドプレート電極９は、例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどの積層膜からなる電極膜であり、アクティブ領域５のエミッタ電極２やパッド電極１４と同層で形成される。有機系保護膜１０には、例えばポリイミド膜が用いられている。

【0025】

窒素を含む絶縁膜１１には、例えばシリコン窒化膜（Ｓｉ_３Ｎ_４）やシリコン酸窒化膜（ＳｉＯＮ）などを用いる。

【0026】

半導体基板６の裏面には、基板側から順に、ｎ^－型拡散層１５、ｐ型拡散層１６、コレクタ電極１７が形成されている。

【0027】

アクティブ領域５内において、ゲート電極３－エミッタ電極２間に電圧が印加されると、ゲート酸化膜直下にｎチャネル反転層が形成され、ＭＯＳＦＥＴ部分がＯＮになる。そして、コレクタ電極１７－エミッタ電極２間に電圧が印加されると、コレクタ電極１７からエミッタ電極２に向かって正孔のなだれ込みが発生し、コレクタ電極１７－エミッタ電極２間に電流が流れ、ＩＧＢＴがオンになる。ゲート電極３－エミッタ電極２間の電圧を０（ゼロ）に戻すと反転層が無くなり、ＭＯＳＦＥＴ部分のｎチャネルが遮断され、ＩＧＢＴがオフになる。

【0028】

本実施例のＩＧＢＴチップ１は、以上のように構成されており、ターミネーション領域４において、有機系保護膜１０に加えて、層間絶縁膜８と有機系保護膜１０との間に、膜厚が１０ｎｍ以上（望ましくは、２０ｎｍ以上）、１００ｎｍ以下（望ましくは、５０ｎｍ以下）の窒素を含む絶縁膜１１をさらに設けることで、ＩＧＢＴチップ１の表面側からの水分の浸入をより確実に防止することができ、高温高湿バイアス耐性を向上することができる。

【0029】

シリコン窒化膜（Ｓｉ_３Ｎ_４）やシリコン酸窒化膜（ＳｉＯＮ）のような窒素を含む絶縁膜は、一般に緻密な構造を持ち、水分バリア性や絶縁性に優れる反面、内部応力が高いため、電子の移動度が変動するなど、ＩＧＢＴチップ１のデバイス特性に影響を及ぼす可能性がある。

【0030】

そこで、本実施例では、窒素を含む絶縁膜１１の膜厚の上限を１００ｎｍ以下（望ましくは、５０ｎｍ以下）とすることで、ＩＧＢＴチップ１のデバイス特性への影響を防止している。一方、膜厚の下限を１０ｎｍ以上（望ましくは、２０ｎｍ以上）とすることで、水分バリア性を担保すると共に、窒素を含む絶縁膜１１をプラズマＣＶＤ法や反応性スパッタリング法により成膜する際のプロセスマージン（一定の膜質を担保するための裕度）が得られる。

【0031】

図３Ａ及び図３Ｂに、ＩＧＢＴチップの高温高湿バイアス試験結果を示す。図３Ａは、本実施例のＩＧＢＴチップの試験結果であり、図３Ｂは、従来のＩＧＢＴチップの試験結果である。

【0032】

高温高湿バイアス試験の試験条件は、温度８５℃，湿度８５％，Ｖｃｃ＝８０Ｖである。また、試験サンプルとして、有機系保護膜１０に膜厚１０μｍのポリイミド膜を用い、窒素を含む絶縁膜１１に膜厚３０ｎｍのシリコン酸窒化膜（ＳｉＯＮ）を用いた。

【0033】

図３Ｂに示すように、層間絶縁膜８と有機系保護膜１０の間に窒素を含む絶縁膜１１を設けていない従来のＩＧＢＴチップでは、１６８時間（ｈ）で電圧－電流特性が変化しているのに対し、図３Ａに示すように、本実施例のＩＧＢＴチップでは、１０００時間（ｈ）経過した後でも電圧－電流特性に変化はなく、耐圧が維持されているのが分かる。

【0034】

図７Ａから図７Ｅを用いて、上述した本実施例の半導体装置の製造方法を説明する。なお、各図では主にターミネーション領域４の製造過程の断面を示す。

【0035】

先ず、図７Ａに示すように、乾燥酸素（Ｏ_２）を用いたドライ酸化や、酸素（Ｏ_２）と水素ガス（Ｈ_２）の燃焼反応による水蒸気を用いたウェット酸化（パイロジェニック酸化）を用いた選択酸化により、ｎ^－型の半導体基板６の主面にゲート酸化膜（ＳｉＯ_２）１９を形成する。その後、低圧ＣＶＤ装置等により、ゲート酸化膜１９上にポリシリコン膜（Ｐｏｌｙ－Ｓｉ）２０を成膜し、フォトリソグラフィによるパターニング及びエッチングにより、ゲート電極（図２の符号１３）を形成する。続いて、イオン注入により、半導体基板６の主面にホウ素（Ｂ）などのｐ型不純物を打ち込み、ｐ型拡散層１８を形成する。このｐ型拡散層１８は、ガードリング（図２の符号７）として機能する。

【0036】

次に、図７Ｂに示すように、プラズマＣＶＤ装置や常圧ＣＶＤ装置等により、ゲート酸化膜１９及びゲート電極１３（２０）を覆うように、半導体基板６の主面上にＴＥＯＳ膜やＢＰＳＧ膜などの層間膜（ＳｉＯ_２）２１を成膜する。その後、フォトリソグラフィによるパターニング及びエッチングにより、層間膜２１にｐ型拡散層１８まで貫通する開孔（コンタクトホール）２３を形成する。この際、ゲート電極１３（２０）上にも開孔（コンタクトホール）２３が形成される。

【0037】

次に、図７Ｃに示すように、プラズマＣＶＤ装置やスパッタリング装置等により、層間膜２１を覆い、なおかつ、層間膜２１に形成した開孔（コンタクトホール）２３内を埋め込むように、半導体基板６の主面上に例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどからなる電極膜２２を成膜する。その後、フォトリソグラフィによるパターニング及びエッチングにより、フィールドプレート電極（図２の符号９）を形成する。

【0038】

次に、図７Ｄに示すように、プラズマＣＶＤ装置や反応性スパッタリング装置等により、層間膜２１及びフィールドプレート電極９（２２）を覆うように、半導体基板６の主面上にシリコン窒化膜（Ｓｉ_３Ｎ_４）やシリコン酸窒化膜（ＳｉＯＮ）等の窒素を含む絶縁膜１１を成膜する。

【0039】

最後に、図７Ｅに示すように、塗布装置により、窒素を含む絶縁膜１１を覆うように、半導体基板６の主面上に有機系保護膜（ポリイミド膜）１０を塗布する。その後、フォトリソグラフィによるパターニング及びエッチングにより、アクティブ領域５のパッド電極（図２の符号１４）上の有機系保護膜１０及び窒素を含む絶縁膜１１を除去する。

【0040】

以上のような製造工程を経て、図２に示す終端構造が形成される。

【0041】

以上説明したように、本実施例の半導体装置によれば、ターミネーション領域４において、層間絶縁膜８と有機系保護膜１０との間に窒素を含む絶縁膜１１を設けることで、ＩＧＢＴチップ１の表面側からの水分の浸入を確実に防止し、高温高湿バイアス耐性を向上することができる。

【0042】

また、窒素を含む絶縁膜１１の膜厚を１００ｎｍ以下（望ましくは、５０ｎｍ以下）とすることで、窒素を含む絶縁膜１１の内部応力を可能な限り低く抑えることができるため、デバイス特性への影響を抑制することができる。

【0043】

一方、窒素を含む絶縁膜１１の膜厚を１０ｎｍ以上（望ましくは、２０ｎｍ以上）とすることで、水分の浸入を確実に防止すると共に、窒素を含む絶縁膜１１の成膜時のプロセスマージン（一定の膜質を担保するための裕度）を得ることができる。

【0044】

なお、本発明は、上述したようなターミネーション領域４にガードリング７及びフィールドプレート電極９を設ける構造とすることが多い高耐圧製品に対して特に有効であるが、必ずしもこれに限定されるものではない。ガードリング７やフィールドプレート電極９を用いない他の終端構造を採用する半導体チップや、比較的低耐圧の製品にも適用することができる。

【実施例0045】

図４、及び図８Ａから図８Ｃを参照して、本発明の実施例２に係る半導体装置とその製造方法について説明する。図４は、本実施例の半導体装置の一部断面図であり、実施例１（図２）の変形例である。図８Ａから図８Ｃは、本実施例の半導体装置の製造方法における主要な製造過程を示す断面図である。

【0046】

実施例１では、図７Ｃ及び図７Ｄに示すように、電極膜２２を成膜した後に窒素を含む絶縁膜１１を成膜しているのに対し、本実施例では図８Ａ及び図８Ｂに示すように、窒素を含む絶縁膜１１を成膜した後に電極膜２２を成膜している点において、実施例１と異なっている。

【0047】

電極膜２２と窒素を含む絶縁膜１１の成膜の順序を入れ替えることで、図４に示すように、窒素を含む絶縁膜１１はフィールドプレート電極９の上面には設けられない一方、窒素を含む絶縁膜１１がフィールドプレート電極９の下、すなわち層間絶縁膜８とフィールドプレート電極９との間にも設けられるようになる。

【0048】

図８Ａから図８Ｃを用いて、上述した本実施例の半導体装置の製造方法を説明する。なお、ゲート電極１３（２０）を形成する工程は、実施例１の図７Ａと同じであるため、説明を省略する。

【0049】

図７Ａと同様の方法により、ゲート電極１３（２０）を形成した後、図８Ａに示すように、プラズマＣＶＤ装置や常圧ＣＶＤ装置等により、ゲート酸化膜１９及びゲート電極１３（２０）を覆うように、半導体基板６の主面上にＴＥＯＳ膜やＢＰＳＧ膜などの層間膜２１を成膜する。その後、プラズマＣＶＤ装置や反応性スパッタリング装置等により、層間膜２１を覆うように、半導体基板６の主面上にシリコン窒化膜（Ｓｉ_３Ｎ_４）やシリコン酸窒化膜（ＳｉＯＮ）等の窒素を含む絶縁膜１１を成膜する。続いて、フォトリソグラフィによるパターニング及びエッチングにより、窒素を含む絶縁膜１１及び層間膜２１にｐ型拡散層１８まで貫通する開孔（コンタクトホール）２３を形成する。この際、ゲート電極１３（２０）上にも開孔（コンタクトホール）２３が形成される。

【0050】

次に、図８Ｂに示すように、プラズマＣＶＤ装置やスパッタリング装置等により、窒素を含む絶縁膜１１を覆い、なおかつ、窒素を含む絶縁膜１１及び層間膜２１に形成した開孔（コンタクトホール）２３内を埋め込むように、半導体基板６の主面上に例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどからなる電極膜２２を成膜する。その後、フォトリソグラフィによるパターニング及びエッチングにより、フィールドプレート電極（図４の符号９）を形成する。

【0051】

最後に、図８Ｃに示すように、塗布装置により、窒素を含む絶縁膜１１及びフィールドプレート電極（図４の符号９）を覆うように、半導体基板６の主面上に有機系保護膜（ポリイミド膜）１０を塗布する。その後、フォトリソグラフィによるパターニング及びエッチングにより、アクティブ領域５のパッド電極（図４の符号１４）上の有機系保護膜１０を除去する。

【0052】

本実施例においても、窒素を含む絶縁膜１１の膜厚の上限と下限を実施例１と同様に規定することで、実施例１と同様の効果を得ることができる。