特開 2022-99547 周波数同期回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022099547

(43)【公開日】2022-07-05

(54)【発明の名称】周波数同期回路

(51)【国際特許分類】

   H04B 1/18 20060101AFI20220628BHJP

   H04L 27/00 20060101ALI20220628BHJP

   H04L 27/38 20060101ALI20220628BHJP

   H03L 7/06 20060101ALI20220628BHJP

【ＦＩ】

H04B1/18 C

H04L27/00 C

H04L27/38 100

H03L7/06 230

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020213362

(22)【出願日】2020-12-23

(71)【出願人】

【識別番号】000004330

【氏名又は名称】日本無線株式会社

(74)【代理人】

【識別番号】100126561

【弁理士】

【氏名又は名称】原嶋 成時郎

(74)【代理人】

【識別番号】100141678

【弁理士】

【氏名又は名称】佐藤 和彦

(72)【発明者】

【氏名】山下 達郎

(72)【発明者】

【氏名】羽生田 雅也

【テーマコード（参考）】

5J106

5K062

【Ｆターム（参考）】

5J106AA02

5J106BB01

5J106CC01

5J106CC31

5J106DD44

5J106FF02

5J106GG01

5J106HH01

5J106JJ03

5J106KK37

5K062AB02

5K062AB10

5K062AC02

5K062BC02

5K062BC10

5K062BE06

5K062BE08

(57)【要約】

【課題】ＰＬＬ制御用の集積回路を使用することなく周波数同期を行う。
【解決手段】ＦＰＧＡ１００内に構成される、デジタル直交復調処理を行う直交復調部１０３と、デジタル直交復調処理で使用する発振信号を直交復調部１０３へと供給するＮＣＯ部１０２と、を有し、デジタル直交復調処理の対象の信号の周波数と、ＮＣＯ部１０２の発振周波数との間の周波数誤差Δｆを検出し、周波数誤差Δｆに基づいてＦＰＧＡ１００の動作クロックが制御される。
【選択図】図１

【特許請求の範囲】

【請求項1】

ＦＰＧＡ内に構成される、
デジタル直交復調処理を行う直交復調部と、
前記デジタル直交復調処理で使用する発振信号を前記直交復調部へと供給するＮＣＯ部と、を有し、
前記デジタル直交復調処理の対象の信号の周波数と、前記ＮＣＯ部の発振周波数との間の周波数誤差を検出し、
前記周波数誤差に基づいて前記ＦＰＧＡの動作クロックが制御される、
ことを特徴とする周波数同期回路。

【請求項2】

前記ＦＰＧＡ内に構成される、
前記デジタル直交復調処理後の実部と虚部とのそれぞれについての０～Ｔの積分時間Ｔの積分結果を前記デジタル直交復調処理後の実部と虚部とのそれぞれについてのＴ～２Ｔの積分時間Ｔの積分結果で除して複素除算処理を行う除算部と、
前記複素除算処理後の実部と虚部とを用いて逆正接関数演算を行って位相回転角を計算するとともに前記位相回転角を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、
ことを特徴とする請求項１に記載の周波数同期回路。

【請求項3】

前記ＦＰＧＡ内に構成される、
時間ｔ₁における前記デジタル直交復調処理後の実部および虚部を時間ｔ₂における前記デジタル直交復調処理後の実部および虚部で除して複素除算処理を行う除算部と（但し、前記デジタル直交復調処理の対象の信号のサンプリング周期をΔｔとすると、ｔ₂＝ｔ₁＋Δｔ）、
前記複素除算処理後の実部と虚部とを用いて逆正接関数演算を行って位相回転角を計算するとともに前記位相回転角を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、
ことを特徴とする請求項１に記載の周波数同期回路。

【請求項4】

前記ＦＰＧＡ内に構成される、
前記デジタル直交復調処理後の実部と虚部とを用いて逆正接関数演算を行う逆正接演算部と、
前記逆正接関数演算の結果についての－Ｔ～０の積分時間Ｔの積分結果から前記逆正接関数演算の結果についての０～Ｔの積分時間Ｔの積分結果を減算して積分差分を計算する積分演算部と、
前記積分差分を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、
ことを特徴とする請求項１に記載の周波数同期回路。

【請求項5】

前記ＦＰＧＡ内に構成される、
前記デジタル直交復調処理後の実部と虚部とを用いて逆正接関数演算を行う逆正接演算部と、
時間ｔ₂における前記逆正接関数演算の結果から時間ｔ₁における前記逆正接関数演算の結果を減算して時間差分を計算する微分演算部と（但し、前記デジタル直交復調処理の対象の信号のサンプリング周期をΔｔとすると、ｔ₂＝ｔ₁＋Δｔ）、
前記時間差分を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、
ことを特徴とする請求項１に記載の周波数同期回路。

【請求項6】

前記デジタル直交復調処理の対象の信号の前記周波数が音声周波数帯域である、
ことを特徴とする請求項１から５のうちのいずれか１項に記載の周波数同期回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、周波数同期回路に関し、例えば無線通信装置における周波数同期の仕組みとして適用して好適な技術に関する。

【背景技術】

【0002】

搬送波周波数帯域の受信信号を直交復調して基底帯域のベースバンド受信信号を生成する受信機では、受信信号の搬送波周波数と直交復調に使用される搬送波周波数（別言すると、局部発振周波数）との間に周波数誤差が存在すると、送信データを誤って再生してしまう場合がある。このため、このような受信機では、通常、周波数誤差を検出してこの誤差を補正する機能として搬送波周波数同期の機能を備えるようにしている。搬送波周波数同期では、送信側と受信側との通信周波数を一致させるために、受信側において周波数誤差を検出してこの誤差を低減させるように局部発振周波数を制御するようにしている。このような技術として、例えば、送信側でＯＦＤＭ（Ｏrthogonal Ｆrequency Ｄivision Ｍultiplexing の略；直交周波数分割多重）信号の同期信号区間内の所定位置に１種類以上の異なる周波数の無変調キャリア信号を同一の繰り返しパターンで挿入して間欠的に送信し、受信側で無変調キャリア信号の内、最もレベルの高い無変調キャリア信号の周波数にロックしてＯＦＤＭ信号復調用の基準搬送周波数信号を再生する方式が知られている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０－０６５６４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、ＰＬＬ（Ｐhase Ｌocked Ｌoop の略；位相同期ループ）制御用の集積回路（ＩＣ：Ｉntegrated Ｃircuit の略）を使用して搬送波周波数同期のための回路を構成すると、部品点数が多くなる、という問題がある。

【0005】

そこでこの発明は、ＰＬＬ制御用の集積回路を使用することなく周波数同期を行うことが可能な、周波数同期回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、請求項１に記載の発明は、ＦＰＧＡ内に構成される、デジタル直交復調処理を行う直交復調部と、前記デジタル直交復調処理で使用する発振信号を前記直交復調部へと供給するＮＣＯ部と、を有し、前記デジタル直交復調処理の対象の信号の周波数と、前記ＮＣＯ部の発振周波数との間の周波数誤差を検出し、前記周波数誤差に基づいて前記ＦＰＧＡの動作クロックが制御される、ことを特徴とする周波数同期回路である。

【0007】

請求項２に記載の発明は、請求項１に記載の周波数同期回路において、前記ＦＰＧＡ内に構成される、前記デジタル直交復調処理後の実部と虚部とのそれぞれについての０～Ｔの積分時間Ｔの積分結果を前記デジタル直交復調処理後の実部と虚部とのそれぞれについてのＴ～２Ｔの積分時間Ｔの積分結果で除して複素除算処理を行う除算部と、前記複素除算処理後の実部と虚部とを用いて逆正接関数演算を行って位相回転角を計算するとともに前記位相回転角を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、ことを特徴とする。

【0008】

請求項３に記載の発明は、請求項１に記載の周波数同期回路において、前記ＦＰＧＡ内に構成される、時間ｔ₁における前記デジタル直交復調処理後の実部および虚部を時間ｔ₂における前記デジタル直交復調処理後の実部および虚部で除して複素除算処理を行う除算部と（但し、前記デジタル直交復調処理の対象の信号のサンプリング周期をΔｔとすると、ｔ₂＝ｔ₁＋Δｔ）、前記複素除算処理後の実部と虚部とを用いて逆正接関数演算を行って位相回転角を計算するとともに前記位相回転角を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、ことを特徴とする。

【0009】

請求項４に記載の発明は、請求項１に記載の周波数同期回路において、前記ＦＰＧＡ内に構成される、前記デジタル直交復調処理後の実部と虚部とを用いて逆正接関数演算を行う逆正接演算部と、前記逆正接関数演算の結果についての－Ｔ～０の積分時間Ｔの積分結果から前記逆正接関数演算の結果についての０～Ｔの積分時間Ｔの積分結果を減算して積分差分を計算する積分演算部と、前記積分差分を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、ことを特徴とする。

【0010】

請求項５に記載の発明は、請求項１に記載の周波数同期回路において、前記ＦＰＧＡ内に構成される、前記デジタル直交復調処理後の実部と虚部とを用いて逆正接関数演算を行う逆正接演算部と、時間ｔ₂における前記逆正接関数演算の結果から時間ｔ₁における前記逆正接関数演算の結果を減算して時間差分を計算する微分演算部と（但し、前記デジタル直交復調処理の対象の信号のサンプリング周期をΔｔとすると、ｔ₂＝ｔ₁＋Δｔ）、前記時間差分を用いて前記周波数誤差を算出する周波数誤差計算部と、を有する、ことを特徴とする。

【0011】

請求項６に記載の発明は、請求項１から５に記載の周波数同期回路において、前記デジタル直交復調処理の対象の信号の前記周波数が音声周波数帯域である、ことを特徴とする。

【発明の効果】

【0012】

請求項１乃至請求項５に記載の発明によれば、ＦＰＧＡ内に構成される直交復調部におけるデジタル直交復調処理の対象の信号の周波数とＮＣＯ部の発振周波数との間の周波数誤差に基づいてＦＰＧＡの動作クロックが制御されるようにしているので、ＰＬＬ制御用の集積回路を使用することなく周波数同期を行うことが可能となる。

【0013】

請求項２や請求項４に記載の発明によれば、周波数誤差の検出に積分を用いるようにしているので、微分を用いる方式と比べて、瞬間的な変動の影響を平均化することができ、周波数誤差を適切に検出することが可能となり、延いては周波数同期を一層高精度に行うことが可能となる。

【0014】

請求項６に記載の発明によれば、音声周波数帯域の信号の通信において上記の作用効果を奏することが可能となる。

【図面の簡単な説明】

【0015】

【図1】この発明の実施の形態１に係る周波数同期回路の概略構成を示す機能ブロック図である。

【図2】この発明の実施の形態２に係る周波数同期回路の概略構成を示す機能ブロック図である。

【図3】この発明の実施の形態３に係る周波数同期回路の概略構成を示す機能ブロック図である。

【図4】この発明の実施の形態４に係る周波数同期回路の概略構成を示す機能ブロック図である。

【発明を実施するための形態】

【0016】

以下、この発明を図示の実施の形態に基づいて説明する。なお、以下では、周波数同期に纏わるこの発明の特徴的な構成について説明し、無線通信を行う際の従来と同様の仕組みについては説明を省略する。

【0017】

また、下記の各数式における各記号／変数の意味はそれぞれ下記のとおりである。
Ａ：入力信号（別言すると、受信信号）の振幅
ｆ：基準周波数〔ｋＨｚ〕
Δｆ：周波数誤差〔ｋＨｚ〕
θ：位相差〔ｒａｄ〕
ｔ：時間（サンプリング時刻）
ｊ：虚数単位

【0018】

基準周波数ｆ（即ち、入力信号（受信信号）の周波数；言い換えると、送信側の無線通信装置において無線信号の送信のために使用される搬送波周波数）は、特定の周波数帯域に限定されるものではなく、例えば種々の通信規格それぞれに対応する周波数帯域が考慮されるなどしたうえで適当な周波数帯域が適宜設定・選択される。基準周波数ｆは、例えば音声周波数帯域に設定され、具体的には例えば３ｋＨｚ程度の周波数帯域に設定されるようにしてもよい（この場合は即ち、基準周波数ｆ＝３〔ｋＨｚ〕である）。なお、基準周波数ｆは、ＦＰＧＡ１００が対応可能な最大サンプリング周波数の４分の１程度を上限として設定・選択されることが好ましい。

【0019】

実施の形態に係る周波数同期回路１は、ＦＰＧＡ１００内に構成される、デジタル直交復調処理を行う直交復調部１０３と、デジタル直交復調処理で使用する発振信号を直交復調部１０３へと供給するＮＣＯ部１０２と、を有し、デジタル直交復調処理の対象の信号の周波数と、ＮＣＯ部１０２の発振周波数との間の周波数誤差Δｆを検出し、周波数誤差Δｆに基づいてＦＰＧＡ１００の動作クロックが制御される、ようにしている。

【0020】

そのうえで、この発明に係る周波数同期回路１は、下記の実施の形態１乃至４のような構成で実現され得る。

【0021】

（実施の形態１）
図１は、この発明の実施の形態１に係る周波数同期回路１の概略構成を示す機能ブロック図である。この周波数同期回路１は、受信側の周波数を入力される信号の周波数と同期させる、言い換えると、受信側の通信周波数（別言すると、復調搬送波周波数）を送信側の通信周波数（別言すると、変調搬送波周波数）と同期させる周波数制御を行う信号処理回路である。周波数同期回路１は、例えば、送信側の無線通信装置との間で無線通信を行って無線信号を受信する受信側の無線通信装置に実装される。送信側の無線通信装置からは、直交変調処理が施されて生成される無線信号が送信される。

【0022】

周波数同期回路１は、ＦＰＧＡ（Ｆield Ｐrogrammable Ｇate Ａrray の略）１００が用いられて、つまりＦＰＧＡ１００内に構成されて受信側の無線通信装置に実装される。

【0023】

ＦＰＧＡ１００には、当該ＦＰＧＡ１００が動作するためのクロックを当該ＦＰＧＡ１００へと供給するクロック回路として、基準クロック（別言すると、原振クロック）を生成する発振器２０１を含む発振回路２００が接続される。発振器２０１によって生成される基準クロック（原振クロック）の周波数は、制御電圧Ｖcを調整することにより可変であるように構成される。

【0024】

発振器２０１は、特定の種類には限定されないものの、アナログ電圧（即ち、アナログの制御電圧Ｖc）によって周波数が制御される電圧制御発振器（ＶＣＯ：Ｖoltage Ｃontroled Ｏscillator の略）によって構成され、例えば電圧制御温度補償型水晶発振器（ＶＣＴＣＸＯ：voltage controlled temperature compensated crystal oscillator）によって構成されることが好ましい。

【0025】

実施の形態１に係る周波数同期回路１は、ＦＰＧＡ１００内に構成される、デジタル直交復調処理後の実部と虚部とのそれぞれについての０～Ｔの積分時間Ｔの積分結果をデジタル直交復調処理後の実部と虚部とのそれぞれについてのＴ～２Ｔの積分時間Ｔの積分結果で除して複素除算処理を行う除算部１０８と、複素除算処理後の実部と虚部とを用いて逆正接関数演算を行って位相回転角Ｚを計算するとともに位相回転角Ｚを用いて周波数誤差Δｆを算出する周波数誤差計算部１１０と、を有する、ようにしている。

【0026】

周波数同期回路１が実装される受信側の無線通信装置は、送信側の無線通信装置から送信される無線信号をアンテナ（図示省略）を介して受信する。前記無線信号から、必要に応じて所定の処理（例えば、帯域制限処理、増幅処理、周波数変換処理）が施されて、アナログ受信信号が生成される。このアナログ受信信号の周波数が基準周波数ｆである。

【0027】

Ａ／Ｄ変換器１０１（ＡＤＣ：Ａnalog to Ｄigital Ｃonverter の略）は、ＦＰＧＡ１００の外部に配設され、上記のアナログ受信信号をデジタル受信信号へと変換して出力する。Ａ／Ｄ変換器１０１から出力される信号が、ＦＰＧＡ１００内に構成される周波数同期回路１の直交復調部１０３へと入力される。Ａ／Ｄ変換器１０１から出力される信号ｄ(ｔ)は、下記の数式１のように表される。

【数1】

【0028】

Ａ／Ｄ変換器１０１から出力される信号ｄ(ｔ)は、必要に応じて自動利得制御（ＡＧＣ：Ａutomatic Ｇain Ｃontrol の略）により、利得が調整されて振幅Ａが正規化されるようにしてもよい。振幅Ａが正規化された信号ｄ_A(ｔ)は下記の数式２のように表され、以降の説明では下記の数式２のように表される信号ｄ_A(ｔ)が用いられるとする。

【数2】

【0029】

ＮＣＯ部１０２は、数値制御発振器（ＮＣＯ：Ｎumerically Ｃontrolled Ｏscillator の略）として機能し、基準周波数ｆに合わせた発振周波数を有する発振信号を生成して出力する。

【0030】

ここで、周波数同期回路１へと入力されるアナログ受信信号の周波数である基準周波数ｆとＮＣＯ部１０２の発振周波数との間に周波数誤差が存在すると送信データを誤って再生してしまう場合があるので、送信データを誤りなく再生するためには基準周波数ｆと発振周波数とが一致することが望ましい。しかしながら、基準周波数ｆとＮＣＯ部１０２の発振周波数とは必ずしも一致せず、基準周波数ｆと発振周波数との間に周波数誤差が存在する場合がある。

【0031】

このため、この発明では、ＮＣＯ部１０２の発振周波数を基準周波数ｆに追従させて基準周波数ｆと発振周波数との間の周波数誤差を低減させて最小にする（好ましくは、ゼロにする）ように、周波数同期回路１が構成されているＦＰＧＡ１００に接続する発振回路２００の発振器２０１によって生成される基準クロックの周波数を可変制御する。つまり、基準クロックを生成する発振器２０１の制御電圧Ｖcを調整することによって発振器２０１によって生成される基準クロックの周波数を可変制御し、これによりＦＰＧＡ１００の動作クロックの周波数の制御を介してＮＣＯ部１０２の発振周波数を制御して、基準周波数ｆと発振周波数との間の周波数誤差を低減させ最小にして好ましくはゼロにする。

【0032】

基準周波数ｆとＮＣＯ部１０２の発振周波数との間の周波数誤差をΔｆとすると、ＮＣＯ部１０２の発振周波数は「ｆ＋Δｆ」となってＮＣＯ部１０２によって生成される発振信号の周波数は「ｆ＋Δｆ」となり、ＮＣＯ部１０２から出力される発振信号ｓ(ｔ)は下記の数式３のように表される。

【数3】

【0033】

ＮＣＯ部１０２から出力される発振信号ｓ(ｔ)は、必要に応じて、Ａ／Ｄ変換器１０１におけるサンプリングレートに揃えるように周波数変換される（具体的には、ダウンコンバートされる）ようにしてもよい。

【0034】

直交復調部１０３は、Ａ／Ｄ変換器１０１から出力されるデジタル受信信号（ここでは、振幅Ａが正規化された信号ｄ_A(ｔ)；上記の数式２参照）の入力を受けるとともに、ＮＣＯ部１０２から出力される発振信号ｓ(ｔ)（上記の数式３参照）の供給を受け、前記デジタル受信信号ｄ_A(ｔ)に対して前記発振信号ｓ(ｔ)を用いてデジタル直交復調処理を施して、直交復調処理後の受信信号を出力する。

【0035】

直交復調処理後の受信信号は、直交復調における同相成分（Ｉn-phase component）のＩ信号と直交復調における直交成分（Ｑuadrature component）のＱ信号とから構成される複素信号である。複素信号で表される複素数を「Ｉ＋ｊＱ」（但し、ｊは虚数単位）と表すとき、同相成分は当該複素数の実部Ｉを表す信号であり、直交成分は当該複素数の虚部Ｑを表す信号である

【0036】

直交復調部１０３から出力されるデジタル直交復調処理後の信号ｙ(ｔ)は下記の数式４のように表される。

【数4】

【0037】

第１の実部抽出部１０４_Rは、直交復調部１０３によるデジタル直交復調処理後の信号ｙ(ｔ)から実部を抽出して出力する。また、第１の虚部抽出部１０４_Iは、直交復調部１０３によるデジタル直交復調処理後の信号ｙ(ｔ)から虚部を抽出して出力する。なお、デジタル直交復調処理は、数値演算で行われ、実部と虚部とがそれぞれ抽出されることによって実行されるようにしている。

【0038】

実部ＬＰＦ部１０５_Rおよび虚部ＬＰＦ部１０５_Iは各々ローパスフィルタ（ＬＰＦ：Ｌow Ｐass Ｆilter の略）として機能し、実部ＬＰＦ部１０５_Rは第１の実部抽出部１０４_Rから出力される直交復調処理後の信号ｙ(ｔ)のうちの実部について、また、虚部ＬＰＦ部１０５_Iは第１の虚部抽出部１０４_Iから出力される直交復調処理後の信号ｙ(ｔ)のうちの虚部について、それぞれ、直交復調処理によって発生する２倍波を除去し直流成分を抽出して出力する。

【0039】

実部ＬＰＦ部１０５_Rや虚部ＬＰＦ部１０５_Iによって具体的には上記の数式４の右辺の分子の第２項の成分が除去されて、実部ＬＰＦ部１０５_Rおよび虚部ＬＰＦ部１０５_Iから出力される信号ＬＰＦ(ｙ(ｔ))は下記の数式５のように表される。

【数5】

【0040】

実部積分部１０６_Rは実部ＬＰＦ部１０５_Rから出力される信号について、また、虚部積分部１０６_Iは虚部ＬＰＦ部１０５_Iから出力される信号について、それぞれ、積分時間Ｔ〔秒〕の積分を行って（言い換えると、積分時間Ｔ〔秒〕にわたって積算して）Ｔ秒ごとに積分処理の結果を出力する。積分時間Ｔは、特定の時間長さに限定されるものではなく、例えば０．５０～０．８５〔秒〕程度の範囲のうちのいずれかの時間長さに設定されることが考えられる。

【0041】

実部遅延部１０７_Rは実部積分部１０６_Rから出力される信号を、また、虚部遅延部１０７_Iは虚部積分部１０６_Iから出力される信号を、それぞれ、積分時間Ｔ〔秒〕だけ遅延させて出力する。

【0042】

除算部１０８は、実部積分部１０６_Rおよび虚部積分部１０６_I、ならびに、実部遅延部１０７_Rおよび虚部遅延部１０７_Iの各々から出力される信号の入力を受ける。このとき、実部遅延部１０７_Rおよび虚部遅延部１０７_Iは、実部積分部１０６_Rや虚部積分部１０６_Iから出力される信号を積分時間Ｔ〔秒〕だけ遅延させて出力する。これにより、除算部１０８は、実部積分部１０６_Rおよび虚部積分部１０６_IからＴ～２Ｔの積分時間Ｔの積分結果の入力を受けるとともに、実部遅延部１０７_Rおよび虚部遅延部１０７_Iから０～Ｔの積分時間Ｔの積分結果の入力を受ける。

【0043】

除算部１０８は、実部遅延部１０７_Rおよび虚部遅延部１０７_Iから出力される０～Ｔの積分時間Ｔの積分結果を実部積分部１０６_Rおよび虚部積分部１０６_Iから出力されるＴ～２Ｔの積分時間Ｔの積分結果で除して複素除算処理を施して、複素除算処理後の信号Ｙ_dを出力する。

【0044】

第２の実部抽出部１０９_Rは、除算部１０８による複素除算処理後の信号Ｙ_dから実部Ｒｅ(Ｙ_d)を抽出して出力する。また、第２の虚部抽出部１０９_Iは、除算部１０８による複素除算処理後の信号Ｙ_dから虚部Ｉｍ(Ｙ_d)を抽出して出力する。

【0045】

周波数誤差計算部１１０は、第２の実部抽出部１０９_Rから出力される複素除算処理後の信号Ｙ_dのうちの実部Ｒｅ(Ｙ_d)と、第２の虚部抽出部１０９_Iから出力される複素除算処理後の信号Ｙ_dのうちの虚部Ｉｍ(Ｙ_d)とを用いて、下記の数式６に示すように逆正接関数（即ち、ｔａｎ^-1）演算を行うことによって位相回転角Ｚの値を計算する。

【数6】

【0046】

ここで、実部ＬＰＦ部１０５_Rや虚部ＬＰＦ部１０５_Iから出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）の不定積分は下記の数式７のようになる。

【数7】

【0047】

上記の数式７をふまえ、ＬＰＦ(ｙ(ｔ))の０～Ｔでの積分時間Ｔの定積分は下記の数式８のようになる。すなわち、実部遅延部１０７_Rおよび虚部遅延部１０７_Iから出力される信号は下記の数式８のように表される。

【数8】

【0048】

また、ＬＰＦ(ｙ(ｔ))のＴ～２Ｔでの積分時間Ｔの定積分は下記の数式９のようになる。すなわち、実部積分部１０６_Rおよび虚部積分部１０６_Iから出力される信号は下記の数式９のように表される。

【数9】

【0049】

上記の数式８および数式９をふまえ、除算部１０８から出力される複素除算処理後の信号Ｙ_dは下記の数式１０のように表される。

【数10】

【0050】

上記の数式１０をふまえて上記の数式６は下記の数式１１Ａのようになるので、周波数誤差Δｆは下記の数式１１Ｂのようになる。

【数11】

【0051】

周波数誤差計算部１１０は、計算された位相回転角Ｚの値（上記の数式６参照）を用いて上記の数式１１Ｂに従って周波数誤差Δｆを算出して出力する。

【0052】

制御電圧更新部１１１は、周波数誤差計算部１１０から出力される周波数誤差Δｆを低減させ最小にして好ましくはゼロにするように、ＮＣＯ部１０２を含むＦＰＧＡ１００の動作クロックの周波数の制御を介してＮＣＯ部１０２の発振周波数を制御するための、ＦＰＧＡ１００に接続する発振回路２００の発振器２０１によって生成される基準クロックの周波数を可変制御する制御電圧Ｖcを計算する。

【0053】

制御電圧更新部１１１は、具体的には、周波数誤差計算部１１０から出力される周波数誤差Δｆの入力を受け、前記周波数誤差Δｆと当該時点における（言い換えると、前回処理における）ＮＣＯ部１０２の発振周波数や発振器２０１の制御電圧Ｖcとに基づいて、前記周波数誤差Δｆを最小にするための、発振回路２００の発振器２０１の制御電圧Ｖcを計算して出力する。

【0054】

なお、例えば、発振器２０１の制御電圧Ｖcの増減の程度と周波数誤差Δｆの変動の程度との間の関係などのような、発振器２０１の制御電圧Ｖcの増減に対するＮＣＯ部１０２の発振周波数の変動や周波数誤差Δｆの変動の感度（例えば、関数）が用いられて制御電圧Ｖcが計算されたり特定されたりするようにしてもよい。

【0055】

Ｄ／Ａ変換器１１２（ＤＡＣ：Ｄigital to Ａnalog Ｃonverter の略）は、ＦＰＧＡ１００の外部に配設され、ＦＰＧＡ１００内に構成される周波数同期回路１の制御電圧更新部１１１から出力される制御電圧Ｖcの入力を受け、デジタル信号である前記制御電圧Ｖcをアナログ信号へと変換して出力する。

【0056】

発振回路２００の発振器２０１は、Ｄ／Ａ変換器１１２から出力される制御電圧Ｖc（尚、アナログ信号である）の入力を受け、前記制御電圧Ｖcに基づく周波数の基準クロックを生成してＦＰＧＡ１００へと供給する。

【0057】

発振器２０１から供給される基準クロックによってＦＰＧＡ１００の動作クロックの周波数が制御され、これにより、ＦＰＧＡ１００内に構成されるＮＣＯ部１０２の発振周波数が制御されて、基準周波数ｆとＮＣＯ部１０２の発振周波数との間の周波数誤差が低減して最小化され、好ましくはゼロになる。

【0058】

実施の形態１に係る周波数同期回路１によれば、ＦＰＧＡ１００内に構成される直交復調部１０３におけるデジタル直交復調処理の対象の信号の周波数（即ち、基準周波数ｆ）とＮＣＯ部１０２の発振周波数との間の周波数誤差Δｆに基づいてＦＰＧＡ１００の動作クロックが制御されるようにしているので、ＰＬＬ制御用の集積回路を使用することなく周波数同期を行うことが可能となる。

【0059】

実施の形態１に係る周波数同期回路１によれば、また、周波数誤差計算部１１０によって周波数誤差Δｆが随時算出されることにより、周波数誤差Δｆが時々刻々どの程度発生しているのかを装置単体で調査することが可能となる。

【0060】

実施の形態１に係る周波数同期回路１によれば、さらに、周波数誤差Δｆの検出に積分を用いるようにしているので、微分を用いる方式と比べて、瞬間的な変動の影響を平均化することができ、周波数誤差Δｆを適切に検出することが可能となり、延いては周波数同期を一層高精度に行うことが可能となる。

【0061】

（実施の形態２）
図２は、この発明の実施の形態２に係る周波数同期回路１の概略構成を示す機能ブロック図である。この実施の形態２におけるＡ／Ｄ変換器１０１，ＮＣＯ部１０２，直交復調部１０３，第１の実部抽出部１０４_Rおよび第１の虚部抽出部１０４_I，ならびに実部ＬＰＦ部１０５_Rおよび虚部ＬＰＦ部１０５_Iは、上述の実施の形態１と同等の構成・処理であるので、同一符号を付することでその説明を省略する。

【0062】

実施の形態２に係る周波数同期回路１は、ＦＰＧＡ１００内に構成される、時間ｔ₁におけるデジタル直交復調処理後の実部および虚部を時間ｔ₂におけるデジタル直交復調処理後の実部および虚部で除して複素除算処理を行う除算部１２１と（但し、デジタル直交復調処理の対象の信号のサンプリング周期をΔｔとすると、ｔ₂＝ｔ₁＋Δｔ）、複素除算処理後の実部と虚部とを用いて逆正接関数演算を行って位相回転角Ｚを計算するとともに位相回転角Ｚを用いて周波数誤差Δｆを算出する周波数誤差計算部１２３と、を有する、ようにしている。

【0063】

除算部１２１は、実部ＬＰＦ部１０５_Rおよび虚部ＬＰＦ部１０５_Iの各々から出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）の入力を受け、前記信号ＬＰＦ(ｙ(ｔ))について、時間（サンプリング時刻）ｔ＝「ｔ₁」におけるＬＰＦ(ｙ(ｔ₁))を、時間（サンプリング時刻）ｔ＝「ｔ₂」におけるＬＰＦ(ｙ(ｔ₂))で除して複素除算処理を施して、複素除算処理後の信号Ｙ_dを出力する。なお、Ａ／Ｄ変換器１０１におけるサンプリング周期をΔｔ〔秒〕とすると「ｔ₂＝ｔ₁＋Δｔ」であり、Ａ／Ｄ変換器１０１におけるサンプリング周波数をｆs〔Ｈｚ〕とすると「Δｔ＝１／ｆs」である。

【0064】

第２の実部抽出部１２２_Rは、除算部１２１による複素除算処理後の信号Ｙ_dから実部Ｒｅ(Ｙ_d)を抽出して出力する。また、第２の虚部抽出部１２２_Iは、除算部１２１による複素除算処理後の信号Ｙ_dから虚部Ｉｍ(Ｙ_d)を抽出して出力する。

【0065】

周波数誤差計算部１２３は、第２の実部抽出部１２２_Rから出力される複素除算処理後の信号Ｙ_dのうちの実部Ｒｅ(Ｙ_d)と、第２の虚部抽出部１２２_Iから出力される複素除算処理後の信号Ｙ_dのうちの虚部Ｉｍ(Ｙ_d)とを用いて、下記の数式１２に示すように逆正接関数（即ち、ｔａｎ^-1）演算を行うことによって位相回転角Ｚの値を計算する。

【数12】

【0066】

ここで、実部ＬＰＦ部１０５_Rや虚部ＬＰＦ部１０５_Iから出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）について、時間（サンプリング時刻）ｔ＝「ｔ₁」におけるＬＰＦ(ｙ(ｔ₁))は下記の数式１３Ａのように表され、時間（サンプリング時刻）ｔ＝「ｔ₂」におけるＬＰＦ(ｙ(ｔ₂))は下記の数式１３Ｂのように表される。

【数13】

【0067】

上記の数式１３をふまえ、除算部１２１から出力される複素除算処理後の信号Ｙ_dは下記の数式１４のように表される。

【数14】

【0068】

上記の数式１４をふまえて上記の数式１２は下記の数式１５Ａのようになるので、周波数誤差Δｆは下記の数式１５Ｂのようになる。

【数15】

【0069】

なお、数式１５における「ｔ₂－ｔ₁」は、複素除算処理後の信号Ｙ_d（上記の数式１４参照）を計算する際に用いた時間（サンプリング時刻）ｔの差であり、具体的にはＡ／Ｄ変換器１０１におけるサンプリング周期〔秒〕である。すなわち、Ａ／Ｄ変換器１０１におけるサンプリング周期をΔｔ〔秒〕とすると「ｔ₂－ｔ₁＝Δｔ」である。

【0070】

周波数誤差計算部１２３は、計算された位相回転角Ｚの値（上記の数式１２参照）を用いて上記の数式１５Ｂに従って周波数誤差Δｆを算出して出力する。

【0071】

制御電圧更新部１１１以降の構成・処理は、上述の実施の形態１と同等の構成・処理であるので、同一符号を付することでその説明を省略する。

【0072】

実施の形態２に係る周波数同期回路１によれば、ＦＰＧＡ１００内に構成される直交復調部１０３におけるデジタル直交復調処理の対象の信号の周波数（即ち、基準周波数ｆ）とＮＣＯ部１０２の発振周波数との間の周波数誤差Δｆに基づいてＦＰＧＡ１００の動作クロックが制御されるようにしているので、ＰＬＬ制御用の集積回路を使用することなく周波数同期を行うことが可能となる。

【0073】

実施の形態２に係る周波数同期回路１によれば、また、周波数誤差計算部１１０によって周波数誤差Δｆが随時算出されることにより、周波数誤差Δｆが時々刻々どの程度発生しているのかを装置単体で調査することが可能となる。

【0074】

（実施の形態３）
図３は、この発明の実施の形態３に係る周波数同期回路１の概略構成を示す機能ブロック図である。この実施の形態３におけるＡ／Ｄ変換器１０１，ＮＣＯ部１０２，直交復調部１０３，第１の実部抽出部１０４_Rおよび第１の虚部抽出部１０４_I，ならびに実部ＬＰＦ部１０５_Rおよび虚部ＬＰＦ部１０５_Iは、上述の実施の形態１と同等の構成・処理であるので、同一符号を付することでその説明を省略する。

【0075】

実施の形態３に係る周波数同期回路１は、ＦＰＧＡ１００内に構成される、デジタル直交復調処理後の実部と虚部とを用いて逆正接関数演算を行う逆正接演算部１３１と、逆正接関数演算の結果についての－Ｔ～０の積分時間Ｔの積分結果から逆正接関数演算の結果についての０～Ｔの積分時間Ｔの積分結果を減算して積分差分Δ∫ｙ_atan(ｔ)を計算する積分演算部１３２と、積分差分Δ∫ｙ_atan(ｔ)を用いて周波数誤差Δｆを算出する周波数誤差計算部１３３と、を有する、ようにしている。

【0076】

逆正接演算部１３１は、実部ＬＰＦ部１０５_Rから出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）のうちの実部Ｒｅ(ＬＰＦ(ｙ(ｔ)))と、虚部ＬＰＦ部１０５_Iから出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）のうちの虚部Ｉｍ(ＬＰＦ(ｙ(ｔ)))とを用いて、下記の数式１６に示すように逆正接関数（即ち、ｔａｎ^-1）演算を行うことによってｙ_atan(ｔ)の値を計算して出力する。

【数16】

【0077】

積分演算部１３２は、逆正接演算部１３１から出力される逆正接関数演算結果のｙ_atan(ｔ)の値の入力を受け、前記ｙ_atan(ｔ)の値について、積分時間Ｔ〔秒〕の積分を行って（言い換えると、積分時間Ｔ〔秒〕にわたって積算して）Ｔ秒ごとに積分処理の結果を保持する。積分時間Ｔは、特定の時間長さに限定されるものではなく、例えば０．５０～０．８５〔秒〕程度の範囲のうちのいずれかの時間長さに設定されることが考えられる。

【0078】

そして、積分演算部１３２は、逆正接関数演算結果のｙ_atan(ｔ)の値の－Ｔ～０の積分時間Ｔの積分結果（積算結果）から逆正接関数演算結果のｙ_atan(ｔ)の値の０～Ｔの積分時間Ｔの積分結果（積算結果）を減算して、減算結果を積分差分Δ∫ｙ_atan(ｔ)として出力する。すなわち、積分演算部１３２は、積分時間Ｔ〔秒〕にわたるｙ_atan(ｔ)の値の積分結果（積算結果）を、連続する２つの積分期間で減算して、積分差分Δ∫ｙ_atan(ｔ)として出力する。

【0079】

ここで、上記の数式５もふまえ、上記の数式１６における実部Ｒｅ(ＬＰＦ(ｙ(ｔ)))は下記の数式１７Ａのように表され、虚部Ｉｍ(ＬＰＦ(ｙ(ｔ)))は下記の数式１７Ｂのように表される。

【数17】

【0080】

上記の数式１７をふまえ、上記の数式１６は下記の数式１８のようになる。

【数18】

【0081】

上記の数式１８の不定積分は下記の数式１９ようになる。

【数19】

【0082】

上記の数式１９をふまえ、ｙ_atan(ｔ)の－Ｔ～０での積分時間Ｔの定積分からｙ_atan(ｔ)の０～Ｔでの積分時間Ｔの定積分を減算した結果は下記の数式２０ようになる。

【数20】

【0083】

上記の数式２０をふまえると、積分演算部１３２から出力される積分差分Δ∫ｙ_atan(ｔ)は上記の数式２０のように表されるので、「Δ∫ｙ_atan(ｔ)＝２πΔｆＴ²」が成り立つ。したがって、周波数誤差Δｆは「Δｆ＝Δ∫ｙ_atan(ｔ)／２πＴ²」となる。

【0084】

上記を踏まえ、周波数誤差計算部１３３は、積分演算部１３２から出力される積分差分Δ∫ｙ_atan(ｔ)の値の入力を受け、前記積分差分Δ∫ｙ_atan(ｔ)の値を用いて「Δｆ＝Δ∫ｙ_atan(ｔ)／２πＴ²」に従って周波数誤差Δｆを算出して出力する。

【0085】

制御電圧更新部１１１以降の構成・処理は、上述の実施の形態１と同等の構成・処理であるので、同一符号を付することでその説明を省略する。

【0086】

実施の形態３に係る周波数同期回路１によれば、ＦＰＧＡ１００内に構成される直交復調部１０３におけるデジタル直交復調処理の対象の信号の周波数（即ち、基準周波数ｆ）とＮＣＯ部１０２の発振周波数との間の周波数誤差Δｆに基づいてＦＰＧＡ１００の動作クロックが制御されるようにしているので、ＰＬＬ制御用の集積回路を使用することなく周波数同期を行うことが可能となる。

【0087】

実施の形態３に係る周波数同期回路１によれば、また、周波数誤差計算部１１０によって周波数誤差Δｆが随時算出されることにより、周波数誤差Δｆが時々刻々どの程度発生しているのかを装置単体で調査することが可能となる。

【0088】

実施の形態３に係る周波数同期回路１によれば、さらに、周波数誤差Δｆの検出に積分を用いるようにしているので、微分を用いる方式と比べて、瞬間的な変動の影響を平均化することができ、周波数誤差Δｆを適切に検出することが可能となり、延いては周波数同期を一層高精度に行うことが可能となる。

【0089】

（実施の形態４）
図４は、この発明の実施の形態４に係る周波数同期回路１の概略構成を示す機能ブロック図である。この実施の形態４におけるＡ／Ｄ変換器１０１，ＮＣＯ部１０２，直交復調部１０３，第１の実部抽出部１０４_Rおよび第１の虚部抽出部１０４_I，ならびに実部ＬＰＦ部１０５_Rおよび虚部ＬＰＦ部１０５_Iは、上述の実施の形態１と同等の構成・処理であるので、同一符号を付することでその説明を省略する。

【0090】

実施の形態４に係る周波数同期回路１は、ＦＰＧＡ１００内に構成される、デジタル直交復調処理後の実部と虚部とを用いて逆正接関数演算を行う逆正接演算部１４１と、時間ｔ₂における逆正接関数演算の結果から時間ｔ₁における逆正接関数演算の結果を減算して時間差分Δｙ_atan(ｔ)を計算する微分演算部１４２と（但し、デジタル直交復調処理の対象の信号のサンプリング周期をΔｔとすると、ｔ₂＝ｔ₁＋Δｔ）、時間差分Δｙ_atan(ｔ)を用いて周波数誤差Δｆを算出する周波数誤差計算部１４３と、を有する、ようにしている。

【0091】

逆正接演算部１４１は、実部ＬＰＦ部１０５_Rから出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）のうちの実部Ｒｅ(ＬＰＦ(ｙ(ｔ)))と、虚部ＬＰＦ部１０５_Iから出力される信号ＬＰＦ(ｙ(ｔ))（上記の数式５参照）のうちの虚部Ｉｍ(ＬＰＦ(ｙ(ｔ)))とを用いて、下記の数式２１に示すように逆正接関数（即ち、ｔａｎ^-1）演算を行うことによってｙ_atan(ｔ)の値を計算して出力する。

【数21】

【0092】

微分演算部１４２は、逆正接演算部１４１から出力される逆正接関数演算結果のｙ_atan(ｔ)の値の入力を受け、前記ｙ_atan(ｔ)の値について、時間（サンプリング時刻）ｔ＝「ｔ₁」におけるｙ_atan(ｔ₁)の値と時間（サンプリング時刻）ｔ＝「ｔ₂」におけるｙ_atan(ｔ₂)の値とを保持する。なお、Ａ／Ｄ変換器１０１におけるサンプリング周期をΔｔ〔秒〕とすると「ｔ₂＝ｔ₁＋Δｔ」であり、Ａ／Ｄ変換器１０１におけるサンプリング周波数をｆs〔Ｈｚ〕とすると「Δｔ＝１／ｆs」である。

【0093】

そして、微分演算部１４２は、時間（サンプリング時刻）ｔ＝「ｔ₂」における逆正接関数演算結果のｙ_atan(ｔ₂)の値から時間（サンプリング時刻）ｔ＝「ｔ₁」における逆正接関数演算結果のｙ_atan(ｔ₁)の値を減算して、減算結果を時間差分Δｙ_atan(ｔ₂)として出力する。すなわち、微分演算部１４２は、逆正接演算部１４１から出力される逆正接関数演算結果のｙ_atan(ｔ)の値を、連続する２つのサンプリング時刻で減算して、時間差分Δｙ_atan(ｔ)として出力する。

【0094】

ここで、上記の数式５もふまえ、上記の数式２１における実部Ｒｅ(ＬＰＦ(ｙ(ｔ)))は下記の数式２２Ａのように表され、虚部Ｉｍ(ＬＰＦ(ｙ(ｔ)))は下記の数式２２Ｂのように表される。

【数22】

【0095】

上記の数式２２をふまえ、上記の数式２１は下記の数式２３のようになる。

【数23】

【0096】

上記の数式２３を時間ｔで微分すると下記の数式２４のようになる。

【数24】

【0097】

上記の数式２４をふまえると、微分演算部１４２から出力される時間差分Δｙ_atan(ｔ)は上記の数式２４のように表されるので、「Δｙ_atan(ｔ)＝－２πΔｆ」が成り立つ。したがって、周波数誤差Δｆは「Δｆ＝－Δｙ_atan(ｔ)／２π」となる。

【0098】

上記を踏まえ、周波数誤差計算部１４３は、微分演算部１４２から出力される時間差分Δｙ_atan(ｔ)の値の入力を受け、前記時間差分Δｙ_atan(ｔ)の値を用いて「Δｆ＝－Δｙ_atan(ｔ)／２π」に従って周波数誤差Δｆを算出して出力する。

【0099】

制御電圧更新部１１１以降の構成・処理は、上述の実施の形態１と同等の構成・処理であるので、同一符号を付することでその説明を省略する。

【0100】

実施の形態４に係る周波数同期回路１によれば、ＦＰＧＡ１００内に構成される直交復調部１０３におけるデジタル直交復調処理の対象の信号の周波数（即ち、基準周波数ｆ）とＮＣＯ部１０２の発振周波数との間の周波数誤差Δｆに基づいてＦＰＧＡ１００の動作クロックが制御されるようにしているので、ＰＬＬ制御用の集積回路を使用することなく周波数同期を行うことが可能となる。

【0101】

実施の形態４に係る周波数同期回路１によれば、また、周波数誤差計算部１１０によって周波数誤差Δｆが随時算出されることにより、周波数誤差Δｆが時々刻々どの程度発生しているのかを装置単体で調査することが可能となる。

【0102】

以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。

【0103】

具体的には、上記の実施の形態では図１乃至図４に示す具体的な回路構成によってこの発明が実現されるようにしているが、この発明を実現するための具体的な回路構成は図１乃至図４に示す態様に限定されるものではなく、他の具体的な回路構成によってこの発明が実現されるようにしてもよい。

【符号の説明】

【0104】

１ 周波数同期回路
１００ ＦＰＧＡ
１０１ Ａ／Ｄ変換器
１０２ ＮＣＯ部
１０３ 直交復調部
１０４_R 第１の実部抽出部
１０４_I 第１の虚部抽出部
１０５_R 実部ＬＰＦ部
１０５_I 虚部ＬＰＦ部
１０６_R 実部積分部
１０６_I 虚部積分部
１０７_R 実部遅延部
１０７_I 虚部遅延部
１０８ 除算部
１０９_R 第２の実部抽出部
１０９_I 第２の虚部抽出部
１１０ 周波数誤差計算部
１１１ 制御電圧更新部
１１２ Ｄ／Ａ変換器
１２１ 除算部（実施の形態２）
１２２_R 第２の実部抽出部（実施の形態２）
１２２_I 第２の虚部抽出部（実施の形態２）
１２３ 周波数誤差計算部（実施の形態２）
１３１ 逆正接演算部（実施の形態３）
１３２ 積分演算部
１３３ 周波数誤差計算部（実施の形態３）
１４１ 逆正接演算部（実施の形態４）
１４２ 微分演算部
１４３ 周波数誤差計算部（実施の形態４）
２００ 発振回路
２０１ 発振器

【図1】

【図2】

【図3】

【図4】