特開 2022-99920 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022099920

(43)【公開日】2022-07-05

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H03F 1/22 20060101AFI20220628BHJP

   H03F 3/45 20060101ALI20220628BHJP

   H03H 7/38 20060101ALI20220628BHJP

【ＦＩ】

H03F1/22

H03F3/45

H03H7/38 A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2020213996

(22)【出願日】2020-12-23

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】100106149

【弁理士】

【氏名又は名称】矢作 和行

(74)【代理人】

【識別番号】100121991

【弁理士】

【氏名又は名称】野々部 泰平

(74)【代理人】

【識別番号】100145595

【弁理士】

【氏名又は名称】久保 貴則

(72)【発明者】

【氏名】榊田 勲

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AA13

5J500AA45

5J500AC35

5J500AC58

5J500AF16

5J500AH10

5J500AH16

5J500AH25

5J500AH29

5J500AH30

5J500AH37

5J500AK29

5J500AM04

5J500AM17

5J500AS13

5J500AT01

5J500AT03

5J500AT05

5J500AT06

5J500DN08

5J500DN16

5J500DN22

5J500DP02

(57)【要約】

【課題】ＭＡＧまたはＭＳＧの大幅な低下を生じさせずに、耐圧を向上できる半導体集積回路を提供すること。
【解決手段】半導体集積回路は、入力端子１１０ａ、１１０ｂと、出力端子１２０ａ、１２０ｂと、入力端子と出力端子との間で複数のＭＯＳトランジスタ１３１が多段に接続された多段接続部１３０を備える。多段接続部は、ＭＯＳトランジスタとして、入力端子に接続された入力段トランジスタ１３１１ａ、１３１１ｂと、出力端子に接続された出力段トランジスタ１３１２ａ、１３１２ｂを有する。出力段トランジスタのゲート絶縁膜の厚みＴ２が、入力段トランジスタのゲート絶縁膜の厚みＴ１と等しくされ、出力段トランジスタのゲート長Ｌ２が、入力段トランジスタのゲート長Ｌ１よりも長くされている。
【選択図】図４

【特許請求の範囲】

【請求項1】

入力端子（１１０ａ、１１０ｂ）と、
出力端子（１２０、１２０ａ、１２０ｂ）と、
前記入力端子と前記出力端子との間で複数のＭＯＳトランジスタ（１３１）が多段に接続された多段接続部（１３０）と、を備え、
前記多段接続部は、前記ＭＯＳトランジスタとして、前記入力端子に接続された入力段トランジスタ（１３１１ａ、１３１１ｂ）と、前記出力端子に接続された出力段トランジスタ（１３１２、１３１２ａ、１３１２ｂ）と、を有し、
前記出力段トランジスタのゲート絶縁膜の厚みが、前記入力段トランジスタのゲート絶縁膜の厚みと等しく、
前記出力段トランジスタのゲート長が、前記入力段トランジスタのゲート長よりも長い、半導体集積回路。

【請求項2】

前記多段接続部は、前記入力段トランジスタとしてのソース接地トランジスタと、前記出力段トランジスタとしてのゲート接地トランジスタと、を有するカスコード接続部である、請求項１に記載の半導体集積回路。

【請求項3】

前記ＭＯＳトランジスタとして、前記入力段トランジスタおよび前記出力段トランジスタのみを含む、請求項１または請求項２に記載の半導体集積回路。

【請求項4】

前記入力端子に接続された入力整合回路（１４０）と、
前記出力端子に接続された出力整合回路（１５０）と、をさらに備え、
準ミリ波、または、ミリ波帯で動作する、請求項１～３いずれか１項に記載の半導体集積回路。

【請求項5】

各段の前記ＭＯＳトランジスタの前記ゲート長が、ソース－ドレイン間の許容電圧との関係に基づいて設定されている、請求項１～４いずれか１項に記載の半導体集積回路。

【請求項6】

前記出力段トランジスタのドレインには、標準電源電圧を超える電圧が印加される、請求項５に記載の半導体集積回路。

【請求項7】

前記多段接続部は、差動増幅回路をなしている、請求項１～６いずれか１項に記載の半導体集積回路。

【請求項8】

前記多段接続部は、一対の前記入力段トランジスタと、一対の前記入力段トランジスタにクロスカップル接続された一対の容量と、を有する、請求項７に記載の半導体集積回路。

【請求項9】

前記多段接続部は、周波数逓倍回路をなしている、請求項１～６いずれか１項に記載の半導体集積回路。

【請求項10】

前記出力段トランジスタの全ゲート幅が、前記入力段トランジスタの全ゲート幅よりも長い、請求項１～９いずれか１項に記載の半導体集積回路。

【請求項11】

前記出力段トランジスタの全ゲート幅が、前記入力段トランジスタの全ゲート幅よりも短い、請求項１～９いずれか１項に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

この明細書における開示は、半導体集積回路に関する。

【背景技術】

【0002】

特許文献１は、複数のトランジスタが多段に接続された多段接続部を備える半導体集積回路を開示している。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－１３５０９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１では、出力段トランジスタとして、入力段トランジスタよりも耐圧が高いトランジスタを用いている。出力段トランジスタのゲート絶縁膜は、入力段トランジスタのゲート絶縁膜よりも厚い。よって、ゲート絶縁膜の膜厚についてスケーリング則の効果を得られなくなり、最大有能電力利得（ＭＡＧ）、最大安定電力利得（ＭＳＧ）が大きく低下する虞がある。上述の観点において、または言及されていない他の観点において、半導体集積回路にはさらなる改良が求められている。ＭＡＧは、Maximum Available Gainの略称である。ＭＳＧは、Maximum Stable power Gainの略称である。

【0005】

開示されるひとつの目的は、ＭＡＧまたはＭＳＧの大幅な低下を生じさせずに、耐圧を向上できる半導体集積回路を提供することにある。

【課題を解決するための手段】

【0006】

ここに開示された半導体集積回路は、
入力端子（１１０ａ、１１０ｂ）と、
出力端子（１２０、１２０ａ、１２０ｂ）と、
入力端子と出力端子との間で複数のＭＯＳトランジスタ（１３１）が多段に接続された多段接続部（１３０）と、を備え、
多段接続部は、ＭＯＳトランジスタとして、入力端子に接続された入力段トランジスタ（１３１１ａ、１３１１ｂ）と、出力端子に接続された出力段トランジスタ（１３１２、１３１２ａ、１３１２ｂ）と、を有し、
出力段トランジスタのゲート絶縁膜の厚みが、入力段トランジスタのゲート絶縁膜の厚みと等しく、
出力段トランジスタのゲート長が、入力段トランジスタのゲート長よりも長い。

【0007】

開示された半導体集積回路によれば、出力段トランジスタにおいて、ゲート絶縁膜の厚みを入力段トランジスタと等しくしつつ、ゲート長を入力段トランジスタよりも長くする。この結果、ＭＡＧまたはＭＳＧの大幅な低下を生じさせずに、耐圧を向上することができる。

【0008】

この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。

【図面の簡単な説明】

【0009】

【図1】ＭＡＧまたはＭＳＧと、Ｋファクタの周波数依存性を示す図である。

【図2】第１実施形態に係るミリ波レーダシステムを示す回路図である。

【図3】半導体集積回路を示す回路図である。

【図4】多段接続部を示す回路図である。

【図5】複数のノード、ノード間における電圧振幅を示す図である。

【図6】ゲート長と許容電圧との関係を示す図である。

【図7】ＭＡＧ／ＭＳＧおよびＫファクタに対するゲート長の影響を示す図である。

【図8】出力段トランジスタの入力インピーダンスのゲート長依存性を示す図である。

【図9】第２実施形態に係る半導体集積回路において、複数のノード、ノード間における電圧振幅を示す図である。

【図10】第３実施形態に係る半導体集積回路を示す回路図である。

【図11】第４実施形態に係る半導体集積回路のうち、多段接続部を示す回路図である。

【図12】第５実施形態に係る半導体集積回路のうち、多段接続部を示す回路図である。

【発明を実施するための形態】

【0010】

近年、ゲート長が１００ｎｍ以下の先端ＣＭＯＳプロセスを使用した高周波回路のアプリケーションが提案されている。具体的には、２４ＧＨｚ帯、７９ＧＨｚ帯を使用したミリ波レーダや、２８ＧＨｚ、３９ＧＨｚ帯を使用した第５世代移動通信システムなどが挙げられる。このようなミリ波帯で使用される電力増幅器では、トランジスタの高周波利得の性能を示すＭＡＧ（最大有能電力利得）、ＭＳＧ（最大安定電力利得）が低い。したがって、ミリ波帯の電力増幅器では、特にそのデバイス性能を引き出すことが回路設計に要求される。ＣＭＯＳは、Complementary Metal Oxide Semiconductorの略称である。

【0011】

電力増幅器の回路設計において、一般に、飽和出力電力の改善と信頼性の両立は重要な課題であると認識されている。出力電力を上げるためには、回路のバイアス電流を増やすか、電圧振幅を上げる必要がある。バイアス電流を増やすと、消費電力が増えるため望ましくない。電圧振幅を増やすと、ＣＭＯＳデバイスの場合、ソース－ドレイン間に大きな電圧振幅がかかり、規定の耐圧を超えて信頼性に影響を及ぼす。特に微細ＣＭＯＳプロセスを使用した電力増幅器の場合、ゲート長が短く、これにより電界が高くなりやすいため、ホットキャリア注入（ＨＣＩ）によるデバイスの劣化が課題となる。ＨＣＩは、Hot Carrier Injectionの略称である。

【0012】

このように電力増幅器では、高出力電力化と信頼性とがトレードオフの関係をもつ。この課題を解決するために、電力増幅器では、ソース接地トランジスタとゲート接地トランジスタを縦積みしたカスコード接続を用いることが知られている。上記した特許文献１に代表される技術では、カスコード接続回路において高出力化、高耐圧化を図るために、出力段をなすゲート接地トランジスタとして、入力段のソース接地トランジスタよりもゲート絶縁膜の厚い高耐圧型のトランジスタを用いている。

【0013】

図１は、ファウンダリから提供されるＰＤＫを利用したときの、ＮＭＯＳトランジスタの高周波利得特性を示すＭＡＧまたはＭＳＧと、回路の安定性を示すＫファクタの周波数依存性のシミュレーション結果を示している。ここでは、ゲート長が４０ｎｍ、ゲート幅が１μｍ、全ゲート幅が６０μｍのＮＭＯＳトランジスタを用い、電源電圧は１．１Ｖ、ゲートバイアス電圧は０．７Ｖを印加した。ＰＤＫは、Process Design Kitの略称である。以下において、ＭＡＧまたはＭＳＧを、ＭＡＧ／ＭＳＧと示すことがある。図１において、実線がＭＡＧ／ＭＳＧを示し、破線がＫファクタを示している。実線のうち、Ｋ≧１の部分がＭＡＧ、Ｋ＜１の部分がＭＳＧを示している。

【0014】

図１より、ＭＡＧ／ＭＳＧは、周波数が高くなるにつれて低くなることが明らかである。特に６０ＧＨｚ付近を超えると、ＭＡＧ／ＭＳＧは１０ｄＢを下回る。このような高い周波数帯域で使用する場合は、トランジスタの性能を引き出すことが、増幅回路の設計において重要になる。

【0015】

実際には、レイアウトに依存した各ノードに付く寄生成分の影響で、ＭＡＧ／ＭＳＧはより低くなる。また、Ｋファクタが１となる周波数についても、寄生成分の影響が大きくなるほど低周波側にシフトする。これ以外にも、高周波増幅回路では入出力のインピーダンス整合回路を設ける必要があり、整合回路自体で信号の損失が発生するために、さらに数ｄＢ程度利得は劣化する。

【0016】

このようにトランジスタは、周波数が高くなるほどＭＡＧ／ＭＳＧが低くなる性能を示す。したがって、電力増幅器において、カスコード接続の出力段トランジスタに高耐圧版のトランジスタを使用することが常に最適とは限らない。

【0017】

たとえば、カスコード接続において出力段のゲート接地トランジスタを高耐圧版にすると、一般にＭＡＧ／ＭＳＧが低くなることが挙げられる。特に準ミリ波、ミリ波帯を使用するレーダや５Ｇ通信での適用を考えると、この影響は無視できなくなる。これは、同一のゲート長および／または同一の全ゲート幅の場合でも、ゲート絶縁膜が相対的に厚くなることにより、ゲート絶縁膜の膜厚についてスケーリング則の効果を得られなくなり、トランジスタ性能が落ちることに起因する。

【0018】

また、出力段のゲート接地トランジスタに高耐圧版のトランジスタを使用した場合、選択可能な最小ゲート長が限定されてしまう。一般に、ＣＭＯＳを製造するファウンダリから提供されるトランジスタのオプションとして、複数の膜厚の選択が可能である。たとえば、４０ｎｍ世代のプロセスだと、薄いゲート絶縁膜を有する通常耐圧版、中間厚のゲート絶縁膜を有する中耐圧版、厚いゲート絶縁膜を有する高耐圧版などの中から、製品として複数の膜厚のトランジスタを選択可能である。なお、通常耐圧版の標準電源電圧は１．１Ｖ、中耐圧版の標準電源電圧は１．８Ｖ、高耐圧版の標準電源電圧は２．５Ｖで規定されている。

【0019】

デザインルール上、選択可能なゲート長の最小サイズの具体的な一例としては、通常耐圧版で４０ｎｍ、中耐圧版で１５０ｎｍ、高耐圧版で２７０ｎｍとなる。このように、耐圧（ゲート絶縁膜厚）に応じてゲート長の最小サイズが規定される。よって、高耐圧版のトランジスタを用いると、ゲート長の最小サイズの制限により、要求される信頼性に応じたゲート長を選択することができない。つまり、高周波特性と耐圧に対する信頼性の最適化ができない。

【0020】

また、出力段のゲート接地トランジスタとして高耐圧版を使用することは、必ずしも信頼性の問題に対して、最適化されない。信頼性とは、高周波で交流動作したときのトランジスタにおいて、酸化膜経時破壊（ＴＤＤＢ）、ＨＣＩ、ＰＮ接合でのブレークダウンなどを指している。ＴＤＤＢは、Time Dependent Dielectric Breakdownの略称である。ＴＤＤＢによるゲート絶縁膜の破壊と、ＨＣＩによるトランジスタ特性の変動・劣化は、異なるメカニズムにより発生する。このため、同一の寿命と累積不良率をターゲットにした信頼性基準を設定したときに、ＴＤＤＢとＨＣＩのどちらが先に問題となるかは状況により異なる場合がある。

【0021】

具体的には、シミュレーションでトランジスタに交流信号を入力し、動作検証させたときに、Ｖｇｓの振幅についてはＴＤＤＢの信頼性基準に対して余裕があるのに対し、Ｖｄｓの振幅についてはＨＣＩの信頼性基準に対して余裕が不足する場合がある。このような場合、ＴＤＤＢの信頼性課題に対して対応する必要はなく、ＨＣＩに対しての信頼性課題に対しての対応のみが必要になる。すなわち、ＴＤＤＢに対する耐性を高めるためにゲート絶縁膜を厚くする必要はなく、ＨＣＩに対する耐性のみを高める必要があることを示している。ゲート絶縁膜が厚い高耐圧版のトランジスタが必要となるのは、Ｖｇｓの振幅が信頼性の基準値を超える場合であり、常に必要となるわけではない。Ｖｇｓは、ゲート－ソース間の電圧である。Ｖｄｓは、ドレイン－ソース間の電圧である
しかしながら、特許文献１に代表される技術では、ＴＤＤＢとＨＣＩの問題について分離して議論されていない。また、故障メカニズムに基づき計算される信頼性基準から、定量的に増幅器の設計がなされているわけではない。出力段トランジスタに高耐圧版を用いた場合の課題は、電力増幅器に限定されるものではない。複数のＭＯＳトランジスタが多段に接続された多段接続部を備える半導体集積回路の課題である。

【0022】

以下、図面に基づいて複数の実施形態を説明する。なお、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。また、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合せることができる。

【0023】

（第１実施形態）
先ず、図２に基づき、本実施形態の半導体集積回路が適用されるミリ波レーダシステムの回路構成について説明する。

【0024】

＜ミリ波レーダシステムの回路構成＞
図２に示すミリ波レーダシステム１０は、たとえば、車両前方に７９ＧＨｚ帯の変調された電波を放射し、対象物による反射波を測定することで、対象物との距離や相対速度を測ることができる。ミリ波レーダシステム１０は、制御器２０と、ＭＭＩＣ３０を備えている。ＭＭＩＣは、Monolithic Microwave Integrated Circuitの略称である。

【0025】

制御器２０は、ＭＭＩＣ３０からの信号の入力に基づいて、対象物との距離や相対速度の測定を行う。制御器２０は、たとえば、ＣＰＵ２１と、ＲＯＭ、ＲＡＭ等によるメモリ２２と、Ａ／Ｄ変換器２３と、Ｉ／Ｏ２４を内蔵したマイクロコンピュータを用いて構成される。制御器２０の機能の少なくとも一部は、ＭＭＩＣ３０に搭載されてもよい。本実施形態では、制御系の各機能が制御器２０に搭載される例を示す。

【0026】

ＭＭＩＣ３０は、シリコンなどを材料とする単一の半導体チップに、各部が集積化されて構成されている。ＭＭＩＣ３０は、デジタル部３１と、インターフェース３２と、ＰＬＬ部３３と、高周波スイッチ３４と、緩衝増幅部３５と、周波数ダブラー３６と、送信部３７と、受信部３８を備えている。ＰＬＬは、Phase Locked Loopの略称である。また、ＭＭＩＣ３０は、外部に局部発振信号を出力する出力端子３９と、外部から局部発振信号を入力する入力端子４０を備えている。以下において、局部発振信号をＬＯ信号と示す。ＬＯは、Local oscillationの略称である。

【0027】

デジタル部３１は、レジスタ３１ａと、不揮発性メモリ３１ｂと、制御部３１ｃを有している。デジタル部３１は、インターフェース３２を介して、ＭＭＩＣ３０の外部との通信が可能となっている。外部とは、制御器２０や図示しない外部装置である。対象物との距離や相対速度を測定する際には、ＭＭＩＣ３０と制御器２０とが接続される。

【0028】

レジスタ３１ａは、高周波スイッチ３４の切り替えに関するデータや、緩衝増幅部３５が有する各種増幅器の利得に関するデータなどが書き込まれる部分である。レジスタ３１ａは、インターフェース３２を介して、制御器２０や外部装置によって書き込み可能とされている。

【0029】

不揮発性メモリ３１ｂは、製造ばらつきの補正値が書き込まれる部分である。不揮発性メモリ３１ｂは、１度だけの書き込みが可能となっている。各チップ固有の補正値は、不揮発性メモリ３１ｂに書き込まれると、消去されることなく保存される。

【0030】

制御部３１ｃは、デジタル回路であり、レジスタ３１ａに書き込まれたデータに基づいて、チップ内の各アナログ高周波ブロックに制御信号を送信する。具体的には、高周波スイッチ３４の切り替えを行ったり、緩衝増幅部３５が有する各種増幅器に対して利得の設定を行う制御信号を伝えたりする。また、制御部３１ｃは、不揮発性メモリ３１ｂに書き込まれた補正値を、補正が行われる各部に伝える。上記したように、本実施形態では、制御器２０に制御系の各機能を搭載しているが、ＭＭＩＣ３０に少なくとも一部の機能を搭載する場合には、デジタル部３１に搭載される。

【0031】

ＰＬＬ部３３は、図示しないＶＣＯおよびフィードバックループ回路を有している。フィードバックループ回路は、ＶＣＯの出力信号を制御する。ＰＬＬ部３３は、たとえばＦＭＣＷなどの方式により変調された４０ＧＨｚ帯のＬＯ信号を生成し、高周波スイッチ３４に出力する。ＶＣＯは、Voltage Controlled Oscillatorの略称である。ＦＭＣＷは、Frequency Modulated Continuous Waveの略称である。

【0032】

高周波スイッチ３４は、レジスタ３１ａに書き込まれたデータに基づいて制御部３１ｃから制御信号が伝えられることにより、経路の切り替えを行う。ＭＭＩＣ３０に制御器２０が接続されると、制御器２０の制御信号がインターフェース３２を介して入力され、レジスタ３１ａへのデータの書き込みが行われる。そして、レジスタ３１ａに書き込まれたデータに基づく制御信号が、制御部３１ｃから高周波スイッチ３４に伝えられる。これにより、高周波スイッチ３４は、ＰＬＬ部３３を緩衝増幅部３５に接続する。

【0033】

また、ＭＭＩＣ３０に図示しない外部装置が接続されると、外部装置の制御信号がインターフェース３２を介して入力されることでレジスタ３１ａのデータの書き込みが行われる。そして、レジスタ３１ａに書き込まれたデータに基づく制御信号が、制御部３１ｃから高周波スイッチ３４に伝えられる。これにより、高周波スイッチ３４は、入力端子４０を緩衝増幅部３５に接続する。

【0034】

緩衝増幅部３５は、ＰＬＬ部３３から出力されたＬＯ信号または高周波スイッチ３４を介して入力端子４０から入力されるＬＯ信号を増幅し、周波数ダブラー３６、送信部３７、および出力端子３９に分配する。緩衝増幅部３５は、分配増幅部と称されることがある。

【0035】

緩衝増幅部３５は、高周波増幅器により構成された複数の増幅器を有している。各増幅器は、ＬＯ信号を増幅する。緩衝増幅部３５の内部の分岐箇所の前後に配置される各増幅器は、たとえば同一の回路構成をなしている。各増幅器は、利得を可変させられる可変利得増幅器により構成されている。各増幅器の利得の設定値は、レジスタ３１ａにデータとして書き込まれており、制御部３１ｃからの制御信号として各増幅器に伝えられる。通常のレーダ動作時は、ＰＬＬ部３３から出力されたＬＯ信号が緩衝増幅部３５の各増幅器で増幅されたのち、送信部３７や、周波数ダブラー３６を介して受信部３８に入力される。

【0036】

なお、図２では、簡略化のために、各種制御信号の伝達を行う制御線について図示を省略している。また、緩衝増幅部３５が有する複数の増幅器の数についても任意である。たとえば、入力端子４０から出力端子３９に至る経路に２つの増幅器を有する例を示したが、１つの増幅器を有してもよいし、３つ以上の増幅器を有してもよい。

【0037】

周波数ダブラー３６は、緩衝増幅部３５から伝えられたＬＯ信号の周波数を２倍に変換し、変換後のＬＯ信号を受信部３８に伝える。周波数ダブラー３６は、周波数逓倍器と称されることがある。

【0038】

送信部３７は、複数の送信器３７０を有している。送信器３７０は、送信チャネルごとに設けられている。本実施形態の送信部３７は、ｎチャネル分の送信チャネルＴＸ１ｃｈ～ＴＸｎｃｈを備えている。送信器３７０は、移相器３７１と、周波数ダブラー３７２と、電力増幅器３７３をそれぞれ有している。移相器３７１、周波数ダブラー３７２、および電力増幅器３７３は、縦続接続されている。

【0039】

移相器３７１は、対応する送信チャネルＴＸ１ｃｈ～ＴＸｎｃｈにおける位相を制御する。移相器３７１は、周波数ダブラー３７２の前段に設けてもよいし、周波数ダブラー３７２の後段に設けてもよい。本実施形態では、移相器３７１を、周波数ダブラー３７２の前段に設けている。

【0040】

周波数ダブラー３７２は、移相器３７１から入力される信号の周波数を２倍に変換し、電力増幅器３７３に出力する。周波数ダブラー３７２に代えて、別の周波数逓倍器、たとえば入力信号周波数の３倍の周波数を出力する周波数トリプラーを用いることもできる。電力増幅器３７３は、移相器３７１および周波数ダブラー３７２を経た高周波信号の電力増幅を行う。

【0041】

各送信チャネルＴＸ１ｃｈ～ＴＸｎｃｈにおける送信器３７０の出力は、図示しないプリント基板上に形成された対応するアンテナ素子ＡＴの給電点に接続されている。そして、各送信チャネルＴＸ１ｃｈ～ＴＸｎｃｈにおける送信器３７０から伝えられた高周波信号は、最終的に、アンテナ素子ＡＴを通じて変調された電波として対象物へ向けて放射される。

【0042】

受信部３８は、複数の受信器３８０を有している。受信器３８０は、受信チャネルごとに設けられている。本実施形態の受信部３８は、ｍチャネル分の受信チャネルＲＸ１ｃｈ～ＲＸｍｃｈを備えている。受信チャネル数ｍについては、送信チャネル数ｎと同じでもよいし、異なってもよい。受信器３８０は、ＬＮＡ３８１と、ミキサ３８２と、ＩＦＡ３８３をそれぞれ有している。受信器３８０は、対応する受信チャネルＲＸ１ｃｈ～ＲＸｍｃｈのアンテナ素子ＡＲに接続されている。ＬＮＡは、Low Noise Amplifierの略称である。ＩＦＡは、Intermediate frequencyAmplifierの略称である。

【0043】

対象物から反射された反射波は、複数のアンテナ素子ＡＲを介して各受信器３８０に入力される。各受信器３８０のＬＮＡ３８１は、対応するアンテナ素子ＡＲを介して入力された受信信号を増幅し、ミキサ３８２に出力する。ミキサ３８２は、周波数ダブラー３６で周波数が２倍とされたＬＯ信号により、受信信号をより低周波の中間周波数に変換する。

【0044】

ＩＦＡ３８３は、たとえば可変利得増幅器により構成されている。ＩＦＡ３８３は、レジスタ３１ａに設定された設定値により、ミキサ３８２から伝えられた信号を増幅し、制御器２０のＡ／Ｄ変換器２３に出力する。制御器２０は、Ａ／Ｄ変換器２３により変換されたデジタルデータに基づいて信号処理を実行することで、対象物との距離や相対速度を算出する。

【0045】

ミリ波レーダシステム１０がＭＭＩＣ３０を１つのみ備える構成について説明したが、これに限定されない。ミリ波レーダシステム１０は、ＭＭＩＣ３０を複数備えてもよい。たとえば、２つのＭＭＩＣ３０を備える構成において、一方のチップをマスター動作させ、他方のチップをスレーブ動作させてもよい。具体的には、一方のチップのＰＬＬ部３３のみを発振動作させ、生成したＬＯ信号を出力端子３９から出力させて、他方のチップの入力端子４０より入力するようにしてもよい。これにより、ミリ波レーダシステム１０の送信チャネルや受信チャネルを増やし、ひいてはミリ波レーダシステム１０の性能を高めることができる。

【0046】

＜半導体集積回路の回路構成＞
次に、図３に基づき、半導体集積回路の回路構成について説明する。半導体集積回路は、複数のＭＯＳトランジスタ（ＭＯＳＦＥＴ）が多段に接続された多段接続部を有している。本実施形態では、半導体集積回路が緩衝増幅部３５に適用される例を示す。ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略称である。

【0047】

半導体集積回路が構成する緩衝増幅部３５は、図２に示したように、７９ＧＨｚ帯で使用されるＭＭＩＣ３０において、４０ＧＨｚ帯のＬＯ信号を送信部３７および受信部３８へ分配する。ＰＬＬ部３３にて４０ＧＨｚ帯で生成されたＬＯ信号は、緩衝増幅部３５を経て、送信部３７側の周波数ダブラー３７２および受信部３８側の周波数ダブラー３６へ分配される。

【0048】

周波数ダブラー３６、３７２に対し高い電力で入力する必要があるために、緩衝増幅部３５（半導体集積回路）には電力増幅器に求められるような高出力電力化が求められる。また、緩衝増幅部３５（半導体集積回路）は、送信部３７、受信部３８が備える複数のチャネルに基準信号を分配する役割があるため、出力電力が飽和した領域で動作することがある。したがって、ＡＥＣ－Ｑ１００などに規定されたＨＣＩ、ＴＤＤＢなどの寿命劣化に対する高い信頼性が求められる。ＡＥＣとは、Automotive Electronics Councilの略称である。Ｑ１００は、集積回路のカテゴリである。

【0049】

図３に示すように、半導体集積回路１００は、入力端子１１０ａ、１１０ｂと、出力端子１２０ａ、１２０ｂと、多段接続部１３０と、入力整合回路１４０と、出力整合回路１５０を備えている。上記したように、半導体集積回路１００は、ＭＭＩＣ３０の一部である。つまり、半導体集積回路１００は、シリコンなどを材料とする単一の半導体チップに構成されている。

【0050】

多段接続部１３０は、一対の入力端子１１０ａ、１１０ｂと一対の出力端子１２０ａ、１２０ｂとの間に設けられている。本実施形態の多段接続部１３０は、差動増幅回路をなしている。多段接続部１３０の詳細については、後述する。

【0051】

入力整合回路１４０および出力整合回路１５０は、トランスと容量をそれぞれ有し、４０ＧＨｚ帯の周波数に整合されている。具体的には、入力整合回路１４０は、第１トランス１４１と、固定容量１４２と、可変容量１４３ａ、１４３ｂを有している。第１トランス１４１は、１次巻線１４１１と、２次巻線１４１２を有している。本実施形態において、１次巻線１４１１と２次巻線１４１２の巻き数比は、１：２となっている。固定容量１４２は、１次巻線１４１１に接続された信号線１４４ａ、１４４ｂの間に接続されている。信号線１４４ａ、１４４ｂは、対をなす差動信号線である。

【0052】

可変容量１４３ａ、１４３ｂは、２次巻線１４１２に接続された信号線１４５ａ、１４５ｂとグランドとの間にそれぞれ接続されている。信号線１４５ａ、１４５ｂは、対をなす差動信号線である。信号線１４５ａは入力端子１１０ａに接続され、信号線１４５ｂは入力端子１１０ｂに接続されている。本実施形態の第１トランス１４１は、センタータップ型のトランスである。１次巻線１４１１はグランド接地され、２次巻線１４１２には、電源電圧Ｖｄｄよりも低い所定のバイアス電圧（たとえば、０．７Ｖ程度）が印加される。

【0053】

出力整合回路１５０は、第２トランス１５１と、可変容量１５２ａ、１５２ｂと、固定容量１５３を有している。第２トランス１５１は、１次巻線１５１１と、２次巻線１５１２を有している。本実施形態において、１次巻線１５１１と２次巻線１５１２の巻き数比は、２：１となっている。可変容量１５２ａ、１５２ｂは、１次巻線１５１１に接続された信号線１５４ａ、１５４ｂとグランドとの間にそれぞれ接続されている。信号線１５４ａ、１５４ｂは、対をなす差動信号線である。信号線１５４ａは出力端子１２０ａに接続され、信号線１５４ｂは出力端子１２０ｂに接続されている。固定容量１５３は、２次巻線１５１２に接続された信号線１５５ａ、１５５ｂの間に接続されている。信号線１５５ａ、１５５ｂは、対をなす差動信号線である。

【0054】

第２トランス１５１も、センタータップ型のトランスである。２次巻線１５１２はグランド接地され、１次巻線１５１１には電源電圧Ｖｄｄが印加される。上記した信号線１４４ａ、１４５ａ、１５４ａ、１５５ａは、たとえば正相信号線と称されることがある。この場合、信号線１４４ｂ、１４５ｂ、１５４ｂ、１５５ｂは、逆相信号線と称される。

【0055】

整合回路が有する容量は、上記した例に限定されない。たとえば、固定容量を可変容量に置き換えてもよいし、可変容量を固定容量に置き換えてもよい。容量の一部を排除してもよい。トランスの巻き数比は上記した例に限定されない。トランスと容量を有する整合回路に代えて、その他のインダクタや伝送線路による整合回路を採用してもよい。

【0056】

＜多段接続部の回路構成＞
次に、図３および図４に基づき、多段接続部の回路構成について説明する。図４では、出力段側のゲート抵抗１３４を省略して図示している。

【0057】

図３および図４に示すように、多段接続部１３０は、複数のＭＯＳトランジスタ１３１を有している。複数のＭＯＳトランジスタ１３１は、入力端子１１０ａ、１１０ｂと出力端子１２０ａ、１２０ｂとの間で多段に接続されている。具体的には、多段接続部１３０が、２段構造をなしている。複数のＭＯＳトランジスタ１３１は、入力段トランジスタ１３１１ａ、１３１１ｂと、出力段トランジスタ１３１２ａ、１３１２ｂを含んでいる。入力段は下段、出力段は上段と称されることがある。入力段トランジスタ１３１１ａ、１３１１ｂは、ソースがグランド（ＧＮＤ）に接地されたソース接地トランジスタである。出力段トランジスタ１３１２ａ、１３１２ｂは、ゲートが電源電圧に接地されたゲート接地トランジスタである。

【0058】

ソース接地された入力段トランジスタ１３１１ａと、ゲート接地された出力段トランジスタ１３１２ａとは、カスコード接続されている。同様に、ソース接地された入力段トランジスタ１３１１ｂとゲート接地された出力段トランジスタ１３１２ｂとは、カスコード接続されている。このように、多段接続部１３０は、複数のＭＯＳトランジスタ１３１によるカスコード接続部である。

【0059】

具体的には、入力段トランジスタ１３１１ａのゲートが入力端子１１０ａに接続され、入力段トランジスタ１３１１ｂのゲートが入力端子１１０ｂに接続されている。入力段トランジスタ１３１１ａ、１３１１ｂのソースは、それぞれグランド接地されている。出力段トランジスタ１３１２ａのドレインは出力端子１２０ａに接続され、出力段トランジスタ１３１２ｂのドレインは出力端子１２０ｂに接続されている。入力段トランジスタ１３１１ａのドレインと出力段トランジスタ１３１２ａのソースが相互に接続されている。入力段トランジスタ１３１１ｂのドレインと出力段トランジスタ１３１２ｂのソースが相互に接続されている。

【0060】

多段接続部１３０は、さらに中性化容量１３２、１３３を有している。中性化容量１３２は、入力段トランジスタ１３１１ａのゲートと、入力段トランジスタ１３１１ｂのドレインとの間に接続されている。中性化容量１３３は、入力段トランジスタ１３１１ｂのゲートと、入力段トランジスタ１３１１ａのドレインとの間に接続されている。このように、多段接続部１３０は、クロスカップル接続されている。中性化容量１３２の値は、入力段トランジスタ１３１１ａ、１３１１ｂのゲート－ドレイン間の寄生容量Ｃｇｄの値とほぼ等しくなるように設定されている。同様に、中性化容量１３３の値は、入力段トランジスタ１３１１ａ、１３１１ｂのゲート－ドレイン間の寄生容量Ｃｇｄの値とほぼ等しくなるように設定されている。なお、ほぼ等しくとは、完全な一致に限らず、製造ばらつき程度のずれを許容するものである。

【0061】

多段接続部１３０は、４０ＧＨｚ帯の高い周波数帯域での動作のため、中性化容量を有さないカスコード接続の場合、ＭＡＧ／ＭＳＧが低い。本実施形態では、中性化容量１３２、１３３により、差動対をなす入力段トランジスタ１３１１ａ、１３１１ｂの一方のゲートと他方のドレインとをクロスカップル接続しているため、寄生容量Ｃｇｄによる高周波特性の劣化を低減することができる。また、多段接続部１３０の入出力インピーダンスが変化した場合であっても、Ｋファクタを安定させることができる。

【0062】

＜ＭＯＳトランジスタの構造＞
次に、ＭＯＳトランジスタの構造について説明する。本実施形態において、半導体集積回路１００を含むＭＭＩＣ３０は、４０ｎｍ世代のバルクＣＭＯＳの半導体プロセスを用いて形成されている。このプロセスでは、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタが提供される。ゲート絶縁膜は、通常、酸化膜として提供される。

【0063】

具体的には、上記したように、通常耐圧版、中耐圧版、高耐圧版などから、複数の膜厚のトランジスタを選択可能である。通常耐圧版は、薄いゲート絶縁膜を有し、標準電源電圧が１．１Ｖで規定されたトランジスタである。中耐圧版は、中間のゲート絶縁膜を有し、標準電源電圧が１．８Ｖのトランジスタである。高耐圧版は、厚いゲート絶縁膜を有し、標準電源電圧が２．５Ｖのトランジスタである。デザインルールで選択可能な最小のゲート長は、１．１Ｖ系トランジスタで４０ｎｍ、１．８Ｖ系トランジスタで１５０ｎｍ、２．５Ｖ系トランジスタで２７０ｎｍとなる。なお、標準電源電圧とは、デザインマニュアルやＰＤＫなどで規定されている通常動作時に印加される電源電圧の値を示す。具体的には、１．１Ｖ系トランジスタ、１．５Ｖ系トランジスタ、１．８Ｖ系トランジスタ、２．５Ｖ系トランジスタ、３．３Ｖ系トランジスタなどと標記される電源電圧の値を示す。

【0064】

本実施形態では、多段接続部１３０を構成するすべてのＭＯＳトランジスタ１３１として、プロセスが提供する最小ゲート長の選択が可能な通常耐圧版（１．１Ｖ系トランジスタ）を用いている。また、一例として、すべてのＭＯＳトランジスタ１３１について、ゲート幅を１μｍ、フィンガー数を６０本、全ゲート幅を６０μｍに設定している。

【0065】

一方、ゲート長については、ソース接地の入力段トランジスタ１３１１ａ、１３１１ｂと、ゲート接地の出力段トランジスタ１３１２ａ、１３１２ｂとで異ならせている。具体的には、入力段トランジスタ１３１１ａ、１３１１ｂのゲート長については、通常耐圧版において最小の４０ｎｍとした。出力段トランジスタ１３１２ａ、１３１２ｂのゲート長については、デザインルールにより規定される最小値の４０ｎｍよりも長い８０ｎｍとした。

【0066】

ここで、図４に示すように、入力段トランジスタ１３１１ａ、１３１１ｂそれぞれの、ゲート絶縁膜の厚みをＴ１、全ゲート幅をＷ１、ゲート長をＬ１と定義する。また、出力段トランジスタ１３１２ａ、１３１２ｂそれぞれの、ゲート絶縁膜の厚みをＴ２、全ゲート幅をＷ２、ゲート長をＬ２と定義する。本実施形態では、多段接続部１３０の入力段トランジスタ１３１１ａ、１３１１ｂと出力段トランジスタ１３１２ａ、１３１２ｂとが、Ｔ１＝Ｔ２、Ｗ１＝Ｗ２、Ｌ１＜Ｌ２の関係を満たしている。

【0067】

多段接続部１３０の入力段、出力段それぞれにおけるＭＯＳトランジスタ１３１のゲート長については、上記した例に限定されない。後述するように、各段のＭＯＳトランジスタ１３１のソース－ドレイン間の電圧振幅に応じて、ゲート長が決定されればよい。

【0068】

＜ゲート長の設定方法＞
次に、図５および図６に基づき、ゲート長のサイズの設定方法について説明する。まず、多段接続部に高周波信号を入力した際の各ノード、ノード間における電圧振幅の過渡応答について説明する。

【0069】

図５は、図３に示した回路構成の半導体集積回路１００において、入力整合回路１４０の入力端子に４０ＧＨｚで入力電圧を－１０ｄＢｍから０ｄＢｍまで２ｄＢステップで可変し、入力したときの、各ノード、ノード間における電圧振幅を示している。ただし、シミュレーションでの初期条件として、出力段トランジスタ１３１２ａ、１３１２ｂのゲート長を、入力段トランジスタ１３１１ａ、１３１１ｂのゲート長と等しい値、具体的には４０ｎｍとした。つまり、図５のシミュレーション結果は、本実施形態と同等の回路構成において、出力段トランジスタのゲート長を本実施形態とは異ならせた参考例の結果である。

【0070】

図３に示したように、ノードＮ１は、第１トランスの１次側の信号線に設けられている。ノードＮ２は、入力段トランジスタのゲートと第１トランスの２次巻線との間に設けられている。ノードＮ３は、入力段トランジスタのドレインと出力段トランジスタのソースとの間に設けられている。ノードＮ４は、出力段トランジスタのドレインと第２トランスの１次巻線との間に設けられている。ノードＮ５は、第２トランスの２次側の信号線に設けられている。ノードＮ６は、正相側の出力段トランジスタのゲートと、逆相側の出力段トランジスタのゲートとの接続点である。図５では、ノードＮ１、ノードＮ２、ノードＮ３、ノードＮ４－Ｎ３間、ノードＮ４－Ｎ６間、およびノードＮ５の計６つの電圧振幅を示している。差動構成において、実線が正相側の電圧振幅を示し、破線が逆相側の電圧振幅を示している。

【0071】

薄いゲート絶縁膜を使用した通常耐圧版の１．１Ｖ系トランジスタについては、通常、標準電源電圧である１．１Ｖを印加して回路を動作させることが、ファウンダリ等から提供されるデザインルールなどで規定されている。それに対し、許容電圧については、目標となる半導体製品の寿命、製品不良率や動作温度に依存し、標準電源電圧の１．１Ｖより高い電圧まで許容される。

【0072】

図５の電圧振幅のシミュレーション結果に対して、上記した寿命、製品不良率や動作温度の条件を考慮したときの許容電圧の計算値の一例として、ゲート長が４０ｎｍのトランジスタのＨＣＩに対する許容電圧、すなわちソース－ドレイン間の許容電圧Ｖｄｓを１．２５Ｖとした。また、ＴＤＤＢに対する許容電圧、すなわちゲート－ソース間の許容電圧Ｖｇｓを１．５Ｖとした。このように、同一の半導体製品の寿命、製品不良率や動作温度の条件に対して、ＴＤＤＢのほうがＨＣＩよりも電圧振幅に余裕がある場合がある。ＴＤＤＢとＨＣＩとで、同じ目標の動作時間不良率に対して許容電圧が異なるのは、互いに異なるメカニズムで劣化が発生するためである。なお、上記したＨＣＩに対する許容電圧、および、ＴＤＤＢに対する許容電圧は、あくまで一例である。これら許容電圧の値は、目標製品寿命、Ｓｉのジャンクション温度、回路構成などに依存する点に注意されたい。

【0073】

ノードＮ３の電圧振幅は、入力段トランジスタのソース－ドレイン間の電圧Ｖｄｓの振幅を示している。図５に示すように、入力段（下段）の電圧Ｖｄｓは、０ｄＢｍの最大入力時においても０．７Ｖ程度であり、ＨＣＩに対する許容電圧１．２５Ｖを超えない。よって、入力段トランジスタは、ＨＣＩの信頼性基準を満たす。

【0074】

ノードＮ４－Ｎ３間の電圧振幅は、出力段トランジスタのソース－ドレイン間の電圧Ｖｄｓの振幅を示している。図５に示すように、出力段（上段）の電圧Ｖｄｓは、０ｄＢｍの最大入力時において１．４Ｖ程度であり、許容電圧１．２５Ｖを超える。よって、出力段トランジスタは、ＨＣＩの信頼性基準を満たさない。

【0075】

ノードＮ２の電圧振幅は、入力段トランジスタのゲート－ソース間の電圧Ｖｇｓの振幅を示している。図５に示すように、入力段の電圧Ｖｇｓは、０ｄＢｍの最大入力時において１．１Ｖ程度であり、ＴＤＤＢに対する許容電圧１．５Ｖを超えない。よって、入力段トランジスタは、ＴＤＤＢの信頼性基準を満たす。

【0076】

図示を省略するが、出力段トランジスタのゲートが高周波的に接地されているため、ノードＮ６の電圧は過渡的に一定であり、出力段の電圧Ｖｇｓの変動は小さく、出力段の電圧Ｖｇｓも許容電圧１．５Ｖを超えない。同様に、図５に示すノードＮ４－Ｎ６間の電圧振幅は、出力段トランジスタのゲート－ドレイン間の電圧Ｖｄｇの振幅を示している。出力段（上段）の電圧Ｖｄｇは、０ｄＢｍの最大入力時において１．０Ｖ程度であり、許容電圧１．５Ｖを超えない。よって、出力段トランジスタも、ＴＤＤＢの信頼性基準を満たす。ＴＤＤＢの観点で、出力段トランジスタに、ゲート絶縁膜の厚い高耐圧版のトランジスタを使う必要がないことが明らかである。

【0077】

以上より、多段接続部１３０において、出力段トランジスタのソース－ドレイン間の電圧Ｖｄｓの振幅が、信頼性の点で一番問題になりやすいことが明らかとなった。本実施形態のように、多段接続部１３０がカスコード接続を有する増幅器の場合、入力段トランジスタで増幅された信号が出力段トランジスタに入力されるため、出力段トランジスタの電圧Ｖｄｓが、信頼性の点で問題になる。

【0078】

なお、図５に示すように、１次側のノードＮ１での振幅に対して、２次側のノードＮ２での振幅が大きくなっているが、巻き数比１：２のトランスを使用しているためであり、電力としては保存されている。振幅比については巻き数の比により可変することが可能である。出力整合回路１５０についても同様である。

【0079】

図５のシミュレーション結果より、出力段トランジスタのソース－ドレイン間の許容電圧が不足することが示された。次に、ゲート長に対する許容電圧の依存性について説明する。

【0080】

ＭＯＳトランジスタのゲート長に対するＨＣＩによる劣化の度合い、すなわち許容電圧については、ＴＥＧ回路による信頼性試験を実施することにより算出することができる。図６は、通常耐圧版でのゲート長と許容電圧との関係を示している。図６では、ゲート長４０ｎｍでの許容電圧を１と正規化して示している。ＴＥＧは、Test Element Groupの略称である。

【0081】

上記したように、出力段トランジスタの電圧Ｖｄｓは、０ｄＢｍの最大入力時において１．４Ｖ程度である。図６に示すように、ゲート長を８０ｎｍにすると、許容電圧はゲート長が４０ｎｍのときの１．２５Ｖに対して１．１３倍増え、１．４１Ｖ程度となる。このように、出力段トランジスタのゲート長を８０ｎｍにすると、ＨＣＩの信頼性基準を満たすことができる。この関係から、本実施形態の出力段トランジスタ１３１２ａ、１３１２ｂのゲート長Ｌ２が８０ｎｍに設定されている。

【0082】

ここで実際の設計では、出力段トランジスタのゲート長を８０ｎｍに設定した上で、図５のシミュレーションを行い、各ノード、ノード間における電圧振幅が許容電圧以内であるか確認する。なお、出力段トランジスタのゲート長の設定について説明したが、他のＭＯＳトランジスタのゲート長についても図６に示した許容電圧との関係に基づいて、決定することができる。

【0083】

＜ＭＡＧ／ＭＳＧに対するゲート長の影響＞
次に、図７および図８に基づき、ゲート長とＭＡＧ／ＭＳＧとの関係について説明する。つまり、ＭＡＧ／ＭＳＧに対するゲート長の影響について説明する。

【0084】

図７は、多段接続部１３０について、ＭＡＧ／ＭＳＧおよびＫファクタの、中性化容量に対する依存性シミュレーション結果を示す。図７において、横軸のＣｎｅｕは中性化容量の値を示している。また、鋭いピーク側がＫファクタを示している。このシミュレーションでは、入力段トランジスタ１３１１ａ、１３１１ｂのゲート長を４０ｎｍに固定した状態で、出力段トランジスタ１３１２ａ、１３２１ｂのゲート長を４０ｎｍ、８０ｎｍ、１２０ｎｍ、１６０ｎｍと変化させた。実線が４０ｎｍ、破線が８０ｎｍ、一点鎖線が１２０ｎｍ、二点鎖線が１６０ｎｍを示している。全ゲート幅は、どちらも６０μｍとした。バイアス条件は、図４に示す入力端子１１０ａ、１１０ｂに０．７Ｖ、出力端子１２０ａ、１２０ｂに１．１Ｖ、電源電圧Ｖｄｄを１．１Ｖとした。つまり、入力段トランジスタ１３１１ａ、１３１１ｂのゲートに０．７Ｖ、出力段トランジスタ１３１２ａ、１３２１ｂのゲートとドレインにそれぞれ１，１Ｖのバイアスを付与した。

【0085】

高周波増幅器は、通常、異常発振に対する安定性を確保するためにＫファクタが１以上の範囲で使用する。より好ましくは、Ｋファクタのピーク値の付近で使用する。図７に示すように、たとえば４０ＧＨｚ帯では、出力段トランジスタのゲート長を４０ｎｍから、８０ｎｍ、１２０ｎｍ、１６０ｎｍと増加させても、Ｋファクタが１以上の範囲において、ＭＡＧ／ＭＳＧの劣化はほとんど見られない。８０ＧＨｚ帯では、ゲート長を４０ｎｍから１２０ｎｍまで増加させても、Ｋファクタが１以上の範囲において、ＭＡＧ／ＭＳＧの劣化はほとんど見られない。

【0086】

なお、ＭＡＧ／ＭＳＧは、出力段トランジスタのゲート長の変動により変化しないわけではない。ゲート長に応じて入力インピーダンスが変化することで、多段接続部１３０でのＭＡＧ／ＭＳＧも変化する。たとえば、図７の４０ＧＨｚ帯のグラフにおいて出力段トランジスタのゲート長が４０ｎｍから８０ｎｍに変化すると、Ｋファクタが１以上の領域で、ＭＡＧ／ＭＳＧは１ｄＢ程度変化しているのがわかる。

【0087】

図８は、出力段トランジスタについてソース端子側から見た入力インピーダンスを示している。ここでは、全ゲート幅６０μｍで、ゲート長を４０ｎｍから１６０ｎｍまで変化させた。図８のスミスチャートより、ゲート長が長くなるほど、直列抵抗成分が増加し、また、ゲート長が長くなるほど、並列の寄生容量が増加することが読み取れる。

【0088】

本質的に重要なのは、図７に示したゲート長の増加によるＭＡＧ／ＭＳＧの増減（変動）ではなく、図６に示したゲート長の増加により、同一のゲート長を使用した場合よりも出力段トランジスタのソース－ドレイン間の耐圧が向上することにある。ゲート長の変化により出力段トランジスタの入力インピーダンスが変化し、ＭＡＧ／ＭＳＧが増減するが、仮にＭＡＧ／ＭＳＧが減少したとしても、耐圧向上の効果がなくなるわけではない。

【0089】

＜第１実施形態のまとめ＞
本実施形態では、多段接続部１３０を構成する入力段トランジスタ１３１１ａ、１３１１ｂと出力段トランジスタ１３１２ａ、１３１２ｂとで、同じ耐圧版のトランジスタを用いる。つまり、出力段トランジスタ１３１２ａ、１３１２ｂのゲート絶縁膜の膜厚Ｔ２が、入力段トランジスタ１３１１ａ、１３１１ｂのゲート絶縁膜の膜厚Ｔ１と等しい。これにより、出力段トランジスタ１３１２ａ、１３１２ｂとして、入力段トランジスタ１３１１ａ、１３１１ｂよりも高耐圧版を採用し、その結果、スケーリング則の効果を得られなくなってＭＡＧ／ＭＳＧが低下することを抑制することができる。この効果は、ミリ波レーダや５Ｇ通信などの高い動作周波数での適用を考えるとより顕著である。

【0090】

また、ゲート絶縁膜についてＴ１＝Ｔ２の関係を満たした上で、入力段トランジスタ１３１１ａ、１３１１ｂと出力段トランジスタ１３１２ａ、１３１２ｂとが、ゲート長についてＬ１＜Ｌ２の関係を満たしている。上記したように、出力段トランジスタ１３１２ａ、１３１２ｂのゲート長として、最小サイズの４０ｎｍを用いずに、電圧振幅に応じて４０ｎｍよりも長いゲート長、たとえば８０ｎｍを選択する。以上より、ＭＡＧ／ＭＳＧの大幅な低下を生じさせずに、耐圧を向上することができる。特に、ＨＣＩによる耐圧を改善することができる。この結果、多段接続部１３０を備える増幅器全体として、同一の回路電流のもとでの高出力電力化や高い電力付加効率を達成することが可能になる。

【0091】

耐圧を向上すべく、出力段トランジスタとして通常耐圧版の代わりに中耐圧版や高耐圧版を用いる場合、選択可能な最小のゲート長が中耐圧版で１５０ｎｍ、高耐圧版で２７０ｎｍとなるため、それより短いゲート長を選択することができない。これに対し、本実施形態では、図６に示したゲート長と許容電圧との関係に基づいて、電圧振幅に応じた任意のゲート長を選択することできる。要求される信頼性基準に応じてゲート長を選択することができるため、ＭＡＧ／ＭＳＧの大幅な低下を生じさせずに、ＨＣＩに対する耐性を最適化することができる。

【0092】

本実施形態では、多段接続部１３０を形成する上で、ゲート絶縁膜の膜厚が異なる複数種類のトランジスタを製造する必要がない。これにより、追加のマスクを不要にでき、製造工程を簡素化し、製造コストを低減することができる。

【0093】

本実施形態では、多段接続部１３０が、ソース接地の入力段トランジスタ１３１１ａ、１３１１ｂと、ゲート接地の出力段トランジスタ１３１２ａ、１３１２ｂを有する２段構造のカスコード接続部である例を示した。しかしながら、多段接続部１３０は、ゲート接地トランジスタを多段に備えてもよい。つまり、多段接続部１３０の段数を３段以上にしてもよい。３段以上の場合、ソース接地の入力段トランジスタと、ゲート接地の出力段トランジスタとの間に、ゲート接地の中間段トランジスタを少なくとも１段有することになる。３段以上の多段接続部１３０においても、少なくとも入力段トランジスタと出力段トランジスタとがＴ１＝Ｔ２、且つ、Ｌ１＜Ｌ２の関係を満たすことで、ＭＡＧ／ＭＳＧの大幅な低下を生じさせずに、耐圧を向上することができる。

【0094】

たとえば、３段構造の多段接続部１３０の場合、ソース接地の入力段トランジスタと、ゲート接地の出力段トランジスタとの間に、ゲート接地の中間段トランジスタを１段有することになる。この場合、中間段トランジスタのゲート絶縁膜の膜厚Ｔ３は、入力段トランジスタの膜厚Ｔ１、出力段トランジスタの膜厚Ｔ２と略等しい。中間段トランジスタのゲート長Ｌ３については、たとえば入力段トランジスタのゲート長Ｌ１と等しくてもよいし、ゲート長Ｌ１より短くてもよい。出力段トランジスタのゲート長Ｌ２とゲート長Ｌ１の間の長さとしてもよい。好ましくは、上記したゲート長と許容電圧との関係に基づいて決定するとよい。このように、各段での電圧振幅に応じたゲート長を選択することで、すべての段のＭＯＳトランジスタを、同一の耐圧版のトランジスタにより構成することが可能になる。よって、製造工程を簡素化し、製造コストを低減することができる。

【0095】

本実施形態では、多段接続部１３０が、入力段トランジスタとしてのソース接地トランジスタと、ゲート接地トランジスタを有するカスコード接続部である例を示した。しかしながら、多段接続は、カスコード接続に限定されない。入力段トランジスタはソース接地に限定されない。出力段トランジスタはゲート接地に限定されない。また、複数のＭＯＳトランジスタ１３１が多段に接続される構成は、縦続接続に限定されない。多段接続部１３０は、たとえば、入力段トランジスタと出力段トランジスタとの間にインピーダンス整合回路（素子）を有してもよい。多段接続部１３０の段間のインピーダンス整合回路の有無によらず、本実施形態では入力段トランジスタと出力段トランジスタのゲート絶縁膜の膜厚とゲート長の関係を規定している。

【0096】

半導体集積回路１００が緩衝増幅部３５に適用される例を示したが、これに限定されない。その他の増幅器にも適用することができる。半導体集積回路１００は、上記したミリ波レーダシステム１０において、電力増幅器３７３やＬＮＡ３８１に適用することができる。また、本実施形態では、４０ｎｍ世代のバルクＣＭＯＳを例にして説明したが、これに限定されず、さまざまな世代のゲート長の半導体プロセスにて適用が可能である。デバイス構造としても、バルクＣＭＯＳに限らず、ＳＯＩ ＭＯＳＦＥＴ、ＦｉｎＦＥＴのデバイス構造でも適用が可能である。ＳＯＩは、Silicon on Insulator の略称である。

【0097】

（第２実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、標準電源電圧を印加して、半導体集積回路１００を通常動作させた。これに代えて、半導体集積回路１００をオーバードライブ動作させてもよい。

【0098】

半導体集積回路１００および多段接続部１３０の回路構成は、先行実施形態に記載の構成と同様である。本実施形態では、電源電圧Ｖｄｄとして、標準電源電圧１．１Ｖを超える電圧を印加する。つまり、出力段トランジスタ１３１２ａ、１３１２ｂのドレインに、標準電源電圧を超える電圧を印加する。これにより、半導体集積回路１００をオーバードライブさせ、さらに電力付加効率を改善させる。

【0099】

図９は、図５同様、入力整合回路１４０の入力端子に４０ＧＨｚで入力電圧を－１０ｄＢｍから０ｄＢｍまで２ｄＢステップで可変し、入力したときの、各ノード、ノード間における電圧振幅を示している。ここでは、印加する電源電圧Ｖｄｄを、標準電源電圧１．１Ｖよりも高い１．３Ｖとした。

【0100】

図９に示すように、ノードＮ４－Ｎ３間、すなわち出力段トランジスタのソース－ドレイン間の電圧Ｖｄｓの最大振幅は、１．６２Ｖとなる。先行実施形態同様、ゲート長が４０ｎｍのときの許容電圧１．２５Ｖをこえるため、ＨＣＩの信頼性基準を満たさない。図６に示したゲート長と許容電圧との関係より、１．６２Ｖの電圧振幅に対して信頼性を確保するゲート長は、１６０ｎｍである。ゲート長を１６０ｎｍにすると、許容電圧は４０ｎｍに対して１．３１倍増え、１．６３Ｖとなる。よって、ＨＣＩの信頼性の問題を解決することができる。ここで実際の設計では、出力段トランジスタのゲート長を１６０ｎｍに設定した上で、図９のシミュレーションを行い、各ノード、ノード間における電圧振幅が許容電圧以内であるか確認する。本実施形態では、出力段トランジスタ１３１２ａ、１３１２ｂのゲート長を、１６０ｎｍに設定している。それ以外の構成については、先行実施形態と同じである。

【0101】

＜第２実施形態のまとめ＞
本実施形態では、先行実施形態同様、電圧振幅に応じたゲート長を選択するため、ＭＡＧ／ＭＳＧの大幅な低下を生じさせずに、ＨＣＩに対する耐圧を向上することができる。ＨＣＩに対する耐圧を向上できるため、電源電圧を通常動作時の電源電圧である標準電源電圧１．１Ｖよりも増やし、オーバードライブ動作が可能になる。これにより、信頼性を確保したまま、増幅器の電力付加効率および出力電力の改善を達成することができる。

【0102】

オーバードライブ動作する際に、出力段トランジスタのドレインに印加する電源電圧は、上記した例（１．３Ｖ）に限定されない。標準電源電圧１．１Ｖを超える電圧であればよい。たとえば、１．２Ｖ、１．５Ｖとしてもよい。

【0103】

オーバードライブ動作は、常温の電力付加効率の改善以外にも適用される。たとえば、素子の温度特性、閾値電圧Ｖｔｈなどの製造ばらつきを補正するために用いられる。一例として、ＭＯＳトランジスタ１３１の性能は高温だと常温よりも低下し、低温だと常温よりも上昇する。このため、電源電圧Ｖｄｄを、常温では標準電源電圧である１．１Ｖ、低温では０．９Ｖ、高温では１．３Ｖとする。このように、素子温度が高温の場合に、オーバードライブ動作を行う。

【0104】

（第３実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、半導体集積回路を増幅器に適用した。これに代えて、周波数逓倍器に適用してもよい。

【0105】

図１０に示すように、本実施形態の半導体集積回路１００は、周波数逓倍器、具体的には周波数ダブラーを構成している。この半導体集積回路１００は、上記したミリ波レーダシステム１０において、周波数ダブラー３６、３７２に適用できる。周波数ダブラーを構成する半導体集積回路１００は、一対の入力端子１１０ａ、１１０ｂと、１つの出力端子１２０と、多段接続部１３０と、入力整合回路１４０と、出力整合回路１５０を備えている。

【0106】

多段接続部１３０は、入力端子１１０ａ、１１０ｂと出力端子１２０との間で複数のＭＯＳトランジスタ１３１が多段に接続されてなる。ＭＯＳトランジスタ１３１は、１対の入力段トランジスタ１３１１ａ、１３１１ｂと、１つの出力段トランジスタ１３１２を有している。入力段トランジスタ１３１１ａ，１３１１ｂは、いずれもソース接地されている。出力段トランジスタ１３１２は、ゲート接地されている。入力段トランジスタ１３１１ａ、１３１１ｂのゲートは、対応する入力端子１１０ａ、１１０ｂに接続されている。入力段トランジスタ１３１１ａ、１３１１ｂのドレインは、出力段トランジスタ１３１２のソースに接続されている。つまり、入力段トランジスタ１３１１ａ、１３１１ｂと出力段トランジスタ１３１２とが多段に接続されている。出力段トランジスタ１３１２のドレインが出力端子１２０に接続されている。多段接続部１３０は、入力信号の周波数を２倍に変換する周波数変換部である。

【0107】

入力整合回路１４０および出力整合回路１５０は、先行実施形態同様、トランスと容量をそれぞれ有している。入力整合回路１４０は、第１トランス１４１と、固定容量１４２を有している。出力整合回路１５０は、第２トランス１５１と、固定容量１５３を有している。

【0108】

第２トランス１５１において、１次巻線１５１１の一端は、信号線１５４を介して出力端子１２０に接続されている。１次巻線１５１１の他端には、電源電圧Ｖｄｄが印加される。２次巻線１５１２側の構成は、先行実施形態と同じである。入力整合回路１４０および出力整合回路１５０の構成は、先行実施形態に記載のように、種々の中から選択が可能である。第１トランス１４１、第２トランス１５１の巻き数比も、特に限定されない。

【0109】

上記した半導体集積回路１００についても、先行実施形態同様の課題が生じる。つまり、出力段トランジスタとして、入力段トランジスタと同じ耐圧版のトランジスタを用い、ゲート長の長さを入力段トランジスタと同じにすると、出力段トランジスタの電圧Ｖｄｓの振幅が、ＨＣＩに対する許容電圧を超えてしまう。このため、本実施形態でも、図６に示したゲート長と許容電圧との関係に基づき、ゲート長を決定している。

【0110】

具体的には、すべてのＭＯＳトランジスタ１３１として、通常耐圧版（１．１Ｖ系）のトランジスタを用いている。また、入力段トランジスタ１３１１ａ、１３１１ｂのゲート長は、通常耐圧版で最小の４０ｎｍに設定されている。出力段トランジスタ１３１２のゲート長は、出力段トランジスタの電圧Ｖｄｓの振幅に応じた値であって、入力段トランジスタ１３１１ａ、１３１１ｂのゲート長よりも長い値が設定されている。

【0111】

＜第３実施形態のまとめ＞
本実施形態では、周波数逓倍器をなす半導体集積回路１００において、入力段トランジスタと出力段トランジスタのゲート絶縁膜の膜厚を等しくし、且つ、出力段トランジスタのゲート長を入力段トランジスタのゲート長よりも長くしている。これにより、先行実施形態に記載の増幅器同様、ＨＣＩに対する耐圧を確保しながら、出力電力の改善を行うことができる。図６に示した関係を用いることで、電圧振幅に応じた任意のゲート長を選択できる。

【0112】

周波数ダブラーを構成する半導体集積回路１００において、多段接続部１３０の入力段トランジスタはソース接地に限定されない。また、出力段トランジスタはゲート接地に限定されない。周波数ダブラー以外の周波数逓倍器、たとえば周波数を３倍に変換する周波数トリプラーを構成する半導体集積回路１００にも適用することができる。

【0113】

（第４実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、入力段トランジスタの全ゲート幅と出力段トランジスタの全ゲート幅を等しくしていた。これに代えて、出力段トランジスタの全ゲート幅を入力段トランジスタの全ゲート幅より長くしてもよい。

【0114】

図１１は、本実施形態の半導体集積回路１００のうち、多段接続部１３０を示している。回路構成は、先行実施形態（図４参照）と同じである。本実施形態では、多段接続部１３０の入力段トランジスタ１３１１ａ、１３１１ｂと出力段トランジスタ１３１２ａ、１３１２ｂとが、Ｔ１＝Ｔ２、Ｗ１＜Ｗ２、Ｌ１＜Ｌ２の関係を満たしている。このように、全ゲート幅についても、入力段と出力段とで異ならせている。それ以外の構成については、第１実施形態に記載の構成と同じである。

【0115】

＜第４実施形態のまとめ＞
先行実施形態に記載（図８参照）したように、出力段トランジスタ１３１２ａ、１３１２ｂのゲート長Ｌ２を長くした分、出力段トランジスタ１３１２ａ、１３１２ｂのインピーダンスの直列抵抗成分が増加する。本実施形態では、これにあわせて出力段トランジスタ１３１２ａ、１３１２ｂの全ゲート幅Ｗ２を長くすることで、相対的に直列抵抗成分の影響を低減することができる。

【0116】

なお、多段接続部１３０の段間に、並列容量や直列インダクタンスなどの素子を追加することで、インピーダンス整合を図ることも可能である。しかしながら、一般にミリ波帯の高周波回路では、整合回路自体が損失をもつため、素子の追加が望ましくない場合がある。本実施形態によれば、段間にインピーダンス整合用の素子を追加することなく、ゲート長Ｌ２を長くしたことによる影響を調整することが可能になる。

【0117】

（第５実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、たとえば、入力段トランジスタの全ゲート幅と出力段トランジスタの全ゲート幅を等しくしていた。別の先行実施形態では、出力段トランジスタの全ゲート幅を入力段トランジスタの全ゲート幅より長くしていた。これに代えて、出力段トランジスタの全ゲート幅を入力段トランジスタの全ゲート幅より短くしてもよい。

【0118】

図１２は、本実施形態の半導体集積回路１００のうち、多段接続部１３０を示している。回路構成は、先行実施形態（図４参照）と同じである。本実施形態では、多段接続部１３０の入力段トランジスタ１３１１ａ、１３１１ｂと出力段トランジスタ１３１２ａ、１３１２ｂとが、Ｔ１＝Ｔ２、Ｗ１＞Ｗ２、Ｌ１＜Ｌ２の関係を満たしている。このように、全ゲート幅についても、入力段と出力段とで異ならせている。それ以外の構成については、第１実施形態に記載の構成と同じである。

【0119】

＜第５実施形態のまとめ＞
先行実施形態に記載（図８参照）したように、出力段トランジスタ１３１２ａ、１３１２ｂのゲート長Ｌ２を長くした分、出力段トランジスタ１３１２ａ、１３１２ｂのインピーダンスの並列容量成分が増加する。本実施形態では、これにあわせて出力段トランジスタ１３１２ａ、１３１２ｂの全ゲート幅Ｗ２を短くすることで、相対的に並列容量成分の影響を低減することができる。これにより、段間にインピーダンス整合用の素子を追加することなく、ゲート長Ｌ２を長くしたことによる影響を調整することが可能になる。

【0120】

（他の実施形態）
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものと解されるべきである。

【0121】

明細書および図面等における開示は、請求の範囲の記載によって限定されない。明細書および図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書および図面等の開示から、多様な技術的思想を抽出することができる。

【0122】

半導体集積回路１００が差動信号の増幅器を構成する例を示したが、これに限定されない。単相信号の増幅器についても、多段接続部１３０を備える構成であれば、適用が可能である。この場合、差動信号を前提とした先行実施形態と同等の効果を奏することができる。

【符号の説明】

【0123】

１０…ミリ波レーダシステム、２０…制御器、２１…ＣＰＵ、２２…メモリ、２３…Ａ／Ｄ変換器、２４…Ｉ／Ｏ、３０…ＭＭＩＣ、３１…デジタル部、３１ａ…レジスタ、３１ｂ…不揮発性メモリ、３１ｃ…制御部、３２…インターフェース、３３…ＰＬＬ部、３４…高周波スイッチ、３５…緩衝増幅部、３６…周波数ダブラー、３７…送信部、３７０…送信器、３７１…移相器、３７２…周波数ダブラー、３７３…電力増幅器、３８…受信部、３８０…受信器、３８１…ＬＮＡ、３８２…ミキサ、３８３…ＩＦＡ、３９…出力端子、４０…入力端子、１００…半導体集積回路、１１０ａ、１００ｂ…入力端子、１２０、１２０ａ、１２０ｂ…出力端子、１３０…多段接続部、１３１…ＭＯＳトランジスタ、１３１１ａ、１３１１ｂ…入力段トランジスタ（ソース接地トランジスタ）、１３１２、１３１２ａ、１３１２ｂ…出力段トランジスタ（ゲート接地トランジスタ）、１３２、１３３…中性化容量、１３４…ゲート抵抗、１４０…入力整合回路、１４１…第１トランス、１４１１…１次巻線、１４１２…２次巻線、１４２…固定容量、１４３ａ、１４３ｂ…可変容量、１４４ａ、１４４ｂ、１４５ａ、１４５ｂ…信号線、１５０…出力整合回路、１５１…第２トランス、１５１１…１次巻線、１５１２…２次巻線、１５２ａ、１５２ｂ…可変容量、１５３…固定容量、１５４ａ、１５４ｂ、１５５ａ、１５５ｂ…信号線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】