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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023100306
(43)【公開日】2023-07-19
(54)【発明の名称】シンセサイザ
(51)【国際特許分類】
H03L 7/08 20060101AFI20230711BHJP
H03L 7/093 20060101ALI20230711BHJP
【ＦＩ】
H03L7/08 220
H03L7/093
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2022000856
(22)【出願日】2022-01-06
(71)【出願人】
【識別番号】000232483
【氏名又は名称】日本電波工業株式会社
(72)【発明者】
【氏名】荻原 守
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106BB10
5J106CC01
5J106CC21
5J106CC41
5J106CC52
5J106DD05
5J106DD07
5J106DD08
5J106FF07
5J106GG07
5J106GG19
5J106KK03
5J106KK26
5J106LL01
5J106LL04
5J106QQ08
5J106QQ09
5J106RR02
5J106RR20
5J106SS02
5J106SS03
(57)【要約】
【課題】出力周波数のノイズ成分を低減でき、かつ、出力周波数の収束を短時間に行える新規なシンセサイザを提供する。
【解決手段】シンセサイザ１０は、基準発振源１１と、常時オン状態とされシンセサイザの出力帯域をカバーする単一のＶＣＯ１３と、基準発振源の出力信号及びＶＣＯの出力信号の位相を比較し、比較によってロックした信号を出力するＰＬＬ回路１５と、ＶＣＯに対し出力帯域をカバーし得る制御電圧を出力し、かつ、ＰＬＬ回路のリファレンスリーク起因のノイズを減衰する第１回路１７と、ＶＣＯの出力端とシンセサイザの出力端との間に設けられ、シンセサイザの出力端側の負荷変動の、ＶＣＯ側への影響を軽減する第２回路と、シンセサイザの出力オフ時に、ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを所定インピダンスに終端する第３回路と、を備える。
【選択図】図１
【解決手段】シンセサイザ１０は、基準発振源１１と、常時オン状態とされシンセサイザの出力帯域をカバーする単一のＶＣＯ１３と、基準発振源の出力信号及びＶＣＯの出力信号の位相を比較し、比較によってロックした信号を出力するＰＬＬ回路１５と、ＶＣＯに対し出力帯域をカバーし得る制御電圧を出力し、かつ、ＰＬＬ回路のリファレンスリーク起因のノイズを減衰する第１回路１７と、ＶＣＯの出力端とシンセサイザの出力端との間に設けられ、シンセサイザの出力端側の負荷変動の、ＶＣＯ側への影響を軽減する第２回路と、シンセサイザの出力オフ時に、ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを所定インピダンスに終端する第３回路と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
基準発振源と、ＶＣＯと、前記基準発振源の出力信号及び前記ＶＣＯの出力信号の位相を比較し、前記比較によってロックした信号を出力するＰＬＬ回路と、を備えるシンセサイザにおいて、
前記ＶＣＯとしての、常時オン状態とされ当該シンセサイザの出力帯域をカバーする単一のＶＣＯと、
前記ＶＣＯに対し前記出力帯域をカバーし得る制御電圧を出力し、かつ、前記ＰＬＬ回路のリファレンスリーク起因のノイズを減衰する第１回路と、
前記ＶＣＯの出力端と当該シンセサイザの出力端との間に設けられ、当該シンセサイザの出力端側の負荷変動の、前記ＶＣＯ側への影響を、軽減する第２回路と、
当該シンセサイザの出力オフ時に、前記ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを所定インピダンスに終端する第３回路と、
を備えたことを特徴とするシンセサイザ。
前記ＶＣＯとしての、常時オン状態とされ当該シンセサイザの出力帯域をカバーする単一のＶＣＯと、
前記ＶＣＯに対し前記出力帯域をカバーし得る制御電圧を出力し、かつ、前記ＰＬＬ回路のリファレンスリーク起因のノイズを減衰する第１回路と、
前記ＶＣＯの出力端と当該シンセサイザの出力端との間に設けられ、当該シンセサイザの出力端側の負荷変動の、前記ＶＣＯ側への影響を、軽減する第２回路と、
当該シンセサイザの出力オフ時に、前記ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを所定インピダンスに終端する第３回路と、
を備えたことを特徴とするシンセサイザ。
【請求項2】
前記第１回路は、オペアンプと、抵抗器と、コンデンサとを含み、５Ｖを超える出力電圧までをスイングでき、かつ、アクティブフィルタを構成する回路であることを特徴とする請求項１に記載のシンセサイザ。
【請求項3】
前記第２回路は、前記ＶＣＯの出力端に入力端が接続された可変アッテネータと、前記可変アッテネータの出力端に入力端が接続され、出力端が前記第３回路に接続された増幅器と、で構成してあることを特徴とする請求項１又は２に記載のシンセサイザ。
【請求項4】
前記第３回路は、
前記第２回路の出力端を当該シンセサイザの出力端に接続する第１状態、及び、前記第２回路の出力端を前記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第１スイッチ手段と、
当該シンセサイザの出力端を前記第２回路の出力端に接続する第１状態、及び、当該シンセサイザの出力端を前記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第２スイッチ手段と、で構成してあることを特徴とする請求項１～３のいずれか１項に記載のシンセサイザ。
前記第２回路の出力端を当該シンセサイザの出力端に接続する第１状態、及び、前記第２回路の出力端を前記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第１スイッチ手段と、
当該シンセサイザの出力端を前記第２回路の出力端に接続する第１状態、及び、当該シンセサイザの出力端を前記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第２スイッチ手段と、で構成してあることを特徴とする請求項１～３のいずれか１項に記載のシンセサイザ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、出力周波数のノイズ成分を低減でき、かつ、出力周波数の収束を短時間に行えるシンセサイザに関する。
【背景技術】
【0002】
現在のほとんどのシンセサイザは、フェーズロックループ（ＰＬＬ）方式のものである。この種のシンセサイザの従来例として、特許文献１に開示されたものがある。
図４は、特許文献１に開示されたシンセサイザ９０を示したブロック図である。このシンセサイザ９０は、複数個の電圧制御型発振器（以下、ＶＣＯ）９１ａ、・・９１ｎと、分周器９３と、位相比較器９５と、基準発振源９７と、を備えている。
図４は、特許文献１に開示されたシンセサイザ９０を示したブロック図である。このシンセサイザ９０は、複数個の電圧制御型発振器（以下、ＶＣＯ）９１ａ、・・９１ｎと、分周器９３と、位相比較器９５と、基準発振源９７と、を備えている。
【0003】
このシンセサイザ９０では、複数個のＶＣＯ９１ａ・・９１ｎのうちの１つが選択され、選択されたＶＣＯの信号が分周器９３によって分周されて、位相比較信号Ｓｐが生成される。位相比較器９５は、位相比較信号Ｓｐと基準発振源９７からの基準信号Ｓｓとの位相を比較し、位相が一致した信号をロックする。これにより、ＶＣＯの出力はロックされて、シンセサイザ９０の出力信号が生成される。なお、基準信号Ｓｓは、基準発振源９７の出力信号そのものの場合、又は、基準発振源９７の信号を分周した信号の場合がある。
【0004】
このシンセサイザ９０では、ＶＣＯの信号の分周比を変更することによって、結果的に、シンセサイザ９０の出力を基準信号の周波数のステップで可変できる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平１－２１５１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１にも記載されているように、複数個のＶＣＯを切り替えて使用するシンセサイザの場合、ＶＣＯの切換自体が、シンセサイザの出力信号のノイズ発生原因になるという問題がある（特許文献１の課題欄）。
然も、ＶＣＯを切り替える際、位相比較信号が瞬間的に途絶えるため、位相検出の効果であるロックが外れてしまうので、再度のロックの時間すなわち出力周波数の収束時間が長くなってしまうという問題がある（（特許文献１の課題欄）。
また、所望とする広帯域での信号を１つのＶＣＯで構成できれば、ＶＣＯ切換に起因するノイズ発生の問題や出力周波数の収束時間が長くなるという問題を除去できて好ましいが、その具体的な手段は難しいと記載されている（特許文献１の従来技術の欄の第６行）。
この出願は上記の点に鑑みなされたものであり、従って、この出願の目的は、出力周波数のノイズ成分を低減でき、かつ、出力周波数の収束を短時間に行える新規なシンセサイザを提供することにある。
然も、ＶＣＯを切り替える際、位相比較信号が瞬間的に途絶えるため、位相検出の効果であるロックが外れてしまうので、再度のロックの時間すなわち出力周波数の収束時間が長くなってしまうという問題がある（（特許文献１の課題欄）。
また、所望とする広帯域での信号を１つのＶＣＯで構成できれば、ＶＣＯ切換に起因するノイズ発生の問題や出力周波数の収束時間が長くなるという問題を除去できて好ましいが、その具体的な手段は難しいと記載されている（特許文献１の従来技術の欄の第６行）。
この出願は上記の点に鑑みなされたものであり、従って、この出願の目的は、出力周波数のノイズ成分を低減でき、かつ、出力周波数の収束を短時間に行える新規なシンセサイザを提供することにある。
【課題を解決するための手段】
【0007】
この目的の達成を図るため、この発明によれば、基準発振源と、ＶＣＯと、前記基準発振源の出力信号及び前記ＶＣＯの出力信号の位相を比較し、前記比較によってロックした信号を出力するＰＬＬ回路と、を備えるシセサイザにおいて、
前記ＶＣＯとしての、常時オン状態とされ当該シンセサイザの出力帯域をカバーする単一のＶＣＯと、
前記ＶＣＯに対し前記出力帯域をカバーし得る制御電圧を出力し、かつ、前記ＰＬＬ回路のリファレンスリーク起因のノイズを減衰する第１回路と、
前記ＶＣＯの出力端と当該シンセサイザの出力端との間に設けられ、当該シンセサイザの出力端側の負荷変動の、前記ＶＣＯ側への影響を、軽減する第２回路と、
当該シンセサイザの出力オフ時に、前記ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを所定インピダンスに終端する第３回路と、
を備えたことを特徴とする。
前記ＶＣＯとしての、常時オン状態とされ当該シンセサイザの出力帯域をカバーする単一のＶＣＯと、
前記ＶＣＯに対し前記出力帯域をカバーし得る制御電圧を出力し、かつ、前記ＰＬＬ回路のリファレンスリーク起因のノイズを減衰する第１回路と、
前記ＶＣＯの出力端と当該シンセサイザの出力端との間に設けられ、当該シンセサイザの出力端側の負荷変動の、前記ＶＣＯ側への影響を、軽減する第２回路と、
当該シンセサイザの出力オフ時に、前記ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを所定インピダンスに終端する第３回路と、
を備えたことを特徴とする。
【0008】
この発明を実施するに当たり、前記第１回路は、オペアンプと、抵抗器と、コンデンサとを含み、５Ｖを超える出力電圧までをスイングでき、かつ、アクティブフィルタを構成する回路であることが好ましい。
【0009】
この発明を実施するに当たり、前記第２回路は、前記ＶＣＯの出力端に入力端が接続された可変アッテネータと、前記可変アッテネータの出力端に入力端が接続され、出力端が前記第３回路に接続された増幅器と、で構成することが好ましい。
【0010】
この発明を実施するに当たり、前記第３回路は、前記第２回路の出力端を当該シンセサイザの出力端に接続する第１状態、及び、前記第２回路の出力端を前記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第１スイッチ手段と、当該シンセサイザの出力端を前記第２回路の出力端に接続する第１状態、及び、当該シンセサイザの出力端を前記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第２スイッチ手段と、で構成することが好ましい。
【発明の効果】
【0011】
この発明のシンセサイザでは、ＶＣＯとして常時オン状態かつ当該シンセサイザの出力帯域をカバーする単一のＶＣＯを用いるので、（ａ）ＶＣＯを複数個用いてそれらを選択的にオン／オフする場合に比べ、ノイズ発生を低減でき、かつ、（ｂ）ＰＬＬ動作が途絶えることがないから、出力周波数を変える際の再度のＰＬＬ動作が途切れる程度を低減でき、かつ、（ｃ）当該ＶＣＯの電源にフィルタを接続することによるさらなるノイズ低減もできる。また、複数個のＶＣＯを用いる場合、それぞれのＶＣＯが、不要なスプリアスの発生源になるし、また、スプリアスを軽減するためのシールド構造等が必要になるが、本発明は、それらも回避できる。
また、第１回路は、上記ＶＣＯが上記出力帯域をカバーできるよう所定範囲の制御電圧を出力し、かつ、リファレンスリークを減衰するので、ＶＣＯを、所望の通りに動作させることが出来る。
また、第２回路は、前記ＶＣＯ側と当該シンセサイザの出力端との緩衝を軽減し、第３回路は、当該シンセサイザの出力オフ時に、前記ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを、所定インピダンスに終端するので、当該シンセサイザの出力オフ時に、シンセサイザの内部回路とシンセサイザの出力端子とを確実に分離できる。そのため、当該シンセサイザに接続される外部機器等との整合を保ちつつ、当該シンセサイザのオフを、安定にかつ所望の通りに実現できる。
従って、出力周波数のノイズ成分を低減でき、かつ、出力周波数の収束を短時間に行える新規なシンセサイザを提供できる。
また、第１回路は、上記ＶＣＯが上記出力帯域をカバーできるよう所定範囲の制御電圧を出力し、かつ、リファレンスリークを減衰するので、ＶＣＯを、所望の通りに動作させることが出来る。
また、第２回路は、前記ＶＣＯ側と当該シンセサイザの出力端との緩衝を軽減し、第３回路は、当該シンセサイザの出力オフ時に、前記ＶＣＯの出力負荷及び当該シンセサイザの出力負荷それぞれを、所定インピダンスに終端するので、当該シンセサイザの出力オフ時に、シンセサイザの内部回路とシンセサイザの出力端子とを確実に分離できる。そのため、当該シンセサイザに接続される外部機器等との整合を保ちつつ、当該シンセサイザのオフを、安定にかつ所望の通りに実現できる。
従って、出力周波数のノイズ成分を低減でき、かつ、出力周波数の収束を短時間に行える新規なシンセサイザを提供できる。
【図面の簡単な説明】
【0012】
【図1】実施形態のシンセサイザ１０を説明するためのブロック図である。
【図2】実施形態のシンセサイザ１０に具わるＶＣＯ１３の具体的な回路例を説明するための図である。
【図3】実施形態のシンセサイザ１０に具わる第１回路１７の具体的な回路例を説明するための図である。
【図4】従来のシンセサイザ９０を説明するためのブロック図である。
【発明を実施するための形態】
【0013】
以下、図面を参照してこの発明のシンセサイザの実施形態について説明する。なお、説明に用いる各図はこの発明を理解できる程度に概略的に示してあるにすぎない。また、説明に用いる各図において、同様な構成成分については同一の番号を付して示し、その説明を省略する場合もある。
【0014】
１．シンセサイザの構成
図１は、実施形態のシンセサイザ１０を説明するためのブロック図である。実施形態のシンセサイザ１０は、基準発振源１１と、ＶＣＯ１３と、ＰＬＬ回路１５と、第１回路１７と、第２回路１９と、第３回路２１と、Ｄ／Ａ変換器２３と、制御部（ＣＰＵ）２５と、電源用のローパスフィルタ（ＬＰＦ）２７と、出力用のローパスフィルタ（ＬＰＦ）２９と、を備えている。以下、各構成成分それぞれの構成を説明する。
図１は、実施形態のシンセサイザ１０を説明するためのブロック図である。実施形態のシンセサイザ１０は、基準発振源１１と、ＶＣＯ１３と、ＰＬＬ回路１５と、第１回路１７と、第２回路１９と、第３回路２１と、Ｄ／Ａ変換器２３と、制御部（ＣＰＵ）２５と、電源用のローパスフィルタ（ＬＰＦ）２７と、出力用のローパスフィルタ（ＬＰＦ）２９と、を備えている。以下、各構成成分それぞれの構成を説明する。
【0015】
基準発振源１１は、ＰＬＬ回路に対し基準信号を発するものである。基準発振源１１は、シンセサイザ１０の仕様に応じた任意のもので構成でき、例えば、高安定の水晶発振器、さらには他の高安定信号源で構成できる。なお、基準発振源１１は、原発振をそのまま基準信号として用いる場合、あるいは、原発振を分周した周波数を基準信号として用いる場合のいずれの構成のものでも良い。分周した信号を基準信号に用いる場合、分周回路は、基準発振源１１が内蔵しても良いし、ＰＬＬ回路１５が内蔵しても良い。
【0016】
ＶＣＯ１３は、常時オン状態とされ当該シンセサイザ１０の出力帯域をカバーする単一のＶＣＯである。このようなＶＣＯは、任意好適な回路で構成できるが、例えば図２に示した回路によって構成できる。
図２に示したＶＣＯ１３は、第１回路１７からの信号が入力されるインタフェース部１３ａと、インタフェース部１３ａに接続された共振部１３ｂと、共振部１３ｂに接続された帰還部１３ｃと、入力端１３ｄと、出力端１３ｅと、電源接続端子１３ｆと、を備えるものである。
ここで、入力インタフェース部１３ａは、入力端１３ｄ及び接地の間に接続したコンデンサＣ１と、入力端１３ｄ及び共振部１３ｂの間に接続したインダクタＬ１とで構成したものである。このインタフェース部１３ａは、第１回路１７からの不要な高周波信号の結合を疎にするものである。
共振部１３ｂは、２個のバリキャップダイオードＤ１，Ｄ２と、３つのコンデンサＣ２，Ｃ３，Ｃ４と、２個のインダクタＬ２，Ｌ３とを、用いたものである。
具体的には、インダクタＬ１の他端及び接地の間に接地側がアノードとなるよう接続したバリキャップダイオードＤ１と、バリキャップダイオードＤ１のカソードにカソードが接続したバリキャップダイオードＤ２と、バリキャップダイオードＤ２のアノードから、Ｔ字回路上に順次に接続したインダクタＬ２，コンデンサＣ２、コンデンサＣ３、インダクタＬ３及びコンデンサＣ４とで構成してある。
帰還部１３ｃは、ＮＰＮ型のトランジスタＴｒと、トランジスタＴｒのバイアス電圧を設定している抵抗Ｒ１、Ｒ２と、トランジスタＴｒの増幅率を設定しているコンデンサＣ５、Ｃ６と、帰還部１３及び電源接続端子１３ｆ間に接続したインダクタＬ４と、出力端１３ｅ及び接地間に接続したコンデンサＣ７と、で構成してある。トランジスタＴｒのエミッタを、ＶＣＯ１３の出力端１３ｅに接続してあり、かつ、当該エミッタは抵抗器Ｒ３を介して接地してある。従って、共振部１３ｂと帰還部１３ｃとで発振ループを構成している。
このＶＣＯ１３の場合、入力端１３ｄに、第１回路１７からＶＣＯの制御電圧Ｖｃｏｎｔが、入力される。また、このＶＣＯ１３の場合、２個のバリキャップダイオードＤ１，Ｄ２を用いているため、バリキャップダイオードを１個用いる場合に比べ、周波数可変幅を広くできる。
図２に示したＶＣＯ１３は、第１回路１７からの信号が入力されるインタフェース部１３ａと、インタフェース部１３ａに接続された共振部１３ｂと、共振部１３ｂに接続された帰還部１３ｃと、入力端１３ｄと、出力端１３ｅと、電源接続端子１３ｆと、を備えるものである。
ここで、入力インタフェース部１３ａは、入力端１３ｄ及び接地の間に接続したコンデンサＣ１と、入力端１３ｄ及び共振部１３ｂの間に接続したインダクタＬ１とで構成したものである。このインタフェース部１３ａは、第１回路１７からの不要な高周波信号の結合を疎にするものである。
共振部１３ｂは、２個のバリキャップダイオードＤ１，Ｄ２と、３つのコンデンサＣ２，Ｃ３，Ｃ４と、２個のインダクタＬ２，Ｌ３とを、用いたものである。
具体的には、インダクタＬ１の他端及び接地の間に接地側がアノードとなるよう接続したバリキャップダイオードＤ１と、バリキャップダイオードＤ１のカソードにカソードが接続したバリキャップダイオードＤ２と、バリキャップダイオードＤ２のアノードから、Ｔ字回路上に順次に接続したインダクタＬ２，コンデンサＣ２、コンデンサＣ３、インダクタＬ３及びコンデンサＣ４とで構成してある。
帰還部１３ｃは、ＮＰＮ型のトランジスタＴｒと、トランジスタＴｒのバイアス電圧を設定している抵抗Ｒ１、Ｒ２と、トランジスタＴｒの増幅率を設定しているコンデンサＣ５、Ｃ６と、帰還部１３及び電源接続端子１３ｆ間に接続したインダクタＬ４と、出力端１３ｅ及び接地間に接続したコンデンサＣ７と、で構成してある。トランジスタＴｒのエミッタを、ＶＣＯ１３の出力端１３ｅに接続してあり、かつ、当該エミッタは抵抗器Ｒ３を介して接地してある。従って、共振部１３ｂと帰還部１３ｃとで発振ループを構成している。
このＶＣＯ１３の場合、入力端１３ｄに、第１回路１７からＶＣＯの制御電圧Ｖｃｏｎｔが、入力される。また、このＶＣＯ１３の場合、２個のバリキャップダイオードＤ１，Ｄ２を用いているため、バリキャップダイオードを１個用いる場合に比べ、周波数可変幅を広くできる。
【0017】
ＰＬＬ回路１５は、基準発振源１１の出力信号及びＶＣＯ１３の出力信号の位相を比較し、この比較によってロックした信号を出力するものである。なお、この比較では、ＶＣＯ１３の出力信号を分周した信号が比較信号とされる。また、基準発振源１１の信号は、原発振そのものでも、それを分周した信号でも良く、シンセサイザ１０の仕様に応じ決める。ＰＬＬ回路１５は、任意好適な回路によって構成できる。この例のＰＬＬ回路１５は、ＶＣＯ１３が出力する信号を所定分周比で分周する回路を内蔵している。
【0018】
第１回路１７は、ＶＣＯ１３に対しシンセサイザ１０の出力帯域をカバーし得る制御電圧（Ｖｃｏｎｔ）を出力し、かつ、ＰＬＬ回路１５のリファレンスリーク起因のノイズを減衰するものである。この第１回路１７は、任意好適な回路によって構成できるが、この実施形態の場合、図３に示したような、オペアンプ１７ａと、３個のコンデンサＣ１１、Ｃ１２，Ｃ１３と、５個の抵抗器Ｒ１１、Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５と、を含み、５Ｖを超える出力電圧でスイングでき、かつ、アクティブフィルタを構成する回路で構成してある。
具体的には、第１回路１７は、オペアンプ１７ａと、入力端１７ｂ及び接地の間に接続したコンデンサＣ１１と、入力端１７ｂ及びオペアンプ１７ａの反転入力の間に接続した抵抗器Ｒ１１と、オペアンプ１７ａの反転入力及び出力間に接続した抵抗器Ｒ１２及びコンデンサＣ１２の直列回路と、オペアンプ１７ａの出力及び出力端１７ｃの間に接続した抵抗器Ｒ１３と、出力端１７ｃ及び接地の間に接続したコンデンサＣ１３と、オペアンプ１７ａの非反転入力に中点が接続された抵抗器ラダーＲ１４，Ｒ１５と、を備えた回路で構成してある。
具体的には、第１回路１７は、オペアンプ１７ａと、入力端１７ｂ及び接地の間に接続したコンデンサＣ１１と、入力端１７ｂ及びオペアンプ１７ａの反転入力の間に接続した抵抗器Ｒ１１と、オペアンプ１７ａの反転入力及び出力間に接続した抵抗器Ｒ１２及びコンデンサＣ１２の直列回路と、オペアンプ１７ａの出力及び出力端１７ｃの間に接続した抵抗器Ｒ１３と、出力端１７ｃ及び接地の間に接続したコンデンサＣ１３と、オペアンプ１７ａの非反転入力に中点が接続された抵抗器ラダーＲ１４，Ｒ１５と、を備えた回路で構成してある。
【0019】
図３に示したこの第１回路１７の場合、オペアンプ１７ａを用いているので、出力電圧は０～１５Ｖの範囲でスイングするため、ＶＣＯ１３に対し、５Ｖを十分に超える制御電圧（Ｖｃｏｎｔ）を出力できる。従って、ＶＣＯ１３の周波数可変幅を、シンセサイザ１０が必要とする出力帯域をカバーできる可変幅にできる。しかも、抵抗器Ｒ１１～Ｒ１３及びコンデンサＣ１１～Ｃ１３の値を選択することによって３ポールの４次のローパスフィルタを構成できるので、ＰＬＬ回路１５のリファレンスリーク起因のノイズを減衰できる。
【0020】
第２回路１９は、第１スイッチ手段２１ａの切換時に生じる負荷変動及びシンセサイザ１０の出力端側の負荷変動の、ＶＣＯ１３側への影響を、軽減するものである。第２回路１９は、ＶＣＯ１３の出力端１３ｅ（図２参照）と、シンセサイザ１０の出力端１０ａとの間の任意の箇所に設けることが出来る。ただし、第２回路１９は、ＶＣＯ１３の出力端１３ｅ（図２参照）と、第１スイッチ手段２１ａの入力端子との間に設けることが好ましい。この位置に設ける方が、上記した第２回路１９の効果を得やすい。
この実施形態の場合の第２回路１９は、ＶＣＯ１３の出力端１３ｅに入力端が接続された可変アッテネータ１９ａと、可変アッテネータ１９ａの出力端に入力端が接続され、出力端が第３回路２１に接続された増幅器１９ｂと、で構成してある。なお、可変アッテネータ１９ａの制御端子にＤ／Ａ変換器２３を接続してある。また、Ｄ／Ａ変換器２３には、シンセサイザ１０の制御部（ＣＰＵ）２５を接続してある。Ｄ／Ａ変換器２３及び制御部（ＣＰＵ）２５については、後述する。また、増幅器１９ｂは、逆方向利得が小さいものを用いてあり、例えば逆方向の入力信号を－１０ｄＢ以上、より好ましくは－２０ｄＢ以上に減衰できるものが好ましい。
この実施形態の場合の第２回路１９は、ＶＣＯ１３の出力端１３ｅに入力端が接続された可変アッテネータ１９ａと、可変アッテネータ１９ａの出力端に入力端が接続され、出力端が第３回路２１に接続された増幅器１９ｂと、で構成してある。なお、可変アッテネータ１９ａの制御端子にＤ／Ａ変換器２３を接続してある。また、Ｄ／Ａ変換器２３には、シンセサイザ１０の制御部（ＣＰＵ）２５を接続してある。Ｄ／Ａ変換器２３及び制御部（ＣＰＵ）２５については、後述する。また、増幅器１９ｂは、逆方向利得が小さいものを用いてあり、例えば逆方向の入力信号を－１０ｄＢ以上、より好ましくは－２０ｄＢ以上に減衰できるものが好ましい。
【0021】
第３回路２１は、シンセサイザ１０の出力オフ時に、ＶＣＯ１３の出力負荷及びシンセサイザ１０の出力負荷それぞれを所定インピダンスに終端するものである。この実施形態の第３回路２１は、第２回路１９の出力端、すなわち増幅器１９ｂの出力端をシンセサイザ１０の出力端１０ａに接続する第１状態、及び、第２回路の出力端を所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第１スイッチ手段２１ａと、シンセサイザ１０の出力端（この例では出力用のＬＰＦの入力端）を第２回路の出力端に接続する第１状態、及び、当該シンセサイザの出力端を記所定インピダンスに終端する第２状態のいずれかに選択的に切り替える第２スイッチ手段と２１ｂと、で構成してある。第１スイッチ手段２１ａ、第２スイッチ手段２１ｂ各々は、上記終端を実現するため、一端を、所定の抵抗Ｒを介して接地してある。第１スイッチ手段２１ａ、第２スイッチ手段２１ｂ各々は、制御部２５からの制御信号によって切換られる。
【0022】
Ｄ／Ａ変換器２３は、制御部２５から出力されるシンセサイザ１０の出力レベルを変更する信号を、Ｄ／Ａ変換して可変アッテネータ１９ａに出力するものである。
制御部２５は、シンセサイザ１０の動作を司るものである。具体的には、上記した可変アッテネータ１９ａ、第１スイッチ手段２１ａ、第２スイッチ手段２１ｂに対する制御信号や、シンセサイザ１０の使用者による出力周波数の変更指示に応じた各種処理を司る。
制御部２５は、シンセサイザ１０の動作を司るものである。具体的には、上記した可変アッテネータ１９ａ、第１スイッチ手段２１ａ、第２スイッチ手段２１ｂに対する制御信号や、シンセサイザ１０の使用者による出力周波数の変更指示に応じた各種処理を司る。
【0023】
電源用のＬＰＦ２７は、電源側の雑音がＶＣＯ１３に及ぶのを軽減するものであり、シンセサイザ１０の仕様に応じた任意の回路で構成できる。
出力用のＬＰＦ２９は、シンセサイザ１０の出力帯域は通過しそれ以外の帯域は急峻に減衰するものであり、シンセサイザ１０の仕様に応じた任意の回路で構成できる。
出力用のＬＰＦ２９は、シンセサイザ１０の出力帯域は通過しそれ以外の帯域は急峻に減衰するものであり、シンセサイザ１０の仕様に応じた任意の回路で構成できる。
【0024】
２．シンセサイザの動作
次に、この発明のシンセサイザの理解を深めるために、シンセサイザ１０の動作について簡単に説明する。
シンセサイザ１０がオン状態にされると、ＶＣＯ１３は常にオン状態になる。シンセサイザ１０の使用者が所望とする周波数の信号の出力を要求すると、それに応じてＰＬＬ回路１５はＶＣＯ１３の信号を所定の分周比で分周して比較信号を生成する。また、ＰＬＬ回路１５は、従来同様に、この比較信号と基準発振源１１からの基準信号（原発振又は原発振の分周信号）との位相比較をし、この比較でロックした信号を、第１回路１７に出力する。第１回路１７は、ロックした信号に応じ、ＶＣＯの制御電圧ＶｃｏｎｔをＶＣＯ１３に出力する。従って、ＶＣＯ１３は、使用者が所望とする周波数を出力する。従って、分周比を変えることで、基準信号の周波数のステップでシンセサイザの出力を可変できる。ただし、本発明では、ＶＣＯ１３が単一のものかつ常時オン動作のものであるため、発明の効果の欄で説明した通り、従来に比べ、ノイズが生じにくく、かつ、周波数収束の時間が短いシンセサイザを実現できる。
一方、本発明のシンセサイザ１０では、シンセサイザの出力をオフしたい場合、ＶＣＯ１３は動作状態のまま、第１スイッチ手段２１ａ及び第２スイッチ手段２１ｂ各々を、終端抵抗Ｒの側に切り替える。これにより、シンセサイザ１０の出力端１０ａはＶＣＯ１３と分離されると共に、所定のインピダンスに終端される。従って、外部機器に対し悪影響なしに出力をオフにできる。
次に、この発明のシンセサイザの理解を深めるために、シンセサイザ１０の動作について簡単に説明する。
シンセサイザ１０がオン状態にされると、ＶＣＯ１３は常にオン状態になる。シンセサイザ１０の使用者が所望とする周波数の信号の出力を要求すると、それに応じてＰＬＬ回路１５はＶＣＯ１３の信号を所定の分周比で分周して比較信号を生成する。また、ＰＬＬ回路１５は、従来同様に、この比較信号と基準発振源１１からの基準信号（原発振又は原発振の分周信号）との位相比較をし、この比較でロックした信号を、第１回路１７に出力する。第１回路１７は、ロックした信号に応じ、ＶＣＯの制御電圧ＶｃｏｎｔをＶＣＯ１３に出力する。従って、ＶＣＯ１３は、使用者が所望とする周波数を出力する。従って、分周比を変えることで、基準信号の周波数のステップでシンセサイザの出力を可変できる。ただし、本発明では、ＶＣＯ１３が単一のものかつ常時オン動作のものであるため、発明の効果の欄で説明した通り、従来に比べ、ノイズが生じにくく、かつ、周波数収束の時間が短いシンセサイザを実現できる。
一方、本発明のシンセサイザ１０では、シンセサイザの出力をオフしたい場合、ＶＣＯ１３は動作状態のまま、第１スイッチ手段２１ａ及び第２スイッチ手段２１ｂ各々を、終端抵抗Ｒの側に切り替える。これにより、シンセサイザ１０の出力端１０ａはＶＣＯ１３と分離されると共に、所定のインピダンスに終端される。従って、外部機器に対し悪影響なしに出力をオフにできる。
【符号の説明】
【0025】
１０：実施形態のシンセサイザ、 １１ａ：シンセサイザ１０の出力端子
１３：ＶＣＯ、 １５：ＰＬＬ回路
１７：第１回路、 １９：第２回路
１９ａ：可変アッテネータ、 １９ｂ：増幅器
２１：第３回路、 ２１ａ：第１スイッチ手段
２１ｂ：第２スイッチ手段、 ２３：Ｄ／Ａ変換器
２５：制御部、 ２７：電源用ＬＰＦ
２９：出力用ＬＰＦ
１３：ＶＣＯ、 １５：ＰＬＬ回路
１７：第１回路、 １９：第２回路
１９ａ：可変アッテネータ、 １９ｂ：増幅器
２１：第３回路、 ２１ａ：第１スイッチ手段
２１ｂ：第２スイッチ手段、 ２３：Ｄ／Ａ変換器
２５：制御部、 ２７：電源用ＬＰＦ
２９：出力用ＬＰＦ
【図1】
【図2】
【図3】
【図4】