特開 2023-100547 半導体装置及び半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023100547

(43)【公開日】2023-07-19

(54)【発明の名称】半導体装置及び半導体記憶装置

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20230711BHJP

   H01L 21/82 20060101ALI20230711BHJP

   H01L 21/8234 20060101ALI20230711BHJP

   H10B 12/00 20230101ALI20230711BHJP

   H10B 99/00 20230101ALI20230711BHJP

【ＦＩ】

H01L27/092 F

H01L21/82 S

H01L27/06 102A

H01L21/82 L

H01L27/108 681F

H01L27/10 481

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022001304

(22)【出願日】2022-01-06

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】谷川 博之

【テーマコード（参考）】

5F048

5F064

5F083

【Ｆターム（参考）】

5F048AB01

5F048AC03

5F048AC10

5F048BB05

5F048BF16

5F048BF17

5F048CB02

5F064BB07

5F064BB12

5F064BB14

5F064CC09

5F064CC12

5F064CC22

5F064EE23

5F064EE27

5F064EE42

5F083AD00

5F083GA06

5F083GA09

5F083LA09

5F083LA10

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083ZA01

(57)【要約】

【課題】所望の電圧まで降圧させることが可能な半導体装置を提供する。
【解決手段】第１の電圧を第２の電圧に降圧して出力部から出力する降圧回路における前記第２の電圧を供給する第１のトランジスタ又は第２のトランジスタの少なくとも一方は、前記出力部に接続されているドレイン電極の拡散層と第１の金属層とを接続する第１のコンタクトの数より、接地電圧に接続されている、又は前記第１の電圧が供給されるソース電極の第２のコンタクトの数の方が多く設けられており、前記出力部に接続されている前記ドレイン電極の前記第１の金属層と第２の金属層とを接続する第１のビアの数より、接地電圧に接続されている、又は前記第１の電圧が供給される前記ソース電極の第２のビアの数の方が多く設けられている半導体装置１００が提供される。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１の電圧を第２の電圧に降圧して出力部から出力する降圧回路における前記第２の電圧を供給する第１のトランジスタ又は第２のトランジスタの少なくとも一方は、
前記出力部に接続されているドレイン電極の拡散層と第１の金属層とを接続する第１のコンタクトの数より、接地電圧に接続されている、又は前記第１の電圧が供給されるソース電極の第２のコンタクトの数の方が多く設けられており、前記出力部に接続されている前記ドレイン電極の前記第１の金属層と第２の金属層とを接続する第１のビアの数より、接地電圧に接続されている、又は前記第１の電圧が供給される前記ソース電極の第２のビアの数の方が多く設けられている、
半導体装置。

【請求項2】

複数の前記ソース電極と複数の前記ドレイン電極とによって分割され、前記第２の電圧を供給するために前記出力部の電圧をフィードバックして参照電圧と比較して発生させた第３の電圧が供給されるゲート電極のポリシリコン層が前記ドレイン電極又は前記ソース電極の拡散層を囲んでいる、請求項１に記載の半導体装置。

【請求項3】

前記接地電圧に接続されている、又は前記第１の電圧が供給される前記ソース電極の前記第２の金属層と、前記出力部に接続されている前記ドレイン電極の前記第２の金属層とが、前記拡散層の上部でゲート長方向に配線され、前記ソース電極の前記第２の金属層の配線が、前記ドレイン電極の前記第２の金属層の配線の間を通過している、請求項１に記載の半導体装置。

【請求項4】

前記接地電圧に接続されている、又は前記第１の電圧が供給される前記ソース電極の前記第２の金属層が、前記出力部に接続されている前記第１のトランジスタ又は前記第２のトランジスタの前記拡散層の上部でゲート長方向に配線され、前記出力部に接続されているドレイン電極の前記第２の金属層が、前記第１のトランジスタ又は前記第２のトランジスタの前記拡散層の外側でゲート長方向に配線されている、請求項１に記載の半導体装置。

【請求項5】

前記第２のコンタクトの数は前記第１のコンタクトの数の２倍以上であり、
前記第２のビアの数は前記第１のビアの数の２倍以上である、
請求項１～請求項４のいずれか１項に記載の半導体装置。

【請求項6】

請求項１～請求項５のいずれか１項に記載の半導体装置と、
前記半導体装置と電気的に接続されるメモリセルと、
を備える、半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体記憶装置に関する。

【背景技術】

【0002】

半導体装置は微細化が進んでおり、半導体装置の内部回路の電源電圧は低下させる必要がある。一方、半導体装置へ供給される外部電源電圧は、従来仕様との互換性を保つために従来通りの高い電圧でありうる。そこで、外部電源電圧が高電圧で入力される場合を考慮して、高電圧を低電圧へ降圧するレギュレータを半導体装置に内蔵し、このレギュレータの出力電圧を内部回路へ供給することが行われる。例えば、特許文献１は、半導体装置において、外部電源電圧をチップ内部で必要とする電源電圧に降圧する降圧回路を開示している。

【0003】

また例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、メモリキャパシタの信号電荷量を規定するとともに、プリチャージ時のデータ線電圧として、外部電源電圧を内部動作電圧に降圧した上で、さらに１／２に降圧するのに、ドライバを備えた降圧回路を用いることが一般的に行われている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９－８７９８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしプロセスの微細化が進むと、降圧回路において十分に電流を引き抜けず、電圧を降下させることができず、出力電圧が規定の電圧を超えてしまう場合があった。十分に電流を引き抜けないのは、電流を引き抜くためのドライバの閾値の上昇に起因するものであり、ドライバのゲート幅を大きくしても、電流の引き抜きの改善効果がほとんど得られない。

【0006】

本発明は、上記の点に鑑みてなされたものであり、所望の電圧まで降圧させることが可能な半導体装置及び半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の第１態様に係る半導体装置は、第１の電圧を第２の電圧に降圧して出力部から出力する降圧回路における前記第２の電圧を供給する第１のトランジスタ又は第２のトランジスタの少なくとも一方は、前記出力部に接続されているドレイン電極の拡散層と第１の金属層とを接続する第１のコンタクトの数より、接地電圧に接続されている、又は前記第１の電圧が供給されるソース電極の第２のコンタクトの数の方が多く設けられており、前記出力部に接続されている前記ドレイン電極の前記第１の金属層と第２の金属層とを接続する第１のビアの数より、接地電圧に接続されている、または前記第１の電圧が供給される前記ソース電極の第２のビアの数の方が多く設けられている。

【0008】

本発明の第２態様に係る半導体装置は、第１態様に係る半導体装置であって、複数の前記ソース電極と複数の前記ドレイン電極とによって分割され、前記第２の電圧を供給するために前記出力部の電圧をフィードバックして参照電圧と比較して発生させた第３の電圧が供給されるゲート電極のポリシリコン層が前記ドレイン電極又は前記ソース電極の拡散層を囲んでいる。

【0009】

本発明の第３態様に係る半導体装置は、第１態様に係る半導体装置であって、前記接地電圧に接続されている、又は前記第１の電圧が供給される前記ソース電極の前記第２の金属層と、前記出力部に接続されている前記ドレイン電極の前記第２の金属層とが、前記拡散層の上部でゲート長方向に配線され、前記ソース電極の前記第２の金属層の配線が、前記ドレイン電極の前記第２の金属層の配線の間を通過している。

【0010】

本発明の第４態様に係る半導体装置は、第１態様に係る半導体装置であって、前記接地電圧に接続されている、又は前記第１の電圧が供給される前記ソース電極の前記第２の金属層が、前記出力部に接続されている前記第１のトランジスタ又は前記第２のトランジスタの前記拡散層の上部でゲート長方向に配線され、前記出力部に接続されているドレイン電極の前記第２の金属層が、前記第１のトランジスタ又は前記第２のトランジスタの前記拡散層の外側でゲート長方向に配線されている。

【0011】

本発明の第５態様に係る半導体装置は、第１態様～第４態様のいずれかに係る半導体装置であって、前記第２のコンタクトの数は前記第１のコンタクトの数の２倍以上であり、前記第２のビアの数は前記第１のビアの数の２倍以上である。

【0012】

本発明の第６態様に係る半導体記憶装置は、第１態様～第５態様のいずれかに係る半導体装置と、前記半導体装置と電気的に接続されるメモリセルと、を備える。

【発明の効果】

【0013】

本発明によれば、所望の電圧まで降圧させることが可能な半導体装置及び半導体記憶装置を提供することができる。

【図面の簡単な説明】

【0014】

【図1】本実施形態に係る半導体装置の回路構成を示す図である。

【図2】本実施形態に係るドライバのＮＭＯＳトランジスタの平面図である。

【図3】本実施形態に係るドライバのＮＭＯＳトランジスタの、図２のＡ－Ａ’線の断面図である。

【図4】比較例となるＮＭＯＳトランジスタの平面図である。

【図5】本実施形態に係るドライバのＮＭＯＳトランジスタの平面図である。

【図6】本実施形態に係るドライバのＮＭＯＳトランジスタの平面図である。

【図7】本実施形態に係るドライバのＮＭＯＳトランジスタの平面図である。

【図8】本実施形態に係る半導体装置を備えた半導体記憶装置の例を示す図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

【0016】

図１は、本実施形態に係る半導体装置の回路構成を示す図である。

【0017】

図１に示した半導体装置１００は、直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３と、コンパレータ１０１、１０２と、インバータ１０３、１０４と、ドライバ１０５、１０６と、を備える。ドライバ１０５はＰＭＯＳトランジスタであり、ドライバ１０６はＮＭＯＳトランジスタである。

【0018】

抵抗Ｒ１、Ｒ２、Ｒ３は、内部動作電圧ＶＤを分圧するために設けられる。コンパレータ１０１は、抵抗Ｒ１と、抵抗Ｒ２、Ｒ３とによって内部動作電圧ＶＤが分圧された電圧ＶＲＥＦＵと、半導体装置１００の出力電圧ＶＣＰとを比較して、出力電圧ＶＣＰの方が高ければ、ドライバ１０６のＮＭＯＳトランジスタをオンするための信号を出力する。コンパレータ１０２は、抵抗Ｒ１、Ｒ２と、抵抗Ｒ３と、によって内部動作電圧ＶＤが分圧された電圧ＶＲＥＦＬと、半導体装置１００の出力電圧ＶＣＰとを比較して、出力電圧ＶＣＰの方が低ければ、ドライバ１０５のＰＭＯＳトランジスタをオンするための信号を出力する。なお、電圧ＶＲＥＦＵはＶＤ／２＋ΔＶであり、電圧ＶＲＥＦＬはＶＤ／２－ΔＶである。

【0019】

ドライバ１０６は、ＮＭＯＳトランジスタからなり、電圧ＶＲＥＦＵと、半導体装置１００の出力電圧ＶＣＰとを比較して、出力電圧ＶＣＰの方が高ければ、コンパレータ１０１からの出力に応じてＮＭＯＳトランジスタがオンされる。ドライバ１０６のＮＭＯＳトランジスタがオンされると、半導体装置１００の出力から電流を引き抜き、出力電圧ＶＣＰを下げる。

【0020】

ドライバ１０５は、ＰＭＯＳトランジスタからなり、電圧ＶＲＥＦＬと、半導体装置１００の出力電圧ＶＣＰとを比較して、出力電圧ＶＣＰの方が低ければ、コンパレータ１０２からの出力に応じてＰＭＯＳトランジスタがオンされる。ドライバ１０５のＰＭＯＳトランジスタがオンされると、半導体装置１００の出力へ電流を流し込み、出力電圧ＶＣＰを上げる。

【0021】

本実施形態に係る半導体装置１００は、ドライバ１０６の電流の引き抜き性能を高めることで、出力電圧ＶＣＰがＶＤ／２＋ΔＶを超えないように制御できる。ドライバ１０６のＮＭＯＳトランジスタの構造例について説明する。

【0022】

（第１実施例）
まず、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの第１の実施例を示す。図２は、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの平面図である。また、図３は、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの、図２のＡ－Ａ’線の断面図である。

【0023】

図２及び図３に示したように、ドライバ１０６の第１の実施例のＮＭＯＳトランジスタは、ソース電極の配線Ｍ１層１０８、ドレイン電極の配線Ｍ１層１０９、図１に示したＮＧノードのポリシリコン層１１０、コンタクト１１１、ビア１１２、ＮＧノードのコンタクト１１３、ＮＧノードの配線Ｍ１層１１４、ＶＳＳノードの配線Ｍ２層１１５、ＶＣＰノードの配線Ｍ２層１１６、及びＮ＋拡散層１１７を備える。

【0024】

本実施形態に係るドライバ１０６は、回路面積を小さく抑えるため、電源電圧ＶＤ、接地電圧ＶＳＳ及び出力電圧ＶＣＰはＭＯＳドライバの上に配線している。なお、図２では、周囲に存在するドライバ１０６のＮＭＯＳトランジスタの基板電圧を給電するガードリング領域及びガードバンド領域の図示を省略している。ガードリング領域及びガードバンド領域の図示の省略は、以降の図でも同様である。

【0025】

図２及び図３に示したドライバ１０６のＮＭＯＳトランジスタは、ＶＳＳノードの配線Ｍ２層１１５が形成されている領域において、ＶＣＰノードの配線Ｍ２層１１６に接続されているドレイン電極のＮ＋拡散層１１７とドレイン電極の配線Ｍ１層１０９とを接続するコンタクト１１１（以下第１のコンタクトとも称する）の数より、ＶＳＳノードの配線Ｍ２層１１５に接続されているコンタクト１１１（以下第２のコンタクトとも称する）の数が多く設けられている。また、ドライバ１０６の第１の実施例のＮＭＯＳトランジスタは、ＶＣＰノードに接続されているドレイン電極の配線Ｍ１層１０９とＶＣＰノードの配線Ｍ２層１１６とを接続するビア１１２（以下第１のビアとも称する）の数より、ＶＳＳノードに接続されているドレイン電極の配線Ｍ１層１０９とＶＳＳノードの配線Ｍ２層１１５とを接続するビア１１２（以下第２のビアとも称する）の数の方が多く設けられている。

【0026】

例えば、第２のコンタクトの数は、第１のコンタクトの数の２倍以上であってもよい。また例えば、第２のビアの数は、第１のビアの数の２倍以上であってもよい。なおビア及びコンタクトの数は、回路規模に応じて適切に選択される。

【0027】

比較例として、ＶＣＰノードの配線Ｍ２層１１６に接続されているドレイン電極のＮ＋拡散層１１７とドレイン電極の配線Ｍ１層１０９とを接続するコンタクト１１１と、接地電圧ＶＳＳに接続されているソース電極のコンタクト１１１の数とを同数にし、かつ、ＶＣＰノードに接続されているドレイン電極の配線Ｍ１層１０９とＶＣＰノードの配線Ｍ２層１１６とを接続するビア１１２の数と、ＶＳＳノードに接続されているドレイン電極の配線Ｍ１層１０９とＶＳＳノードの配線Ｍ２層１１５とを接続するビア１１２の数とを同数にした例を示す。

【0028】

図４は、ドライバ１０６のＮＭＯＳトランジスタの比較例となるＮＭＯＳトランジスタの平面図である。

【0029】

ＤＲＡＭのメモリセルのプレート線電圧又はビット線プリチャージ電圧のように数ｍＡ以上の電流がＶＣＰノードから引き抜かれる場合、外部パッドの接地電圧ＶＳＳに接続する経路の配線Ｍ２層１１５からソース電極のＮ＋拡散層１１７の間にあるコンタクト１１１とビア１１２との抵抗によって、拡散層ソース電極の電圧が浮き上る。一方、ドライバ１０６の基板電圧は、電流が引き抜かれることが無いので電圧の浮き上りは無く、接地電圧ＶＳＳが供給されている。よって、ドライバ１０６のＮＭＯＳトランジスタの基板効果により閾値が上昇し、特にプロセスが微細化して、元々閾値が高く電圧ＶＤが低い場合には、ドライバ１０６のゲート（ＮＧノード）を電圧ＶＤまで振幅させても十分な電流の引き抜きが得られない。十分な電流の引き抜きが得られないと、ＶＣＰノードの出力電圧がＶＤ／２＋ΔＶを超えてしまうおそれがあった。トランジスタの閾値の上昇に起因するものであるので、ドライバ１０６のゲート幅を大きくしても、電流の引き抜きの改善効果はほとんど得られない。

【0030】

すなわち、図４に示した比較例では、放電能力が不足することにより、所望の電圧まで低下させることができない場合がある。

【0031】

これに対して、図２及び図３に示したドライバ１０６のＮＭＯＳトランジスタは、図２に示したようにコンタクト１１１とビア１１２とを設けることで、ＶＳＳノードの配線Ｍ２層１１５からソース電極のＮ＋拡散層１１７の間にあるコンタクト１１１とビア１１２の抵抗を下げることが出来る。コンタクト１１１とビア１１２の抵抗を下げることで、基板効果によるドライバ１０６のＮＭＯＳトランジスタの閾値の上昇が抑えられる。

【0032】

詳細には、ソース拡散層を広げてコンタクト及びビアの数を２倍した場合、コンタクト抵抗及びビア抵抗は１／２になる。拡散層抵抗を考慮したとしても、どのような拡散層抵抗値であっても（すなわち、あらゆるプロセスであっても）、図２及び図３に示したドライバ１０６のＮＭＯＳトランジスタは必ず抵抗低減の効果が得られる。コンタクト抵抗及びビア抵抗が低減されれば、ソースの浮き上がりは低減されて、しきい値の上昇が抑えられることで、放電能力を確保することができる。

【0033】

ドライバ１０６のＮＭＯＳトランジスタの閾値の上昇が抑えられることで、ＶＣＰノードへの電流の流れ込みに対してゲート幅に比例した十分な電流引き抜き能力が確保でき、ＶＣＰノードの出力電圧をＶＤ／２＋ΔＶ以下に収めることができる。また、図２に示したように、両端のＮ＋拡散層１１７をソース電極としたことによって、ＶＣＰノードの出力電圧ＶＣＰの電圧値に関わらず、ラッチアップを起こす可能性を無くすことができる。

【0034】

（第２実施例）
次に、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの第２の実施例を示す。図５は、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの平面図である。

【0035】

図５に示したＮＭＯＳトランジスタは、図２に示したＮＭＯＳトランジスタのレイアウトに対し、さらに素子分離領域上でＮＧノードのポリシリコン層１１０を接続して、ドレイン電極のＮ＋拡散層１１７を囲んでいる。

【0036】

降圧回路を使用しない場合に、ＶＣＰノードの出力電圧ＶＣＰを、ＶＤ等の接地電圧ＶＳＳ以外の何らかの仕様の電圧に固定した場合に、ドライバ１０６のＮＭＯＳトランジスタには、ソース電極とドレイン電極とで電位差があることによってフィールドリーク電流が発生する。第１の実施例によってソース電極が大きくなるとフィールドリーク電流は増加するが、第２の実施例によれば、ポリシリコン層１１０に接地電圧ＶＳＳを印加することによって、フィールドリーク電流を無くすことができる。

【0037】

（第３実施例）
次に、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの第３の実施例を示す。図６は、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの平面図である。

【0038】

図６に示したＮＭＯＳトランジスタは、図２に示したＮＭＯＳトランジスタのレイアウトに対し、外部パッドの接地電圧ＶＳＳに接続する経路のＶＳＳノードの配線Ｍ２層１１５を、ＮＧノードのポリシリコン層１１０の中心付近にゲート幅方向と垂直に配線し、ＶＳＳノードの配線Ｍ２層１１５の両側にＶＣＰノードの配線Ｍ２層１１６を配線している。

【0039】

図２に示した第１の実施例では、ＶＣＰノードの配線Ｍ２層１１６側のＶＳＳノードの配線Ｍ２層１１５のビア１１２への電流集中が起こる。ＶＳＳノードの配線Ｍ２層１１５のビア１１２への電流集中が起こると、ＶＣＰノードの配線Ｍ２層１１６の下のソース電極のＮ＋拡散層１１７では電圧の浮き上りが大きく、ＶＣＰノードの配線Ｍ２層１１６の下の領域のＭＯＳトランジスタの閾値が他の領域のＭＯＳトランジスタの閾値よりも大きくなっている。

【0040】

第３の実施例によれば、ＶＣＰノードの配線Ｍ２層１１６側のビア１１２からソース電極のＮ＋拡散層１１７の端までの距離を、第１の実施例より短くしている。ＶＣＰノードの配線Ｍ２層１１６側のビア１１２からソース電極のＮ＋拡散層１１７の端までの距離が短くなることによって、ＶＣＰノードの配線Ｍ２層１１６側のビア１１２への電流集中を緩和することができる。そのため、同じコンタクト数及びビア数ならば、第１の実施例よりもドライバ１０６のＮＭＯＳトランジスタの閾値の上昇を抑えることができる。

【0041】

（第４実施例）
次に、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの第４の実施例を示す。図７は、本実施形態に係るドライバ１０６のＮＭＯＳトランジスタの平面図である。

【0042】

図７に示したＮＭＯＳトランジスタは、図２に示したＮＭＯＳトランジスタのレイアウトに対し、ＶＳＳノードの配線Ｍ２層１１５がＮ＋拡散層１１７の上に配線されている。また図７に示したＮＭＯＳトランジスタは、図２に示したＮＭＯＳトランジスタのレイアウトに対し、ＶＣＰノードの配線Ｍ２層１１６は、ＶＣＰノードの配線Ｍ１層１０９を引出し、素子分離領域上に配線されている。

【0043】

第４の実施例によれば、ＶＳＳノードの配線Ｍ２層１１５のビア１１２の個数が増え、しかもそれぞれのビア１１２へ均等に電流を流すことができる。数が増えたビア１１２へ均等に電流を流すことによって、ソース電極のＮ＋拡散層１１７の電圧の浮き上りは小さく抑えることが出来る。その為、第４の実施例は、基板効果によるドライバ１０６のＮＭＯＳトランジスタの閾値の上昇が抑えられ、ＶＣＰノードへの電流の流れ込みに対して、ゲート幅に比例した十分な電流引き抜き能力が確保できる。

【0044】

上記各実施例では、ドライバ１０６のＮＭＯＳトランジスタについて説明したが、ドライバ１０５のＰＭＯＳトランジスタについても同様の構成を適用することができる。また、上記各実施例のトランジスタの構成は、図１に示した電圧をＶＤからＶＤ／２に降圧する半導体装置に、任意の電圧に降圧する回路のドライバ部のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタについて適用可能である。

【0045】

続いて、本実施形態に係る半導体装置を備えた半導体記憶装置を示す。図８は、本実施形態に係る半導体装置１００を備えた半導体記憶装置１の例を示す図である。

【0046】

図８に示した半導体記憶装置１は、半導体装置１００と、半導体装置１００に電気的に接続されているメモリセル１０と、を備える。半導体装置１００は、例えば、メモリセル１０のプレート線電圧又はビット線プリチャージ電圧をＶＣＰノードから供給する。半導体記憶装置１は、半導体装置１００からの出力電圧ＶＣＰが安定して供給されることで、例えば図４に示したような比較例のトランジスタがドライバ１０５、１０６に設けられている場合に比べ、メモリセル１０の動作が安定する。

【0047】

以上説明したように本実施形態によれば、所望の電圧まで降圧させることが可能な半導体装置１００及び半導体装置１００を備えた半導体記憶装置１が提供される。

【符号の説明】

【0048】

１ 半導体記憶装置
１０ メモリセル
１００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】