特開 2023-10103 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023010103

(43)【公開日】2023-01-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20230113BHJP

   H01L 21/3205 20060101ALI20230113BHJP

   H01L 21/82 20060101ALI20230113BHJP

   H01L 21/8234 20060101ALI20230113BHJP

   H01L 27/00 20060101ALI20230113BHJP

   H01L 23/36 20060101ALI20230113BHJP

   H01L 25/07 20060101ALI20230113BHJP

【ＦＩ】

H01L27/04 C

H01L21/88 J

H01L21/82 L

H01L27/088 E

H01L27/06 102A

H01L27/00 301B

H01L23/36 Z

H01L25/08 C

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021113963

(22)【出願日】2021-07-09

(71)【出願人】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(71)【出願人】

【識別番号】390005175

【氏名又は名称】株式会社アドバンテスト

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】大場 隆之

(72)【発明者】

【氏名】菅谷 慎二

【テーマコード（参考）】

5F033

5F038

5F048

5F064

5F136

【Ｆターム（参考）】

5F033GG02

5F033HH00

5F033HH07

5F033HH08

5F033HH11

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5F033HH33

5F033JJ01

5F033JJ07

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5F033JJ15

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5F033JJ21

5F033JJ33

5F033KK00

5F033KK08

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5F033KK13

5F033KK14

5F033KK15

5F033KK18

5F033KK21

5F033KK32

5F033KK33

5F033LL06

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5F033MM13

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5F033PP26

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5F033QQ07

5F033QQ11

5F033QQ13

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5F033QQ48

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5F033RR06

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5F033VV04

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5F033XX22

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5F136DA13

5F136FA01

5F136FA02

5F136FA03

5F136FA23

5F136FA25

(57)【要約】

【課題】電源安定化と放熱性能の向上とを両立した半導体装置の提供。
【解決手段】本半導体装置は、基板と、前記基板上に配置された半導体チップと、を有し、前記基板は、前記半導体チップ側に開口する溝を備え、前記溝の内側に、絶縁層を介して所定パターンの配線部が設けられ、前記基板は前記半導体チップのグランド配線に接続され、前記配線部は前記半導体チップの電源配線に接続され、前記配線部は、前記基板の背面から露出していない。
【選択図】図１

【特許請求の範囲】

【請求項1】

電源グランド層と、
前記電源グランド層上に配置された半導体チップと、を有し、
前記電源グランド層は、
前記半導体チップ側に開口する溝を備えた基板と、
前記溝の内側に絶縁層を介して配置された所定パターンの配線部と、を含み、
前記基板は前記半導体チップのグランド配線に接続され、前記配線部は前記半導体チップの電源配線に接続され、
前記配線部は、前記基板の背面から露出していない、半導体装置。

【請求項2】

前記所定パターンは、平面視でメッシュ状のパターンである、請求項１に記載の半導体装置。

【請求項3】

前記基板は、底部と、前記底部を囲む側壁部と、前記底部上の前記側壁部で囲まれた領域に互いに離隔して配置された複数の柱状部と、を有し、
各々の前記柱状部は、前記メッシュ状のパターンの開口部内に配置されている、請求項２に記載の半導体装置。

【請求項4】

前記基板と前記絶縁層と前記配線部との間でデカップリングキャパシタが形成されている、請求項１乃至３のいずれか一項に記載の半導体装置。

【請求項5】

前記基板と前記半導体チップのグランド配線との接続、及び前記配線部と前記半導体チップの電源配線との接続は、前記半導体チップに設けられた貫通電極により行われ、
前記基板又は前記配線部と接続される前記貫通電極の端面の面積の合計は、前記半導体チップの背面の面積の２％以上である、請求項１乃至４のいずれか一項に記載の半導体装置。

【請求項6】

前記基板はシリコンから形成され、
前記シリコンの体積は、前記シリコンと前記配線部との合計の体積に対して６０％以下である、請求項１乃至５のいずれか一項に記載の半導体装置。

【請求項7】

前記配線部は金属層を含む、請求項６に記載の半導体装置。

【請求項8】

前記金属層はポーラス状である、請求項７に記載の半導体装置。

【請求項9】

前記配線部は、前記半導体チップ側に位置する金属層、及び前記金属層の下層に位置するカーボン層を含む、請求項６に記載の半導体装置。

【請求項10】

縦断面視で、前記カーボン層の面積は、前記カーボン層と前記金属層の合計の面積に対して１０％以上である、請求項９に記載の半導体装置。

【請求項11】

前記カーボン層は、カーボンナノチューブ又はグラフェン片を含み、前記金属層は銅を含む、請求項９又は１０に記載の半導体装置。

【請求項12】

前記電源グランド層と前記半導体チップとの間に、前記配線部の配線よりも高密度の配線を備えた接続配線部が配置されている、請求項１乃至１１のいずれか一項に記載の半導体装置。

【請求項13】

平面視で、前記電源グランド層上の異なる位置に複数の半導体チップが配置され、
前記電源グランド層と各々の前記半導体チップとの間に、前記配線部の配線よりも高密度の配線を備えた接続配線部が配置され、
各々の前記半導体チップ間は、前記接続配線部により接続されている、請求項１乃至１１のいずれか一項に記載の半導体装置。

【請求項14】

前記配線部は、平面視で、互いに絶縁された複数の系統に分割され、
それぞれの系統の前記配線部は、前記半導体チップの異なる系統の電源配線に接続される、請求項１乃至１３のいずれか一項に記載の半導体装置。

【請求項15】

前記電源グランド層は、平面視で、前記半導体チップより大きい、請求項１乃至１４のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置では、一般に、世代が進むと集積度が上がり、それに伴う負荷容量低減と電源電圧低下によって回路規模当たりの消費電力が低下する。一方、集積度が上がった場合に、それに伴って発熱密度が下がるとは限らず、むしろ発熱密度は上昇する傾向にある。今後の半導体装置には、電源安定化と放熱性能の向上が求められる。

【0003】

従来の半導体装置として、例えば、シリコン基板を背面側から加工して、シリコン基板の背面側に電源用の金属配線を形成し、金属配線の下面をシリコン基板の背面から露出させた構造が知られている。この電源用の金属配線は、シリコン基板に設けられた貫通配線により、他の配線と接続される（例えば、非特許文献１参照）。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】H. Sonoda, et al., in Proc. IEDM 2020 , 35.1, pp. 685-688, Dec. 2020.

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のような構造の半導体装置では、ある程度の電源安定化は可能であるが、熱散逸機構を有していないため、放熱効果はあまり期待できない。

【0006】

本発明は上記の点に鑑みてなされたもので、電源安定化と放熱性能の向上とを両立した半導体装置の提供を課題とする。

【課題を解決するための手段】

【0007】

本半導体装置は、基板と、前記基板上に配置された半導体チップと、を有し、前記基板は、前記半導体チップ側に開口する溝を備え、前記溝の内側に、絶縁層を介して所定パターンの配線部が設けられ、前記基板は前記半導体チップのグランド配線に接続され、前記配線部は前記半導体チップの電源配線に接続され、前記配線部は、前記基板の背面から露出していない。

【発明の効果】

【0008】

開示の技術によれば、電源安定化と放熱性能の向上とを両立した半導体装置を提供できる。

【図面の簡単な説明】

【0009】

【図1】第１実施形態に係る半導体装置を例示する断面図である。

【図2】電源グランド層を例示する平面図である。

【図3】電源グランド層を例示する斜視図である。

【図4】第１実施形態に係る半導体装置の製造工程を例示する図（その１）である。

【図5】第１実施形態に係る半導体装置の製造工程を例示する図（その２）である。

【図6】第１実施形態に係る半導体装置の製造工程を例示する図（その３）である。

【図7】第１実施形態に係る半導体装置の製造工程を例示する図（その４）である。

【図8】第１実施形態に係る半導体装置の製造工程を例示する図（その５）である。

【図9】第１実施形態に係る半導体装置の製造工程を例示する図（その６）である。

【図10】第１実施形態に係る半導体装置の製造工程を例示する図（その７）である。

【図11】第１実施形態に係る半導体装置の製造工程を例示する図（その８）である。

【図12】第１実施形態に係る半導体装置の製造工程を例示する図（その９）である。

【図13】第１実施形態に係る半導体装置の製造工程を例示する図（その１０）である。

【図14】第１実施形態に係る半導体装置の製造工程を例示する図（その１１）である。

【図15】第１実施形態に係る半導体装置の製造工程を例示する図（その１２）である。

【図16】第１実施形態に係る半導体装置の製造工程を例示する図（その１３）である。

【図17】第１実施形態の変形例１に係る半導体装置を例示する断面図である。

【図18】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その１）である。

【図19】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その２）である。

【図20】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その３）である。

【図21】第１実施形態の変形例２に係る半導体装置を例示する断面図である。

【図22】第１実施形態の応用例１に係る半導体装置を例示する斜視図である。

【図23】第１実施形態の応用例２に係る半導体装置を例示する平面図である。

【図24】第１実施形態の応用例３に係る半導体装置を例示する平面図である。

【図25】第１実施形態の応用例４に係る半導体装置を例示する平面図である。

【図26】第１実施形態の応用例５に係る半導体装置を例示する平面図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

【0011】

〈第１実施形態〉
［半導体装置の構造］
図１は、第１実施形態に係る半導体装置を例示する断面図である。図１を参照すると、第１実施形態に係る半導体装置１は、電源グランド層１０と、電源グランド層１０上に絶縁層２０を介して順次積層された半導体チップ３０_１及び３０_２とを有する。半導体チップ３０_１及び３０_２は、主面（電極パッド形成側の面）を同一方向に向けて積層されている。半導体装置１において、異なる層の半導体チップ同士は、貫通電極３６の接続により、信号伝達および電力供給が可能である。電源グランド層１０上に、３層以上の半導体チップを積層してもよい。また、電源グランド層１０上に配置される半導体チップは、積層体には限定されず、１層であってもよい。或いは、平面視で、電源グランド層１０上の異なる位置に複数の半導体チップを配置してもよい。この場合も、半導体チップは、積層体でも良いし、１層でも良いし、半導体チップの積層体と１層の半導体チップとが混在してもよい。

【0012】

図２は、電源グランド層を例示する平面図である。図３は、電源グランド層を例示する斜視図であり、半導体チップのグランド配線と接続される基板と、半導体チップの電源配線と接続される配線部とを分解して模式的に示している。なお、図１では、電源グランド層を図２及び図３よりも簡略化して描いている。

【0013】

図１～図３を参照すると、電源グランド層１０は、基板１１と、配線部１２とを含む。基板１１は、導電性の板状体に半導体チップ３０_１側に開口する溝１１５を形成した構造である。基板１１は、底部１１１と、底部１１１を囲む枠状の側壁部１１２と、底部１１１上の側壁部１１２で囲まれた領域に互いに離隔して配置された複数の柱状部１１３とを有する。

【0014】

各々の柱状部１１３は、例えば、縦横に配列されて互いに離隔されている。各々の柱状部１１３の平面形状は、例えば、正方形であるが、長方形、円形等の任意の形状とすることができる。各々の柱状部１１３の上面は、側壁部１１２の上面と、ほぼ同一平面上にある。各々の柱状部１１３と側壁部１１２との隙間、及び隣接する柱状部１１３同士の隙間が溝１１５である。

【0015】

基板１１の材料としては、例えば、シリコンやダイアモンドのような、比較的硬度の高い半導体材料を用いることが、強度を確保できる点で好ましい。基板１１の厚さＴ_１は、例えば、１００μｍ以上３００μｍ以下である。底部１１１の厚さＴ_２は、例えば、１０μｍ以上３０μｍ以下である。隣接する柱状部１１３の間隔Ｓ_１は、例えば、１０μｍ以上３０μｍ以下である。

【0016】

基板１１がシリコンから形成される場合、シリコンの体積は、シリコンと配線部１２との合計の体積に対して６０％以下であることが好ましい。これにより、導体部による高い熱伝導性が得られる。

【0017】

配線部１２は、基板１１の溝１１５の内側に、図示しない絶縁層を介して配置されている。つまり、配線部１２は、絶縁層により、基板１１と絶縁されている。なお、基板１１と配線部１２との間に、絶縁層及びバリア層を設けてもよい。基板１１と絶縁層と配線部１２との間でデカップリングキャパシタが形成されている。これにより、半導体装置１の電源を安定化することができる。

【0018】

配線部１２は、複数の開口部１２５を有する縦横に形成されたパターンであり、各々の開口部１２５内には基板１１の柱状部１１３が配置されている。配線部１２の上面は、基板１１の側壁部１１２の上面、及び各々の柱状部１１３の上面と、ほぼ同一平面上にある。配線部１２は、基板１１の背面から露出していない。つまり、半導体装置１の背面は、基板１１の底部１１１のみからなる。

【0019】

配線部１２の複数の開口部１２５を有するパターンは、例えば、平面視でメッシュ状のパターンである。ここで、メッシュ状とは、交差する配線により複数の開口部１２５が形成される形状を指すものとする。交差する配線は、必ずしも直線でなくてもよい。また、交差する配線は、必ずしも直交していなくてもよい。なお、交差する配線が直線であって互いに直交する場合を、本願では特に格子状と称する。

【0020】

開口部１２５の平面形状は、柱状部１１３の平面形状に合わせて、例えば、正方形、長方形、円形等の任意の形状とすることができる。なお、図２の例では、配線部１２は、左右方向に配置された直線状の複数の配線と、上下方向に配置された直線状の複数の配線とが交差する格子状に形成されており、各々の開口部１２５の平面形状ほぼ正方形である。

【0021】

配線部１２の材料としては、例えば、銅のような、比較的電気伝導性と熱伝導性の高い金属材料を含むことが、電気的特性及び放熱性能を確保できる点で好ましい。配線部１２の材料として、銅以外に、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属を用いてもよい。配線部１２の厚さは、基板１１の溝１１５の深さと同じである。隣接する柱状部１１３に挟まれた部分の幅は、隣接する柱状部１１３の間隔Ｓ_１と同じであり、例えば、１０μｍ以上３０μｍ以下である。

【0022】

図１の説明に戻り、半導体チップ３０_１は、絶縁層２０を介して、電源グランド層１０上に積層されている。また、半導体チップ３０_２は、半導体チップ３０_１上に積層されている。絶縁層２０の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等あるいはハフニウム酸化膜などの高誘電体材料を用いることができる。絶縁層２０の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。

【0023】

半導体チップ３０_１及び３０_２の各々は、基板３１と、絶縁層３２と、配線層３３と、電極パッド３４と、絶縁層３５と、貫通電極３６とを有する。半導体チップ３０_１及び３０_２の各々の基板３１は薄化されており、各々の基板３１の厚さは、例えば、０．２μｍ以上５μｍ以下である。

【0024】

半導体チップ３０_１及び３０_２において、基板３１は、例えばシリコン、窒化ガリウム、炭化ケイ素等から構成されている。基板３１の主面側には、図示しない半導体集積回路が形成されている。半導体集積回路は、例えば、ドレイン、ゲート、及びソースを有する電界効果型トランジスタを複数個含み、それぞれの電界効果型トランジスタは素子分離層により分離されている。

【0025】

絶縁層３２は、基板３１の一方の面上に形成されている。図１等では簡略化されているが、絶縁層３２内には複数層の水平配線及び垂直配線を含む配線層３３が銅等により形成されている。異なる層の水平配線同士は適宜垂直配線で接続されている。電極パッド３４は、配線層３３の最上層に位置し、下層の配線層３３と電気的に接続されている。

【0026】

半導体チップ３０_１及び３０_２において、電極パッド３４の上面には貫通電極３６の一部が形成され、貫通電極３６の上面は絶縁層３２の表面に露出している。なお、電極パッド３４と、貫通電極３６の電極パッド３４の上面に形成された部分とを合わせて、単に電極パッドと称する場合がある。

【0027】

電極パッド３４の平面形状や電極パッド３４の上面に形成された貫通電極３６の平面形状は、例えば、矩形や円形等とすることができる。電極パッド３４の平面形状が円形である場合、電極パッド３４の直径は、例えば、３μｍ～１０μｍ程度とすることができる。電極パッド３４の上面に形成された貫通電極３６の平面形状は、電極パッド３４の平面形状よりも若干小さくなる。

【0028】

電極パッド３４の材料は、例えば、銅である。電極パッド３４は、複数の金属が積層された構造であってもよい。具体的には、例えば、電極パッド３４として、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。電極パッド３４として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。

【0029】

半導体チップ３０_１及び３０_２において、基板３１の背面にバリア層となる絶縁層が設けられてもよい。この場合、絶縁層の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等を用いることができる。絶縁層の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。半導体チップ３０_１及び３０_２において、基板３１の背面側に絶縁層（バリア層）を形成することにより、半導体チップが背面側から金属不純物により汚染されるおそれを低減できると共に、下層に半導体チップが配置される場合には、下層の半導体チップと絶縁できる。

【0030】

上下に隣接する半導体チップは、例えば接着層等を介さずに直接接合されるが、必要な場合（例えば、半導体集積回路の表面が平坦でない場合等）には接着層等を介して接合してもよい。

【0031】

半導体チップ３０₁には、基板３１及び絶縁層３２を貫通し、さらに絶縁層２０を貫通して電源グランド層１０の基板１１又は配線部１２の上面を露出するビアホールが形成されており、ビアホールの内壁（側壁）には絶縁層３５が設けられている。半導体チップ３０_２には、基板３１及び絶縁層３２を貫通して半導体チップ３０_１の貫通電極３６の上面を露出するビアホールが形成されており、ビアホールの内壁（側壁）には絶縁層３５が設けられている。絶縁層３５の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等を用いることができる。絶縁層３５の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。

【0032】

絶縁層３５の内側は、貫通電極３６で充填されている。各々の半導体チップの電極パッド３４同士は、貫通電極３６を介して直接電気的に接続されている。電極パッド３４の上面に形成された部分を除く貫通電極３６の平面形状は、例えば、円形あるいは多角形である。電極パッド３４の上面に形成された部分を除く貫通電極３６の平面形状が円形である場合、その直径は、例えば、０．３μｍ～５μｍ程度とすることができる。

【0033】

半導体チップ３０_１において、半導体チップ３０_１のグランド配線と接続されている貫通電極３６の少なくとも一部は、絶縁層２０を貫通して端面が電源グランド層１０の基板１１と電気的に接続されている。また、半導体チップ３０_１の電源配線と接続されている貫通電極３６の少なくとも一部は、絶縁層２０を貫通して端面が電源グランド層１０の配線部１２と電気的に接続されている。

【0034】

基板１１又は配線部１２と接続される貫通電極３６の端面の面積の合計は、半導体チップ３０_１の背面の面積の２％以上であることが好ましい。これにより、半導体チップ３０_１からの熱を電源グランド層１０に十分に伝えることができる。また、基板１１と半導体チップ３０_１のグランド配線との接続、及び配線部１２と半導体チップ３０_１の電源配線との接続を低抵抗で確実に行うことできる。

【0035】

貫通電極３６の材料は、例えば、銅である。貫通電極３６は、複数の金属が積層された構造であってもよい。具体的には、例えば、貫通電極３６として、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。貫通電極３６として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。

【0036】

［半導体装置の製造工程］
次に、第１実施形態に係る半導体装置の製造工程について説明をする。図４～図１６は、第１実施形態に係る半導体装置の製造工程を例示する図である。なお、ここでは、半導体チップの積層に所謂ウェハオンウェハの手法を用いる例を示すが、所謂チップオンウェハの手法を用いてもよい。ただし、前述のように、電源グランド層上に配置される半導体チップは、積層体には限定されず、１層であってもよい。或いは、平面視で、電源グランド層上の異なる位置に複数の半導体チップを配置してもよい。この場合も、半導体チップは、積層体でも良いし、１層でも良いし、半導体チップの積層体と１層の半導体チップとが混在してもよい。

【0037】

まず、図４に示す工程では、基板１１を準備する。ここでは、一例として、基板１１をシリコンウェハとする。シリコンウェハは、例えば円形であり、直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。基板１１の厚さは、例えば０．６２５ｍｍ（直径６インチの場合）、０．７２５ｍｍ（直径８インチの場合）、０．７７５ｍｍ（直径１２インチの場合）等である。

【0038】

なお、基板１１の表面は最終的には貫通電極とコンタクトするので、特に基板１１の表面の不純物濃度が高いことが好ましく、１０^２０ｃｍ^－３以上にすることが好ましい。基板１１の表面にイオン注入してもよい。基板１１には、ホウ素などのＰ型不純物をドーピングしても良いが、Ｎ型不純物としてリンをドーピングすることが、後述の容量形成の点から好ましい。

【0039】

次に、図５に示す工程では、基板１１に溝１１５を形成する。溝１１５は、例えばドライエッチング等により形成できる。ここでは、一例として、図３に示すようなメッシュ状の溝１１５を形成するものとする。溝１１５の幅は例えば２０μｍ、深さは例えば１８０μｍである。

【0040】

次に、図６に示す工程では、基板１１の溝１１５内に、配線部１２を形成する。具体的には、まず、プラズマＣＶＤ法等により、溝１１５の底面及び内壁面を被覆する絶縁層をシリコン酸化膜等により２００ｎｍ程度の厚さで形成する。そして、絶縁層を被覆するように、銅等によりバリアメタル層を形成し、さらに窒化タンタルと銅との積層膜等によりシード層を形成する。バリアメタル層やシード層は、例えば、スパッタ法等により形成できる。そして、シード層から給電する電解めっき法により、シード層上に銅等からなる電解めっき層を、基板１１の上面から突出するように形成する。その後、基板１１の上面から突出する電解めっき層をＣＭＰ等により除去する。基板１１の上面と、配線部１２の上面とは、例えば、面一とすることができる。その後、適切な条件でアニールを行い、シンタリングすることが好ましい。以上により、基板１１の溝１１５内に配線部１２を有し、個片化されると電源グランド層１０となる複数の領域を有する電源グランド層１０Ａが作製される。

【0041】

次に、図７に示す工程では、薄化されていない基板３１を準備する。ここでは、一例として、基板３１をシリコンウェハとする。基板３１は、複数の製品領域Ａと、各々の製品領域Ａを分離するスクライブ領域Ｂとが画定されている。製品領域Ａは、例えば、縦横に配列されている。スクライブ領域ＢにあるＣは、ダイシングブレード等が基板３１を切断する位置（以下、「切断位置Ｃ」とする）を示している。

【0042】

次に、図８に示す工程では、周知の方法により、基板３１に、半導体集積回路、絶縁層３２、配線層３３、及び電極パッド３４を形成する。これにより、個片化されると半導体チップ３０_１となる複数の製品領域Ａを有する半導体装置３０Ａが作製される。なお、図８では、半導体集積回路、配線層３３、及び電極パッド３４の図示は省略されている。

【0043】

次に、図９に示す工程では、半導体装置３０Ａの電極パッド形成側に接着層５２０を介してサポート基板５１０を接合する。サポート基板５１０としては、アライメント時に光が透過する基板を用いることが好ましく、例えば、石英ガラスの基板等を用いることができる。接着層５２０としては、例えば後述する図１２に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層５２０は、例えばスピンコート法によりサポート基板５１０の一方の面に形成できる。または、接着層５２０は、半導体装置３０Ａの素子面に形成しても良い。接着層５２０は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いてサポート基板５１０の一方の面及び半導体装置３０Ａの素子面の少なくとも一方に形成しても構わない。

【0044】

次に、図１０に示す工程では、図９に示す構造体を上下反転させる。そして、グラインダー等を用いて、半導体装置３０Ａの基板３１の背面（主面とは反対側の面）を機械的に研削し、さらにＣＭＰ等で仕上げの研磨を行い、基板３１の背面側を薄化する。薄化された基板３１の背面側に、プラズマＣＶＤ法等により絶縁層を形成してもよい。

【0045】

薄化後の基板３１の厚さは、例えば、０．２μｍ以上５μｍ以下である。基板３１の厚さを０．２μｍ以上５μｍ以下とすることで、ビアホールの加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善される。また、基板３１から電源グランド層１０までの熱の伝導性を向上できる。

【0046】

次に、図１１に示す工程では、図６で作製した電源グランド層１０Ａの配線部１２側に、プラズマＣＶＤ法等により絶縁層２０を形成する。そして、半導体装置３０Ａの背面側を絶縁層２０と対向する向きにし、サポート基板５１０と接合された半導体装置３０Ａを、絶縁層２０を介して電源グランド層１０Ａ上に積層する。

【0047】

次に、図１２に示す工程では、図１１に示すサポート基板５１０及び接着層５２０を除去する。前述のように、接着層５２０として、図１２に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いると好適である。これにより、電源グランド層１０Ａ上に、絶縁層２０を介して、薄化された半導体装置３０Ａが積層された積層体が形成される。

【0048】

以降の図１３～１６では、図７に示す製品領域Ａ（隣接する切断位置Ｃの間の領域）の１つの断面を参照しながら説明を行う。

【0049】

次に、図１３に示す工程では、半導体装置３０Ａにビアホール３０ｘを形成する。ビアホール３０ｘは、半導体装置３０Ａの電極パッド３４、絶縁層３２、及び基板３１を貫通し、さらに絶縁層２０を貫通して、電源グランド層１０Ａの基板１１又は配線部１２の上面が露出するように形成する。ビアホール３０ｘは、例えばドライエッチング等により形成できる。ビアホール３０ｘは、例えば平面視円形であり、その直径は、例えば、０．３μｍ～５μｍ程度とすることができる。

【0050】

次に、図１４に示す工程では、ビアホール３０ｘの内壁面を被覆する絶縁層３５を形成し、さらに絶縁層３５の内側に貫通電極３６を形成する。絶縁層３５を形成するには、まず、例えば、プラズマＣＶＤ法等により、ビアホール３０ｘの内壁面、並びにビアホール３０ｘ内に露出する基板１１又は配線部１２の上面を連続的に被覆する絶縁層を形成する。そして、ビアホール３０ｘの内壁面を被覆する部分以外をＲＩＥ（Reactive Ion Etching）等により除去する。

【0051】

貫通電極３６は、例えば、スパッタ法やめっき法を組み合わせてビアホール３０ｘ内に形成できる。具体的には、例えば、ビアホール３０ｘの内壁面及びビアホール３０ｘ内に露出する基板１１又は配線部１２の上面を連続的に被覆するように、Ｃｕ等の金属を５０ｎｍ～５００ｎｍ程度スパッタ法により成膜して給電層を形成する。そして、給電層を経由して給電する電解めっき法により、ビアホール３０ｘ内をＣｕ等の金属で充填し、絶縁層３２の上面から突出する電解めっき層を形成する。そして、絶縁層３２の上面から突出する電解めっき層をＣＭＰ等により除去する。ビアホール３０ｘ内に充填された電解めっき層の上面と、絶縁層３２の上面とは、例えば、面一とすることができる。これにより、給電層上に電解めっき層が積層された貫通電極３６を形成できる。

【0052】

次に、図１５に示す工程では、図７及び図８と同様の工程により、個片化されると半導体チップ３０_２となる複数の製品領域Ａを有する半導体装置３０Ｂを作製する。半導体装置３０Ｂは、半導体装置３０Ａと同一構造である。次に、図９～図１２と同様の工程により、半導体装置３０Ａ上に半導体装置３０Ｂを積層する。そして、図１３及び図１４と同様の工程により、半導体装置３０Ｂに、ビアホール３０ｘ、絶縁層３５、及び貫通電極３６を形成する。半導体装置３０Ｂの電極パッド３４は、半導体装置３０Ｂの貫通電極３６を介して、半導体装置３０Ａの貫通電極３６と電気的に接続される。

【0053】

次に、図１６に示す工程では、グラインダー等を用いて、電源グランド層１０Ａの基板１１の背面側を機械的に研削し、さらにＣＭＰ等で仕上げの研磨を行い、基板１１の背面側を薄化する。基板１１の厚さは、例えば、２００μｍとなる。

【0054】

次に、図１６に示す構造体を切断位置Ｃで切断して、各々の製品領域を個片化する。これにより、半導体装置３０Ａから複数の半導体チップ３０_１が形成され、半導体装置３０Ｂから複数の半導体チップ３０_２が形成される。また、電源グランド層１０Ａから、基板１１及び配線部１２を有する複数の電源グランド層１０が形成される。すなわち、電源グランド層１０上に絶縁層２０を介して半導体チップ３０_１及３０_２が順次積層された半導体装置１（図１参照）が複数個完成する。

【0055】

このように、半導体装置１は、半導体チップ３０_１側に開口する溝１１５を備えた基板１１と、溝１１５の内側に絶縁層を介して配置された所定パターンの配線部１２とを含む電源グランド層１０を有し、配線部１２は、基板１１の背面から露出していない。そして、基板１１は半導体チップ３０_１のグランド配線に接続され、配線部１２は半導体チップ３０_１の電源配線に接続される。

【0056】

半導体装置１では、配線部１２に良導体である銅等の金属を用いることより電源安定化が可能となり、電源安定化による低電圧化（≒低電力化）を実現できる。また、銅等の金属は良熱伝導体でもあるため、半導体装置１全体の発熱を均一化できる。また、半導体装置１の背面は、基板１１のみから形成され、配線部１２は基板１１の背面から露出していない。そのため、基板１１の背面から効率よく排熱できるため、半導体装置１の放熱性能を向上できる。すなわち、電源安定化と放熱性能の向上とを両立した半導体装置１を実現できる。

【0057】

また、半導体装置１の背面は、基板１１のみから形成され、配線部１２は基板１１の背面から露出していないため、基板１１の背面に金属製のヒートシンク等を容易に取り付けることができる。

【0058】

なお、図２等では、基板１１の溝１１５に一体の配線部１２を形成する例を示したが、これには限定されない。例えば、配線部１２は、平面視で、互いに絶縁された複数の系統に分割されてもよい（例えば、後述の図２６等参照）。この場合、それぞれの系統の配線部は、半導体チップの異なる系統の電源配線（例えば、互いに電源電圧の異なる電源配線）に接続することができる。

【0059】

〈第１実施形態の変形例１〉
第１実施形態の変形例１では、配線部の構造が異なる電源グランド層を有する半導体装置の例を示す。なお、第１実施形態の変形例１において、既に説明した実施形態と同一構成部品についての説明は省略する場合がある。

【0060】

図１７は、第１実施形態の変形例１に係る半導体装置を例示する断面図である。図１７を参照すると、第１実施形態の変形例１に係る半導体装置１Ａは、電源グランド層１０が電源グランド層４０に置換された点が半導体装置１（図１等参照）と相違する。

【0061】

電源グランド層４０は、基板１１と、配線部４２とを有する。基板１１については、前述のとおりである。配線部４２は、図示しない絶縁層やバリア層を介して、基板１１の溝１１５内に配置されている。開口部１４５を含む配線部４２は、例えば、図２と同様のパターンとすることができる。基板１１及び配線部４２の寸法関係については、基板１１及び配線部１２の寸法関係と同様とすることができる。

【0062】

配線部４２は、第１層４２Ａ上に第２層４２Ｂが積層された積層構造である。第１層４２Ａは、第２層４２Ｂよりも熱を伝えやすい材料から形成されている。第１層４２Ａは、例えば、カーボンナノチューブやグラフェン片等を含むカーボン層である。第２層４２Ｂは、例えば、銅層等の金属層である。言い換えれば、配線部４２は、半導体チップ３０_１側に配置された金属層、及び金属層の下層に位置するカーボン層を含む。

【0063】

例えば、第１層４２Ａをカーボン層とし、第２層４２Ｂを銅層とした場合、カーボン層は、銅層よりも熱を伝えやすいため、配線部４２を銅層のみから形成する場合と比べて放熱性能を高めることができる。ただし、配線部４２の抵抗値及びコンタクト抵抗を下げるため、すべてをカーボン層とするのではなく、銅層も必要となる。つまり、配線部４２がカーボン層と銅層の両方を有することで、熱抵抗の低減と電気抵抗の低減が可能となる。また、カーボン層を設けることで、銅の熱ひずみを緩和することが可能となる。

【0064】

なお、放熱性能を十分に高める観点から、図１７の断面図に示すような縦断面視で、第１層４２Ａ（例えば、カーボン層）の面積は、配線部４２の面積（例えば、カーボン層と金属層の合計の面積）に対して１０％以上であることが好ましい。

【0065】

電源グランド層４０を形成するには、例えば、図４及び図５と同様にして、図１８に示すように溝１１５を有する基板１１を作製し、図１９に示すように基板１１の溝１１５内に第１層４２Ａを形成する。具体的には、まず、溝１１５の底面及び内壁面を被覆する絶縁層を形成する。そして、絶縁層を被覆するように、バリアメタル層及びシード層を順次形成する。そして、溝１１５内の底面側にカーボンナノチューブやグラフェン片等を含む溶液を流し込み、溝１１５外に付着した溶液をふき取った後、溶剤を飛ばす。これにより、第１層４２Ａが形成される。

【0066】

次に、図２０に示すように、溝１１５内の第１層４２Ａ上に第２層４２Ｂを形成する。具体的には、図１９の工程で形成したシード層から給電する電解めっき法により、シード層上に銅等からなる電解めっき層を、基板１１の上面から突出するように形成する。その後、基板１１の上面から突出する電解めっき層をＣＭＰ等により除去する。基板１１の上面と、第２層４２Ｂの上面とは、例えば、面一とすることができる。その後、適切な条件でアニールを行い、シンタリングすることが好ましい。以上により、基板１１の溝１１５内に第１層４２Ａと第２層４２Ｂが順次積層された配線部４２を有し、個片化されると電源グランド層４０となる複数の領域を有する電源グランド層４０Ａが作製される。

【0067】

なお、図１９に示す工程で、カーボンナノチューブやグラフェン片等を含む溶液に金属ナノペーストを混合してもよい。金属ナノペーストとしては、例えば、銅ナノペーストが挙げられる。その後、図２０の工程でシンタリングを行うと、例えば、銅ナノペースト中の銅粒子がシード層の銅とシンタリングされ、カーボン材料とのコンタクト抵抗を改善できる。

【0068】

また、図２０に示す工程における第２層４２Ｂの形成に、金属ナノペーストを用いてもよい。金属ナノペーストしては、例えば、銅ナノペーストが挙げられる。金属ナノペーストから形成された第２層４２Ｂはポーラス状となるため、銅等の金属の熱ひずみを緩和することが可能となる。なお、シンタリングすることで表面の平坦性が失われる場合は、補完する目的でめっきやＣＭＰを追加してもよい。

【0069】

〈第１実施形態の変形例２〉
第１実施形態の変形例２では、電源グランド層と半導体チップとの間に接続配線部が配置された半導体装置の例を示す。なお、第１実施形態の変形例２において、既に説明した実施形態と同一構成部品についての説明は省略する場合がある。

【0070】

図２１は、第１実施形態の変形例２に係る半導体装置を例示する断面図である。図２１を参照すると、第１実施形態の変形例２に係る半導体装置１Ｂは、電源グランド層１０と半導体チップ３０_１との間に、接続配線部５０が配置された点が半導体装置１（図１等参照）と相違する。

【0071】

接続配線部５０は、絶縁層５１と、配線層５２とを有する。絶縁層５１は例えばシリコン酸化膜から形成され、配線層５２は例えば銅から形成される。配線層５２は、絶縁層５１の上面側に形成された配線と、この配線と接続され、絶縁層５１を貫通する貫通配線とを含む。配線層５２は、例えば、デュアルダマシン法により形成できる。配線層５２の貫通配線の一部は電源グランド層１０の基板１１と電気的に接続され、貫通配線の他一部は電源グランド層１０の配線部１２と電気的に接続されている。

【0072】

図２１では、配線層５２は簡略化して描かれているが、配線層５２は、配線部１２の配線よりも高密度の配線を備えている。例えば、配線部１２の配線幅が２０μｍ程度である場合に、配線層５２の最小配線幅をその１／４０程度に形成すると、半導体チップ３０_１と電源グランド層１０とを直接接続することが困難な場合であっても、接続配線部５０を介すことで、両者を容易に接続可能となる。なお、接続配線部５０は、多層配線構造としてもよい。

【0073】

〈従来構造との比較〉

【0074】

【表1】

表１に示す仕様の従来構造１及び従来構造２と第１実施形態及び第２実施形態に関して、消費電力と面内温度差の比較検討を行った。なお、従来構造２は、非特許文献１に記載された構造である。

【0075】

従来構造１及び従来構造２の半導体装置は、シリコン基板を背面側から加工して、シリコン基板の背面側に銅配線を形成し、銅配線の下面をシリコン基板の背面から露出させた構造であり、銅配線の仕様は表１の通りである。つまり、従来構造１及び従来構造２の半導体装置は、第１実施形態及び第２実施形態の半導体装置と比べて配線厚が大幅に薄く、かつ第１実施形態及び第２実施形態の半導体装置の底部１１１に相当する部分を有していない。なお、表１の絶縁層は、シリコン基板と配線との間に形成される絶縁層である。

【0076】

表１に示す第１実施形態の半導体装置は、図１等に示す構造であるが、ここでは、基板１１の材料をシリコン、基板１１の厚さを２００μｍ、底部１１１の厚さを２０μｍとしている。また、配線部１２を銅層のみ、配線部１２の配線幅及び配線間隔をそれぞれ２０μｍ、配線厚を１８０μｍとしている。また、絶縁層厚を０．２μｍとしている。また、シリコンの体積は、シリコンと配線部との合計の体積に対して６０％以下としている。また、シリコン又は配線部と接続される貫通電極の端面の面積の合計は、半導体チップの背面の面積の２％以上としている。

【0077】

表１に示す第２実施形態の半導体装置は、図１７等に示す構造であるが、ここでは、基板１１の材料をシリコン、基板１１の厚さを２００μｍ、底部１１１の厚さを２０μｍとしている。また、配線部１２を銅層及びカーボン層、配線部１２の配線幅及び配線間隔をそれぞれ２０μｍ、配線厚を１８０μｍとしている。また、絶縁層厚を０．２μｍとしている。また、シリコンの体積は、シリコンと配線部との合計の体積に対して６０％以下としている。また、シリコン又は配線部と接続される貫通電極の端面の面積の合計は、半導体チップの背面の面積の２％以上としている。また、図１７の断面図に示すような縦断面視で、カーボン層の面積は、カーボン層と銅層の合計の面積に対して１０％以上としている。

【0078】

【表2】

比較検討の結果を表２に示す。表２の消費電力比は、各半導体装置を６００ｍＶで動作させたときの消費電力を、従来構造１を１００％として比較したものである。配線厚を厚くできる第１実施形態及び第２実施形態の半導体装置は、従来構造１及び従来構造２の半導体装置に比べて消費電力を低減できることがわかる。

【0079】

表２の面内温度差は、従来構造１の半導体装置で２０℃の面内温度差がある場合に、従来構造２と第１実施形態及び第２実施形態の半導体装置では、面内温度差がどの程度になるかを計算したものである。第１実施形態の半導体装置では、従来構造１の半導体装置の半分程度の面内温度差に抑制できている。すなわち、配線厚の厚い銅配線と、シリコンに残した底部との効果により、面内温度差を大幅に抑制できる。配線部が銅層とカーボン層とを有する第２実施形態の半導体装置では、第１実施形態の半導体装置のさらに半分程度の面内温度差に抑制できる。すなわち、配線部がカーボン層を含む効果は大変に大きい。なお、面内温度差が１０℃程度になると、半導体装置がＤＲＡＭであった場合に、ＤＲＡＭのデータ保持時間の時間基準を守ることができ、リフレッシュ周期を変える等の特別な対応が不要となる。

【0080】

〈第１実施形態の応用例〉
第１実施形態の応用例では、電源グランド層と半導体チップとが積層された複数の積層体を熱的に結合した半導体装置の例を示す。なお、第１実施形態の応用例において、既に説明した実施形態と同一構成部品についての説明は省略する場合がある。

【0081】

図２２は、第１実施形態の応用例１に係る半導体装置を例示する斜視図である。図２２を参照すると、第１実施形態の応用例１に係る半導体装置１Ｃは、電源グランド層１０_１と半導体チップ３０_１とが積層された積層体６０_１と、電源グランド層１０_２と半導体チップ３０_２とが積層された積層体６０_２とを有する。

【0082】

積層体６０_１において、平面視で、半導体チップ３０_１は電源グランド層１０_１よりも大きく、半導体チップ３０_１の一部は電源グランド層１０_１の端部から突出している。また、積層体６０_２において、半導体チップ３０_２は電源グランド層１０_２よりも大きく、半導体チップ３０_２の一部は電源グランド層１０_２の端部から突出している。

【0083】

積層体６０_１と積層体６０_２とは、電源グランド層１０_１と電源グランド層１０_２とが反対側を向き、かつ半導体チップ３０_１の突出部と半導体チップ３０_２の突出部とが接するように配置されている。半導体チップ３０_１の突出部と半導体チップ３０_２の突出部とが接する領域において、半導体チップ３０_１と半導体チップ３０_２とは電気的に接続されている。半導体チップ３０_１と半導体チップ３０_２との接続は、フェイストゥーフェイスでもフェイストゥーバックでもよい。

【0084】

積層体６０_１の半導体チップ３０_１は、例えば、電源電圧の比較的低いロジックチップである。また、積層体６０_２の半導体チップ３０_２は、例えば、電源電圧の比較的高いＳＲＡＭ（Static RAM）チップである。

【0085】

半導体装置１Ｃでは、半導体チップ３０_１と半導体チップ３０_２が重なっている部分の面積よりも重なっていない部分の面積の方が大きく、重なっていない部分には電源グランド層を配置してる。そのため、半導体装置１Ｃに局所高温部（ホットスポット）が生じることを抑制し、半導体装置１Ｃ全体の発熱を均一化することが可能となる。また、各電源グランド層の面積を大きくしているため、放熱面積不足が解消され、各電源グランド層から効率よく放熱することが可能となる。

【0086】

図２３は、第１実施形態の応用例２に係る半導体装置を例示する平面図である。図２３を参照すると、第１実施形態の応用例２に係る半導体装置１Ｄは、５つの電源グランド層１０_３と半導体チップ３０_３とが積層された１つの積層体６０_３と、電源グランド層１０_４と半導体チップ３０_４とが積層された４つの積層体６０_４とを有する。

【0087】

図２３の矢印上側に示すように、積層体６０_３において、電源グランド層１０_３は５つ設けられている。１つの電源グランド層１０_３は半導体チップ３０_３の一方の面の中央部に積層され、半導体チップ３０_３の一方の面の外周部は電源グランド層１０_３の周囲に露出している。中央に配置された電源グランド層１０_３から露出する半導体チップ３０_３の一方の面の４つの角部には、半導体チップ３０_３からはみ出るように、それぞれ電源グランド層１０_３か配置されている。

【0088】

また、図２３の矢印上側に示すように、積層体６０_４において、平面視で、半導体チップ３０_４は電源グランド層１０_４よりも大きく、半導体チップ３０_４の一部は電源グランド層１０_４の端部から突出している。積層体６０_４は、４つ準備されている。

【0089】

４つの積層体６０_４を図２３の矢印上側のように配置し、上下を反転させて積層体６０_３上に積層すると、図２３の矢印下側に示す半導体装置１Ｄとなる。半導体装置１Ｄでは、各電源グランド層１０_３から露出する半導体チップ３０_３の一方の面と、各積層体６０_４における半導体チップ３０_４の突出部とが接するように配置されている。半導体チップ３０_３の露出部と各半導体チップ３０_４の突出部とが接する領域において、半導体チップ３０_３と各半導体チップ３０_４とは電気的に接続されている。半導体チップ３０_３と半導体チップ３０_４との接続は、フェイストゥーフェイスでもフェイストゥーバックでもよい。

【0090】

積層体６０_３の半導体チップ３０_３は、例えば、ＭＰＵ（Micro Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップである。また、積層体６０_４の半導体チップ３０_４は、例えば、ＳＲＡＭチップである。すなわち、半導体装置１Ｄでは、例えば、ＭＰＵチップやＧＰＵチップを中心に配置し、その周囲に４つのＳＲＡＭチップを配置している。逆に、ＳＲＡＭチップを中心に配置し、その周囲に様々なプロセッサチップを配置しもよい。

【0091】

半導体装置１Ｄでも、半導体装置１Ｃと同様に、半導体チップ３０_３と半導体チップ３０_４が重なっている部分の面積よりも重なっていない部分の面積の方が大きく、重なっていない部分には電源グランド層を配置してる。そのため、半導体装置１Ｄに局所高温部（ホットスポット）が生じることを抑制し、半導体装置１Ｄ全体の発熱を均一化することが可能となる。また、各電源グランド層の面積を大きくしているため、放熱面積不足が解消され、各電源グランド層から効率よく放熱することが可能となる。

【0092】

図２４は、第１実施形態の応用例３に係る半導体装置を例示する平面図である。図２４を参照すると、第１実施形態の応用例３に係る半導体装置１Ｅは、電源グランド層１０_５と半導体チップ３０_５とが積層された１つの積層体６０_５と、電源グランド層１０_６と半導体チップ３０_６とが積層された２つの積層体６０_６とを有する。

【0093】

図２４の矢印上側に示すように、積層体６０_５において、電源グランド層１０_５は半導体チップ３０_５の一方の面の中央部に積層され、半導体チップ３０_５の一方の面の両端部は電源グランド層１０_５の両側に露出している。

【0094】

また、図２４の矢印上側に示すように、積層体６０_６において、平面視で、半導体チップ３０_６は電源グランド層１０_６よりも大きく、半導体チップ３０_６の一部は電源グランド層１０_６の端部から突出している。積層体６０_６は、２つ準備されている。

【0095】

２つの積層体６０_６を図２４の矢印上側のように配置し、上下を反転させて積層体６０_５上に積層すると、図２４の矢印下側に示す半導体装置１Ｅとなる。半導体装置１Ｅでは、電源グランド層１０_５から露出する半導体チップ３０_５の一方の面と、各積層体６０_６における半導体チップ３０_６の突出部とが接するように配置されている。半導体チップ３０_５の露出部と各半導体チップ３０_６の突出部とが接する領域において、半導体チップ３０_５と各半導体チップ３０_６とは電気的に接続されている。半導体チップ３０_５と半導体チップ３０_６との接続は、フェイストゥーフェイスでもフェイストゥーバックでもよい。

【0096】

積層体６０_５の半導体チップ３０_５は、例えば、ＭＰＵチップやＧＰＵチップである。また、積層体６０_６の半導体チップ３０_６は、例えば、ＳＲＡＭチップである。すなわち、半導体装置１Ｅでは、例えば、ＭＰＵチップやＧＰＵチップを中心に配置し、その両側に２つのＳＲＡＭチップを配置している。逆に、ＳＲＡＭチップを中心に配置し、その両側に様々なプロセッサチップを配置しもよい。

【0097】

半導体装置１Ｅでも、半導体装置１Ｃと同様に、半導体チップ３０_５と半導体チップ３０_６が重なっている部分の面積よりも重なっていない部分の面積の方が大きく、重なっていない部分には電源グランド層を配置してる。そのため、半導体装置１Ｅに局所高温部（ホットスポット）が生じることを抑制し、半導体装置１Ｅ全体の発熱を均一化することが可能となる。また、各電源グランド層の面積を大きくしているため、放熱面積不足が解消され、各電源グランド層から効率よく放熱することが可能となる。

【0098】

図２５は、第１実施形態の応用例４に係る半導体装置を例示する平面図である。図２５を参照すると、第１実施形態の応用例４に係る半導体装置１Ｆは、電源グランド層１０_７と半導体チップ３０_７とが積層された１つの積層体６０_７と、電源グランド層１０_８と半導体チップ３０_８とが積層された４つの積層体６０_８とを有する。

【0099】

図２５の矢印上側に示すように、積層体６０_７において、電源グランド層１０_７は半導体チップ３０_７の一方の面の中央部に積層され、半導体チップ３０_７の一方の面の外周部は電源グランド層１０_７の周囲に露出している。

【0100】

また、図２５の矢印上側に示すように、積層体６０_８において、平面視で、半導体チップ３０_８は電源グランド層１０_８よりも大きく、半導体チップ３０_８の一部は電源グランド層１０_８の端部から突出している。積層体６０_８は、４つ準備されている。

【0101】

４つの積層体６０_８を図２５の矢印上側のように配置し、上下を反転させて積層体６０_７上に積層すると、図２５の矢印下側に示す半導体装置１Ｆとなる。半導体装置１Ｆでは、電源グランド層１０_７から露出する半導体チップ３０_７の一方の面と、各積層体６０_８における半導体チップ３０_８の突出部とが接するように配置されている。半導体チップ３０_７の露出部と各半導体チップ３０_８の突出部とが接する領域において、半導体チップ３０_７と各半導体チップ３０_８とは電気的に接続されている。半導体チップ３０_７と半導体チップ３０_８との接続は、フェイストゥーフェイスでもフェイストゥーバックでもよい。

【0102】

積層体６０_７の半導体チップ３０_７は、例えば、ＭＰＵチップやＧＰＵチップである。また、積層体６０_８の半導体チップ３０_８は、例えば、ＳＲＡＭチップである。すなわち、半導体装置１Ｆでは、例えば、ＭＰＵチップやＧＰＵチップを中心に配置し、その周囲に４つのＳＲＡＭチップを配置している。逆に、ＳＲＡＭチップを中心に配置し、その周囲に様々なプロセッサチップを配置しもよい。

【0103】

半導体装置１Ｆでも、半導体装置１Ｃと同様に、半導体チップ３０_７と半導体チップ３０_８が重なっている部分の面積よりも重なっていない部分の面積の方が大きく、重なっていない部分には電源グランド層を配置してる。そのため、半導体装置１Ｆに局所高温部（ホットスポット）が生じることを抑制し、半導体装置１Ｆ全体の発熱を均一化することが可能となる。また、各電源グランド層の面積を大きくしているため、放熱面積不足が解消され、各電源グランド層から効率よく放熱することが可能となる。

【0104】

図２６は、第１実施形態の応用例５に係る半導体装置を例示する平面図である。図２６を参照すると、第１実施形態の応用例５に係る半導体装置１Ｇは、１つの電源グランド層１０_９と、１つの半導体チップ３０_９と、６つの半導体チップ３０_１０とを有する。

【0105】

半導体装置１Ｇでは、電源グランド層１０_９は、互いに絶縁された４つの系統の配線部を有している。この場合、それぞれの系統の配線部は、半導体チップ３０_９や半導体チップ３０_１０の異なる系統の電源配線に接続することができる。

【0106】

４つの配線部は２行２列に配置され、半導体チップ３０_９は左側の列に配置された２つの配線部の各々の一方の面に跨って配置されている。また、６つの半導体チップ３０_１０は、右側の列に配置された２つの配線部の各々の一方の面に跨って配置されている。

【0107】

平面視で、半導体チップ３０_９及び６つの半導体チップ３０_１０は電源グランド層１０_９よりも小さいため、電源グランド層１０_９の一部は、半導体チップ３０_９又は半導体チップ３０_１０から露出している。半導体チップ３０_９は、例えば、電源電圧の比較的低いロジックチップである。また、半導体チップ３０_１０は、例えば、電源電圧の比較的高いＳＲＡＭチップである。

【0108】

このように、電源グランド層は、平面視で、搭載する半導体チップより大きくてもよい。このような構造とすることで、電源グランド層からの放熱効率を改善することができる。なお、半導体装置が図２１に示すような接続配線部５０を有する場合には、異なる半導体チップ間の接続を接続配線部５０の配線を用いて行ってもよい。この場合、半導体チップ間の接続をパッケージ、あるいはシリコンインターポーザーの配線を介して行うより接続配線の容量が小さく、デバイス全体の消費電力を低減する効果がある。また、電源グランド層の半導体チップから露出する部分は、半導体装置に電源を供給するためのコンタクトとして用いてもよい。

【0109】

なお、第１実施形態の応用例において、電源グランド層上に配置される半導体チップは、１層には限定されず、積層体であってもよい。或いは、半導体チップの積層体と１層の半導体チップとが混在してもよい。

【0110】

以上、好ましい実施形態等について詳説したが、上述した実施形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施形態等に種々の変形及び置換を加えることができる。

【0111】

例えば、上記実施形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いてもかまわない。

【符号の説明】

【0112】

１，１Ａ～１Ｇ 半導体装置
１０，１０Ａ，１０_１～１０_９，４０，４０Ａ 電源グランド層
１１ 基板
１２ 配線部
３０_１～３０_１０ 半導体チップ
３０Ａ，３０Ｂ 半導体装置
３０ｘ ビアホール
３１ 基板
３２ 絶縁層
３３ 配線層
３４ 電極パッド
３５ 絶縁層
３６ 貫通電極
４２Ａ 第１層
４２Ｂ 第２層
５０ 接続配線部
５１ 絶縁層
５２ 配線層
６０_１～６０_８ 積層体
１１１ 底部
１１２ 側壁部
１１３ 柱状部
１１５ 溝
１２５，１４５ 開口部
５１０ サポート基板
５２０ 接着層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】