特開 2023-101242 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023101242

(43)【公開日】2023-07-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20230712BHJP

   H01L 29/78 20060101ALI20230712BHJP

   H01L 29/06 20060101ALI20230712BHJP

【ＦＩ】

H01L29/78 655F

H01L29/78 653C

H01L29/78 655D

H01L29/78 655B

H01L29/78 652P

H01L29/78 655G

H01L29/06 301V

H01L29/06 301G

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022001747

(22)【出願日】2022-01-07

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100146592

【弁理士】

【氏名又は名称】市川 浩

(74)【代理人】

【氏名又は名称】白井 達哲

(74)【代理人】

【識別番号】100172188

【弁理士】

【氏名又は名称】内田 敬人

(74)【代理人】

【識別番号】100197538

【弁理士】

【氏名又は名称】竹内 功

(72)【発明者】

【氏名】下條 亮平

(57)【要約】

【課題】過電流に対する耐量向上を可能とする半導体装置を提供する。
【解決手段】半導体装置は、半導体部と、前記半導体部の裏面上の第１電極と、表面上の第２電極と、前記半導体部と前記第２電極との間の制御電極と、を備える。前記半導体部は、第１導電形の第１層と、第３層と、第５層と、第２導電形の第２層と、第４層と、第６層と、第７層と、を含む。前記第１層は、前記第１および第２電極の間に設けられ、前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第３層は、前記第２層と前記第２電極との間に設けられる。前記第４層、前記第５層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に沿って並ぶ。前記第６層は、前記表面側において、前記第２層および前記第３層を囲み、前記第７層は、第１層と前記第１電極との間に設けられ、且つ、前記第４層、前記第５層から離間し、前記第６層の外縁よりも内側に位置する。
【選択図】図１

【特許請求の範囲】

【請求項1】

活性領域と、前記活性領域を囲む終端領域を有する半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の前記裏面とは反対側の表面上に設けられた第２電極と、
前記半導体部と前記第２電極との間に設けられた制御電極と、
を備え、
前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、前記第１導電形の第５層と、前記第２導電形の第６層と、前記第２導電形の第７層と、を含み、
前記第１層は、前記第１電極と前記第２電極との間に設けられ、前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第３層は、前記第２層と前記第２電極との間に設けられ、前記第４層および前記第５層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に沿って並び、
前記第６層は、前記終端領域に設けられ、且つ、前記半導体部の前記表面側において、前記第２層および前記第３層を囲み、
前記第７層は、前記終端領域において、前記第１層と前記第１電極との間に設けられ、前記第４層および前記第５層から離間し、前記第４層および前記第５層を囲み、且つ、前記第６層よりも前記活性領域側に位置する、半導体装置。

【請求項2】

前記半導体部は、前記第１層と前記第４層との間、前記第１層と前記第５層との間および前記第１層と前記第７層との間に設けられ、前記第１層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第８層をさらに含み、
前記第８層は、前記第４層と前記第７層との間および前記第５層と前記第７層との間に設けられる請求項１記載の半導体装置。

【請求項3】

前記第５層の第１導電形不純物濃度は、前記第８層の前記第１導電形不純物の濃度よりも高い請求項２記載の半導体装置。

【請求項4】

前記半導体部は、前記第４層と前記第７層との間および前記第５層と前記第７層との間に設けられた第２導電形の第９層をさらに含み、
前記第９層は、前記第４層の第２導電形不純物の濃度および前記第７層の第２導電形不純物の濃度よりも低濃度の第２導電形不純物を含む請求項１記載の半導体装置。

【請求項5】

前記半導体部は、前記第７層よりも前記終端領域側に設けられ、且つ、前記第１層と前記第１電極との間に位置する第１０層をさらに含み、
前記第１０層は、前記第４層の前記第２導電形不純物の濃度および前記第７層の前記第２導電形不純物の濃度よりも低濃度の第２導電形不純物を含む請求項４記載の半導体装置。

【請求項6】

前記半導体部の前記裏面に平行な方向において、前記第４層から前記第７層に至る距離は、前記第７層の前記方向の幅よりも長い請求項１乃至５のいずれか１つに記載の半導体装置。

【請求項7】

前記半導体部の前記裏面に平行な方向における前記第４層の最小幅は、前記第７層の前記幅よりも広い請求項６記載の半導体装置。

【請求項8】

前記半導体部は、前記表面から前記第１層中に至るトレンチを有し、
前記制御電極は、前記トレンチの内部に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁され、
前記第１層および前記第２層は、前記第１絶縁膜を介して、前記制御電極に向き合い、
前記第３層は、前記第２層と前記第２電極との間において、前記第２絶縁膜に接するように設けられる請求項１乃至７のいずれか１つに記載の半導体装置。

【請求項9】

前記第６層は、前記制御電極を囲む請求項８記載の半導体装置。

【請求項10】

前記第７層は、前記第２層および前記第３層を囲む請求項１乃至９のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御用半導体装置には、オン状態における過電流に対する耐量が大きいことが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－１０３３７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、過電流に対する耐量向上を可能とする半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体部と、第１電極と、第２電極と、制御電極と、を備える。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の前記裏面とは反対側の表面上に設けられる。前記制御電極は、前記半導体部と前記第２電極との間に設けられる。前記半導体部は、活性領域と、前記活性領域を囲む終端領域を有し、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、前記第１導電形の第５層と、前記第２導電形の第６層と、前記第２導電形の第７層と、を含む。前記第１層は、前記第１電極と前記第２電極との間に設けられ、前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第３層は、前記第２層と前記第２電極との間に設けられる。前記第４層および前記第５層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に沿って並ぶ。前記第６層は、前記終端領域に設けられ、且つ、前記半導体部の前記表面側において、前記第２層および前記第３層を囲む。前記第７層は、前記終端領域において、前記第１層と前記第１電極との間に設けられ、前記第４層および前記第５層から離間し、前記第４層および前記第５層を囲み、且つ、前記第６層よりも前記活性領域側に位置する。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す模式断面図である。

【図2】実施形態に係る半導体装置を示す模式平面図である。

【図3】実施形態に係る半導体装置の特性を示すグラフである。

【図4】実施形態の変形例に係る半導体装置を示す模式図である。

【図5】実施形態の別の変形例に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ＲＣＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）である。半導体装置１は、例えば、半導体部１０と、コレクタ電極２０と、エミッタ電極３０と、ゲート電極４０と、を備える。半導体部１０は、例えば、シリコンである。

【0010】

コレクタ電極２０（第１電極）は、半導体部１０の裏面上に設けられる。エミッタ電極３０（第２電極）は、半導体部１０の裏面とは反対側の表面上に設けられる。ゲート電極４０（制御電極）は、半導体部１０とエミッタ電極３０との間に設けられる。

【0011】

半導体部１０は、表面側に設けられる複数のゲートトレンチＧＴを含む。ゲート電極４０は、複数のゲートトレンチＧＴの内部にそれぞれ設けられる。ゲート電極４０は、半導体部１０からゲート絶縁膜４３（第１絶縁膜）により電気的に絶縁される。また、ゲート電極４０は、エミッタ電極３０から層間絶縁膜４５（第２絶縁膜）により電気的に絶縁される。

【0012】

半導体部１０は、例えば、ｎ形ベース層１１と、ｐ形ベース層１３と、ｎ形エミッタ層１５と、ｐ形エミッタ層１６と、ｐ形コレクタ層１７と、ｎ形カソード層１９と、を含む。ここでは、第１導電形をｎ形、第２導電形をｐ形として説明する。

【0013】

ｎ形ベース層１１（第１層）は、コレクタ電極２０とエミッタ電極３０との間に延在する。ｎ形ベース層１１は、例えば、Ｘ方向およびＹ方向に延在し、半導体部１０の全体に広がる。ゲートトレンチＧＴは、半導体部１０の表面からｎ形ベース層１１中に延在するように設けられる。ゲートトレンチＧＴと同様に、ゲート絶縁膜４３を介してゲートトレンチＧＴ内に設けられたゲート電極４０も、半導体部１０の表面側からｎ形ベース層１１中に延在するように設けられる。

【0014】

ｐ形ベース層１３（第２層）は、ｎ形ベース層１１とエミッタ電極３０との間に設けられる。ｐ形ベース層１３は、隣り合うゲート電極４０の間に設けられる。ｐ形ベース層１３は、例えば、Ｘ方向において、ゲート絶縁膜４３を介して、ゲート電極４０に向き合うように設けられる。

【0015】

ｎ形エミッタ層１５（第３層）は、ｐ形ベース層１３とエミッタ電極３０との間に設けられる。ｎ形エミッタ層１５は、ゲート絶縁膜４３に接するように設けられる。ｎ形エミッタ層１５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。

【0016】

ｐ形エミッタ層１６は、ｐ形ベース層１３とエミッタ電極３０との間において、ｎ形エミッタ層１５に並ぶように設けられる。ｐ形エミッタ層１６は、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。

【0017】

ｎ形エミッタ層１５およびｐ形エミッタ層１６は、例えば、半導体部１０の表面に沿って並ぶ。エミッタ電極３０は、ｎ形エミッタ層１５およびｐ形エミッタ層１６に接し、且つ、電気的に接続される。また、エミッタ電極３０は、ｐ形エミッタ層１６を介して、ｐ形ベース層１３に電気的に接続される。

【0018】

ｐ形コレクタ層１７（第４層）は、ｎ形ベース層１１とコレクタ電極２０との間に設けられる。ｐ形コレクタ層１７は、コレクタ電極２０に接し、且つ、電気的に接続される。

【0019】

ｎ形カソード層１９（第５層）は、ｎ形ベース層１１とコレクタ電極２０との間において、ｐ形コレクタ層１７に並ぶ。ｐ形コレクタ層１７およびｎ形カソード層１９は、例えば、半導体部１０の裏面に沿って交互に並ぶ。ｎ形カソード層１９は、コレクタ電極２０に接し、且つ、電気的に接続される。

【0020】

半導体部１０は、例えば、活性領域ＡＲと、終端領域ＴＲと、を有する。活性領域ＡＲは、ｐ形ベース層１３、ｎ形エミッタ層１５、ｐ形エミッタ層１６、ｐ形コレクタ層１７およびｎ形カソード層１９を含み、半導体装置１の動作時に電流の主経路となる領域である。半導体部１０の表面に平行な平面視（Ｘ－Ｙ平面）において、終端領域ＴＲは、活性領域ＡＲを囲む。

【0021】

半導体部１０は、例えば、ｐ形ガードリング層２１と、ｐ形アシスト層２３と、ｎ形バッファ層２５をさらに含む。ｐ形ガードリング層２１およびｐ形アシスト層２３は、終端領域ＴＲに設けられる。

【0022】

ｐ形ガードリング層２１（第６層）は、半導体部１０の表面側に設けられる。ｐ形ガードリング層２１は、活性領域ＡＲと終端領域ＴＲとの境界において、ｎ形ベース層１１上に設けられる。活性領域ＡＲと終端領域ＴＲとの境界は、例えば、Ｘ方向において最も終端領域ＴＲ側に位置するゲートトレンチＧＴが設けられた位置である。また、コレクタ電極２０からエミッタ電極３０に向かう方向、例えば、Ｚ方向において、ｎ形ベース層１１とｐ形ガードリング層２１との境界は、ｎ形ベース層１１とｐ形ベース層１３との境界よりも下に位置する。

【0023】

ｐ形アシスト層２３（第７層）は、終端領域ＴＲにおいて、ｎ形ベース層１１とコレクタ電極２０との間に設けられる。ｐ形アシスト層２３は、コレクタ電極２０に接し、且つ、電気的に接続される。また、ｐ形アシスト層２３は、ｐ形ガードリング層２１とコレクタ電極２０との間に位置する。ｐ形アシスト層２３のｐ形不純物濃度は、例えば、ｐ形コレクタ層１７のｐ形不純物濃度と同レベルである。

【0024】

ｐ形アシスト層２３は、ｐ形コレクタ層１７から離間して設けられる。ｐ形アシスト層２３からｐ形コレクタ層１７までのＸ方向における距離ｄ１は、ｐ形アシスト層２３のＸ方向の幅ｄ２よりも長い。また、ｐ形アシスト層２３の幅ｄ２は、ｐ形コレクタ層１７の最小幅、例えば、Ｘ方向の幅ｄ３よりも狭い。

【0025】

ｎ形バッファ層２５（第８層）は、活性領域ＡＲおよび終端領域ＴＲに延在する。ｎ形バッファ層２５（第８層）は、ｎ形ベース層１１とｐ形コレクタ層１７との間に設けられる。ｎ形バッファ層２５は、ｎ形ベース層１１とｎ形カソード層１９との間およびｎ形ベース層１１とｐ形アシスト層２３との間に延在する。ｎ形バッファ層２５は、終端領域ＴＲにおいて、ｎ形ベース層１１とコレクタ電極２０との間に設けられ、コレクタ電極２０に接する。また、ｎ形バッファ層２５は、相互に離間したｐ形コレクタ層１７とｐ形アシスト層２３との間に延在する。

【0026】

図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式平面図である。図２（ａ）は、半導体部１０の表面を示す平面図である。図２（ｂ）は、半導体部１０の裏面を示す平面図である。なお、図２（ａ）では、ｎ形ベース層１３上のｎ形エミッタ層１５およびｐ形エミッタ層１６（図１参照）を省略している。

【0027】

図２（ａ）に示すように、複数のゲート電極４０が設けられる。ゲート電極４０は、それぞれ、半導体部１０の表面に沿って、Ｙ方向に延在する。複数のゲート電極４０は、例えば、Ｘ方向に並ぶ。隣り合うゲート電極４０の間には、ｐ形ベース層１３がそれぞれ設けられる。

【0028】

ｐ形ガードリング層２１は、ｐ形ベース層１３を囲むように設けられる。また、ｐ形ガードリング層２１は、ｐ形べース層１３につながるように設けられる。なお、ｐ形ベース層１３およびｐ形ガードリング層２１は、一体に設けられても良い。ｐ形ガードリング層２１は、図示しないｎ形エミッタ層１５およびｐ形エミッタ層１６も囲む。

【0029】

ｐ形アシスト層２３は、ｐ形ベース層１３を囲むように設けられる。ｐ形アシスト層２３は、図示しないｎ形エミッタ層１５およびｐ形エミッタ層１６を囲むように設けられる。

【0030】

図２（ｂ）に示すように、ｐ形コレクタ層１７およびｎ形カソード層１９は、それぞれ、半導体部１０の裏面に沿って、例えば、Ｙ方向に延在する。ｐ形コレクタ層１７およびｎ形カソード層１９は、例えば、Ｘ方向に交互に並ぶ。

【0031】

ｐ形アシスト層２３は、ｐ形コレクタ層１７およびｎ形カソード層１９を囲むように設けられる。ｐ形アシスト層２３は、ｐ形ガードリング層２１の外縁２１ｅの内側に位置する。また、ｐ形アシスト層２３は、ｐ形コレクタ層１７およびｎ形カソード層１９から離間して設けられる。Ｙ方向において、ｐ形コレクタ層１７からｐ形アシスト層２３に至る距離ｄ１は、例えば、Ｘ方向におけるｐ形コレクタ層１７とｐ形アシスト層２３との間の離間距離ｄ１と同じである。また、Ｙ方向において、ｎ形カソード層１９からｐ形アシスト層２３に至る距離ｄ１は、ｐ形コレクタ層１７とｐ形アシスト層２３との間の離間距離ｄ１と同じである。

【0032】

ｐ形アシスト層２３とｐ形コレクタ層１７との間およびｐ形アシスト層２３とｎ形カソード層１９との間には、例えば、ｎ形バッファ層２５が延在する。ｎ形バッファ層２５は、ｐ形コレクタ層１７とｐ形アシスト層２３との間において、コレクタ電極２０に接する。ｎ形バッファ層２５は、ｐ形アシスト層２３の外側にも設けられる。

【0033】

半導体装置１では、終端領域ＴＲに、ｐ形アシスト層２３を設けることにより、過電流に対する耐量を向上させることができる。すなわち、ｐ形アシスト層２３は、オン状態において大電流が流れるような場合、例えば、短絡時において、ｎ形ベース層１１に正孔を注入し、ｎ形ベース層１１内の電界の上昇を抑制する。これにより、半導体装置１の短絡耐量を向上させることができる。

【0034】

半導体装置１が、例えば、定格電流以下で動作する場合、コレクタ電極２０とエミッタ電極３０との間に、コレクタ電流が流れる。この時、ｐ形ベース層１３とゲート絶縁膜４３との間に誘起される反転層を介して、ｎ形ベース層１１中に電子が注入され、これに応じて、ｐ形コレクタ層１７からｎ形ベース層１１中に正孔が注入される。定格電流以下の動作では、ｎ形ベース層１１中の電子と正孔とがバランスし、ｐ形ベース層１３とｐ形コレクタ層１７との間の電位差は、終端領域ＴＲのｐ形アシスト層２３からｎ形ベース層１１中に正孔が注入されるほど高くはならない。

【0035】

一方、短絡電流のような大電流がコレクタ電極２０とエミッタ電極３０との間に流れると、ｐ形ベース層１３とゲート絶縁膜４３との間の反転層を介してｎ形ベース層１１に注入される電子が過剰となり、ｎ形ベース層１１中のチャージバランスを維持できなくなる。このため、ｐ形ベース層１３とｐ形コレクタ層１７との間の電位差が上昇し、ｐ形アシスト層２３からｎ形ベース層１１へ正孔が注入されるようになる。これにより、ｎ形ベース層１１中のチャージのアンバランスが抑制され、ｐ形ベース層１３とｐ形コレクタ層１７との間の電位差のさらなる上昇を回避できる。

【0036】

例えば、ｐ形アシスト層２３を設けない場合、ｎ形ベース層１１中のチャージのアンバランスによりｐ形ベース層１３とｐ形コレクタ層１７との間の電位差が上昇する。活性領域ＡＲでは、ｐ形コレクタ層１７からの正孔注入によりチャージアンバランスが是正され、この電位差が解消されるが、終端領域ＴＲには、ｐ形コレクタ層１７が設けられないため、正孔注入によるチャージアンバランスの是正は生じない。このため、活性領域ＡＲと終端領域ＴＲとの境界に生じた電位差は解消されず、ｎ形ベース層１１の空乏化されない領域で発生する拡散電流が活性領域ＡＲと終端領域ＴＲとの境界に集中して流れ、半導体装置１の短絡破壊に至る場合がある。

【0037】

半導体装置１では、ｐ形アシスト層２３を設けることにより、終端領域ＴＲにおいても正孔注入が生じ、短絡耐量を向上させることができる。しかしながら、終端領域ＴＲの全体にｐ形アシスト層２３を延在させると、ｐ形ガードリング層２１の外縁２１ｅにおける降伏電圧が低下する。すなわち、ターンオフ時におけるアバランシェ耐量が低下する。このため、ｐ形アシスト層２３は、半導体部１０の裏面に平行な平面視において、ｐ形ガードリング層２１の外縁２１ｅの内側に位置することが好ましい（図２（ｂ）参照）。すなわち、Ｘ方向（あるいはＹ方向）において、ｐ形アシスト層２３は、ｐ形ガードリング層２１の外縁２１ｅよりも活性領域ＡＲ側に位置することが好ましい。

【0038】

図３は、実施形態に係る半導体装置１の特性を示すグラフである。図３は、ｐ形アシスト層２３からｎ形ベース層１１への正孔注入が開始されるコレクタ電流Ｉｃｅと、ｐ形アシスト層２３の幅ｄ２と、の関係を示すグラフである。横軸は、ｐ形アシスト層２３の幅ｄ２である。縦軸は、コレクタ電流Ｉｃｅである。

【0039】

ｐ形アシスト層２３の幅ｄ２が狭くなると、ｎ形ベース層１１への正孔の注入量が少なくなり、ｐ形アシスト層２３を設けない場合の特性に近づく。一方、ｐ形アシスト層２３の幅が広くなると、定格電流以下の動作状態においても、ｐ形アシスト層２３からｎ形ベース層１１へ無視できない量の正孔が注入される。これにより、ターンオフ時のスイッチング損失が大きくなる。すなわち、ｐ形アシスト層２３を効果的に動作させるためには、幅ｄ２は、一定の範囲にあることが好ましい。例えば、定格電流の２倍である１５０Ａ以上で正孔注入を生じさせる場合、ｐ形アシスト層２３の幅ｄ２は、２５マイクロメートル以上、７０マイクロメートル以下であることが好ましい。

【0040】

図４（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２を示す模式図である。図４（ａ）は、断面図であり、図４（ｂ）は、半導体部１０の裏面を示す平面図である。

【0041】

図４（ａ）に示すように、半導体装置２では、ｐ形コレクタ層１７とｐ形アシスト層２３との間に、ｐ形低濃度層２７（第９層）が設けられる。ｐ形低濃度層２７は、Ｚ方向において、コレクタ電極２０とｎ形バッファ層２５との間に位置する。ｐ形低濃度層２７は、コレクタ電極２０およびｎ形バッファ層２５に接する。

【0042】

ｐ形低濃度層２７は、ｐ形コレクタ層１７のｐ形不純物の濃度およびｐ形アシスト層２３のｐ形不純物の濃度よりも低濃度のｐ形不純物を含む。すなわち、ｐ形低濃度層２７からｎ形ベース層１１への正孔注入は、ｐ形コレクタ層１７からｎ形ベース層１１への正孔注入よりも低レベルである。

【0043】

図４（ｂ）に示すように、ｐ形低濃度層２７は、ｐ形コレクタ層１７およびｎ形カソード層１９を囲むように設けられる。ｐ形低濃度層２７のＸ方向およびＹ方向の幅ｄ４は、例えば、ｐ形アシスト層２３のＸ方向およびＹ方向の幅ｄ２よりも広い。また、ｐ形低濃度層の幅ｄ４は、ｐ形コレクタ層１７の最小幅、例えば、Ｘ方向の幅ｄ３よりも狭い。

【0044】

図５は、実施形態の別の変形例に係る半導体装置３を示す模式断面図である。半導体装置３は、第２のｐ形低濃度層２９（第１０層）を有する。ｐ形低濃度層２９は、ｐ形アシスト層２３の外側において、例えば、終端領域ＴＲ（図１参照）の全体に設けられる。終端領域ＴＲにおいて、ｐ形低濃度層２９は、コレクタ電極２０とｎ形バッファ層２５との間に設けられる。

【0045】

ｐ形低濃度層２９のｐ形不純物濃度は、ｐ形コレクタ層１７のｐ形不純物濃度およびｐ形アシスト層２３のｐ形不純物濃度よりも低い。このため、半導体装置３では、ｐ形ガードリング層２１の外縁２１ｅにおけるアバランシェ耐量を高くすることができる。

【0046】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0047】

１、２、３…半導体装置、 １０…半導体部、 １１…ｎ形ベース層、 １３…ｐ形ベース層、 １５…ｎ形エミッタ層、 １６…ｐ形エミッタ層、 １７…ｐ形コレクタ層、 １９…ｎ形カソード層、 ２０…コレクタ電極、 ２１…ｐ形ガードリング層、 ２１ｅ…外縁、 ２３…ｐ形アシスト層、 ２５…ｎ形バッファ層、 ２７、２９…ｐ形低濃度層、 ３０…エミッタ電極、 ４０…ゲート電極、 ４３…ゲート絶縁膜、 ４５…層間絶縁膜、 ＡＲ…活性領域、 ＧＴ…ゲートトレンチ、 ＴＲ…終端領域

【図1】

【図2】

【図3】

【図4】

【図5】