特開 2023-101937 不揮発性メモリ、メモリ利用装置及び車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023101937

(43)【公開日】2023-07-24

(54)【発明の名称】不揮発性メモリ、メモリ利用装置及び車両

(51)【国際特許分類】

   G06F 12/02 20060101AFI20230714BHJP

   G06F 12/00 20060101ALI20230714BHJP

   G06F 12/04 20060101ALI20230714BHJP

【ＦＩ】

G06F12/02 510A

G06F12/00 597U

G06F12/04 510A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022002186

(22)【出願日】2022-01-11

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】坂本 裕太

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA12

5B160DA00

(57)【要約】

【課題】不揮発性メモリの利便性を向上させる。
【解決手段】不揮発性メモリにおいて、所定記憶容量を有するメモリ領域と、設定データを保持するよう構成された設定データ保持回路と、保持された前記設定データに基づき、当該不揮発性メモリを複数の候補容量の何れかの記憶容量を有するメモリとして動作させるよう構成された制御回路と、を備え、前記複数の候補容量は、前記所定記憶容量以下であって且つ互いに異なる。
【選択図】図７

【特許請求の範囲】

【請求項1】

不揮発性メモリにおいて、
所定記憶容量を有するメモリ領域と、
設定データを保持するよう構成された設定データ保持回路と、
保持された前記設定データに基づき、当該不揮発性メモリを複数の候補容量の何れかの記憶容量を有するメモリとして動作させるよう構成された制御回路と、を備え、
前記複数の候補容量は、前記所定記憶容量以下であって且つ互いに異なる
、不揮発性メモリ。

【請求項2】

命令信号の入力を受けるよう構成された端子を更に備え、
前記制御回路は、保持された前記設定データに基づき前記複数の候補容量の何れかを対象容量として選択し、前記命令信号に応答して前記対象容量を有するメモリ空間に対してアクセスする
、請求項１に記載の不揮発性メモリ。

【請求項3】

前記制御回路は、保持された前記設定データに基づき、互いに異なる複数のプロトコルの何れかにて前記命令信号のデコードを行う
、請求項２に記載の不揮発性メモリ。

【請求項4】

前記命令信号は、前記メモリ空間内の対象アドレスに対してアクセスすることを指令する複数ビットの信号であり、
前記制御回路は、前記命令信号に含まれる、前記対象容量に応じたビット群のデータに基づき、前記対象アドレスを認識する
、請求項２又は３に記載の不揮発性メモリ。

【請求項5】

前記制御回路は、保持された前記設定データに基づき、前記複数の候補容量に対応する複数の動作モードの何れかにて動作し、
前記制御回路は、各動作モードにおいて前記命令信号中の対象ビット群のデータに基づき前記対象アドレスを認識し、
前記対象ビット群のビット長は前記複数の動作モード間で互いに異なる
、請求項４に記載の不揮発性メモリ。

【請求項6】

前記端子に対し特定の命令信号が入力されたとき、前記制御回路は、前記特定の命令信号に応じたデータを前記設定データとして前記設定データ保持回路に保持させる
、請求項２～５の何れかに記載の不揮発性メモリ。

【請求項7】

ＥＥＰＲＯＭ又はフラッシュメモリである
、請求項１～６の何れかに記載の不揮発性メモリ。

【請求項8】

請求項２～６の何れかに記載の不揮発性メモリと、
前記不揮発性メモリに対して前記命令信号を出力するよう構成された命令信号出力回路と、を備えた
、メモリ利用装置。

【請求項9】

請求項８に記載のメモリ利用装置を搭載した
、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、不揮発性メモリ、メモリ利用装置及び車両に関する。

【背景技術】

【0002】

不揮発性メモリを含んだセット装置を製造する製造メーカは、各セット装置の仕様に応じた記憶容量を有する不揮発性メモリを、セット装置の種類ごとに部品メーカから入手する。例えば、第１セット装置の製造に際して１キロビットの不揮発性メモリが２００個必要であれば、１キロビットの不揮発性メモリを部品メーカから２００個以上入手し、第２セット装置の製造に際して４キロビットの不揮発性メモリが５００個必要であれば、４キロビットの不揮発性メモリを部品メーカから５００個以上入手する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－４７９９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

製造メーカとしては、セット装置の製造に支障が生じないよう、不揮発性メモリの種類ごとに納期管理及び在庫管理を行う必要がある。これらの管理負担は大きい。仮に、或る種類の不揮発性メモリの供給が不足すると、当該不揮発性メモリを必要とするセット装置の製造に支障が生じる。このように、不揮発性メモリの利便性に関して改善の余地がある。

【0005】

本開示は、利便性向上に寄与する（具体的には例えば、部品の管理負担軽減又は不揮発性メモリを有する装置の安定生産に寄与する）不揮発性メモリ、並びに、当該不揮発性メモリを用いたメモリ利用装置及び車両を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る不揮発性メモリは、所定記憶容量を有するメモリ領域と、設定データを保持するよう構成された設定データ保持回路と、保持された前記設定データに基づき、当該不揮発性メモリを複数の候補容量の何れかの記憶容量を有するメモリとして動作させるよう構成された制御回路と、を備え、前記複数の候補容量は、前記所定記憶容量以下であって且つ互いに異なる。

【発明の効果】

【0007】

本開示によれば、利便性向上に寄与する（具体的には例えば、部品の管理負担軽減又は不揮発性メモリを有する装置の安定生産に寄与する）不揮発性メモリ、並びに、当該不揮発性メモリを用いたメモリ利用装置及び車両を提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の実施形態に係る不揮発性メモリの概略構成図である。

【図2】図２は、本開示の実施形態に係る不揮発性メモリの外観斜視図である。

【図3】図３は、本開示の実施形態に係り、基板に対して不揮発性メモリ及びＭＰＵが実装される様子を示した図である。

【図4】図４は、本開示の実施形態に係り、基板に対して複数の不揮発性メモリとＭＰＵとが実装される様子を示した図である。

【図5】図５は、本開示の実施形態に係り、不揮発性メモリが有するメモリ領域に対しメモリ空間が設定される様子を示す図である。

【図6】図６は、本開示の実施形態に係り、不揮発性メモリが有する設定レジスタの構造を示す図である。

【図7】図７は、本開示の実施形態に係り、不揮発性メモリ及びＭＰＵを含む装置の動作フローチャートである。

【図8】図８は、本開示の実施形態に属する第１実施例に係り、ライト命令の構造図である。

【図9】図９は、本開示の実施形態に属する第１実施例に係り、命令信号を形成する１つの単位信号の構造図である。

【図10】図１０は、本開示の実施形態に属する第１実施例に係り、動作モードと単位信号（Ｕ１、Ｕ２）との関係を示す図である。

【図11】図１１は、本開示の実施形態に属する第４実施例に係り、不揮発性メモリ及びＭＰＵを有する装置が車両に搭載される様子を示す図である。

【図12】図１２は、参考方法に係る複数種類の不揮発性メモリを示す図である。

【発明を実施するための形態】

【0009】

本開示の実施形態の説明に先立ち、不揮発性メモリの一般的な利用及び管理方法を参考方法として説明する。図１２を参照する。図１２には、参考方法に係る不揮発性メモリＭＭ［１Ｋ］、ＭＭ［２Ｋ］、ＭＭ［４Ｋ］、ＭＭ［８Ｋ］及びＭＭ［１６Ｋ］が示されている。不揮発性メモリＭＭ［１Ｋ］、ＭＭ［２Ｋ］、ＭＭ［４Ｋ］、ＭＭ［８Ｋ］、ＭＭ［１６Ｋ］は、夫々、１、２、４、８、１６キロビット分の記憶容量を有するＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）である。

【0010】

不揮発性メモリを含んだセット装置を製造する製造メーカは、不揮発性メモリを製造又は販売する部品メーカから必要な不揮発性メモリを入手（購入）してセット装置を製造する。例えば、不揮発性メモリＭＭ［１Ｋ］を１つ備えた第１セット装置を２００個製造し、不揮発性メモリＭＭ［４Ｋ］を１つ備えた第２セット装置を５００個製造し、不揮発性メモリＭＭ［１６Ｋ］を１つ備えた第３セット装置を３００個製造する場合を考える。この場合、参考方法に係る製造メーカは、部品メーカから不揮発性メモリＭＭ［１Ｋ］を２００個以上入手し、不揮発性メモリＭＭ［４Ｋ］を５００個以上入手し、不揮発性メモリＭＭ［１６Ｋ］を３００個以上入手する。

【0011】

このように、参考方法に係る製造メーカは、各セット装置の仕様に応じた記憶容量を有する不揮発性メモリを、セット装置の種類ごとに部品メーカから入手する。製造メーカとしては、セット装置の製造に支障が生じないよう、不揮発性メモリの種類ごとに納期管理及び在庫管理を行う必要がある。これらの管理負担は大きい。仮に、或る種類の不揮発性メモリ（例えばＭＭ［４Ｋ］）の供給が不足すると、当該不揮発性メモリを必要とするセット装置（例えば第２セット装置）の製造に支障が生じる。

【0012】

尚、或る記憶容量の不揮発性メモリが必要とされているときに、他の記憶容量の不揮発性メモリを代わりに用いることは難しい又は好ましくない。例えば、不揮発性メモリＭＭ［４Ｋ］が必要なセット装置に対し、不揮発性メモリＭＭ［１Ｋ］を適用することはできない（容量不足である）。不揮発性メモリＭＭ［４Ｋ］が必要なセット装置に対し、不揮発性メモリＭＭ［４Ｋ］の代用品として不揮発性メモリＭＭ［１６Ｋ］を用いることも検討されるが、このような代用を行うと、４キロビット超の部分の記憶領域の存在が予期せぬ不具合を発生させることがある。

【0013】

例えば、不揮発性メモリＭＭ［４Ｋ］におけるアドレスは“０ｘ０００”から“０ｘ１ｆｆ”までで表現されるが、メモリＭＭ［４Ｋ］及びＭＭ［１６Ｋ］間でアドレスの指定方法（命令信号をデコードするためのプロトコル）が異なることもあって、上記代用を行った場合、アドレス“０ｘ１００”にアクセスしているつもりが、誤ってアドレス“０ｘ３００”（メモリＭＭ［１６Ｋ］におけるアドレス“０ｘ３００”）にアクセスすることもある。また例えば、不揮発性メモリＭＭ［４Ｋ］を実際に使用していたならばアドレス“０ｘ１ｆｆ”までアクセスした後、次のアクセスは最上位アドレス“０ｘ０００”となるはずである。しかしながら、上記代用を行った場合、アドレス“０ｘ１ｆｆ”までアクセスした後、次のアクセスはアドレス“０ｘ２００”となる。このような意図しないアクセスを防止するには、不揮発性メモリに命令を出す側の回路及びソフトウェアを変更する必要が生じる。これは、製造メーカにとって負担が大きい、又は、そのような変更は現実的でないことがある。

【0014】

上記のような管理負担の軽減及びセット装置の安定生産等に寄与する本開示の実施形態の例を、以下、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“ＳＣＬ”によって参照されるクロック端子は（図３参照）、クロック端子ＳＣＬと表記されることもあるし、端子ＳＣＬと略記されることもあり得るが、それらは全て同じものを指す。

【0015】

尚、本開示の実施形態の説明において、ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

【0016】

図１は本開示の実施形態に係る不揮発性メモリ１（以下、単にメモリ１と称され得る）の概略構成図である。図２はメモリ１の外観斜視図である。メモリ１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体からメモリ１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することでメモリ１が形成される。尚、図２に示されるメモリ１の外部端子の数及びメモリ１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。

【0017】

本実施形態に係るメモリ１には、上記複数の外部端子として、設定端子Ａ０、Ａ１及びＡ２と、グランド端子ＧＮＤと、電源端子ＶＣＣと、ライトプロテクト端子ＷＰと、クロック端子ＳＣＬと、データ端子ＳＤＡと、が設けられる。メモリ１は、上記半導体集積回路にて形成される機能部として、メモリ領域１０、制御回路２０及び設定レジスタ３０を備える。本実施形態においてメモリ１はＥＥＰＲＯＭであるとする。

【0018】

メモリ１は自身に接続された外部装置とシリアル通信を行う。図３を参照し、ここでは、メモリ１と演算処理装置の例であるＭＰＵ（Micro Processing Unit）２とが基板ＳＵＢに実装されることを想定する。ＭＰＵ２は上記外部装置の例であって、メモリ１に接続される。ＭＰＵ２は、メモリ１に類似する形態を持つ電子部品であり、ＭＰＵ２が備える外部端子の一部として、電源端子ＶＣＣ２、グランド端子ＧＮＤ２、クロック端子ＳＣＬ２、データ端子ＳＤＡ２のみが図３に示されている。

【0019】

基板ＳＵＢにおいてメモリ１の電源端子ＶＣＣ及びＭＰＵ２の電源端子ＶＣＣ２には電源電圧Ｖｃｃが入力される。電源電圧Ｖｃｃは所定の正の直流電圧値（例えば３．３Ｖ又は５．０Ｖ）を有する。基板ＳＵＢにおいてメモリ１のグランド端子ＧＮＤ及びＭＰＵ２のグランド端子ＧＮＤ２はグランドに接続される。メモリ１内の各機能部はグランド電位を基準に電源電圧Ｖｃｃに基づいて動作する。ＭＰＵ２についても同様である。特に図示しないが、メモリ１には電源電圧Ｖｃｃから電源電圧Ｖｃｃよりも高い電圧を生成する高電圧発生回路が設けられ、メモリ領域１０は高電圧発生回路の生成電圧を用いて必要なデータの記憶動作等を行う。

【0020】

尚、本実施形態において、データ又は値の記憶とデータ又は値の格納は同義である。また本実施形態において、ハイレベルとは、所定の閾電圧より高い電位を指し、ローレベルとは所定の閾電圧より低い電位を指す。ここにおける閾電圧は０Ｖよりも高く且つ電源電圧Ｖｃｃよりも低い電圧であり、例えば電源電圧Ｖｃｃの半分である。以下では、ハイレベルは電源電圧Ｖｃｃのレベルであって、ローレベルはグランドのレベルであるとする。

【0021】

本実施形態に係るメモリ１はＭＰＵ２とシリアル通信を行う。本実施形態では、シリアル通信のインターフェースとしてＩ^２Ｃ（Inter-Integrated Circuit）によるインターフェースを用いることを想定する。換言すれば、メモリ１及びＭＰＵ２間のシリアル通信としてＩ^２Ｃによるシリアル通信を行うことを想定する。基板ＳＵＢにおいて、クロック信号を伝送するためのクロックバスＢ_ＳＣＬと、データ信号を伝送するためのデータバスＢ_ＳＤＡと、が設けられる。特に図示しないが、クロックバスＢ_ＳＣＬ及びデータバスＢ_ＳＤＡと電源電圧Ｖｃｃが加わる電源ラインとの間に、夫々、プルアップ抵抗が設けられていて良い。メモリ１のクロック端子ＳＣＬ及びＭＰＵ２のクロック端子ＳＣＬ２はクロックバスＢ_ＳＣＬに接続される。即ち、クロック端子ＳＣＬはクロックバスＢ_ＳＣＬを介してクロック端子ＳＣＬ２に接続される。メモリ１のデータ端子ＳＤＡ及びＭＰＵ２のデータ端子ＳＤＡ２はデータバスＢ_ＳＤＡに接続される。即ち、データ端子ＳＤＡはデータバスＢ_ＳＤＡを介してデータ端子ＳＤＡ２に接続される。Ｉ^２Ｃのシリアル通信において、ＭＰＵ２がマスタとして機能し、メモリ１がスレーブとして機能する。

【0022】

図３にはメモリ１が１つしか示されていないが、図４に示す如く、基板ＳＵＢに複数のメモリ１が実装されて複数のメモリ１がＭＰＵ２に接続されることもある。この場合、各メモリ１のクロック端子ＳＣＬがクロックバスＢ_ＳＣＬに接続されると共に各メモリ１のデータ端子ＳＤＡがデータバスＢ_ＳＤＡに接続される。尚、ＭＰＵ２に対してメモリ１が１つだけ接続される場合、クロックバスＢ_ＳＣＬ及びデータバスＢ_ＳＤＡは存在せず、単に、クロック端子ＳＣＬ及びＳＣＬ２が互いに接続され且つデータ端子ＳＤＡ及びＳＤＡ２が互いに接続される、と考えて良い。

【0023】

メモリ１の端子Ａ２～Ａ０、ＷＰ、ＳＣＬ及びＳＤＡにはハイレベル又はローレベルの電圧が加わる。基板ＳＵＢにおいて、メモリ１の設定端子Ａ２～Ａ０に対し個別にハイレベル又はローレベルの電圧が固定的に入力される。但し、後述の動作モードによっては、設定端子Ａ２～Ａ０の何れか１以上が開放状態とされ得る。設定端子Ａ２～Ａ０に入力される電圧を、まとめて端子設定電圧と称し、“（Ａ２，Ａ１，Ａ０）＝（ａ，ｂ，ｃ）”にて表記する。或いは、設定端子Ａ２及びＡ１に入力される電圧を、まとめて端子設定電圧と称し、“（Ａ２，Ａ１）＝（ａ，ｂ）”にて表記する。或いは、設定端子Ａ２に入力される電圧を端子設定電圧と称し、“Ａ２＝ａ”にて表記する。

【0024】

表記“（Ａ２，Ａ１，Ａ０）＝（ａ，ｂ，ｃ）”、“（Ａ２，Ａ１）＝（ａ，ｂ）”又は“Ａ２＝ａ”における変数ａ、ｂ及びｃは、夫々に１又は０をとる。表記“（Ａ２，Ａ１，Ａ０）＝（ａ，ｂ，ｃ）”、“（Ａ２，Ａ１）＝（ａ，ｂ）”又は“Ａ２＝ａ”において、変数ａが１であることは設定端子Ａ２にハイレベルの電圧が加わることを意味し、変数ａが０であることは設定端子Ａ２にローレベルの電圧が加わることを意味する。同様に、表記“（Ａ２，Ａ１，Ａ０）＝（ａ，ｂ，ｃ）”又は“（Ａ２，Ａ１）＝（ａ，ｂ）”において、変数ｂが１であることは設定端子Ａ１にハイレベルの電圧が加わることを意味し、変数ｂが０であることは設定端子Ａ１にローレベルの電圧が加わることを意味する。同様に、表記“（Ａ２，Ａ１，Ａ０）＝（ａ，ｂ，ｃ）”において、変数ｃが１であることは設定端子Ａ０にハイレベルの電圧が加わることを意味し、変数ｃが０であることは設定端子Ａ０にローレベルの電圧が加わることを意味する。

【0025】

図３の例では、単一のメモリ１の設定端子Ａ２～Ａ０が全てグランドに接続され、故に、（Ａ２，Ａ１，Ａ０）＝（０，０，０）である。図４に示す如く、クロックバスＢ_ＳＣＬ及びデータバスＢ_ＳＤＡに接続されたメモリ１が複数ある場合には、複数のメモリ１に対して互いに異なる端子設定電圧が入力される。端子設定電圧により、複数のメモリ１としての複数のスレーブが区別される。

【0026】

ライトプロテクト端子ＷＰにはハイレベル又はローレベルの電圧が入力される。ライトプロテクト端子ＷＰへの入力電圧がハイレベルであるとき、制御回路２０はメモリ領域１０へのデータの書き込みを禁止する。本実施形態では、ライトプロテクト端子ＷＰへの入力電圧はローレベルに固定されているものとする（即ち、メモリ領域１０へのデータの書き込みは許可されているものとする）。

【0027】

ＭＰＵ２はクロック端子ＳＣＬ２からクロック信号を出力する。クロック信号はクロックバスＢ_ＳＣＬを介してメモリ１のクロック端子ＳＣＬに入力される。このように、クロック端子ＳＣＬ２はクロック信号を出力するクロック出力端子として機能し、クロック端子ＳＣＬはクロック信号を受信するクロック入力端子として機能する。クロック信号は、ローレベル又はハイレベルの信号レベルを交互にとる矩形波信号である。

【0028】

データ端子ＳＤＡ及びＳＤＡ２は、夫々に、データバスＢ_ＳＤＡに対してデータ信号を出力するデータ出力端子として機能するときと、データバスＢ_ＳＤＡにて伝送されるデータ信号を受信するデータ入力端子として機能するときと、がある。データバスＢ_ＳＤＡに対してデータ信号を出力するデバイスをトランスミッタと称し、データバスＢ_ＳＤＡにて伝送されるデータ信号を受信するデバイスをレシーバと称する。ここにおけるデバイスは、ＭＰＵ２又はメモリ１である。Ｉ^２Ｃの規定に従い、任意の時刻において、データバスＢ_ＳＤＡに接続されたデバイスの内、１つのみがトランスミッタとなり得る。

【0029】

メモリ領域１０は所定の記憶容量Ｃ_ＲＥＦを有する不揮発性の記憶領域である。記憶容量Ｃ_ＲＥＦは任意である。ここでは、説明の具体化のため、記憶容量Ｃ_ＲＥＦが１６キロビットの記憶容量であるとする。１キロビットは１０２４ビットである。メモリ１では、ワード単位でメモリ領域１０にデータを書き込むことができると共に、ワード単位でメモリ領域１０からデータを読み出すことができる。本実施形態において１ワードは１バイトである。但し、複数バイトが１ワードに相当するようにしても良い。１バイトは８ビットから成る。

【0030】

制御回路２０は、図５に示す如くメモリ領域１０にメモリ空間ＭＳを設定する（換言すれば定義する）。詳細は後述するが、制御回路２０は、メモリ領域１０の全体に対してメモリ空間ＭＳを設定することもあるし、メモリ領域１０の一部に対してメモリ空間ＭＳを設定することもある。メモリ空間ＭＳを実使用メモリ空間と称しても良い。メモリ空間ＭＳにおいて８ビット（即ち１バイト）ごとに固有のアドレスが割り当てられる。以下の説明において、アドレスとはメモリ空間ＭＳでのアドレスを指す。アドレスは数値にて表現され、或る注目アドレスから見て、より小さな数値にて示されるアドレスは注目アドレスの下位側のアドレスであり、より大きな数値にて示されるアドレスは注目アドレスの上位側のアドレスである。メモリ領域１０の全領域に対してメモリ空間ＭＳが設定されたとき、メモリ空間ＭＳは１６キロビットの記憶容量（即ち２キロバイトの記憶容量）に相当するので、メモリ空間ＭＳにおける最下位アドレスは“０ｘ０００”であり、メモリ空間ＭＳにおける最上位アドレスは“０ｘ７ｆｆ”である。尚、本実施形態では、適宜、アドレスを１６進数で表記する。アドレスを示す数値の先頭に付加される文字列“０ｘ”は、文字列“０ｘ”に続く数値が１６進数であることを表す。故に、“０ｘ０００”は１０進数表記では“０”を表し、“０ｘ７ｆｆ”は１０進数表記では“２０４７”を表す。

【0031】

ＭＰＵ２はメモリ１に対して複数種類の命令を出力することができる。命令を表す信号を特に命令信号と称する。ＭＰＵ２は、予め定められたプロトコルに従い、クロック端子ＳＣＬ２からクロック信号を出力しつつデータ端子ＳＤＡ２から任意の命令を表す命令信号を出力することで、メモリ１に対して当該命令を出力することができる。メモリ１は、クロック端子ＳＣＬにてクロック信号を受信しつつ、上記プロトコルに従い、データ端子ＳＤＡにて命令を表す命令信号を受信することで当該命令を受け取る。上記プロトコルは、Ｉ^２Ｃにて定義された通信のプロトコルであると共に、メモリ１及びＣＰＵ２間で定められた通信のプロトコルである。

【0032】

複数種類の命令にライト命令及びリード命令が含まれる。ライト命令として複数種類のライト命令が存在しうる。但し、ここでは、ライト命令として、対象アドレスに１バイト分のライトデータを書き込むことを指令する命令を想定し、ライト命令の中で対象アドレスが指定されるものとする。ライト命令において対象アドレスは書き込みの対象となるアドレスを指す。ライトデータはライト命令の中で指定される１バイト分のデータである。リード命令として複数種類のリード命令が存在しうる。但し、ここででは、リード命令として、対象アドレスに格納された１バイト分のデータを読み出することを指令する命令を想定し、リード命令の中で対象アドレスが指定されるものとする。リード命令において対象アドレスは読み出しの対象となるアドレスを指す。

【0033】

制御回路２０は、ＭＰＵ２から受けた命令の内容に従ってメモリ空間ＭＳ（換言すればメモリ領域１０）にアクセスする。制御回路２０は、ライト命令を受けたとき（即ち端子ＳＤＡにてライト命令を表す命令信号を受けたとき）、メモリ空間ＭＳ内の対象アドレスに対してライトデータを書き込む。制御回路２０は、リード命令を受けたとき（即ち端子ＳＤＡにてリード命令を表す命令信号を受けたとき）、メモリ空間ＭＳ内の対象アドレスに格納された１バイト分のデータを読み出して、読み出したデータをシリアルデータとして端子ＳＤＡから出力する。このようにライト命令及びリード命令は、メモリ空間ＭＳ内の対象アドレスに対してアクセスすることを指令する命令である。アクセスとして、メモリ空間ＭＳ内の対象アドレスに対してライトデータを書き込むライトアクセスと、メモリ空間ＭＳ内の対象アドレスに格納されたデータを読み出すリードアクセスと、がある。

【0034】

制御回路２０は端子Ａ０～Ａ２、ＷＰ、ＳＣＬ及びＳＤＡに接続される（図１参照）。制御回路２０は、ライトプロテクト端子ＷＰにおける電圧に基づきライトアクセスを許可又は禁止する。制御回路２０は、端子ＳＣＬ及びＳＤＡを通じてＭＰＵ２とＩ^２Ｃによるシリアル通信を行う。当該シリアル通信に際して端子Ａ０～Ａ２に対する設定端子電圧が参照される（これについては後にも説明を設ける）。

【0035】

設定レジスタ３０は制御回路２０に接続された記憶領域である。設定レジスタ３０は制御回路２０に内蔵されるレジスタであっても良い。図６に示す如く、設定レジスタ３０は３ビット分の記憶領域３１を有する。記憶領域３１は不揮発性の記憶領域である。記憶領域３１は第１～第３ビットから成り、記憶領域３１の第１、第２、第３ビットの値を、夫々、Ｘ、Ｙ、Ｚにて表す。設定レジスタ３０は、記憶領域３１に加えて他の記憶領域を含み得る。他の記憶領域に対して様々な設定情報を格納しておくことができる。制御回路２０は、設定レジスタ３０に記憶されたデータを読み出すことが可能であると共に、設定レジスタ３０に対して必要なデータを書き込むことが可能である。

【0036】

制御回路２０は、記憶領域３１に格納されたデータに応じて、即ち、Ｘ、Ｙ及びＺの値に応じて、メモリ１を第１～第ｎ候補容量の何れかの記憶容量を有するメモリ（不揮発性メモリ）として動作させる。Ｘ、Ｙ及びＺの値から成る３ビットデータは、メモリ１を第１～第ｎ候補容量の何れの記憶容量を有するメモリ（不揮発性メモリ）として動作させるかを定めるための設定データである。ｎは２以上の任意の整数である。本実施形態では、具体例として“ｎ＝５”であって、第１、第２、第３、第４、第５候補容量は、夫々、１キロビット、２キロビット、４キロビット、８キロビット、１６キロビットであるとする。ＭＰＵ２はメモリ１に対して特定の命令を与えることで設定データ（Ｘ，Ｙ，Ｚ）を任意に書き換え可能である。

【0037】

このため、基板ＳＵＢを含むセット装置を製造する製造メーカは、メモリ１を購入しておくだけで、メモリ１を必要な記憶容量を有するメモリとしてセット装置に組み込むことができる。即ち例えば、１キロビットの不揮発性メモリを組み込む必要のあるセット装置を製造する場合には、１キロビットのメモリとして動作するように設定したメモリ１を当該セット装置に適用すれば良い。同様に例えば、４キロビットの不揮発性メモリを組み込む必要のあるセット装置を製造する場合には、４キロビットのメモリとして動作するように設定したメモリ１を当該セット装置に適用すれば良い。セット装置を製造する製造メーカは、不揮発性メモリに対する納期管理及び在庫管理として、１種類の部品であるメモリ１の納期管理及び在庫管理だけを行えば良く、結果、それらの管理負担が軽減される。また、納期管理及び在庫管理が必要な部品の種類が少なくなる分、セット装置の生産（量産）の安定化が図られる。

【0038】

制御回路２０は、設定レジスタ３０から設定データ（Ｘ，Ｙ，Ｚ）を読み出し、設定データ（Ｘ，Ｙ，Ｚ）に応じて第１～第ｎ候補容量の何れか１つを対象容量として選択する。制御回路２０はメモリ領域１０に対象容量を有するメモリ空間ＭＳを設定する。即ち、対象容量は図５に示すメモリ空間ＭＳの容量である。対象容量は、命令信号に応答して実際にアクセスされる記憶領域の容量（実使用容量）に相当する。

【0039】

制御回路２０は、設定データ（Ｘ，Ｙ，Ｚ）に応じて第１～第ｎ動作モードの何れかにて動作する。本実施形態では“ｎ＝５”を想定しているため、第ｎ動作モードは第５動作モードである。ここでは、制御回路２０は、
“（Ｘ，Ｙ，Ｚ）＝（０，０，０）”であるときに第１動作モードで動作し、
“（Ｘ，Ｙ，Ｚ）＝（１，０，０）”であるときに第２動作モードで動作し、
“（Ｘ，Ｙ，Ｚ）＝（０，１，０）”であるときに第３動作モードで動作し、
“（Ｘ，Ｙ，Ｚ）＝（１，１，０）”であるときに第４動作モードで動作し、
“（Ｘ，Ｙ，Ｚ）＝（０，０，１）”であるときに第５動作モードで動作するものとする。尚、Ｘ、Ｙ及びＺの初期値（メモリ１の製造又は出荷時点のＸ、Ｙ及びＺの初期値）は任意である。例に過ぎないが、Ｘ、Ｙ及びＺの初期値は０であって良い。

【0040】

第ｉ動作モードは、第ｉ候補容量を有するメモリ（不揮発性メモリ）としてメモリ１を動作させる動作モードである。ｉは任意の整数を表す。即ち例えば、第１動作モードは、メモリ１を１キロビット分の記憶領域を有するメモリ（不揮発性メモリ）として動作させる動作モードであり、第２動作モードは、メモリ１を２キロビット分の記憶領域を有するメモリ（不揮発性メモリ）として動作させる動作モードである。第３～第５動作モードについても同様である。

【0041】

制御回路２０は、第１動作モードにおいては（詳細には第１動作モードにて動作するときにおいては）、メモリ領域１０の全領域の１／１６に対してメモリ空間ＭＳを設定する。このため、第１動作モードにおけるメモリ空間ＭＳは、（Ｃ_ＲＥＦ×１／１６）の記憶容量を持つ。故に、制御回路２０は、第１動作モードにおいて、メモリ空間ＭＳの最下位アドレス、最上位アドレスが、夫々、“０ｘ００”、“０ｘ７ｆ”であると認識する。
制御回路２０は、第２動作モードにおいては（詳細には第２動作モードにて動作するときにおいては）、メモリ領域１０の全領域の１／８に対してメモリ空間ＭＳを設定する。このため、第２動作モードにおけるメモリ空間ＭＳは、（Ｃ_ＲＥＦ×１／８）の記憶容量を持つ。故に、制御回路２０は、第２動作モードにおいて、メモリ空間ＭＳの最下位アドレス、最上位アドレスが、夫々、“０ｘ００”、“０ｘｆｆ”であると認識する。
制御回路２０は、第３動作モードにおいては（詳細には第３動作モードにて動作するときにおいては）、メモリ領域１０の全領域の１／４に対してメモリ空間ＭＳを設定する。このため、第３動作モードにおけるメモリ空間ＭＳは、（Ｃ_ＲＥＦ×１／４）の記憶容量を持つ。故に、制御回路２０は、第３動作モードにおいて、メモリ空間ＭＳの最下位アドレス、最上位アドレスが、夫々、“０ｘ０００”、“０ｘ１ｆｆ”であると認識する。
制御回路２０は、第４動作モードにおいては（詳細には第４動作モードにて動作するときにおいては）、メモリ領域１０の全領域の１／２に対してメモリ空間ＭＳを設定する。このため、第４動作モードにおけるメモリ空間ＭＳは、（Ｃ_ＲＥＦ×１／２）の記憶容量を持つ。故に、制御回路２０は、第４動作モードにおいて、メモリ空間ＭＳの最下位アドレス、最上位アドレスが、夫々、“０ｘ０００”、“０ｘ３ｆｆ”であると認識する。
制御回路２０は、第５動作モードにおいては（詳細には第５動作モードにて動作するときにおいては）、メモリ領域１０の全領域に対してメモリ空間ＭＳを設定する。このため、第５動作モードにおけるメモリ空間ＭＳは、（Ｃ_ＲＥＦ×１）の記憶容量を持つ。故に、制御回路２０は、第５動作モードにおいて、メモリ空間ＭＳの最下位アドレス、最上位アドレスが、夫々、“０ｘ０００”、“０ｘ７ｆｆ”であると認識する。

【0042】

そして、メモリ１はデータ端子ＳＤＡにて命令を表す命令信号の入力を受け、制御回路２０は、各動作モードにおいて、命令信号に応答してメモリ空間ＭＳに対してアクセスする（詳細には、メモリ空間ＭＳ内の対象アドレスに対してライトアクセス又はリードアクセスする）。

【0043】

このため、参考方法に関連して述べたような不具合が生じることは無い。例えば、メモリ１が１キロビットの記憶容量を有するメモリとして動作するときには、ＭＰＵ２にとってメモリ１は不揮発性メモリＭＭ［１Ｋ］と全く同じように動作し、メモリ１が４キロビットの記憶容量を有するメモリとして動作するときには、ＭＰＵ２にとってメモリ１は不揮発性メモリＭＭ［４Ｋ］と全く同じように動作するからである。

【0044】

命令信号はエンコードされた信号であり、制御回路２０は、設定データ（Ｘ，Ｙ，Ｚ）に基づき、互いに異なる複数のプロトコルの何れかにて命令信号のデコードを行う。

【0045】

これにより、メモリ空間ＭＳのサイズに応じた正しいデコードを行うことができ、参考方法に関連して述べたような不具合が生じることは無い。

【0046】

上記複数のプロトコルはｎ種類のプロトコルであり、ｎ種類のプロトコルを第１～第ｎプロトコルと称する。第ｉ候補容量が対象容量として選択された状態のメモリ１に対して命令信号を出力する際、ＭＰＵ２は第ｉプロトコルに従ったエンコードにより命令信号を生成する。制御回路２０は、第ｉ動作モードにおいては（詳細には第ｉ動作モードにて動作するときにおいては）第ｉプロトコルにて命令信号のデコードを行う。即ち例えば、制御回路２０は、第１動作モードにおいては（詳細には第１動作モードにて動作するときにおいては）第１プロトコルにて命令信号のデコードを行い、第２動作モードにおいては（詳細には第２動作モードにて動作するときにおいては）第２プロトコルにて命令信号のデコードを行う。第３～第５動作モードについても同様である。

【0047】

上述したようにライト命令又はリード命令を表す命令信号において対象アドレスが指定される。後にも説明されるよう、命令信号は複数ビットの信号（デジタル信号）である。制御回路２０は、第ｉ動作モードにおいては（詳細には第ｉ動作モードにて動作するときにおいては）命令信号中の第ｉビット群のデータに基づき対象アドレスを認識する。即ち例えば、制御回路２０は、第１動作モードにおいては（詳細には第１動作モードにて動作するときにおいては）命令信号中の第１ビット群のデータに基づき対象アドレスを認識し、第２動作モードにおいては（詳細には第２動作モードにて動作するときにおいては）命令信号中の第２ビット群のデータに基づき対象アドレスを認識する。第３～第５動作モードについても同様である。

【0048】

詳細には、制御回路２０は、第ｉ動作モードにおいては（詳細には第ｉ動作モードにて動作するときにおいては）、第ｉプロトコルに従って命令信号をデコードし、これによって命令信号中の第ｉビット群のデータを対象アドレスを指定するデータとして認識する。第１動作モードは１キロビット（即ち１２８バイト）に対応し、１２８＝２^７、であるので、第１ビット群のビット長は７である。即ち、第１動作モードでは命令信号中の７ビット分のデータにより対象アドレスが指定される。同様に考えて、第２動作モードは２キロビット（即ち２５６バイト）に対応し、２５６＝２^８、であるので、第２ビット群のビット長は８である。即ち、第２動作モードでは命令信号中の８ビット分のデータにより対象アドレスが指定される。同様に考えて、第３ビット群のビット長、第４ビット群のビット長、第５ビット群のビット長は、夫々、９、１０、１１である。

【0049】

実際にアクセスの対象となるメモリ空間ＭＳのサイズに応じて対象アドレスの認識方法を異ならせることにより、正しいデコードを行うことができる。

【0050】

上述したように、ＭＰＵ２はメモリ１に対して特定の命令を与えることで設定データ（Ｘ，Ｙ，Ｚ）を任意に書き換え可能である。メモリ１に注目すれば、メモリ１は、特定の命令を受けたとき、特定の命令に従って設定データ（Ｘ，Ｙ，Ｚ）を変更する。当該特定の命令を、記憶容量指定命令と称する。図７に、基板ＳＵＢを備えたセット装置の動作フローチャートを示す。基板ＳＵＢを備えたセット装置は、例えば後述のメモリ利用装置３１０（図１１参照）である。メモリ１及びＭＰＵ２が基板ＳＵＢに実装された後、ステップＳ１において、ＭＰＵ２はメモリ１に対して記憶容量指定命令を出力する。ライト命令又はリード命令と同様、メモリ１は、クロック端子ＳＣＬにてクロック信号を受信しつつデータ端子ＳＤＡにて記憶容量指定命令を表す命令信号を受信することで記憶容量指定命令を受け取る。記憶容量指定命令において、Ｘ、Ｙ及びＺの値が指定される。制御回路２０は、記憶容量指定命令を受けたとき、設定レジスタ３０内の記憶領域３１に記憶容量指定命令にて指定された値を書き込む。即ち、ステップＳ２において、制御回路２０はＭＰＵ１から受信した記憶容量指定命令に基づき、Ｘ、Ｙ及びＺの値を設定する。これにより、記憶容量指定命令にて指定された設定データ（Ｘ，Ｙ，Ｚ）が記憶領域３１に保持される。以後は、記憶領域３１に保持された設定データ（Ｘ，Ｙ，Ｚ）に応じた動作モードにてメモリ１が動作する（ステップＳ３）。記憶領域３１は不揮発性の記憶領域であるので、ＭＰＵ１は初回起動時に記憶容量指令命令を１回出力するだけで良い。即ちステップＳ１及びＳ２の処理は１回だけ実行すれば足る。

【0051】

以下、複数の実施例の中で、幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

【0052】

＜＜第１実施例＞＞
第１実施例を説明する。図８を参照する。ライト命令は図８に示すライト命令ＷＣであって良い。ライト命令ＷＣに注目して第１～第５プロトコル間の相違を説明する。

【0053】

ライト命令ＷＣは３つの単位信号Ｕ１、Ｕ２及びＵ３を含む。ＭＰＵ２からライト命令ＷＣがメモリ１に入力される際、単位信号Ｕ１、Ｕ２及びＵ３の順番で単位信号がメモリ１に入力される。

【0054】

図９に単位信号の構造が示される。各単位信号は８ビットのシリアル信号であり、第１ビット～第８ビットのデジタル信号から成る。単位信号がＭＰＵ２からメモリ１に出力される際、第ｊビットの信号の次に第（ｊ＋１）ビットの信号が出力される（ここにおけるｊは７以下の自然数）。１クロック区間において１ビットの信号が入出力される。１クロック区間とは、クロック信号における互いに隣接する２つのアップエッジ間の区間を指す。ここにおけるアップエッジは、クロック信号のレベルにおけるローレベルからハイレベルへの遷移を指す。データ端子（ＳＤＡ、ＳＤＡ２）における信号がハイレベルであるとき、当該信号は“１”の値を持ち、データ端子（ＳＤＡ、ＳＤＡ２）における信号がローレベルであるとき、当該信号は“０”の値を持つ。

【0055】

尚、Ｉ^２Ｃによるシリアル通信では、スタートコンディションの確立後に命令の送信が開始され、ストップコンディションの確立により命令の送信が終了する。また、レシーバとして機能するデバイス（メモリ１又はＭＰＵ２）は、８ビット分の単位信号を受信すると、１クロック区間だけトランスミッタとして機能してデータ端子（ＳＤＡ又はＳＤＡ２）から１ビットのアクノリッジ信号を出力する。スタートコンディション、ストップコンディション及びアクノリッジ信号については、Ｉ^２Ｃの規定として周知であるため、ここでは、それらの存在を無視して説明を行う。

【0056】

ライト命令ＷＣでは、メモリ空間ＭＳのサイズに応じ、単位信号Ｕ２のみにて、又は、単位信号Ｕ１及びＵ２にて対象アドレスが指定される。ライト命令ＷＣでは、単位信号Ｕ３にて対象アドレスに書き込むべき８ビットのライトデータが指定される。

【0057】

図１０に、制御回路２０の動作モードと単位信号Ｕ１及びＵ２との関係を示す。単位信号Ｕ１における第１～第４ビットの値は全動作モードにおいて共通である。単位信号Ｕ１における第１～第４ビットの値は、予め定められた固定値であって、メモリ１に固有のデバイスコードである。単位信号Ｕ１における第８ビットの値は、単位信号Ｕ１を含む命令がライト命令及びリード命令の何れであるのかを示す。ライト命令ＷＣにおいて単位信号Ｕ１における第８ビットの値は“０”である。リード命令においては単位信号Ｕ１における第８ビットの値が“１”とされる。

【0058】

第１又は第２動作モードにおいて、単位信号Ｕ１における第５、第６及び第７ビットの値は、夫々、値ａ２、ａ１及びａ０に相当する。第１又は第２動作モードにおいて値ａ２、ａ１及びａ０は３ビットのスレーブ選択信号に相当する。基板ＳＵＢにおいて、第１又は第２動作モードで動作するメモリ１をＭＰＵ２に対し（換言すればバスＢ_ＳＣＬ及びＢ_ＳＤＡに対し）最大８つまで並列接続することができる。

【0059】

バスＢ_ＳＣＬ及びＢ_ＳＤＡに接続され且つ第１又は第２動作モードで動作するメモリ１の内、端子設定電圧（Ａ２，Ａ１，Ａ０）が値（ａ２，ａ１，ａ０）に対応するメモリ１のみが命令信号に応答する。“ａ２＝１”、“ａ１＝１”、“ａ０＝１”は、夫々、設定端子Ａ２、Ａ１、Ａ０にハイレベルの電圧が加わることに対応する。“ａ２＝０”、“ａ１＝０”、“ａ０＝０”は、夫々、設定端子Ａ２、Ａ１、Ａ０にローレベルの電圧が加わることに対応する。

【0060】

従って例えば、第１又は第２動作モードで動作する第１及び第２メモリ１がバスＢ_ＳＣＬ及びＢ_ＳＤＡに並列接続され、それらの内、第１メモリ１については“（Ａ２，Ａ１，Ａ０）＝（０，０，０）”であって且つ第２メモリ１については“（Ａ２，Ａ１，Ａ０）＝（０，０，１）”である第１ケースを考える。第１ケースにおいて、単位信号Ｕ１にて“（ａ２，ａ１，ａ０）＝（０，０，０）”であれば第１メモリ１が命令信号に応答すべきデバイスとして選択され、第１メモリ１のみが応答信号に対して応答する。第１ケースにおいて、単位信号Ｕ１にて“（ａ２，ａ１，ａ０）＝（０，０，１）”であれば第２メモリ１が命令信号に応答すべきデバイスとして選択され、第２メモリ１のみが応答信号に対して応答する。

【0061】

第３動作モードにおいて、単位信号Ｕ１における第５及び第６ビットの値は、夫々、値ａ２及びａ１に相当する。第３動作モードにおいて値ａ２及びａ１は２ビットのスレーブ選択信号に相当する。基板ＳＵＢにおいて、第３動作モードで動作するメモリ１をＭＰＵ２に対し（換言すればバスＢ_ＳＣＬ及びＢ_ＳＤＡに対し）最大４つまで並列接続することができる。

【0062】

バスＢ_ＳＣＬ及びＢ_ＳＤＡに接続され且つ第３動作モードで動作するメモリ１の内、端子設定電圧（Ａ２，Ａ１）が値（ａ２，ａ１）に対応するメモリ１のみが命令信号に応答する。従って例えば、第３動作モードで動作する第１及び第２メモリ１がバスＢ_ＳＣＬ及びＢ_ＳＤＡに並列接続され、それらの内、第１メモリ１については“（Ａ２，Ａ１）＝（０，０）”であって且つ第２メモリ１については“（Ａ２，Ａ１）＝（０，１）”である第２ケースを考える。第２ケースにおいて、単位信号Ｕ１にて“（ａ２，ａ１）＝（０，０）”であれば第１メモリ１が命令信号に応答すべきデバイスとして選択され、第１メモリ１のみが応答信号に対して応答する。第２ケースにおいて、単位信号Ｕ１にて“（ａ２，ａ１）＝（０，１）”であれば第２メモリ１が命令信号に応答すべきデバイスとして選択され、第２メモリ１のみが応答信号に対して応答する。

【0063】

第４動作モードにおいて、単位信号Ｕ１における第５ビットの値は、値ａ２に相当する。第４動作モードにおいて値ａ２は１ビットのスレーブ選択信号に相当する。基板ＳＵＢにおいて、第４動作モードで動作するメモリ１をＭＰＵ２に対し（換言すればバスＢ_ＳＣＬ及びＢ_ＳＤＡに対し）最大２つまで並列接続することができる。

【0064】

バスＢ_ＳＣＬ及びＢ_ＳＤＡに接続され且つ第４動作モードで動作するメモリ１の内、端子設定電圧Ａ２が値ａ２に対応するメモリ１のみが命令信号に応答する。従って例えば、第４動作モードで動作する第１及び第２メモリ１がバスＢ_ＳＣＬ及びＢ_ＳＤＡに並列接続され、それらの内、第１メモリ１については“Ａ２＝０”であって且つ第２メモリ１については“Ａ２＝１”である第３ケースを考える。第３ケースにおいて、単位信号Ｕ１にて“ａ２＝０”であれば第１メモリ１が命令信号に応答すべきデバイスとして選択され、第１メモリ１のみが応答信号に対して応答する。第３ケースにおいて、単位信号Ｕ１にて“ａ２＝１”であれば第２メモリ１が命令信号に応答すべきデバイスとして選択され、第２メモリ１のみが応答信号に対して応答する。

【0065】

第５動作モードではスレーブ選択信号に相当する信号は定義されない。基板ＳＵＢにおいて、第５動作モードで動作するメモリ１をＭＰＵ２に対し（換言すればバスＢ_ＳＣＬ及びＢ_ＳＤＡに対し）１つのみ接続できる。第５動作モードで動作するメモリ１は、命令信号を受けたとき、当該命令信号は常に自身に向けた命令信号であると解釈し、当該命令信号に常に応答する。

【0066】

制御回路２０は、各動作モードにおいて命令信号中の対象ビット群のデータに基づき対象アドレスを認識する。対象ビット群のビット長は第１～第ｎ動作モード間で互いに異なる。第ｉ動作モードにおける対象ビット群は上述の第ｉビット群に相当する。これについて、以下、説明を加える。

【0067】

第１動作モードでは、単位信号Ｕ２の第２～第８ビットから成る第１ビット群のデータ（値）にて対象アドレスが指定される。第１ビット群のビット長は７である。第１動作モードにおいて、制御回路２０は、第１ビット群のデータに基づき対象アドレスを認識する。即ち、第１プロトコルで命令信号のデコードを行う制御回路２０は、第１ビット群のデータに基づき対象アドレスを認識する。第１動作モードにおいて、単位信号Ｕ２の第２～第８ビットは夫々ビットＷＡ６～ＷＡ０に相当し、ビットＷＡ６～ＷＡ０の値を７桁の２進数と捉えて得られる値が対象アドレスに相当する。例えば、第１動作モードにおいて、ビットＷＡ６～ＷＡ０の値が全て０であるとき対象アドレスはメモリ空間ＭＳの最下位アドレス“０ｘ００”であり、ビットＷＡ６～ＷＡ０の値が全て１であるとき対象アドレスはメモリ空間ＭＳの最上位アドレス“０ｘ７ｆ”である。第１動作モードにおいて、単位信号Ｕ２の第１ビットは有意な値を持たない。

【0068】

第２動作モードでは、単位信号Ｕ２の第１～第８ビットから成る第２ビット群のデータ（値）にて対象アドレスが指定される。第２ビット群のビット長は８である。第２動作モードにおいて、制御回路２０は、第２ビット群のデータに基づき対象アドレスを認識する。即ち、第２プロトコルで命令信号のデコードを行う制御回路２０は、第２ビット群のデータに基づき対象アドレスを認識する。第２動作モードにおいて、単位信号Ｕ２の第１～第８ビットは夫々ビットＷＡ７～ＷＡ０に相当し、ビットＷＡ７～ＷＡ０の値を８桁の２進数と捉えて得られる値が対象アドレスに相当する。例えば、第２動作モードにおいて、ビットＷＡ７～ＷＡ０の値が全て０であるとき対象アドレスはメモリ空間ＭＳの最下位アドレス“０ｘ００”であり、ビットＷＡ７～ＷＡ０の値が全て１であるとき対象アドレスはメモリ空間ＭＳの最上位アドレス“０ｘｆｆ”である。

【0069】

第３動作モードでは、単位信号Ｕ１の第７ビットと単位信号Ｕ２の第１～第８ビットとから成る第３ビット群のデータ（値）にて対象アドレスが指定される。第３ビット群のビット長は９である。第３動作モードにおいて、制御回路２０は、第３ビット群のデータに基づき対象アドレスを認識する。即ち、第３プロトコルで命令信号のデコードを行う制御回路２０は、第３ビット群のデータに基づき対象アドレスを認識する。第３動作モードにおいて、単位信号Ｕ１の第７ビットはビットＷＡ８に相当し且つ単位信号Ｕ２の第１～第８ビットは夫々ビットＷＡ７～ＷＡ０に相当し、ビットＷＡ８～ＷＡ０の値を９桁の２進数と捉えて得られる値が対象アドレスに相当する。例えば、第３動作モードにおいて、ビットＷＡ８～ＷＡ０の値が全て０であるとき対象アドレスはメモリ空間ＭＳの最下位アドレス“０ｘ０００”であり、ビットＷＡ８～ＷＡ０の値が全て１であるとき対象アドレスはメモリ空間ＭＳの最上位アドレス“０ｘ１ｆｆ”である。

【0070】

第４動作モードでは、単位信号Ｕ１の第６及び第７ビットと単位信号Ｕ２の第１～第８ビットとから成る第４ビット群のデータ（値）にて対象アドレスが指定される。第４ビット群のビット長は１０である。第４動作モードにおいて、制御回路２０は、第４ビット群のデータに基づき対象アドレスを認識する。即ち、第４プロトコルで命令信号のデコードを行う制御回路２０は、第４ビット群のデータに基づき対象アドレスを認識する。第４動作モードにおいて、単位信号Ｕ１の第６及び第７ビットは夫々ビットＷＡ９及びＷＡ８に相当し且つ単位信号Ｕ２の第１～第８ビットは夫々ビットＷＡ７～ＷＡ０に相当し、ビットＷＡ９～ＷＡ０の値を１０桁の２進数と捉えて得られる値が対象アドレスに相当する。例えば、第４動作モードにおいて、ビットＷＡ９～ＷＡ０の値が全て０であるとき対象アドレスはメモリ空間ＭＳの最下位アドレス“０ｘ０００”であり、ビットＷＡ９～ＷＡ０の値が全て１であるとき対象アドレスはメモリ空間ＭＳの最上位アドレス“０ｘ３ｆｆ”である。

【0071】

第５動作モードでは、単位信号Ｕ１の第５～第７ビットと単位信号Ｕ２の第１～第８ビットとから成る第５ビット群のデータ（値）にて対象アドレスが指定される。第５ビット群のビット長は１１である。第５動作モードにおいて、制御回路２０は、第５ビット群のデータに基づき対象アドレスを認識する。即ち、第５プロトコルで命令信号のデコードを行う制御回路２０は、第５ビット群のデータに基づき対象アドレスを認識する。第５動作モードにおいて、単位信号Ｕ１の第５～第７ビットは夫々ビットＷＡ１０～ＷＡ８に相当し且つ単位信号Ｕ２の第１～第８ビットは夫々ビットＷＡ７～ＷＡ０に相当し、ビットＷＡ１０～ＷＡ０の値を１１桁の２進数と捉えて得られる値が対象アドレスに相当する。例えば、第５動作モードにおいて、ビットＷＡ１０～ＷＡ０の値が全て０であるとき対象アドレスはメモリ空間ＭＳの最下位アドレス“０ｘ０００”であり、ビットＷＡ１０～ＷＡ０の値が全て１であるとき対象アドレスはメモリ空間ＭＳの最上位アドレス“０ｘ７ｆｆ”である。

【0072】

ライト命令に注目して命令信号における対象アドレスの指定方法を説明したが、リード命令における対象アドレスの指定方法も、ライト命令と同様である。

【0073】

＜＜第２実施例＞＞
第２実施例を説明する。メモリ１に対して上述の記憶容量指定命令を出力（送信）する装置は、ＭＰＵ２以外でも良い。例えば、基板ＳＵＢとは異なる基板であって、ソケットが実装された書き込み用基板（不図示)を用意し、書き込み用基板のソケットに対してメモリ１を装着する。この装着が成された状態で、書き込み用基板に実装された又は接続された演算処理装置（不図示）がソケットを通じて記憶容量指定命令をメモリ１に供給する。これにより、制御回路２０は、設定レジスタ３０内の記憶領域３１に記憶容量指定命令にて指定された値を書き込むようにしても良い。この後、メモリ１が基板ＳＵＢに実装され、以後は、記憶領域３１に保持された設定データ（Ｘ，Ｙ，Ｚ）に応じた動作モードにてメモリ１が動作する。

【0074】

＜＜第３実施例＞＞
第３実施例を説明する。メモリ１がＥＥＰＲＯＭとして形成されることを上述したが、メモリ１は任意の種類の不揮発性メモリであって良い。例えば、メモリ１はフラッシュメモリであっても良い。

【0075】

＜＜第４実施例＞＞
第４実施例を説明する。

【0076】

ＭＰＵ２は、メモリ１に対して命令信号を出力する命令信号出力回路の例である。メモリ１を利用する装置をメモリ利用装置と称する。メモリ利用装置は、メモリ１及びＭＰＵが実装された基板ＳＵＢを有する任意の装置であり、メモリ１に必要なデータを記憶させる又はメモリ１の記憶データを読み出す。

【0077】

図１１に示す如く、メモリ利用装置３１０を自動車等の車両３００に搭載しても良い。車両３００は、メモリ利用装置３１０に加えて、車両３００を走行させるための動力を発生させるエンジン（不図示）、及び、二次電池から成るバッテリ（不図示）などを備える。エンジンは内燃機関又はモータを含む。上記バッテリの出力電圧に基づきメモリ利用装置３１０が駆動する。メモリ利用装置３１０は、車両３００に搭載されたＥＣＵ（Electronic Control Unit）であっても良い。メモリ利用装置３１０は、例えば、車両３００の走行を制御する装置であっても良いし、車両３００の任意の電装部品（オーディオ装置、空調機など）を制御する装置であっても良い。車両３００の電装部品にメモリ利用装置３１０が組み込まれると解しても良い。

【0078】

但し、メモリ利用装置の適用先は任意である。例えば、メモリ利用装置は、スマートフォン、タブレット端末及びパーソナルコンピュータなどを含む情報端末装置であっても良いし、ゲーム機器又は家電機器などでも良い。

【0079】

上述の実施形態では、説明の具体化のため、“ｎ＝５”であって、且つ、第１～第５候補容量として１、２、４、８、１６キロビットを挙げた。但し、既に述べたようにｎは２以上の任意の整数であって良い。従って例えば、“ｎ＝７”であって、第１～第７候補容量を、夫々、１、２、４、８、１６、３２、６４キロビットに設定しても良い。更に、ここで挙げた各候補容量は例示に過ぎず、第１～第ｎ候補容量は、上記の記憶容量Ｃ_ＲＥＦ以下であって、且つ、互いに異なる記憶容量であれば任意である。

【0080】

メモリ１及びＭＰＵ２間のシリアル通信のインターフェースとしてＩ^２Ｃを用いるときの構成及び動作を上述したが、当該インターフェースはＩ^２Ｃに限定されない。例えば、メモリ１及びＭＰＵ２間のシリアル通信のインターフェースとして、ＳＰＩ（Serial Peripheral Interface）、又は、Microwireによるインターフェースを用いても良い。

【0081】

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【0082】

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0083】

本開示の一側面に係る不揮発性メモリは、所定記憶容量（Ｃ_ＲＥＦ）を有するメモリ領域（１０）と、設定データを保持するよう構成された設定データ保持回路（３０）と、保持された前記設定データ（Ｘ，Ｙ，Ｚ）に基づき、当該不揮発性メモリを複数の候補容量の何れかの記憶容量を有するメモリとして動作させるよう構成された制御回路（２０）と、を備え、前記複数の候補容量は、前記所定記憶容量以下であって且つ互いに異なる構成（第１の構成）である。

【0084】

これにより、不揮発性メモリを必要とするユーザは、第１の構成に係る不揮発性メモリを入手するだけで、様々な容量の不揮発性メモリを必要とする複数種類の装置を形成（製造）することができ、利便性が高い。例えば、不揮発性メモリを含むセット装置を製造する製造メーカは、不揮発性メモリに対する納期管理及び在庫管理として、第１の構成に係る不揮発性メモリの納期管理及び在庫管理だけを行えば良く、結果、それらの管理負担が軽減される。また、納期管理及び在庫管理が必要な部品の種類が少なくなる分、セット装置の生産（量産）の安定化が図られる。

【0085】

上記第１の構成に係る不揮発性メモリにおいて、命令信号の入力を受けるよう構成された端子（ＳＤＡ）を更に備え、前記制御回路は、保持された前記設定データに基づき前記複数の候補容量の何れかを対象容量として選択し、前記命令信号に応答して前記対象容量を有するメモリ空間（ＭＳ）に対してアクセスする構成（第２の構成）であっても良い。

【0086】

これにより、上記参考方法に関連して述べたような不具合が生じることは無い。命令信号を出力する回路は、第２の構成に係る不揮発性メモリを、対象容量を有する不揮発性メモリとして扱えば足る。

【0087】

上記第２の構成に係る不揮発性メモリにおいて、前記制御回路は、保持された前記設定データに基づき、互いに異なる複数のプロトコルの何れかにて前記命令信号のデコードを行う構成（第３の構成）であっても良い。

【0088】

これにより、メモリ空間のサイズに応じた正しいデコードを行うことができ、参考方法に関連して述べたような不具合が生じることは無い。

【0089】

上記第２又は第３の構成に係る不揮発性メモリにおいて、前記命令信号は、前記メモリ空間内の対象アドレスに対してアクセスすることを指令する複数ビットの信号であり、前記制御回路は、前記命令信号に含まれる、前記対象容量に応じたビット群のデータに基づき、前記対象アドレスを認識する構成（第４の構成）であっても良い。

【0090】

実際にアクセスの対象となるメモリ空間のサイズ（対象容量）に応じて対象アドレスの認識方法を異ならせることにより、正しいデコードを行うことができる。

【0091】

上記第４の構成に係る不揮発性メモリにおいて、前記制御回路は、保持された前記設定データに基づき、前記複数の候補容量に対応する複数の動作モードの何れかにて動作し、前記制御回路は、各動作モードにおいて前記命令信号中の対象ビット群のデータに基づき前記対象アドレスを認識し、前記対象ビット群のビット長は前記複数の動作モード間で互いに異なる構成（第５の構成）であっても良い。

【0092】

実際にアクセスの対象となるメモリ空間のサイズに応じて対象アドレスの認識方法（対象アドレスを表す対象ビット群のビット長）を異ならせることにより、正しいデコードを行うことができる。

【0093】

上記第２～第５の構成の何れかに係る不揮発性メモリにおいて、前記端子に対し特定の命令信号が入力されたとき、前記制御回路は、前記特定の命令信号に応じたデータを前記設定データとして前記設定データ保持回路に保持させる構成（第６の構成）であっても良い。

【0094】

これにより、当該不揮発性メモリを何れの記憶容量を持つメモリとして動作させるのかを任意に指定できる。

【0095】

上記第１～第６の構成の何れかに係る不揮発性メモリは、ＥＥＰＲＯＭ又はフラッシュメモリである構成（第７の構成）であっても良い。

【0096】

本開示の一側面に係るメモリ利用装置は、上記第２～第６の構成の何れかに係る不揮発性メモリと、前記不揮発性メモリに対して前記命令信号を出力するよう構成された命令信号出力回路と、を備えた構成（第８の構成）である。

【0097】

本開示の一側面に係る車両は、上記第８の構成に係る不揮発性メモリを搭載した構成（第８の構成）である。

【符号の説明】

【0098】

１ 不揮発性メモリ
２ ＭＰＵ
１０ メモリ領域
２０ 制御回路
３０ 設定レジスタ
３１ 記憶領域
Ａ０、Ａ１、Ａ２ 設定端子
ＧＮＤ グランド端子
ＶＣＣ 電源端子
ＷＰ ライトプロテクト端子
ＳＣＬ、ＳＣＬ２ クロック端子
ＳＤＡ、ＳＤＡ２ データ端子
ＳＵＢ 基板
Ｂ_ＳＣＬ クロックバス
Ｂ_ＳＤＡ データバス
ＭＳ メモリ空間
３００ 車両
３１０ メモリ利用装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】