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特開2023-102206半導体装置および半導体装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023102206

(43)【公開日】2023-07-24

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

H01L 21/76 20060101AFI20230714BHJP

H01L 29/78 20060101ALI20230714BHJP

H01L 21/336 20060101ALI20230714BHJP

H01L 21/8234 20060101ALI20230714BHJP

H01L 27/088 20060101ALI20230714BHJP

H01L 21/8238 20060101ALI20230714BHJP

【ＦＩ】

H01L29/78 656E

H01L29/78 652R

H01L29/78 652Q

H01L29/78 657F

H01L29/78 653C

H01L29/78 652K

H01L29/78 652D

H01L29/78 658F

H01L27/088 A

H01L27/088 331A

H01L27/092 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022002636

(22)【出願日】2022-01-11

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】福田泰詔

(72)【発明者】

【氏名】奥田肇

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AB10

5F048AC01

5F048AC03

5F048AC06

5F048AC10

5F048BA02

5F048BA12

5F048BB05

5F048BB11

5F048BB16

5F048BB19

5F048BC01

5F048BC03

5F048BC07

5F048BC12

5F048BD07

5F048BF01

5F048BG12

5F048BG13

5F048BG14

(57)【要約】

【課題】半導体層の結晶欠陥を抑制でき、かつ微細化を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、トレンチ７１によって区画された区画領域６１を有する半導体層５１と、半導体層５１の主面５２においてトレンチ７１から区画領域６１の内方部側に間隔を空けて形成され、区画領域６１を被覆するフィールド絶縁層と、少なくともトレンチ７１内に形成されたトレンチ絶縁層７２と、半導体層５１の主面５２のフィールド絶縁層とトレンチ絶縁層７２との間において環状に形成された中間領域７８と、中間領域７８に形成され、フィールド絶縁層とトレンチ絶縁層７２とを連結するブリッジ絶縁層７９とを含み、ブリッジ絶縁層７９は、半導体層５１の主面５２に対して埋め込まれたブリッジ埋め込み部２０９を有している。
【選択図】図６

【特許請求の範囲】

【請求項1】

トレンチによって区画された区画領域を有する半導体層と、
前記半導体層の主面において前記トレンチから前記区画領域の内方部側に間隔を空けて形成され、前記区画領域を被覆するフィールド絶縁層と、
少なくとも前記トレンチ内に形成されたトレンチ絶縁層と、
前記半導体層の主面の前記フィールド絶縁層と前記トレンチ絶縁層との間において環状に形成された中間領域と、
前記中間領域に形成され、前記フィールド絶縁層と前記トレンチ絶縁層とを連結するブリッジ絶縁層とを含み、
前記ブリッジ絶縁層は、前記半導体層の主面に対して埋め込まれたブリッジ埋め込み部を有している、半導体装置。

【請求項2】

前記ブリッジ絶縁層は、バーズビークを含む周縁部を有している、請求項１に記載の半導体装置。

【請求項3】

前記トレンチ絶縁層は、前記トレンチの内壁を被覆するトレンチ内部被覆部と、前記トレンチ内部被覆部から前記半導体層の主面に引き出され、前記ブリッジ絶縁層を介して前記フィールド絶縁層に連結されたフィールド被覆部とを含み、
前記フィールド被覆部は、前記半導体層の主面に対して埋め込まれた第１埋め込み部を有し、
前記フィールド絶縁層は、前記半導体層の主面に対して埋め込まれた第２埋め込み部を有し、
前記ブリッジ埋め込み部、前記第１埋め込み部および前記第２埋め込み部は、前記半導体層の主面に沿う方向に一体的に連続する単一の埋め込み部によって形成されている、請求項１または２に記載の半導体装置。

【請求項4】

複数の前記ブリッジ絶縁層が、前記中間領域の環状方向に互いに間隔を空けて形成されており、
前記中間領域に形成され、前記ブリッジ埋め込み部、前記第１埋め込み部および前記第２埋め込み部に囲まれたメサ形状のコンタクト部と、
前記コンタクト部に接続されたコンタクト電極とを含む、請求項３に記載の半導体装置。

【請求項5】

複数の前記コンタクト部が、前記中間領域の環状方向に互いに等しい間隔を空けて形成されている、請求項４に記載の半導体装置。

【請求項6】

前記ブリッジ絶縁層は、前記トレンチ内部被覆部の厚さよりも小さな厚さを有している、請求項３～５のいずれか一項に記載の半導体装置。

【請求項7】

前記トレンチ内部被覆部の厚さが２０００Å以上４０００Å以下であり、
前記ブリッジ絶縁層の厚さが１０００Å以上３０００Å以下である、請求項６に記載の半導体装置。

【請求項8】

前記半導体層は、前記ブリッジ埋め込み部の底部に接しており、前記半導体層の主面に対して段差を有する低段面を有し、
前記半導体層の主面と前記半導体層の低段面との間の段差は１０００Å以上１５００Å以下である、請求項１～７のいずれか一項に記載の半導体装置。

【請求項9】

前記半導体層の主面に形成され、前記フィールド絶縁層および前記ブリッジ絶縁層を被覆する層間絶縁層を含み、
前記層間絶縁層は、６０００Å以上１００００Å以下の厚さを有している、請求項１～８のいずれか一項に記載の半導体装置。

【請求項10】

前記フィールド絶縁層、前記トレンチ絶縁層および前記ブリッジ絶縁層は、連続的に延びる一つの絶縁層によって形成されている、請求項１～９のいずれか一項に記載の半導体装置。

【請求項11】

前記フィールド絶縁層には、開口が形成されている、請求項１～１０のいずれか一項に記載の半導体装置。

【請求項12】

前記区画領域は、絶縁ゲート型のトランジスタを含むアクティブ領域であり、
前記フィールド絶縁層の前記開口内には、前記トランジスタのゲート絶縁層が形成されている、請求項１１に記載の半導体装置。

【請求項13】

前記トレンチ絶縁層は、前記トレンチ内において凹状の空間を区画するように、前記トレンチの内壁に沿って膜状に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。

【請求項14】

前記トレンチ内において前記トレンチ絶縁層によって区画された前記凹状の空間に埋め込まれた埋め込み層をさらに含む、請求項１３に記載の半導体装置。

【請求項15】

前記埋め込み層は、ポリシリコンを含む、請求項１４に記載の半導体装置。

【請求項16】

前記トレンチは、前記半導体層の主面の法線方向から見た平面視において環状に形成されている、請求項１～１５のいずれか一項に記載の半導体装置。

【請求項17】

半導体層に選択的にトレンチを形成することによって、前記トレンチによって区画された区画領域を前記半導体層に形成する工程と、
熱酸化によって、前記トレンチの内壁および前記半導体層の主面にベース酸化膜を形成する工程と、
前記ベース酸化膜とは異なる材料からなるマスク絶縁膜によって、前記ベース酸化膜の全体を被覆する工程と、
前記マスク絶縁膜を選択的に除去することによって、前記マスク絶縁膜から前記ベース酸化膜の一部をフィールド絶縁部、トレンチ絶縁部およびブリッジ絶縁部として露出させる工程であって、前記フィールド絶縁部が前記トレンチから前記区画領域の内方部側に間隔を空けた前記区画領域の一部を被覆し、前記トレンチ絶縁部が少なくとも前記トレンチの内壁を被覆し、前記ブリッジ絶縁部が前記フィールド絶縁部と前記トレンチ絶縁部との間において環状に形成された前記半導体層の中間領域を選択的に被覆する第１除去工程と、
熱酸化によって、前記ベース酸化膜における前記フィールド絶縁部、前記トレンチ絶縁部および前記ブリッジ絶縁部を選択的に厚膜化する工程と、
前記ベース酸化膜の厚膜化後、前記マスク絶縁膜を除去する第２除去工程とを含む、半導体装置の製造方法。

【請求項18】

前記第１除去工程は、等方性エッチングによって前記マスク絶縁膜を除去する工程を含む、請求項１７に記載の半導体装置の製造方法。

【請求項19】

熱酸化によって、半導体層の主面にベース酸化膜を形成する工程と、
前記ベース酸化膜とは異なる材料からなるマスク絶縁膜によって、前記ベース酸化膜の全体を被覆する工程と、
前記マスク絶縁膜を選択的に除去することによって、前記マスク絶縁膜から前記ベース酸化膜の一部を第１絶縁部、第２絶縁部およびブリッジ絶縁部として露出させる工程であって、前記第２絶縁部が前記第１絶縁部を取り囲み、前記ブリッジ絶縁部が前記第１絶縁部と前記第２絶縁部とを部分的に連結する第１除去工程と、
前記第２絶縁部の一部および当該第２絶縁部の一部に被覆されていた前記半導体層の領域を選択的に除去することによって、前記半導体層にトレンチを形成し、前記トレンチによって区画された区画領域を前記半導体層に形成する工程と、
熱酸化によって、前記ベース酸化膜における前記第１絶縁部および前記ブリッジ絶縁部、ならびに前記トレンチの形成時に除去されなかった前記第２絶縁部の残りの部分を選択的に厚膜化するとともに、前記トレンチの内壁にトレンチ内部被覆部を形成する工程と、
前記ベース酸化膜の厚膜化および前記トレンチ内部被覆部の形成後、前記マスク絶縁膜を除去する第２除去工程とを含む、半導体装置の製造方法。

【請求項20】

前記第２除去工程は、異方性エッチングによって前記マスク絶縁膜を除去する工程を含む、請求項１９に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

特許文献１は、第１トレンチによって区画されたｎ型ＭＩＳ領域を有する半導体層と、第１トレンチ内に形成された第１トレンチ絶縁層と、半導体層の第１主面において第１トレンチからｎ型ＭＩＳ領域の内方部側に間隔を空けて形成され、ｎ型ＭＩＳ領域を被覆する第１フィールド絶縁層と、半導体層の第１主面において第１トレンチおよび第１フィールド絶縁層の間の領域に形成され、第１トレンチ絶縁層および第１フィールド絶縁層に連結された第１ブリッジ絶縁層とを含む、半導体装置を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－７１３９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示の一実施形態は、半導体層の結晶欠陥を抑制でき、かつ微細化を図ることができる半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本開示の一実施形態に係る半導体装置は、トレンチによって区画された区画領域を有する半導体層と、前記半導体層の主面において前記トレンチから前記区画領域の内方部側に間隔を空けて形成され、前記区画領域を被覆するフィールド絶縁層と、少なくとも前記トレンチ内に形成されたトレンチ絶縁層と、前記半導体層の主面の前記フィールド絶縁層と前記トレンチ絶縁層との間において環状に形成された中間領域と、前記中間領域に形成され、前記フィールド絶縁層と前記トレンチ絶縁層とを連結するブリッジ絶縁層とを含み、前記ブリッジ絶縁層は、前記半導体層の主面に対して埋め込まれたブリッジ埋め込み部を有しているである。

【発明の効果】

【0006】

本開示の一実施形態に係る半導体装置によれば、半導体層の結晶欠陥を抑制でき、かつ微細化を図ることができる半導体装置を提供することができる。

【図面の簡単な説明】

【0007】

【図1】図１は、本開示の一実施形態に係る半導体装置の模式的な斜視図である。

【図2】図２は、前記半導体装置の内部構造を示す模式的な平面図である。

【図3】図３は、図１のＩＰＤチップの電気的構造を示すブロック回路図である。

【図4】図４は、図２の領域IVの拡大図である。

【図5】図５は、図４のV-V線に沿う断面図である。

【図6】図６は、図４のVI-VI線に沿う断面図である。

【図7】図７は、図４のｎ型ＭＩＳ領域の一部を拡大して示す斜視図である。

【図8】図８は、図４のVIII-VIII線に沿う断面図である。

【図9】図９は、図４のIX-IX線に沿う断面図である。

【図10】図１０は、図２のX-X線に沿う断面図である。

【図11】図１１は、参考例に係る半導体装置を示す平面図であって、結晶欠陥が生じるメカニズムを説明するための図である。

【図12】図１２は、前記半導体装置の製造フローを示す図である。

【図13A】図１３Ａは、前記半導体装置のブリッジ絶縁層の形成に関連する工程を示す模式的な斜視図である。

【図13B】図１３Ｂは、図１３Ａの後の工程を示す断面図である。

【図13C】図１３Ｃは、図１３Ｂの後の工程を示す断面図である。

【図13D】図１３Ｄは、図１３Ｃの後の工程を示す断面図である。

【図13E】図１３Ｅは、図１３Ｄの後の工程を示す断面図である。

【図14】図１４は、前記半導体装置の製造フローを示す図である。

【図15A】図１５Ａは、前記半導体装置のブリッジ絶縁層の形成に関連する工程を示す模式的な斜視図である。

【図15B】図１５Ｂは、図１５Ａの後の工程を示す断面図である。

【図15C】図１５Ｃは、図１５Ｂの後の工程を示す断面図である。

【図15D】図１５Ｄは、図１５Ｃの後の工程を示す断面図である。

【図15E】図１５Ｅは、図１５Ｄの後の工程を示す断面図である。

【図16】図１６は、図１の半導体装置において異なるパッケージタイプが適用された形態例を示す斜視図である。

【図17】図１７は、図１６の半導体装置の内部構造を示す平面図である。

【発明を実施するための形態】

【0008】

次に、本開示の実施形態を、添付図面を参照して詳細に説明する。

【0009】

図１は、本開示の一実施形態に係る半導体装置１の模式的な斜視図である。図１では、明瞭化のため樹脂パッケージ６を透過して示している。図２は、半導体装置１の内部構造を示す模式的な平面図である。

【0010】

図１を参照して、半導体装置１は、この形態では、ＴＯ－２２０やＴＯ－２５２に代表されるＴＯ（Transistor Outline）系のパッケージが、パッケージタイプとして適用された電子部品である。この形態では、ＴＯ－２５２が適用されている。

【0011】

半導体装置１は、半導体チップの一例としてのＩＰＤ（Intelligent Power Device）チップ２、ダイパッド３、複数（この形態では、３個）のリード端子４、複数の導線５および樹脂パッケージ６を含む。

【0012】

ＩＰＤチップ２は、直方体形状に形成されている。ＩＰＤチップ２は、一方側の第１チップ主面１０、他方側の第２チップ主面１１、ならびに、第１チップ主面１０および第２チップ主面１１を接続するチップ側面１２を有している。第１チップ主面１０および第２チップ主面１１は、それぞれ、電極が形成された電極面である。つまり、ＩＰＤチップ２は、縦型構造を有する半導体チップである。

【0013】

図２を参照して、ＩＰＤチップ２は、入力領域１３および出力領域１４を含む。入力領域１３および出力領域１４は、素子分離構造１５によってそれぞれ区画されている。具体的な説明は省略するが、素子分離構造１５は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。

【0014】

入力領域１３は、コントロールＩＣ１６を含む。入力領域１３は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）が形成されたＣＭＩＳ領域１７を含む。ＣＭＩＳ領域１７の具体的な構造については、後述する。出力領域１４は、絶縁ゲート型の電界効果トランジスタの一例としての出力パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１８を含む。出力パワーＭＩＳＦＥＴ１８は、コントロールＩＣ１６によって制御される。

【0015】

第１チップ主面１０の法線方向から見た平面視において、出力領域１４の面積Ｓ１は、入力領域１３の面積Ｓ２以上である（Ｓ２≦Ｓ１）。面積Ｓ２に対する面積Ｓ１の比Ｓ１／Ｓ２は、１を超えて１０以下であってもよい（１＜Ｓ１／Ｓ２≦１０）。入力領域１３の平面形状および出力領域１４の平面形状は、任意であり、特定の形状に限定されない。

【0016】

ダイパッド３は、直方体形状に形成されている。ダイパッド３は、第２チップ主面１１側からＩＰＤチップ２を支持している。ダイパッド３は、導電性接合材１９を介してＩＰＤチップ２に接続されている。導電性接合材１９は、金属製ペーストまたは半田であってもよい。

【0017】

複数のリード端子４は、外部接続される外部端子として機能する。複数のリード端子４は、ダイパッド３の周囲に設けられている。複数のリード端子４は、この形態では、第１リード端子４ａ、第２リード端子４ｂおよび第３リード端子４ｃを含む。

【0018】

第１リード端子４ａおよび第２リード端子４ｂは、ダイパッド３の一辺（第１辺）に沿って配列されている。第１リード端子４ａおよび第２リード端子４ｂは、それぞれ、ダイパッド３から間隔を空けて配置されている。第１リード端子４ａおよび第２リード端子４ｂは、それぞれ、配列方向に直交する方向に沿って延びる帯状に形成されている。

【0019】

第３リード端子４ｃは、ダイパッド３と一体的に形成されている。第３リード端子４ｃは、ダイパッド３の一辺（第１辺）に対向する対向辺（第２辺）から矩形状に引き出されている。第１チップ主面１０の法線方向から見た平面視において、第３リード端子４ｃの中央部には、ダイパッド３に向かって窪んだ切り欠き凹部が形成されている。

【0020】

第１リード端子４ａおよび第２リード端子４ｂは、それぞれ、導線５を介してＩＰＤチップ２の任意の領域に電気的に接続されている。導線５は、ボンディングワイヤを含んでいてもよい。導線５はアルミニウムを含んでいてもよい。導線５は、より具体的には、第１導線５ａおよび第２導線５ｂを含む。第１導線５ａは、第１リード端子４ａを、入力領域１３に電気的に接続させている。第２導線５ｂは、第２リード端子４ｂを、出力領域１４に電気的に接続させている。

【0021】

出力領域１４に接続された第２導線５ｂは、入力領域１３に接続された第１導線５ａよりも太い。そして、出力領域１４に対する第２導線５ｂの接続面積は、入力領域１３に対する第１導線５ａの接続面積よりも大きい。これにより、出力領域１４で生じた熱を、第２導線５ｂを介して外部に適切に放散させることができる。

【0022】

第２導線５ｂは、この形態では、ブリッジ部８および接続部９を含む。ブリッジ部８は、第２リード端子４ｂおよび出力領域１４の間の領域に架設されている。ブリッジ部８は、第２リード端子４ｂの上に位置する一端部、および、出力領域１４の上に位置する他端部を含む。

【0023】

接続部９は、出力領域１４に接続されるように、ブリッジ部８の他端部から出力領域１４の上の領域に引き出されている。接続部９は、第１チップ主面１０の法線方向から見た平面視において、出力領域１４に沿って延びるように、ブリッジ部８が延びる第１方向に対して所定角度だけ傾斜した第２方向に沿って延びている。出力領域１４が延びる方向が、ブリッジ部８が延びる方向にほぼ一致している場合には、第２方向は、第１方向にほぼ一致していてもよい。

【0024】

ブリッジ部８および接続部９に分けて第２導線５ｂを設計することにより、ブリッジ部８が延びる方向に捕らわれることなく、出力領域１４に対する接続部９の接続面積を確保できる。これにより、出力領域１４で生じた熱を、第２導線５ｂを介して外部に適切に放散させることができる。

【0025】

第１リード端子４ａおよび第２リード端子４ｂの間の領域には、フレーム部７が設けられている。フレーム部７は、ダイパッド３から引き出されている。フレーム部７は、第１リード端子４ａおよび第２リード端子４ｂの配列方向に直交する方向に沿って延びている。フレーム部７は、製造工程中に、ダイパッド３を支持していたリードフレームの一部が残存したものある。

【0026】

樹脂パッケージ６は、直方体形状に形成されている。樹脂パッケージ６は、封止樹脂を含む。封止樹脂は、エポキシ樹脂であってもよい。樹脂パッケージ６は、ＩＰＤチップ２、ダイパッド３、複数のリード端子４およびフレーム部７を封止している。ダイパッド３の裏面は、樹脂パッケージ６から露出している。ダイパッド３の裏面は、ＩＰＤチップ２を支持する面とは反対側の面である。複数のリード端子４は、それぞれ、樹脂パッケージ６の内部から外部に引き出されている。フレーム部７は、樹脂パッケージ６の内部から外部に引き出されている。

【0027】

図３は、図１に示すＩＰＤチップ２の電気的構造を示すブロック回路図である。以下では、半導体装置１が車に搭載された場合を例にとって説明する。

【0028】

図３を参照して、ＩＰＤチップ２は、主電源端子部２１、入力端子部２２、出力端子部２３、グランド端子部２４、ＥＮＡＢＬＥ端子部２５およびＳＥＮＳＥ端子部２６を含む。

【0029】

主電源端子部２１は、バッテリに接続されてもよい。主電源端子部２１には、１２Ｖ～１４Ｖ程度の主電圧が印加されてもよい。主電源端子部２１は、ＩＰＤチップ２内の各種回路部に主電圧を提供する。

【0030】

入力端子部２２は、マイクロコントローラユニット、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力端子部２２には、５Ｖの入力電圧が印加されてもよい。出力端子部２３は、負荷に接続される。グランド端子部２４は、ＩＰＤチップ２内の各種回路部にグランド電圧を提供する。

【0031】

ＥＮＡＢＬＥ端子部２５は、マイクロコントローラユニットに接続されてもよい。ＥＮＡＢＬＥ端子部２５には、ＩＰＤチップ２の駆動および停止を制御する制御信号が入力されてもよい。ＳＥＮＳＥ端子部２６は、抵抗器に接続されてもよい。

【0032】

ＩＰＤチップ２のコントロールＩＣ１６は、センサＭＩＳＦＥＴ２７、入力回路部２８、電圧制御回路部２９、保護回路部３０、ゲート駆動制御回路部３１、アクティブクランプ回路部３２、電流検出回路部３３、バッテリ逆接続保護回路部３４および異常検出回路部３５を含む。

【0033】

ＩＰＤチップ２の出力パワーＭＩＳＦＥＴ１８は、ゲート、ドレインおよびソースを含む。出力パワーＭＩＳＦＥＴ１８のゲートは、コントロールＩＣ１６（より具体的には、ゲート駆動制御回路部３１）に接続されている。

【0034】

出力パワーＭＩＳＦＥＴ１８のドレインは、主電源端子部２１に接続されている。出力パワーＭＩＳＦＥＴ１８のソースは、コントロールＩＣ１６（より具体的には、電流検出回路部３３）および出力端子部２３に接続されている。

【0035】

センサＭＩＳＦＥＴ２７は、ゲート、ドレインおよびソースを含む。センサＭＩＳＦＥＴ２７のゲートは、ゲート駆動制御回路部３１に接続されている。センサＭＩＳＦＥＴ２７のドレインは、主電源端子部２１に接続されている。センサＭＩＳＦＥＴ２７のソースは、電流検出回路部３３に接続されている。

【0036】

入力回路部２８は、入力端子部２２および電圧制御回路部２９に接続されている。入力回路部２８は、シュミットトリガ回路を含んでいてもよい。入力回路部２８は、入力端子部２２に印加された電圧信号の波形を整形する。入力回路部２８によって生成された信号は、電圧制御回路部２９に入力される。

【0037】

電圧制御回路部２９は、ゲート駆動制御回路部３１、保護回路部３０、バッテリ逆接続保護回路部３４および異常検出回路部３５に接続されている。電圧制御回路部２９は、入力回路部２８の信号および保護回路部３０の信号に応じて、種々の電圧を生成する。

【0038】

電圧制御回路部２９は、この形態では、駆動電圧回路部３６、第１定電圧回路部３７、第２定電圧回路部３８および基準電圧・基準電流回路部３９を含む。

【0039】

駆動電圧回路部３６は、ゲート駆動制御回路部３１を駆動するための駆動電圧を生成する。駆動電圧は、主電圧から所定値を差し引いた値に設定されてもよい。駆動電圧は、主電圧から５Ｖを差し引いた７Ｖ～９Ｖ程度に設定されてもよい。駆動電圧は、ゲート駆動制御回路部３１に入力される。

【0040】

第１定電圧回路部３７は、保護回路部３０を駆動するための第１定電圧を生成する。第１定電圧は、５Ｖ程度であってもよい。第１定電圧回路部３７は、ツェナーダイオードを含んでいてもよい。第１定電圧回路部３７によって生成された第１定電圧は、保護回路部３０（より具体的には、後述する負荷オープン検出回路部４１等）に入力される。

【0041】

第２定電圧回路部３８は、保護回路部３０を駆動するための第２定電圧を生成する。第１定電圧は、５Ｖ程度であってもよい。第２定電圧回路部３８は、レギュレータ回路を含んでいてもよい。第２定電圧回路部３８によって生成された第２定電圧は、保護回路部３０（より具体的には、後述する過熱保護回路部４２や低電圧誤動作抑制回路部４３）に入力される。

【0042】

基準電圧・基準電流回路部３９は、各種回路部の基準電圧および基準電流を生成する。基準電圧は、５Ｖ程度であってもよい。基準電流は、数ｍＡ～数百ｍＡであってもよい。基準電圧・基準電流回路部３９によって生成された基準電圧および基準電流は、各種回路部に入力される。各種回路部がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力される。

【0043】

保護回路部３０は、ゲート駆動制御回路部３１、異常検出回路部３５、センサＭＩＳＦＥＴ２７のソースおよび出力パワーＭＩＳＦＥＴ１８のソースに接続されている。保護回路部３０は、過電流保護回路部４０、負荷オープン検出回路部４１、過熱保護回路部４２および低電圧誤動作抑制回路部４３を含む。

【0044】

過電流保護回路部４０は、ゲート駆動制御回路部３１およびセンサＭＩＳＦＥＴ２７のソースに接続されている。過電流保護回路部４０は、過電流から出力パワーＭＩＳＦＥＴ１８を保護する。過電流保護回路部４０は、電流モニタ回路を含んでいてもよい。過電流保護回路部４０によって生成された信号は、ゲート駆動制御回路部３１（より具体的には、後述する駆動信号出力回路部４６）に入力される。

【0045】

負荷オープン検出回路部４１は、電圧制御回路部２９および出力パワーＭＩＳＦＥＴ１８のソースに接続されている。負荷オープン検出回路部４１は、出力パワーＭＩＳＦＥＴ１８のショート状態やオープン状態を検出する。負荷オープン検出回路部４１によって生成された信号は、電圧制御回路部２９に入力される。

【0046】

過熱保護回路部４２は、ＩＰＤチップ２の温度を監視する。過熱保護回路部４２は、サーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路部４２は、過度な温度上昇から出力パワーＭＩＳＦＥＴ１８を保護する。過熱保護回路部４２によって生成された信号は、電圧制御回路部２９に入力される。

【0047】

低電圧誤動作抑制回路部４３は、主電圧が所定値未満である場合に、出力パワーＭＩＳＦＥＴ１８が誤動作するのを抑制する。低電圧誤動作抑制回路部４３によって生成された信号は、電圧制御回路部２９に入力される。

【0048】

保護回路部３０の電圧は、異常検出回路部３５によって監視されている。保護回路部３０において、過電流保護回路部４０、負荷オープン検出回路部４１、過熱保護回路部４２および低電圧誤動作抑制回路部４３のいずれかに不具合が生じた場合、保護回路部３０の電圧に変動が生じる。保護回路部３０の変動後の電圧は、電圧検出信号として異常検出回路部３５に入力される。

【0049】

ゲート駆動制御回路部３１は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに接続されている。ゲート駆動制御回路部３１は、電圧制御回路部２９の信号および保護回路部３０の信号に応じて、ゲート駆動信号を生成する。ゲート駆動信号は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートをオン／オフさせるための信号である。ゲート駆動制御回路部３１からのゲート駆動信号は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに入力される。

【0050】

ゲート駆動制御回路部３１は、より具体的には、発振回路部４４、チャージポンプ回路部４５および駆動信号出力回路部４６を含む。

【0051】

発振回路部４４は、電圧制御回路部２９の信号に応じて発振する。発振回路部４４によって生成された信号は、チャージポンプ回路部４５に入力される。チャージポンプ回路部４５は、発振回路部４４の信号を昇圧させる。チャージポンプ回路部４５によって生成された信号は、駆動信号出力回路部４６に入力される。

【0052】

駆動信号出力回路部４６は、チャージポンプ回路部４５の信号および保護回路部３０（より具体的には、過電流保護回路部４０）の信号に応じてゲート駆動信号を生成する。駆動信号出力回路部４６によって生成されたゲート駆動信号は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに入力される。これにより、センサＭＩＳＦＥＴ２７および出力パワーＭＩＳＦＥＴ１８が同時に駆動制御される。

【0053】

アクティブクランプ回路部３２は、主電源端子部２１、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに接続されている。アクティブクランプ回路部３２は、サージ電圧から出力パワーＭＩＳＦＥＴ１８を保護する。サージ電圧には、主電源端子部２１に対する印加電圧がオフに切り替わった際に生じ得るターンオフサージ電圧が含まれてもよい。

【0054】

アクティブクランプ回路部３２は、互いに逆バイアス接続された二つのダイオードを含んでいてもよい。二つのダイオードは、ツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

【0055】

電流検出回路部３３は、センサＭＩＳＦＥＴ２７のソースおよび出力パワーＭＩＳＦＥＴ１８のソースに接続されている。電流検出回路部３３は、センサＭＩＳＦＥＴ２７によって生成された信号および出力パワーＭＩＳＦＥＴ１８によって生成された信号に応じて、電流検出信号を生成する。電流検出回路部３３によって生成された電流検出信号は、異常検出回路部３５に入力される。

【0056】

バッテリ逆接続保護回路部３４は、グランド端子部２４およびゲート駆動制御回路部３１に接続されている。バッテリ逆接続保護回路部３４は、バッテリが逆接続された際に、逆電圧から電圧制御回路部２９や出力パワーＭＩＳＦＥＴ１８等を保護する。

【0057】

異常検出回路部３５は、第１マルチプレクサ回路部４７および第２マルチプレクサ回路部４８を含む。第１マルチプレクサ回路部４７は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路部４８は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。

【0058】

第１マルチプレクサ回路部４７の入力部には、ＥＮＡＢＬＥ端子部２５および第２マルチプレクサ回路部４８の出力部がそれぞれ接続されている。第１マルチプレクサ回路部４７の出力部には、ＳＥＮＳＥ端子部２６が接続されている。

【0059】

第２マルチプレクサ回路部４８の入力部には、保護回路部３０および電流検出回路部３３がそれぞれ接続されている。第２マルチプレクサ回路部４８の出力部には、ＳＥＮＳＥ端子部２６が接続されている。第２マルチプレクサ回路部４８の選択制御入力部には、電圧制御回路部２９が接続されている。第２マルチプレクサ回路部４８は、電圧制御回路部２９の信号、保護回路部３０の電圧検出信号および電流検出回路部３３の電流検出信号に応じて、異常検出信号を生成する。第２マルチプレクサ回路部４８によって生成された異常検出信号は、第１マルチプレクサ回路部４７に入力される。

【0060】

たとえば、マイクロコントローラユニットからＥＮＡＢＬＥ端子部２５にオン信号が入力されている場合、異常検出信号は、異常検出電流信号としてＳＥＮＳＥ端子部２６から取り出される。異常検出電流信号は、ＳＥＮＳＥ端子部２６に外付けされた抵抗器によって電圧信号に変換される。ＩＰＤチップ２の状態異常は、この電圧信号に基づいて検出される。

【0061】

図４は、図２の領域IVの拡大図である。図５は、図４のV-V線に沿う断面図である。図６は、図４のVI-VI線に沿う断面図である。図７は、図４のｎ型ＭＩＳ領域６１の一部を拡大して示す斜視図である。図８は、図４のVIII-VIII線に沿う断面図である。図９は、図４のIX-IX線に沿う断面図である。なお、図５～図９では、半導体層５１の第１主面５２の高さ位置を一直線の破線で示している。また、図７では、図５および図６で示された構成のうち、説明に必要な構成のみを示している。

【0062】

図２および図４～図９を参照して、ＩＰＤチップ２は、半導体層５１を含む。半導体層５１は、直方体形状に形成されている。半導体層５１は、一方側の第１主面５２、他方側の第２主面５３、ならびに、第１主面５２および第２主面５３を接続する側面５４（図２参照）を有している。第１主面５２および第２主面５３は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状（より具体的には長方形状）に形成されている。

【0063】

図５～図９を参照して、半導体層５１は、この形態では、半導体基板５５、および、半導体基板５５の上に形成されたエピタキシャル層５６を含む積層構造を有している。半導体基板５５によって半導体層５１の第２主面５３が形成されている。エピタキシャル層５６によって半導体層５１の第１主面５２が形成されている。半導体基板５５およびエピタキシャル層５６によって、半導体層５１の側面５４（図２参照）が形成されている。

【0064】

半導体基板５５は、ｎ型半導体基板である。エピタキシャル層５６は、半導体基板５５のｎ型不純物濃度よりも低いｎ型不純物濃度を有するｎ型エピタキシャル層である。半導体層５１の第２主面５３には、裏面電極５７が形成されている。裏面電極５７は、導電性接合材１９を介してダイパッド３に接合される（図１も併せて参照）。

【0065】

図４を参照して、ＩＰＤチップ２の入力領域１３において、半導体層５１の第１主面５２には、アクティブ領域の一例としてのＣＭＩＳ領域１７が形成されている。ＣＭＩＳ領域１７は、互いに電気的に分離されたｎ型ＭＩＳ領域６１およびｐ型ＭＩＳ領域６２を含む。ＣＭＩＳ領域１７は、第１素子分離構造６３および第２素子分離構造６４をさらに含む。第１素子分離構造６３および第２素子分離構造６４は、この形態では、互いに間隔を空けて形成されている。

【0066】

第１素子分離構造６３は、ｎ型ＭＩＳ領域６１を他の領域から区画している。第１素子分離構造６３は、ｎ型ＭＩＳ領域６１を取り囲む環状に形成されている。ｎ型ＭＩＳ領域６１は、この形態では、平面視において四角形状に形成されている。第１素子分離構造６３は、平面視においてｎ型ＭＩＳ領域６１を取り囲む四角環状に形成されている。

【0067】

第２素子分離構造６４は、ｐ型ＭＩＳ領域６２を他の領域から区画している。第２素子分離構造６４は、ｐ型ＭＩＳ領域６２を取り囲む環状に形成されている。ｐ型ＭＩＳ領域６２は、この形態では、平面視において四角形状に形成されている。第２素子分離構造６４は、平面視においてｐ型ＭＩＳ領域６２を取り囲む四角環状に形成されている。

【0068】

以下、図４～図７を参照して、ｎ型ＭＩＳ領域６１側の構造について説明した後、図４、図８および図９を参照して、ｐ型ＭＩＳ領域６２側の構造について説明する。なお、ｐ型ＭＩＳ領域６２側の構造に対応する斜視図については、図７のｎ型ＭＩＳ領域６１側の構造と同じであるため省略する。

【0069】

図４～図７を参照して、ｎ型ＭＩＳ領域６１において半導体層５１の第１主面５２の表層部には、ｎ型ＭＩＳ領域６１を区画する第１トレンチ７１が形成されている。

【0070】

第１トレンチ７１は、平面視においてｎ型ＭＩＳ領域６１を取り囲む四角環状に形成されている。第１トレンチ７１の深さは、１μｍ以上１０μｍ以下（たとえば４μｍ程度）であってもよい。

【0071】

第１トレンチ７１の内部には、第１トレンチ絶縁層７２を介して第１埋め込み層７３が形成されている（図７では省略）。第１素子分離構造６３は、第１トレンチ７１、第１トレンチ絶縁層７２および第１埋め込み層７３を含む第１トレンチ絶縁構造を有している。第１素子分離構造６３は、第１トレンチ７１の深さやアスペクト比に応じて、ＤＴＩ（Deep Trench Isolation）構造やＳＴＩ（Shallow Trench Isolation）構造とも称される。

【0072】

第１トレンチ絶縁層７２は、酸化シリコンを含んでいてもよい。第１トレンチ絶縁層７２は、第１トレンチ７１の内壁面に沿って膜状に形成されている。これにより、第１トレンチ７１の内部には、第１トレンチ絶縁層７２によって、凹状の空間が区画されている。

【0073】

図５～図７を参照して、第１トレンチ絶縁層７２は、トレンチ内部被覆部２０１と、第１フィールド被覆部２０２とを含む。

【0074】

トレンチ内部被覆部２０１は、第１トレンチ７１の内部に形成され、第１トレンチ７１の内壁面を被覆している。トレンチ内部被覆部２０１は、たとえば、２０００Å以上４０００Å以下の厚さＴ１（図５および図６参照）を有している。

【0075】

第１フィールド被覆部２０２は、第１トレンチ７１の内側から半導体層５１の第１主面５２の上に引き出されている。これにより、第１フィールド被覆部２０２は、半導体層５１のｎ型ＭＩＳ領域６１を被覆している。第１フィールド被覆部２０２は、第１トレンチ絶縁層７２において半導体層５１の第１主面５２に重なる領域であるため第１オーバラップ部と称してもよい。図４では、明瞭化のため、ハッチングによって第１フィールド被覆部２０２を示している。

【0076】

第１フィールド被覆部２０２は、第１トレンチ７１の開口端から所定の幅を有し、ｎ型ＭＩＳ領域６１の周縁を被覆している。第１フィールド被覆部２０２は、平面視において第１トレンチ７１の内縁に沿う四角環状に形成されている。第１フィールド被覆部２０２は、平面視において第１トレンチ７１の内縁に沿う有端帯状に形成されていてもよい。第１フィールド被覆部２０２は、半導体層５１の第１主面５２を被覆する一体なフィールド絶縁層９６の一部として形成されている。フィールド絶縁層９６は、ｎ型ＭＩＳ領域６１内に形成された複数の半導体領域同士を互いに分離する領域分離絶縁層である。

【0077】

図６を参照して、第１フィールド被覆部２０２は、トレンチ内部被覆部２０１の厚さＴ１よりも小さな厚さＴ２を有している。第１フィールド被覆部２０２の厚さＴ２は、たとえば、５００Å以上３０００Å以下であってもよい。第１フィールド被覆部２０２は、半導体層５１の第１主面５２に対して埋め込まれた第１埋め込み部２０３と、第１主面５２に対して突出する第１突出部２０４とを一体的に含む。第１フィールド被覆部２０２の厚さＴ２は、第１埋め込み部２０３の厚さＴ３と第１突出部２０４の厚さＴ４との合計の厚さ（Ｔ２＝Ｔ３＋Ｔ４）であってもよい。

【0078】

半導体層５１は、第１埋め込み部２０３の底部に接しており、第１主面５２に対して段差Ｓ１を有する第１低段面２０５を有している。したがって、第１フィールド被覆部２０２は、第１主面５２と第１低段面２０５との間の段差Ｓ１に相当する厚さ分、半導体層５１に埋め込まれている。第１埋め込み部２０３の厚さＴ３（＝段差Ｓ１）は、たとえば、１０００Å以上１５００Å以下であってもよい。一方、第１フィールド被覆部２０２は、第１主面５２と第１突出部２０４の上面との間の段差Ｓ２に相当する厚さ分、半導体層５１の第１主面５２から突出している。第１突出部２０４の厚さＴ４（＝段差Ｓ２）は、第１埋め込み部２０３の厚さＴ３よりも小さく、たとえば、－５００Å以上１５００Å以下であってもよい。つまり、半導体層５１の第１主面５２に対する第１フィールド被覆部２０２の埋め込み量は、第１主面５２に対する突出量よりも大きくてもよい。なお、上記範囲における「－（マイナス）」の範囲は、第１フィールド被覆部２０２がエッチングによって深くまで膜減りし、第１突出部２０４が消失して当該膜減りが第１埋め込み部２０３まで進行することを意味していてもよい。

【0079】

第１埋め込み層７３は、第１トレンチ絶縁層７２（トレンチ内部被覆部２０１）によって区画された凹状の空間に埋め込まれている。第１埋め込み層７３は、ポリシリコンを含んでいてもよい。第１埋め込み層７３の露出面の上には、第１キャップ絶縁層７５が形成されている。第１キャップ絶縁層７５は、酸化シリコンを含んでいてもよい。

【0080】

第１トレンチ７１の幅Ｗ１に対する第１トレンチ絶縁層７２（トレンチ内部被覆部２０１）の厚さＴ１の比Ｔ１／Ｗ１は、０．１以上０．５未満であってもよい。第１トレンチ７１の幅Ｗ１は、０．３μｍ以上２．０μｍ以下（たとえば１．６μｍ）であってもよい。第１トレンチ絶縁層７２の厚さＴ１は、０．１μｍ以上０．５μｍ以下（たとえば０．３μｍ）であってもよい。

【0081】

半導体層５１の第１主面５２の上には、ｎ型ＭＩＳ領域６１を被覆する第１フィールド絶縁層７６が形成されている。図４では、明瞭化のため、ハッチングによって第１フィールド絶縁層７６を示している。第１フィールド絶縁層７６は、第１トレンチ７１の内縁からｎ型ＭＩＳ領域６１の内方部側に間隔を空けて形成されている。

【0082】

第１フィールド絶縁層７６は、より具体的には、第１トレンチ絶縁層７２の第１フィールド被覆部２０２から間隔を空けて形成されている。第１フィールド絶縁層７６の内方部には、半導体層５１の第１主面５２を露出させる第１開口７７が形成されている。これにより、第１フィールド絶縁層７６は、平面視において四角環状に形成されている。第１フィールド絶縁層７６は、半導体層５１の第１主面５２を被覆する一体なフィールド絶縁層９６の一部として形成されている。

【0083】

図５を参照して、第１フィールド絶縁層７６は、第１トレンチ絶縁層７２の第１フィールド被覆部２０２の厚さＴ２とほぼ等しい厚さＴ５（Ｔ２＝Ｔ５）を有している。つまり、第１フィールド絶縁層７６の厚さＴ５は、たとえば、１０００Å以上３０００Å以下であってもよい。第１フィールド絶縁層７６は、半導体層５１の第１主面５２に対して埋め込まれた第１フィールド埋め込み部２０６と、第１主面５２に対して突出する第１フィールド突出部２０７とを一体的に含む。第１フィールド絶縁層７６の厚さＴ５は、第１フィールド埋め込み部２０６の厚さＴ６と第１フィールド突出部２０７の厚さＴ７との合計の厚さ（Ｔ５＝Ｔ６＋Ｔ７）であってもよい。

【0084】

半導体層５１は、第１フィールド埋め込み部２０６の底部に接しており、第１主面５２に対して段差Ｓ３を有する第１フィールド低段面２０８を有している。したがって、第１フィールド絶縁層７６は、第１主面５２と第１フィールド低段面２０８との間の段差Ｓ３に相当する厚さ分、半導体層５１に埋め込まれている。第１フィールド埋め込み部２０６の厚さＴ６（＝段差Ｓ３）は、たとえば、１０００Å以上１５００Å以下であってもよい。一方、第１フィールド絶縁層７６は、第１主面５２と第１フィールド突出部２０７の上面との間の段差Ｓ４に相当する厚さ分、半導体層５１の第１主面５２から突出している。第１フィールド突出部２０７の厚さＴ７（＝段差Ｓ４）は、第１フィールド埋め込み部２０６の厚さＴ６よりも小さく、たとえば、－５００Å以上１５００Å以下であってもよい。つまり、半導体層５１の第１主面５２に対する第１フィールド絶縁層７６の埋め込み量は、第１主面５２に対する突出量よりも大きくてもよい。なお、上記範囲における「－（マイナス）」の範囲は、第１フィールド絶縁層７６がエッチングによって深くまで膜減りし、第１フィールド突出部２０７が消失して当該膜減りが第１フィールド埋め込み部２０６まで進行することを意味していてもよい。

【0085】

第１トレンチ絶縁層７２および第１フィールド絶縁層７６の間の第１中間領域７８には、第１ブリッジ絶縁層７９が形成されている。図４では、明瞭化のため、ハッチングによって第１ブリッジ絶縁層７９を示している。第１中間領域７８は、平面視において第１フィールド絶縁層７６を取り囲む四角環状の領域である。

【0086】

図７を参照して、第１ブリッジ絶縁層７９は、第１トレンチ絶縁層７２および第１フィールド絶縁層７６に連結されている。第１ブリッジ絶縁層７９は、より具体的には、第１フィールド絶縁層７６および第１フィールド被覆部２０２に連架されている。第１ブリッジ絶縁層７９は、半導体層５１の第１主面５２を被覆する一体なフィールド絶縁層９６の一部として形成されている。つまり、この形態では、第１トレンチ絶縁層７２の第１フィールド被覆部２０２、第１フィールド絶縁層７６および第１ブリッジ絶縁層７９が、連続的に延びる一つのフィールド絶縁層９６によって形成されていてもよい。第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、同一の絶縁材料を含んでいてもよい。第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、酸化シリコンを含んでいてもよい。

【0087】

図６を参照して、第１ブリッジ絶縁層７９は、第１トレンチ絶縁層７２の第１フィールド被覆部２０２の厚さＴ２とほぼ等しい厚さＴ８（Ｔ２＝Ｔ８）を有している。つまり、第１ブリッジ絶縁層７９の厚さＴ８は、たとえば、１０００Å以上３０００Å以下であってもよい。第１ブリッジ絶縁層７９は、半導体層５１の第１主面５２に対して埋め込まれた第１ブリッジ埋め込み部２０９と、第１主面５２に対して突出する第１ブリッジ突出部２１０とを一体的に含む。第１ブリッジ絶縁層７９の厚さＴ８は、第１ブリッジ埋め込み部２０９の厚さＴ９と第１ブリッジ突出部２１０の厚さＴ１０との合計の厚さ（Ｔ８＝Ｔ９＋Ｔ１０）であってもよい。

【0088】

半導体層５１は、第１ブリッジ埋め込み部２０９の底部に接しており、第１主面５２に対して段差Ｓ５を有する第１ブリッジ低段面２１１を有している。したがって、第１ブリッジ絶縁層７９は、第１主面５２と第１ブリッジ低段面２１１との間の段差Ｓ５に相当する厚さ分、半導体層５１に埋め込まれている。第１ブリッジ埋め込み部２０９の厚さＴ９（＝段差Ｓ５）は、たとえば、１０００Å以上１５００Å以下であってもよい。一方、第１ブリッジ絶縁層７９は、第１主面５２と第１ブリッジ突出部２１０の上面との間の段差Ｓ６に相当する厚さ分、半導体層５１の第１主面５２から突出している。第１ブリッジ突出部２１０の厚さＴ１０（＝段差Ｓ６）は、第１ブリッジ埋め込み部２０９の厚さＴ９よりも小さく、たとえば、－５００Å以上１５００Å以下であってもよい。つまり、半導体層５１の第１主面５２に対する第１ブリッジ絶縁層７９の埋め込み量は、第１主面５２に対する突出量よりも大きくてもよい。なお、上記範囲における「－（マイナス）」の範囲は、第１ブリッジ絶縁層７９がエッチングによって深くまで膜減りし、第１ブリッジ突出部２１０が消失して当該膜減りが第１ブリッジ埋め込み部２０９まで進行することを意味していてもよい。

【0089】

図４を参照して、第１ブリッジ絶縁層７９は、この形態では、第１中間領域７８に複数形成されている。第１ブリッジ絶縁層７９は、一対の第１連結部分８０および一対の第２連結部分８１を含む。一対の第１連結部分８０は、第１フィールド絶縁層７６を挟んで互いに対向するように、任意の第１方向Ｘに間隔を空けて配置されている。一対の第２連結部分８１は、第１フィールド絶縁層７６を挟んで互いに対向するように、第１方向Ｘに交差する第２方向Ｙに間隔を空けて配置されている。第１方向Ｘは、この形態では、ｎ型ＭＩＳ領域６１およびｐ型ＭＩＳ領域６２の配列方向に設定されている。第２方向Ｙは、この形態では、第１方向Ｘに直交する方向に設定されている。

【0090】

図４では、４つの一対の第１連結部分８０が、第２方向Ｙに沿って互いに間隔を空けて形成されており、４つの一対の第２連結部分８１が、第１方向Ｘに沿って互いに間隔を空けて形成されている例が示されている。第１トレンチ７１の角部に沿う領域において隣接する第１連結部分８０および第２連結部分８１は、互いに連なっていてもよい。つまり、一対の連結部分が、第１フィールド絶縁層７６を挟んで互いに対向するように、第１トレンチ７１の対角方向に間隔を空けて配置されていてもよい。

【0091】

第１トレンチ絶縁層７２の第１方向Ｘに沿う伸縮、および、第１フィールド絶縁層７６の第１方向Ｘに沿う伸縮は、一対の第１連結部分８０によって規制される。これにより、半導体層５１において第１方向Ｘに沿う応力が生じることが抑制される。

【0092】

第１トレンチ絶縁層７２の第２方向Ｙに沿う伸縮、および、第１フィールド絶縁層７６の第２方向Ｙに沿う伸縮は、一対の第２連結部分８１によって規制される。これにより、半導体層５１において第２方向Ｙに沿う応力が生じることが抑制される。

【0093】

このように、第１ブリッジ絶縁層７９は、第１中間領域７８の幅を所定値に保持する。これにより、第１フィールド絶縁層７６および／または第１トレンチ絶縁層７２の熱膨張等に起因する第１トレンチ絶縁層７２および第１フィールド絶縁層７６の相対的な位置関係の変動が抑制される。

【0094】

よって、半導体層５１に対する応力の集中が抑制される。これにより、半導体層５１に結晶欠陥が生じることが抑制される。したがって、第１ブリッジ絶縁層７９は、ｎ型ＭＩＳ領域６１の半導体層５１の第１主面５２の上において、半導体層５１を補強し、結晶欠陥を抑制する結晶欠陥抑制構造を形成している。

【0095】

第１中間領域７８には、半導体層５１の第１主面５２を露出させる第１コンタクト開口８２が形成されている。この形態では、第１フィールド絶縁層７６の第１開口７７の周囲に、複数（この形態では１２個）の第１コンタクト開口８２が形成されている。

【0096】

第１コンタクト開口８２は、第１トレンチ絶縁層７２、第１フィールド絶縁層７６および第１ブリッジ絶縁層７９によって区画されている。第１コンタクト開口８２は、平面視において、図４に示すように円形状に区画されていてもよいし、図７に示すように四角形状に区画されていてもよい。第１コンタクト開口８２は、平面視において三角形状、六角形状等の他の多角形状に区画されていてもよい。

【0097】

第１コンタクト開口８２を区画する第１トレンチ絶縁層７２、第１フィールド絶縁層７６および第１ブリッジ絶縁層７９の各周縁部は、バーズビークを含む。バーズビークは、たとえば、半導体層５１の第１主面５２を選択的にマスクで被覆した状態で熱酸化処理によって酸化膜を形成した際、当該酸化膜がマスクの周縁部下に潜り込んで形成される、酸化膜の周縁部である。酸化膜のバーズビークでは、マスクで被覆されていなかった領域に形成された酸化膜のベース部に比べて厚さが小さくなる。

【0098】

この形態では、第１トレンチ絶縁層７２（第１フィールド被覆部２０２）の周縁部にバーズビーク６５が形成され、第１フィールド絶縁層７６の周縁部にバーズビーク６６が形成され、第１ブリッジ絶縁層７９の周縁部にバーズビーク６７が形成されている。バーズビーク６５～６７は、図７に示すように、第１コンタクト開口８２を取り囲む環状に一体的に連続している。したがって、第１コンタクト開口８２は、全周にわたってバーズビーク６５～６７で形成されている。また、図６に示すように、第１開口７７は、第１フィールド絶縁層７６のバーズビーク６６によって区画されている。

【0099】

第１コンタクト開口８２から露出する半導体層５１の第１主面５２の表層部は、第１コンタクト部９７である。図７を参照して、第１コンタクト部９７は、第１ブリッジ埋め込み部２０９、第１埋め込み部２０３および第１フィールド埋め込み部２０６に囲まれたメサ形状に形成されている。つまり、この形態では、フィールド絶縁層９６で被覆されていない部分が半導体層５１の第１主面５２の一部として選択的に突出しており、部分的なメサ形状を形成している。一方、フィールド絶縁層９６で被覆された半導体層５１の部分は、第１低段面２０５、第１フィールド低段面２０８および第１ブリッジ低段面２１１を含む凹面を形成している。なお、半導体層５１の第１主面は、広義に解釈する場合、半導体層５１の厚さ方向一方側の第１主面５２全体を含んでいてもよい。一方、半導体層５１の第１主面は、狭義に解釈する場合、第１主面５２のうち、第１低段面２０５、第１フィールド低段面２０８および第１ブリッジ低段面２１１に対して高い位置に形成された主面の部分を含んでいてもよい。

【0100】

図５および図６を参照して、第１コンタクト開口８２内には、半導体層５１の第１主面５２を被覆する第１コンタクト絶縁層８３が形成されている。第１コンタクト絶縁層８３は、第１フィールド被覆部２０２の厚さＴ２以下の厚さを有している。第１フィールド絶縁層７６の第１開口７７内には、半導体層５１の第１主面５２を被覆する第１ゲート絶縁層８４が形成されている。第１ゲート絶縁層８４は、第１フィールド被覆部２０２の厚さＴ２以下の厚さを有している。なお、第１コンタクト絶縁層８３は、省略されていてもよい。

【0101】

第１トレンチ７１に取り囲まれた領域（ｎ型ＭＩＳ領域６１）において、半導体層５１の表層部には、ｐ型ウェル領域８５が形成されている。ｐ型ウェル領域８５は、第１トレンチ７１の深さ方向途中部まで形成されている。ｐ型ウェル領域８５の底部は、第１トレンチ７１の側壁に接している。

【0102】

ｐ型ウェル領域８５の表層部には、ｐ^＋型コンタクト領域８７が形成されている。ｐ^＋型コンタクト領域８７は、ｐ型ウェル領域８５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ^＋型コンタクト領域８７は、平面視において第１コンタクト開口８２と重なる領域に形成されている。この形態では、ｐ^＋型コンタクト領域８７は、第１コンタクト部９７に選択的に形成されている。図５および図６を参照して、ｐ^＋型コンタクト領域８７は、バーズビーク６５～６７と第１コンタクト絶縁層８３との境界部を跨り、バーズビーク６５～６７に重なる部分を有している。

【0103】

ｐ型ウェル領域８５の表層部には、さらに、ｎ^＋型ソース領域８８およびｎ^＋型ドレイン領域８９が互いに間隔を空けて形成されている。ｎ^＋型ソース領域８８およびｎ^＋型ドレイン領域８９は、それぞれ、平面視において第１フィールド絶縁層７６の第１開口７７によって取り囲まれた領域内に形成されている。ｎ^＋型ソース領域８８およびｎ^＋型ドレイン領域８９は、それぞれ、平面視において同一方向に沿って延びる帯状に形成されていてもよい。

【0104】

半導体層５１の第１主面５２の上には、第１ゲート電極９０、第１コンタクト電極９１、第１ソース電極９２および第１ドレイン電極９３が形成されている。

【0105】

第１ゲート電極９０は、第１ゲート絶縁層８４の上に形成されている。第１ゲート電極９０は、第１ゲート絶縁層８４を挟んで、ｎ^＋型ソース領域８８、ｎ^＋型ドレイン領域８９およびｐ型チャネル領域９４に対向している。

【0106】

ｐ型チャネル領域９４は、ｐ型ウェル領域８５の表層部において、ｎ^＋型ソース領域８８およびｎ^＋型ドレイン領域８９の間に介在する部分によって形成されている。

【0107】

半導体層５１の第１主面５２の上には、層間絶縁層９５が形成されている。層間絶縁層９５は、フィールド絶縁層９６、第１ゲート電極９０、第１コンタクト電極９１、第１ソース電極９２および第１ドレイン電極９３を被覆している。

【0108】

層間絶縁層９５は、単一の絶縁層を含む単層構造を有していてもよい。層間絶縁層９５は、複数の絶縁層が積層された積層構造を有していてもよい。層間絶縁層９５は、酸化シリコンまたは窒化シリコンを含んでいてもよい。

【0109】

層間絶縁層９５は、窒化シリコンおよび酸化シリコンを含む絶縁層を含んでいてもよい。窒化シリコンおよび酸化シリコンを含む絶縁層は、たとえば、窒化シリコン層、ＨＤＰ（High Density Plasma）酸化シリコン層およびＵＳＧ（Undoped Silica Glass）層を含んでいてもよい。より具体的には、窒化シリコン層、ＨＤＰ酸化シリコン層およびＵＳＧ層がこの順で積層された構造を有していてもよい。また、層間絶縁層９５は、これらの層のうちいずれかの単層構造であってもよい。ＵＳＧ層は、平坦化された平坦面を有していてもよい。ＵＳＧ層の平坦面は、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法によって研削された研削面であってもよい。

【0110】

層間絶縁層９５の厚さＴ１１は、６０００Å以上１００００Å以下であってもよい。層間絶縁層９５が窒化シリコン層、ＨＤＰ酸化シリコン層およびＵＳＧ層の積層構造を含む場合、厚さの内訳は、たとえば、窒化シリコン層が３００Å以上６００Å以下であり、ＨＤＰ酸化シリコン層が３０００Å以上５０００Å以下であり、ＵＳＧ層が３０００Å以上５０００Å以下であってもよい。

【0111】

第１コンタクト電極９１は、層間絶縁層９５を貫通して、ｐ^＋型コンタクト領域８７に電気的に接続されている。第１ソース電極９２は、層間絶縁層９５を貫通して、ｎ^＋型ソース領域８８に電気的に接続されている。第１ドレイン電極９３は、層間絶縁層９５を貫通して、ｎ^＋型ドレイン領域８９に電気的に接続されている。

【0112】

図４、図８および図９を参照して、ｐ型ＭＩＳ領域６２において半導体層５１の第１主面５２の表層部には、ｐ型ＭＩＳ領域６２を区画する第２トレンチ１０１が形成されている。

【0113】

第２トレンチ１０１は、平面視においてｐ型ＭＩＳ領域６２を取り囲む四角環状に形成されている。第２トレンチ１０１の深さは、１μｍ以上１０μｍ以下（たとえば４μｍ程度）であってもよい。

【0114】

第２トレンチ１０１の内部には、第２トレンチ絶縁層１０２を介して第２埋め込み層１０３が形成されている。第２素子分離構造６４は、第２トレンチ１０１、第２トレンチ絶縁層１０２および第２埋め込み層１０３を含む第２トレンチ絶縁構造を有している。第２素子分離構造６４は、第２トレンチ１０１の深さやアスペクト比に応じて、ＤＴＩ（Deep Trench Isolation）構造やＳＴＩ（Shallow Trench Isolation）構造とも称される。

【0115】

第２トレンチ絶縁層１０２は、酸化シリコンを含んでいてもよい。第２トレンチ絶縁層１０２は、第２トレンチ１０１の内壁面に沿って膜状に形成されている。これにより、第２トレンチ１０１の内部には、第２トレンチ絶縁層１０２によって、凹状の空間が区画されている。

【0116】

図８および図９を参照して、第２トレンチ絶縁層１０２は、トレンチ内部被覆部３０１と、第２フィールド被覆部３０２とを含む。

【0117】

トレンチ内部被覆部３０１は、第２トレンチ１０１の内部に形成され、第２トレンチ１０１の内壁面を被覆している。トレンチ内部被覆部３０１は、たとえば、２０００Å以上４０００Å以下の厚さＴ１２（図８および図９参照）を有している。

【0118】

第２フィールド被覆部３０２は、第２トレンチ１０１の内側から半導体層５１の第１主面５２の上に引き出されている。これにより、第２フィールド被覆部３０２は、半導体層５１のｐ型ＭＩＳ領域６２を被覆している。第２フィールド被覆部３０２は、第２トレンチ絶縁層１０２において半導体層５１の第１主面５２に重なる領域であるため第２オーバラップ部と称してもよい。図４では、明瞭化のため、ハッチングによって第２フィールド被覆部３０２を示している。

【0119】

第２フィールド被覆部３０２は、第２トレンチ１０１の開口端から所定の幅を有し、ｐ型ＭＩＳ領域６２の周縁を被覆している。第２フィールド被覆部３０２は、平面視において第２トレンチ１０１の内縁に沿う四角環状に形成されている。第２フィールド被覆部３０２は、平面視において第２トレンチ１０１の内縁に沿う有端帯状に形成されていてもよい。第２フィールド被覆部３０２は、半導体層５１の第１主面５２を被覆する一体なフィールド絶縁層９８の一部として形成されている。フィールド絶縁層９８は、ｐ型ＭＩＳ領域６２内に形成された複数の半導体領域同士を互いに分離する領域分離絶縁層である。

【0120】

図９を参照して、第２フィールド被覆部３０２は、トレンチ内部被覆部３０１の厚さＴ１２よりも小さな厚さＴ１３を有している。第２フィールド被覆部３０２の厚さＴ１３は、たとえば、１０００Å以上３０００Å以下であってもよい。第２フィールド被覆部３０２は、半導体層５１の第１主面５２に対して埋め込まれた第２埋め込み部３０３と、第１主面５２に対して突出する第２突出部３０４とを一体的に含む。第２フィールド被覆部３０２の厚さＴ１３は、第２埋め込み部３０３の厚さＴ１４と第２突出部３０４の厚さＴ１５との合計の厚さ（Ｔ１３＝Ｔ１４＋Ｔ１５）であってもよい。

【0121】

半導体層５１は、第２埋め込み部３０３の底部に接しており、第１主面５２に対して段差Ｓ７を有する第２低段面３０５を有している。したがって、第２フィールド被覆部３０２は、第１主面５２と第２低段面３０５との間の段差Ｓ７に相当する厚さ分、半導体層５１に埋め込まれている。第２埋め込み部３０３の厚さＴ１４（＝段差Ｓ７）は、たとえば、１０００Å以上１５００Å以下であってもよい。一方、第２フィールド被覆部３０２は、第１主面５２と第２突出部３０４の上面との間の段差Ｓ８に相当する厚さ分、半導体層５１の第１主面５２から突出している。第２突出部３０４の厚さＴ１５（＝段差Ｓ８）は、第２埋め込み部３０３の厚さＴ１４よりも小さく、たとえば、－５００Å以上１５００Å以下であってもよい。つまり、半導体層５１の第１主面５２に対する第２フィールド被覆部３０２の埋め込み量は、第１主面５２に対する突出量よりも大きくてもよい。なお、上記範囲における「－（マイナス）」の範囲は、第２フィールド被覆部３０２がエッチングによって深くまで膜減りし、第２突出部３０４が消失して当該膜減りが第２埋め込み部３０３まで進行することを意味していてもよい。

【0122】

第２埋め込み層１０３は、第２トレンチ絶縁層１０２（トレンチ内部被覆部３０１）によって区画された凹状の空間に埋め込まれている。第２埋め込み層１０３は、ポリシリコンを含んでいてもよい。第２埋め込み層１０３の露出面の上には、第２キャップ絶縁層１０５が形成されている。第２キャップ絶縁層１０５は、酸化シリコンを含んでいてもよい。

【0123】

第２トレンチ１０１の幅Ｗ２に対する第２トレンチ絶縁層１０２（トレンチ内部被覆部３０１）の厚さＴ１２の比Ｔ１２／Ｗ２は、０．１以上０．５未満であってもよい。第２トレンチ１０１の幅Ｗ２は、０．３μｍ以上２．０μｍ以下（たとえば１．６μｍ）であってもよい。第２トレンチ絶縁層１０２の厚さＴ１２は、０．１μｍ以上０．５μｍ以下（たとえば０．３μｍ）であってもよい。第２トレンチ１０１の幅Ｗ２は、第１トレンチ７１の幅Ｗ１とほぼ等しくてもよい（Ｗ２＝Ｗ１）。第２トレンチ絶縁層１０２の厚さＴ１２は、第１トレンチ絶縁層７２の厚さＴ１とほぼ等しくてもよい（Ｔ１２＝Ｔ１）。

【0124】

半導体層５１の第１主面５２の上には、ｐ型ＭＩＳ領域６２を被覆する第２フィールド絶縁層１０６が形成されている。図４では、明瞭化のため、ハッチングによって第２フィールド絶縁層１０６を示している。第２フィールド絶縁層１０６は、第２トレンチ１０１の内縁からｐ型ＭＩＳ領域６２の内方部側に間隔を空けて形成されている。

【0125】

第２フィールド絶縁層１０６は、より具体的には、第２トレンチ絶縁層１０２の第２フィールド被覆部３０２から間隔を空けて形成されている。第２フィールド絶縁層１０６の内方部には、半導体層５１の第１主面５２を露出させる第２開口１０７が形成されている。これにより、第２フィールド絶縁層１０６は、平面視において四角環状に形成されている。第２フィールド絶縁層１０６は、半導体層５１の第１主面５２を被覆する一体なフィールド絶縁層９８の一部として形成されている。

【0126】

図８を参照して、第２フィールド絶縁層１０６は、第２トレンチ絶縁層１０２の第２フィールド被覆部３０２の厚さＴ１３とほぼ等しい厚さＴ１６（Ｔ１３＝Ｔ１６）を有している。つまり、第２フィールド絶縁層１０６の厚さＴ１６は、たとえば、１０００Å以上３０００Å以下であってもよい。第２フィールド絶縁層１０６は、半導体層５１の第１主面５２に対して埋め込まれた第２フィールド埋め込み部３０６と、第１主面５２に対して突出する第２フィールド突出部３０７とを一体的に含む。第２フィールド絶縁層１０６の厚さＴ１６は、第２フィールド埋め込み部３０６の厚さＴ１７と第２フィールド突出部３０７の厚さＴ１８との合計の厚さ（Ｔ１６＝Ｔ１７＋Ｔ１８）であってもよい。

【0127】

半導体層５１は、第２フィールド埋め込み部３０６の底部に接しており、第１主面５２に対して段差Ｓ９を有する第２フィールド低段面３０８を有している。したがって、第２フィールド絶縁層１０６は、第１主面５２と第２フィールド低段面３０８との間の段差Ｓ９に相当する厚さ分、半導体層５１に埋め込まれている。第２フィールド埋め込み部３０６の厚さＴ１７（＝段差Ｓ９）は、たとえば、１０００Å以上１５００Å以下であってもよい。一方、第２フィールド絶縁層１０６は、第１主面５２と第２フィールド突出部３０７の上面との間の段差Ｓ１０に相当する厚さ分、半導体層５１の第１主面５２から突出している。第２フィールド突出部３０７の厚さＴ１８（＝段差Ｓ１０）は、第２フィールド埋め込み部３０６の厚さＴ１７よりも小さく、たとえば、－５００Å以上１５００Å以下であってもよい。つまり、半導体層５１の第１主面５２に対する第２フィールド絶縁層１０６の埋め込み量は、第１主面５２に対する突出量よりも大きくてもよい。なお、上記範囲における「－（マイナス）」の範囲は、第２フィールド絶縁層１０６がエッチングによって深くまで膜減りし、第２フィールド突出部３０７が消失して当該膜減りが第２フィールド埋め込み部３０６まで進行することを意味していてもよい。

【0128】

第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６の間の第２中間領域１０８には、第２ブリッジ絶縁層１０９が形成されている。図４では、明瞭化のため、ハッチングによって第２ブリッジ絶縁層１０９を示している。第２中間領域１０８は、平面視において第２フィールド絶縁層１０６を取り囲む四角環状の領域である。

【0129】

第２ブリッジ絶縁層１０９は、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６に連結されている。第２ブリッジ絶縁層１０９は、より具体的には、第２フィールド絶縁層１０６および第２フィールド被覆部３０２に連架されている。第２ブリッジ絶縁層１０９は、半導体層５１の第１主面５２を被覆する一体なフィールド絶縁層９８の一部として形成されている。つまり、この形態では、第２トレンチ絶縁層１０２の第２フィールド被覆部３０２、第２フィールド絶縁層１０６および第２ブリッジ絶縁層１０９が、連続的に延びる一つのフィールド絶縁層９８によって形成されていてもよい。第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、同一の絶縁材料を含んでいてもよい。第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、酸化シリコンを含んでいてもよい。

【0130】

図９を参照して、第２ブリッジ絶縁層１０９は、第２トレンチ絶縁層１０２の第２フィールド被覆部３０２の厚さＴ１３とほぼ等しい厚さＴ１９（Ｔ１３＝Ｔ１９）を有している。つまり、第２ブリッジ絶縁層１０９の厚さＴ１９は、たとえば、１０００Å以上３０００Å以下であってもよい。第２ブリッジ絶縁層１０９は、半導体層５１の第１主面５２に対して埋め込まれた第２ブリッジ埋め込み部３０９と、第１主面５２に対して突出する第２ブリッジ突出部３１０とを一体的に含む。第２ブリッジ絶縁層１０９の厚さＴ１９は、第２ブリッジ埋め込み部３０９の厚さＴ２０と第２ブリッジ突出部３１０の厚さＴ２１との合計の厚さ（Ｔ１９＝Ｔ２０＋Ｔ２１）であってもよい。

【0131】

半導体層５１は、第２ブリッジ埋め込み部３０９の底部に接しており、第１主面５２に対して段差Ｓ１１を有する第２ブリッジ低段面３１１を有している。したがって、第２ブリッジ絶縁層１０９は、第１主面５２と第２ブリッジ低段面３１１との間の段差Ｓ１１に相当する厚さ分、半導体層５１に埋め込まれている。第２ブリッジ埋め込み部３０９の厚さＴ２０（＝段差Ｓ１１）は、たとえば、１０００Å以上１５００Å以下であってもよい。一方、第２ブリッジ絶縁層１０９は、第１主面５２と第２ブリッジ突出部３１０の上面との間の段差Ｓ１２に相当する厚さ分、半導体層５１の第１主面５２から突出している。第２ブリッジ突出部３１０の厚さＴ２１（＝段差Ｓ１２）は、第２ブリッジ埋め込み部３０９の厚さＴ２０よりも小さく、たとえば、－５００Å以上１５００Å以下であってもよい。つまり、半導体層５１の第１主面５２に対する第２ブリッジ絶縁層１０９の埋め込み量は、第１主面５２に対する突出量よりも大きくてもよい。なお、上記範囲における「－（マイナス）」の範囲は、第２ブリッジ絶縁層１０９がエッチングによって深くまで膜減りし、第２ブリッジ突出部３１０が消失して当該膜減りが第２ブリッジ埋め込み部３０９まで進行することを意味していてもよい。

【0132】

図４を参照して、第２ブリッジ絶縁層１０９は、この形態では、第２中間領域１０８に複数形成されている。第２ブリッジ絶縁層１０９は、一対の第１連結部分１１０および一対の第２連結部分１１１を含む。一対の第１連結部分１１０は、第２フィールド絶縁層１０６を挟んで互いに対向するように、第１方向Ｘに間隔を空けて配置されている。一対の第２連結部分１１１は、第２フィールド絶縁層１０６を挟んで互いに対向するように、第２方向Ｙに間隔を空けて配置されている。

【0133】

図４では、４つの一対の第１連結部分１１０が、第２方向Ｙに沿って互いに間隔を空けて形成されており、４つの一対の第２連結部分１１１が、第１方向Ｘに沿って互いに間隔を空けて形成されている例が示されている。第２トレンチ１０１の角部の領域で互いに隣接する第１連結部分１１０および第２連結部分１１１は、互いに連なっていてもよい。つまり、一対の連結部分が、第２フィールド絶縁層１０６を挟んで互いに対向するように、第２トレンチ１０１の対角方向に間隔を空けて配置されていてもよい。

【0134】

第２トレンチ絶縁層１０２の第１方向Ｘに沿う伸縮、および、第２フィールド絶縁層１０６の第１方向Ｘに沿う伸縮は、一対の第１連結部分１１０によって規制される。これにより、半導体層５１において第１方向Ｘに沿う応力が生じることが抑制される。

【0135】

第２トレンチ絶縁層１０２の第２方向Ｙに沿う伸縮、および、第２フィールド絶縁層１０６の第２方向Ｙに沿う伸縮は、一対の第２連結部分１１１によって規制される。これにより、半導体層５１において第２方向Ｙに沿う応力が生じることが抑制される。

【0136】

このように、第２ブリッジ絶縁層１０９は、第２中間領域１０８の幅を所定値に保持する。これにより、第２フィールド絶縁層１０６および／または第２トレンチ絶縁層１０２の熱膨張等に起因する第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６の相対的な位置関係の変動が抑制される。

【0137】

よって、半導体層５１に対する応力の集中が抑制される。これにより、半導体層５１に結晶欠陥が生じることが抑制される。したがって、第２ブリッジ絶縁層１０９は、ｐ型ＭＩＳ領域６２の半導体層５１の第１主面５２の上において、半導体層５１を補強し、結晶欠陥を抑制する結晶欠陥抑制構造を形成している。

【0138】

第２中間領域１０８には、半導体層５１の第１主面５２を露出させる第２コンタクト開口１１２が形成されている。この形態では、第２フィールド絶縁層１０６の第２開口１０７の周囲に、複数（この形態では１２個）の第２コンタクト開口１１２が形成されている。

【0139】

第２コンタクト開口１１２は、第２トレンチ絶縁層１０２、第２フィールド絶縁層１０６および第２ブリッジ絶縁層１０９によって区画されている。第２コンタクト開口１１２は、平面視において、図４に示すように円形状に区画されていてもよいし、四角形状に区画されていてもよい。第２コンタクト開口１１２は、平面視において三角形状、六角形状等の他の多角形状に区画されていてもよい。

【0140】

第２コンタクト開口１１２を区画する第２トレンチ絶縁層１０２、第２フィールド絶縁層１０６および第２ブリッジ絶縁層１０９の各周縁部は、バーズビークを含む。バーズビークは、たとえば、半導体層５１の第１主面５２を選択的にマスクで被覆した状態で熱酸化処理によって酸化膜を形成した際、当該酸化膜がマスクの周縁部下に潜り込んで形成される、酸化膜の周縁部である。酸化膜のバーズビークでは、マスクで被覆されていなかった領域に形成された酸化膜のベース部に比べて厚さが小さくなる。

【0141】

この形態では、第２トレンチ絶縁層１０２（第２フィールド被覆部３０２）の周縁部にバーズビーク６８が形成され、第２フィールド絶縁層１０６の周縁部にバーズビーク６９が形成され、第２ブリッジ絶縁層１０９の周縁部にバーズビーク７０が形成されている。バーズビーク６８～７０は、第２コンタクト開口１１２を取り囲む環状に一体的に連続している。したがって、第２コンタクト開口１１２は、全周にわたってバーズビーク６８～７０で形成されている。また、図８に示すように、第２開口１０７は、第２フィールド絶縁層１０６のバーズビーク６９によって区画されている。

【0142】

第２コンタクト開口１１２から露出する半導体層５１の第１主面５２の表層部は、第２コンタクト部９９である。図７を参照して、第２コンタクト部９９は、第２ブリッジ埋め込み部３０９、第２埋め込み部３０３および第２フィールド埋め込み部３０６に囲まれたメサ形状に形成されている。つまり、この形態では、フィールド絶縁層９８で被覆されていない部分が半導体層５１の第１主面５２の一部として選択的に突出しており、部分的なメサ形状を形成している。一方、フィールド絶縁層９８で被覆された半導体層５１の部分は、第２低段面３０５、第２フィールド低段面３０８および第２ブリッジ低段面３１１を含む凹面を形成している。なお、半導体層５１の第１主面は、広義に解釈する場合、半導体層５１の厚さ方向一方側の第１主面５２全体を含んでいてもよい。一方、半導体層５１の第１主面は、狭義に解釈する場合、第１主面５２のうち、第２低段面３０５、第２フィールド低段面３０８および第２ブリッジ低段面３１１に対して高い位置に形成された主面の部分を含んでいてもよい。

【0143】

第２コンタクト開口１１２内には、半導体層５１の第１主面５２を被覆する第２コンタクト絶縁層１１３が形成されている。第２コンタクト絶縁層１１３は、第２フィールド被覆部３０２の厚さＴ１３以下の厚さを有している。なお、第２コンタクト絶縁層１１３は、省略されていてもよい。第２フィールド絶縁層１０６の第２開口１０７内には、半導体層５１の第１主面５２を被覆する第２ゲート絶縁層１１４が形成されている。第２ゲート絶縁層１１４は、第２フィールド被覆部３０２の厚さＴ１３以下の厚さを有している。

【0144】

第２トレンチ１０１に取り囲まれた領域（ｐ型ＭＩＳ領域６２）において、半導体層５１の表層部には、ｐ型ウェル領域１１５が形成されている。ｐ型ウェル領域１１５は、第２トレンチ１０１の深さ方向途中部まで形成されている。ｐ型ウェル領域１１５の底部は、第２トレンチ１０１の側壁に接している。

【0145】

ｐ型ウェル領域１１５の表層部には、ｎ型ウェル領域１１６が形成されている。ｎ型ウェル領域１１６は、ｐ型ウェル領域１１５の深さ方向途中部まで形成されている。

【0146】

ｎ型ウェル領域１１６の底部は、半導体層５１の第１主面５２およびｐ型ウェル領域１１５の底部の間の領域に位置している。ｎ型ウェル領域１１６の周縁は、平面視において、第２フィールド絶縁層１０６の第２開口１０７を取り囲んでいる。

【0147】

ｐ型ウェル領域１１５の表層部には、ｐ^＋型コンタクト領域１１７が形成されている。ｐ^＋型コンタクト領域１１７は、ｐ型ウェル領域１１５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ^＋型コンタクト領域１１７は、平面視において第２コンタクト開口１１２に重なる領域に形成されている。この形態では、ｐ^＋型コンタクト領域１１７は、第２コンタクト部９９に選択的に形成されている。図８および図９を参照して、ｐ^＋型コンタクト領域１１７は、バーズビーク６８～７０と第２コンタクト絶縁層１１３との境界部を跨り、バーズビーク６８～７０に重なる部分を有している。ｐ^＋型コンタクト領域１１７は、ｎ型ウェル領域１１６から間隔を空けて形成されている。

【0148】

ｎ型ウェル領域１１６の表層部には、さらに、ｐ^＋型ソース領域１１８およびｐ^＋型ドレイン領域１１９が互いに間隔を空けて形成されている。ｐ^＋型ソース領域１１８およびｐ^＋型ドレイン領域１１９は、それぞれ、平面視において第２フィールド絶縁層１０６の第２開口１０７によって取り囲まれた領域内に形成されている。ｐ^＋型ソース領域１１８およびｐ^＋型ドレイン領域１１９は、それぞれ、平面視において同一方向に沿って延びる帯状に形成されていてもよい。

【0149】

半導体層５１の第１主面５２の上には、第２ゲート電極１２０、第２コンタクト電極１２１、第２ソース電極１２２および第２ドレイン電極１２３が形成されている。

【0150】

第２ゲート電極１２０は、第２ゲート絶縁層１１４の上に形成されている。第２ゲート電極１２０は、第２ゲート絶縁層１１４を挟んで、ｐ^＋型ソース領域１１８、ｐ^＋型ドレイン領域１１９およびｎ型チャネル領域１２４に対向している。

【0151】

ｎ型チャネル領域１２４は、ｎ型ウェル領域１１６の表層部において、ｐ^＋型ソース領域１１８およびｐ^＋型ドレイン領域１１９の間に介在する部分によって形成されている。

【0152】

半導体層５１の第１主面５２の上には、層間絶縁層９５が形成されている。層間絶縁層９５は、フィールド絶縁層９８、第２ゲート電極１２０、第２コンタクト電極１２１、第２ソース電極１２２および第２ドレイン電極１２３を被覆している。

【0153】

第２コンタクト電極１２１は、層間絶縁層９５を貫通して、ｐ^＋型コンタクト領域１１７に電気的に接続されている。第２ソース電極１２２は、層間絶縁層９５を貫通して、ｐ^＋型ソース領域１１８に電気的に接続されている。第２ドレイン電極１２３は、層間絶縁層９５を貫通して、ｐ^＋型ドレイン領域１１９に電気的に接続されている。

【0154】

図１０は、図２に示すX-X線に沿う断面図である。

【0155】

図１０を参照して、ＩＰＤチップ２の出力領域１４において、半導体層５１には、出力パワーＭＩＳＦＥＴ１８が形成されている。

【0156】

半導体層５１の第１主面５２の表層部には、ゲートトレンチ１３２が形成されている。ゲートトレンチ１３２は、ＭＩＳ構造の単位セル１３３を区画している。

【0157】

ゲートトレンチ１３２は、平面視においてストライプ状または格子状に形成されている。ゲートトレンチ１３２の深さは、１μｍ以上１０μｍ以下（この形態では４μｍ程度）であってもよい。

【0158】

ゲートトレンチ１３２内には、下側ゲート絶縁層１３４、下側ゲート電極層１３５、上側ゲート絶縁層１３６、上側ゲート電極層１３７および中間絶縁層１３８が形成されている。

【0159】

これにより、ゲートトレンチ１３２を含むスプリットゲート構造１３９が形成されている。スプリットゲート構造１３９は、ゲートトレンチ１３２内において、２つの電極が絶縁体によって上下方向に分離された構造を有している。

【0160】

下側ゲート電極層１３５は、下側ゲート絶縁層１３４を挟んでゲートトレンチ１３２の底部側に埋め込まれている。上側ゲート電極層１３７は、上側ゲート絶縁層１３６を挟んでゲートトレンチ１３２の開口側に埋め込まれている。上側ゲート電極層１３７は、ゲートトレンチ１３２内において、下側ゲート電極層１３５の上に形成されている。

【0161】

中間絶縁層１３８は、下側ゲート電極層１３５および上側ゲート電極層１３７の間の領域に形成されている。下側ゲート電極層１３５および上側ゲート電極層１３７は、中間絶縁層１３８によって互いに絶縁されている。以下、スプリットゲート構造１３９について具体的に説明する。

【0162】

下側ゲート絶縁層１３４は、ゲートトレンチ１３２の底部において、ゲートトレンチ１３２の内壁に沿って膜状に形成されている。下側ゲート絶縁層１３４は、ゲートトレンチ１３２の底部において下側凹部１４０を区画している。

【0163】

下側ゲート電極層１３５は、下側凹部１４０に埋め込まれている。下側ゲート電極層１３５は、ゲートトレンチ１３２の側壁に沿って延びる壁状に形成されている。下側ゲート電極層１３５は、凸部１４１を有している。

【0164】

凸部１４１は、下側ゲート絶縁層１３４の上端よりも上方（半導体層５１の第１主面５２側）に突出している。中間絶縁層１３８は、下側ゲート電極層１３５の凸部１４１を被覆している。

【0165】

上側ゲート絶縁層１３６は、ゲートトレンチ１３２の開口側において、ゲートトレンチ１３２の内壁に沿って膜状に形成されている。上側ゲート絶縁層１３６の上端は、半導体層５１の第１主面５２に形成された表面絶縁層１４２と一体を成している。上側ゲート絶縁層１３６の下端は、下側ゲート絶縁層１３４の上端と一体を成している。

【0166】

下側ゲート電極層１３５の凸部１４１の両サイドには、中間絶縁層１３８、下側ゲート絶縁層１３４および上側ゲート絶縁層１３６によって区画された溝が形成されている。これにより、ゲートトレンチ１３２の開口側には、断面視において逆凹状の上側凹部１４３が区画されている。

【0167】

上側ゲート電極層１３７は、上側凹部１４３に埋め込まれている。上側ゲート電極層１３７の露出面は、半導体層５１の第１主面５２よりも下方に位置していてもよい。

【0168】

上側ゲート電極層１３７の露出面は、ゲートトレンチ１３２の底壁に向かう凹湾曲状の湾曲面を有していてもよい。上側ゲート電極層１３７の露出面は、半導体層５１の第１主面５２に対してほぼ平行な平坦面を有していてもよい。

【0169】

下側ゲート電極層１３５および上側ゲート電極層１３７は、それぞれ、ポリシリコンを含んでいてもよい。一つの形態例において、下側ゲート電極層１３５および上側ゲート電極層１３７には、ゲート電圧が印加されていてもよい。この構造では、半導体層５１のオン抵抗を低下させることができる。

【0170】

他の形態例において、上側ゲート電極層１３７には、ゲート電圧が印加されている一方で、下側ゲート電極層１３５には、基準電圧（たとえばソース電圧）が印加されていてもよい。

【0171】

つまり、下側ゲート電極層１３５は、フィールドプレート電極として形成されていてもよい。この構造では、半導体層５１および下側ゲート電極層１３５の間の寄生容量を低下させることができる。

【0172】

下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２は、同一の絶縁材料を含んでいてもよい。下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２は、互いに異なる絶縁材料を含んでいてもよい。

【0173】

下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２は、ＳｉＯ_２，ＡｌＯ，ＴａＯ，ＴｉＯ，ＡｌＮ，ＡｌＳｉＮ，ＴｉＮ，ＳｉＮ，ＮｉＯ，ＷＯ，ＢＮ，ＣｒＮまたはＳｉＯＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２の代表的な絶縁材料としては、ＳｉＯ_２およびＳｉＮを例示できる。

【0174】

上側ゲート電極層１３７の露出面の上には、第３キャップ絶縁層１４４が形成されている。第３キャップ絶縁層１４４は、酸化シリコンを含んでいてもよい。

【0175】

下側ゲート絶縁層１３４の厚さは、上側ゲート絶縁層１３６の厚さ以上であってもよい。中間絶縁層１３８の厚さは、下側ゲート絶縁層１３４の厚さ以下であってもよい。中間絶縁層１３８の厚さは、上側ゲート絶縁層１３６の厚さ以上であってもよい。中間絶縁層１３８の厚さは、上側ゲート絶縁層１３６の厚さ以下であってもよい。

【0176】

ゲートトレンチ１３２の幅に対する下側ゲート絶縁層１３４の厚さの比（厚さ／幅）は、０．１以上０．５未満であってもよい。ゲートトレンチ１３２の幅に対する上側ゲート絶縁層１３６の厚さの比（厚さ／幅）は、０．０１以上０．０５以下であってもよい。ゲートトレンチ１３２の幅は、０．３μｍ以上２．０μｍ以下（たとえば１．６μｍ）であってもよい。下側ゲート絶縁層１３４の厚さは、０．１μｍ以上０．５μｍ以下（たとえば０．３μｍ）であってもよい。上側ゲート絶縁層１３６の厚さは、０．０１μｍ以上０．０５μｍ以下（たとえば０．０３μｍ）であってもよい。

【0177】

単位セル１３３は、ｐ型ボディ領域１４５、ｎ^＋型ソース領域１４６およびｐ^＋型コンタクト領域１４７を含む。

【0178】

ｐ型ボディ領域１４５は、半導体層５１の第１主面５２の表層部に形成されている。ｐ型ボディ領域１４５は、ゲートトレンチ１３２の深さ方向途中部まで形成されている。

【0179】

ｐ型ボディ領域１４５の底部は、ゲートトレンチ１３２の側壁に接している。ｐ型ボディ領域１４５は、互いに隣り合う複数のゲートトレンチ１３２によって共有されている。

【0180】

ｎ^＋型ソース領域１４６は、ｐ型ボディ領域１４５の表層部に形成されている。ｎ^＋型ソース領域１４６は、ゲートトレンチ１３２の側壁に沿って形成されている。ｎ^＋型ソース領域１４６は、上側ゲート絶縁層１３６を挟んで上側ゲート電極層１３７と対向している。

【0181】

ｐ^＋型コンタクト領域１４７は、ｐ型ボディ領域１４５の表層部に形成されている。ｐ^＋型コンタクト領域１４７は、ｎ^＋型ソース領域１４６を貫通しており、ｐ型ボディ領域１４５に電気的に接続されていてもよい。また、ｎ^＋型ソース領域１４６およびｐ^＋型コンタクト領域１４７は、それぞれ、リソグラフィ技術およびイオン注入技術によってｐ型ボディ領域１４５に選択的に形成されていてもよい。

【0182】

ｐ^＋型コンタクト領域１４７は、ゲートトレンチ１３２の側壁から間隔を空けて形成されている。ｐ^＋型コンタクト領域１４７は、ゲートトレンチ１３２の側壁に接する部分を有していてもよい。

【0183】

上側ゲート電極層１３７は、上側ゲート絶縁層１３６を挟んで、ｎ^＋型ソース領域１４６、ｐ型チャネル領域１４８およびエピタキシャル層５６に対向している。ｐ型チャネル領域１４８は、ｐ型ボディ領域１４５において、ｎ^＋型ソース領域１４６およびエピタキシャル層５６の間の領域によって形成されている。

【0184】

半導体層５１の第１主面５２の上には、ソースパッド電極１５０が形成されている。ソースパッド電極１５０は、ｎ^＋型ソース領域１４６およびｐ^＋型コンタクト領域１４７に電気的に接続されている。

【0185】

半導体層５１の第１主面５２の上には、層間絶縁層９５が形成されている。層間絶縁層９５は、スプリットゲート構造１３９およびソースパッド電極１５０を被覆している。

【0186】

図１１は、参考例に係る半導体装置１５１を示す平面図であって、結晶欠陥が生じるメカニズムを説明するための図である。図１１は、半導体装置１のｎ型ＭＩＳ領域６１に対応する部分の画像でもある。

【0187】

図１１において、半導体装置１に対して述べられた構造と同様の構造については、同一の参照符号を付して説明を省略する。また、参考例に係る半導体装置１５１において、ｐ型ＭＩＳ領域６２側の構造は、ｎ型ＭＩＳ領域６１側の構造と同様であるので説明を省略する。

【0188】

参考例に係る半導体装置１５１では、第１ブリッジ絶縁層７９が形成されていない。第１フィールド絶縁層７６は、島状に形成されている。第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、互いに独立して存在している。

【0189】

第１トレンチ絶縁層７２および第１フィールド絶縁層７６の間の第１中間領域７８の全域には、第１コンタクト開口８２が形成されている。第１コンタクト開口８２は、平面視において第１フィールド絶縁層７６を取り囲む四角環状に形成されている。

【0190】

ｐ^＋型コンタクト領域８７は、平面視において第１コンタクト開口８２に沿う四角環状に形成されている。また、第１コンタクト電極９１は、平面視において第１コンタクト開口８２に沿う四角環状に形成されている。

【0191】

このような構造の場合、ｐ^＋型コンタクト領域８７に対する第１コンタクト電極９１の接続面積を増加させることができる。これにより、電位の安定化を図ることができる。

【0192】

しかし、第１トレンチ絶縁層７２、第１埋め込み層７３および／または第１フィールド絶縁層７６の熱膨張等に起因する伸縮の影響は、それぞれ独立して半導体層５１に付与される。

【0193】

その結果、第１トレンチ絶縁層７２、第１埋め込み層７３および／または第１フィールド絶縁層７６の相対的な位置関係が変動するから、半導体層５１において応力が生じる。

【0194】

半導体層５１に生じた応力によって、半導体層５１において結晶欠陥１５２が引き起こされてしまう（破線で取り囲まれた領域参照）。このような結晶欠陥１５２は、半導体装置１５１の品質を劣化させる。

【0195】

これに対して、半導体装置１では、第１トレンチ絶縁層７２および第１フィールド絶縁層７６の間の第１中間領域７８に、第１ブリッジ絶縁層７９が形成されている。これにより、第１中間領域７８の幅を、第１ブリッジ絶縁層７９によって所定値に保持できる。その結果、第１トレンチ絶縁層７２および第１フィールド絶縁層７６の相対的な位置関係が、第１フィールド絶縁層７６および／または第１トレンチ絶縁層７２の熱膨張等に起因する伸縮によって変動するのを抑制することができる。よって、半導体層５１に対する応力を抑制することができる。

【0196】

とりわけ、この形態では、第１ブリッジ絶縁層７９が、第１中間領域７８に複数形成されている。複数の第１ブリッジ絶縁層７９は、一対の第１連結部分８０および一対の第２連結部分８１を含む。一対の第１連結部分８０は、第１フィールド絶縁層７６を挟んで互いに対向するように、第１方向Ｘに間隔を空けて配置されている。一対の第２連結部分８１は、第１フィールド絶縁層７６を挟んで互いに対向するように、第２方向Ｙに間隔を空けて配置されている。これにより、第１トレンチ絶縁層７２の第１方向Ｘに沿う伸縮、および、第１フィールド絶縁層７６の第１方向Ｘに沿う伸縮を、一対の第１連結部分８０によって規制できる。その結果、半導体層５１において第１方向Ｘに沿う応力を抑制することができる。

【0197】

また、第１トレンチ絶縁層７２の第２方向Ｙに沿う伸縮、および、第１フィールド絶縁層７６の第２方向Ｙに沿う伸縮を、一対の第２連結部分８１によって規制できる。その結果、半導体層５１において第２方向Ｙに沿う応力を抑制することができる。よって、半導体層５１に結晶欠陥１５２が生じるのを適切に抑制できる半導体装置１を提供できる。

【0198】

次に、半導体装置１の製造フローを第１形態および第２形態に分けて説明する。
［製造フローの第１形態］
図１２は、半導体装置１の製造フロー（第１形態）を示す図である。図１３Ａ～図１３Ｅは、半導体装置１の第１ブリッジ絶縁層７９の形成に関連する工程を示す模式的な斜視図であり、図７に対応する斜視図である。図１３Ａ～図１３Ｅでは、入力領域１３のうち、ｎ型ＭＩＳ領域６１だけが示されているが、ｐ型ＭＩＳ領域６２にもｎ型ＭＩＳ領域６１と同じ構造が形成される。

【0199】

半導体装置１を製造するには、まず、図１３Ａを参照して、一枚の円板状の半導体ウエハ１６１が準備される（ステップＳ１）。半導体ウエハ１６１は、シリコン製の半導体ウエハであってもよい。半導体ウエハ１６１は、半導体層５１のベースとなる。次に、所定パターンを有する第１エッチングマスク（図示せず）が、半導体ウエハ１６１の第１主面１６２の上に形成される。第１エッチングマスクは、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２を形成すべき領域を露出させる複数の開口を選択的に有している。

【0200】

次に、図１３Ａを参照して、第１エッチングマスクを介するエッチング法によって、半導体ウエハ１６１の表層部が選択的に除去される。これにより、半導体ウエハ１６１の第１主面１６２に、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２が形成される（ステップＳ２）。図１３Ａでは、第１トレンチ７１のみが示されている。第１トレンチ７１によってｎ型ＭＩＳ領域６１が区画され、第２トレンチ１０１によってｐ型ＭＩＳ領域６２が区画される。

【0201】

次に、図１３Ｂを参照して、半導体ウエハ１６１の第１主面１６２にベース酸化膜２１２が形成される（ステップＳ３）。ベース酸化膜２１２は、半導体ウエハ１６１の第１主面１６２、第１トレンチ７１の内壁、第２トレンチ１０１の内壁およびゲートトレンチ１３２の内壁に沿って形成される。ベース酸化膜２１２は、酸化シリコンであってもよい。ベース酸化膜２１２は、たとえば、３００Å以上６００Å以下の厚さを有していてもよい。ベース酸化膜２１２は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。ベース酸化膜２１２は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成されてもよい。

【0202】

次に、図１３Ｂを参照して、ベース酸化膜２１２上にマスク絶縁膜２１３が形成される（ステップＳ４）。マスク絶縁膜２１３は、ベース酸化膜２１２の全体を被覆するように、半導体ウエハ１６１の第１主面１６２の全面に形成される。マスク絶縁膜２１３は、ベース酸化膜２１２とは異なる絶縁材料からなる。マスク絶縁膜２１３は、ベース酸化膜２１２よりも大きな厚さを有している。マスク絶縁膜２１３は、たとえば、１０００Å以上２０００Å以下の厚さを有していてもよい。この形態では、マスク絶縁膜２１３は、窒化シリコンであってもよい。マスク絶縁膜２１３は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成されてもよい。

【0203】

次に、図１３Ｃを参照して、マスク絶縁膜２１３が選択的にエッチングされてパターニングされる（ステップＳ５）。より具体的には、所定パターンを有する第２エッチングマスク（図示せず）が、マスク絶縁膜２１３の全体を被覆するように、半導体ウエハ１６１の第１主面１６２の全面に形成される。第２エッチングマスクは、ベース酸化膜２１２の一部をフィールド絶縁部７６Ａ、トレンチ絶縁部７２Ａおよびブリッジ絶縁部７９Ａとして露出させるための開口を選択的に有している。フィールド絶縁部７６Ａ、トレンチ絶縁部７２Ａおよびブリッジ絶縁部７９Ａは、それぞれ、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９に対応している。つまり、フィールド絶縁部７６Ａは、第１トレンチ７１からｎ型ＭＩＳ領域６１の内方部側に間隔を空けたｎ型ＭＩＳ領域６１の一部を被覆している。トレンチ絶縁部７２Ａは、少なくとも第１トレンチ７１の内壁および第１トレンチ７１から引き出された第１主面１６２の所定幅の部分を被覆している。ブリッジ絶縁部７９Ａは、フィールド絶縁部７６Ａとトレンチ絶縁部７２Ａとの間において環状に形成された第１中間領域７８を被覆している。そして、第２エッチングマスクを介するエッチング法によって、マスク絶縁膜２１３が選択的に除去される。これにより、マスク絶縁膜２１３の除去された部分から、フィールド絶縁部７６Ａ、トレンチ絶縁部７２Ａおよびブリッジ絶縁部７９Ａが露出する。

【0204】

マスク絶縁膜２１３の除去は、等方性エッチングで行うことが好ましい。等方性エッチングを採用することによって、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２内のマスク絶縁膜２１３をできる限り残存させずに効率よく除去することができる。等方性エッチングとしては、たとえば、等方性ウエットエッチング、等方性ケミカルドライエッチング（ＣＤＥ）等が挙げられ、適宜選択してもよい。

【0205】

次に、図１３Ｄを参照して、ベース酸化膜２１２が厚膜化される（ステップＳ６）。より具体的には、ベース酸化膜２１２がマスク絶縁膜２１３で選択的に被覆された状態で熱酸化処理される。これにより、マスク絶縁膜２１３から選択的に露出しているベース酸化膜２１２のフィールド絶縁部７６Ａ、トレンチ絶縁部７２Ａおよびブリッジ絶縁部７９Ａにおいて熱酸化が進行し、当該部分７６Ａ，７２Ａ，７９Ａが選択的に厚膜化する。その結果、ＬＯＣＯＳ膜からなる第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９を含むフィールド絶縁層９６が形成される。たとえば、ベース酸化膜２１２が２０００Å以上４０００Å以下の厚さとなるまで厚膜化される。一方、ベース酸化膜２１２のうちマスク絶縁膜２１３で被覆されている被覆部２１４の厚さは、当初の熱酸化処理（図１３Ｂ）の際の厚さ（たとえば、３００Å以上６００Å以下）に維持される。

【0206】

次に、図１３Ｅを参照して、マスク絶縁膜２１３と、ベース酸化膜２１２の被覆部２１４とが除去される（ステップＳ７）。たとえば、熱リン酸を用いてマスク絶縁膜２１３を全体的にエッチング除去し、その後、たとえばフッ酸を用いて、ベース酸化膜２１２の被覆部２１４をエッチング除去してもよい。これにより、マスク絶縁膜２１３が除去された部分に第１開口７７および第１コンタクト開口８２が形成される。この際、被覆部２１４の除去の際、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９もエッチング液に晒されるが、これらの層７２，７６，７９は被覆部２１４に比べて遥かに厚いので、膜厚が若干減る程度で済む。以上の工程を経て、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９が一体的に連続する絶縁層１６５が形成される。

【0207】

図示は省略するが、この絶縁層１６５は、ｐ型ＭＩＳ領域６２および出力領域１４にも形成される。ｐ型ＭＩＳ領域６２では、絶縁層１６５は、第２フィールド絶縁層１０６、第２トレンチ絶縁層１０２および第２ブリッジ絶縁層１０９のベース絶縁膜として形成されており、第２開口１０７および第２コンタクト開口１１２を有している。出力領域１４では、絶縁層１６５は、下側ゲート絶縁層１３４のベース絶縁膜として形成される。

【0208】

次に、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２にポリシリコンが埋め込まれる（ステップＳ８）。これにより、入力領域１３において、第１埋め込み層７３および第２埋め込み層１０３が形成される。一方、ゲートトレンチ１３２においては、当該ポリシリコンの不要部分を除去することによって、下側ゲート電極層１３５が形成される。その後、出力領域１４において絶縁層１６５が選択的に除去されることによって、下側ゲート絶縁層１３４の上端よりも上方に突出した凸部１４１を有する下側ゲート電極層１３５が形成される。

【0209】

次に、入力領域１３において、第１キャップ絶縁層７５、第２キャップ絶縁層１０５、第１コンタクト絶縁層８３、第２コンタクト絶縁層１１３、第１ゲート絶縁層８４および第２ゲート絶縁層１１４が形成される。また、出力領域１４において、中間絶縁層１３８、上側ゲート絶縁層１３６および表面絶縁層１４２が形成される。これらの薄膜絶縁層の形成（ステップＳ９）は、共通の酸化処理法（たとえば熱酸化処理法）によって同時に行われてもよい。また、これらの絶縁層の一部または全部は、異なる酸化処理法によって異なるタイミングで形成されてもよい。絶縁層の形成工程は、ＣＶＤ法によって実施されてもよい。

【0210】

次は、素子の形成工程である（ステップＳ１０）。素子の形成工程では、たとえば、まず、ポリシリコンの埋め込みによって、出力領域１４において上側ゲート電極層１３７が形成される。次に、上側ゲート電極層１３７の露出面の上に、第３キャップ絶縁層１４４が形成される。第３キャップ絶縁層１４４は、自然酸化膜であってもよいし、酸化処理によって形成されてもよい。次に、入力領域１３では、ｎ型不純物およびｐ型不純物が、それぞれ、イオン注入マスクを介するイオン注入法により、半導体ウエハ１６１の第１主面１６２の表層部に選択的に導入される。これにより、入力領域１３において、ｐ型ウェル領域８５、ｐ^＋型コンタクト領域８７、ｎ^＋型ソース領域８８、ｎ^＋型ドレイン領域８９、ｐ型ウェル領域１１５、ｎ型ウェル領域１１６、ｐ^＋型コンタクト領域１１７、ｐ^＋型ソース領域１１８およびｐ^＋型ドレイン領域１１９が形成される。また、出力領域１４では、ｎ型不純物およびｐ型不純物が、それぞれ、イオン注入マスクを介するイオン注入法により、半導体ウエハ１６１の第１主面１６２の表層部に選択的に導入される。これにより、出力領域１４において、ｐ型ボディ領域１４５、ｎ^＋型ソース領域１４６およびｐ^＋型コンタクト領域１４７が形成される。

【0211】

なお、この素子の形成工程において、エッチング工程が少なくとも一回行われる。当該エッチング工程は、たとえば、上側ゲート電極層１３７用のポリシリコンのパターニング工程を含む。この際、フィールド絶縁層９６もエッチング液等に晒されるので、若干削られる。その結果、第１トレンチ７１内のトレンチ内部被覆部２０１の厚さＴ１に比べて、フィールド絶縁層９６の厚さＴ２，Ｔ５，Ｔ８が小さくなる。

【0212】

次に、半導体ウエハ１６１の第１主面１６２の上に層間絶縁層９５が形成される（ステップＳ１１）。次に、第１ゲート電極９０、第１コンタクト電極９１、第１ソース電極９２、第１ドレイン電極９３、第２ゲート電極１２０、第２コンタクト電極１２１、第２ソース電極１２２、第２ドレイン電極１２３、ソースパッド電極１５０等が、層間絶縁層９５に埋め込まれる（ステップＳ１２）。その後、層間絶縁層９５の表面が研削される。層間絶縁層９５の表面は、ＣＭＰ法によって研削されてもよい。以上を含む工程を経て、半導体装置１が製造される。

【0213】

以上の第１形態に係る方法によれば、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９を含むフィールド絶縁層９６がＬＯＣＯＳ法によって形成される。言い換えれば、フィールド絶縁層９６の第１開口７７および第１コンタクト開口８２から露出するアクティブ領域が、マスク絶縁膜２１３で被覆された領域に形成される。そのため、従来に比べて、アクティブ領域の形成時の寸法制御性を向上させることができる。

【0214】

たとえば、特許文献１に記載の方法では、半導体ウエハの全面に形成された絶縁層のウエットエッチングによってコンタクト開口等の開口を形成している。この方法によってアクティブ領域を形成可能であるが、レジスト（エッチングマスク）の開口部から横方向にも下方向と同じ速度でエッチングが進行するため、当該横方向へのエッチングを考慮した寸法マージンをエッチングマスクに設定しておく必要がある。一方で、寸法マージンが小さすぎると、横方向のエッチングによって絶縁層とレジストとの接触面積が小さくなってレジストが剥離する密着不良が発生する可能性がある。そのため、一定量の寸法マージンが必須であり、これが微細化の促進の障害となっている。これに対して本開示の方法よれば、ＬＯＣＯＳ法による厚膜化によってフィールド絶縁層９６が形成されるので、フィールド絶縁層９６の周縁部の寸法制御性に優れる。その結果、従来に比べて微細化に対応した半導体装置１を提供することができる。

【0215】

また、フィールド絶縁層９６が埋め込み部（この形態では、第１埋め込み部２０３、第１フィールド埋め込み部２０６、第１ブリッジ埋め込み部２０９）として部分的に第１主面５２に対して埋め込まれる。これにより、第１主面５２（半導体層５１のシリコン面）とフィールド絶縁層９６の上面との段差を、フィールド絶縁層９６の実際の厚さよりも小さくすることができる。たとえば、図５および図６を参照して、第１主面５２（半導体層５１のシリコン面）とフィールド絶縁層９６の上面との段差Ｓ２，Ｓ４，Ｓ６を、フィールド絶縁層９６の厚さＴ２，Ｔ５，Ｔ８よりも小さくすることができる。その結果、フィールド絶縁層９６の形成後の工程で形成される堆積構造物（たとえば、ゲート材料等）の一部が残留する残留問題を軽減することができる。

【0216】

第１主面５２とフィールド絶縁層９６の上面との段差を小さくできるため、層間絶縁層９５の厚さＴ１１を小さくすることができる。そのため、第１コンタクト電極９１、第１ソース電極９２、第１ドレイン電極９３等のコンタクト電極の長さ（層間絶縁層９５の厚さ方向における長さ）を短くすることができる。その結果、ＭＩＳＦＥＴのオン抵抗を低減することができる。さらに、フィールド絶縁層９６上に抵抗素子やダイオード素子を形成した場合、これらの素子用のコンタクトを層間絶縁層９５に形成する必要がある。層間絶縁層９５が薄ければ、当該素子用コンタクトのアスペクト比を低くできるので、コンタクトを容易に形成することができる。特に、半導体装置の微細化が進むと、コンタクト等の配線幅が小さくなるため、埋め込みコンタクトの低いアスペクト比は有効な効果となる。
［製造フローの第２形態］
図１４は、半導体装置１の製造フロー（第２形態）を示す図である。図１５Ａ～図１５Ｅは、半導体装置１の第１ブリッジ絶縁層７９の形成に関連する工程を示す模式的な斜視図であり、図７に対応する斜視図である。図１５Ａ～図１５Ｅでは、入力領域１３のうち、ｎ型ＭＩＳ領域６１だけが示されているが、ｐ型ＭＩＳ領域６２にもｎ型ＭＩＳ領域６１と同じ構造が形成される。

【0217】

半導体装置１を製造するには、まず、図１５Ａを参照して、一枚の円板状の半導体ウエハ１６１が準備される（ステップＳ１）。半導体ウエハ１６１は、シリコン製の半導体ウエハであってもよい。半導体ウエハ１６１は、半導体層５１のベースとなる。次に、半導体ウエハ１６１の第１主面１６２にベース酸化膜２１２が形成される（ステップＳ２）。ベース酸化膜２１２は、半導体ウエハ１６１の第１主面１６２の全体を被覆するように第１主面１６２の全面に形成される。ベース酸化膜２１２は、酸化シリコンであってもよい。ベース酸化膜２１２は、たとえば、３００Å以上６００Å以下の厚さを有していてもよい。ベース酸化膜２１２は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。ベース酸化膜２１２は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成されてもよい。

【0218】

次に、図１５Ａを参照して、ベース酸化膜２１２上にマスク絶縁膜２１３が形成される（ステップＳ３）。マスク絶縁膜２１３は、ベース酸化膜２１２の全体を被覆するように、半導体ウエハ１６１の第１主面１６２の全面に形成される。マスク絶縁膜２１３は、ベース酸化膜２１２とは異なる絶縁材料からなる。マスク絶縁膜２１３は、ベース酸化膜２１２よりも大きな厚さを有している。マスク絶縁膜２１３は、たとえば、１０００Å以上２０００Å以下の厚さを有していてもよい。この形態では、マスク絶縁膜２１３は、窒化シリコンであってもよい。マスク絶縁膜２１３は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成されてもよい。

【0219】

次に、図１５Ｂを参照して、マスク絶縁膜２１３が選択的にエッチングされてパターニングされる（ステップＳ４）。より具体的には、所定パターンを有する第３エッチングマスク（図示せず）が、マスク絶縁膜２１３の全体を被覆するように、半導体ウエハ１６１の第１主面１６２の全面に形成される。第３エッチングマスクは、ベース酸化膜２１２の一部を第１絶縁部１７６Ａ、第２絶縁部１７２Ａおよびブリッジ絶縁部１７９Ａとして露出させるための開口を選択的に有している。第１絶縁部１７６Ａ、第２絶縁部１７２Ａおよびブリッジ絶縁部１７９Ａは、それぞれ、第１フィールド絶縁層７６、第１トレンチ絶縁層７２（第１フィールド被覆部２０２）および第１ブリッジ絶縁層７９に対応している。つまり、第２絶縁部１７２Ａが第１絶縁部１７６Ａを取り囲んでいる。ブリッジ絶縁部１７９Ａは、第１絶縁部１７６Ａと第２絶縁部１７２Ａとの間の第１中間領域７８において、第１絶縁部１７６Ａと第２絶縁部１７２Ａとを部分的に連結している。そして、第３エッチングマスクを介するエッチング法によって、マスク絶縁膜２１３が選択的に除去される。これにより、マスク絶縁膜２１３の除去された部分から、第１絶縁部１７６Ａ、第２絶縁部１７２Ａおよびブリッジ絶縁部１７９Ａが露出する。

【0220】

マスク絶縁膜２１３の除去は、異方性エッチングで行うことが好ましい。異方性エッチングであればエッチングが下方向に優先的に進行し、横方向へ進行しにくいため、マスクパターンにほぼ一致するようにマスク絶縁膜２１３を除去することができる。つまり、マスク絶縁膜２１３のパターニング時の寸法制御性を向上できるので、結果として、残存するマスク絶縁膜２１３の下に、アクティブ領域の形状を精度よく残すことができる。異方性エッチングとしては、たとえば、反応性イオンエッチング（ＲＩＥ）等が挙げられ、適宜選択してもよい。

【0221】

次に、図１５Ｃを参照して、所定パターンを有する第４エッチングマスク２１５が、ベース酸化膜２１２およびマスク絶縁膜２１３を被覆するように、半導体ウエハ１６１の第１主面１６２の上に形成される。第４エッチングマスク２１５は、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２を形成すべき領域を露出させる複数の開口２１６を選択的に有している。次に、第４エッチングマスク２１５を介するエッチング法によって、マスク絶縁膜２１３およびベース酸化膜２１２がこの順に除去された後、半導体ウエハ１６１の表層部が選択的に除去される。これにより、半導体ウエハ１６１の第１主面１６２に、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２が形成される（ステップＳ５）。図１５Ｃでは、第１トレンチ７１のみが示されている。第１トレンチ７１によってｎ型ＭＩＳ領域６１が区画され、第２トレンチ１０１によってｐ型ＭＩＳ領域６２が区画される。第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２の形成後、第４エッチングマスク２１５は除去される。

【0222】

次に、図１５Ｄを参照して、ベース酸化膜２１２が厚膜化される（ステップＳ６）。より具体的には、ベース酸化膜２１２がマスク絶縁膜２１３で選択的に被覆された状態で、かつ第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２の内壁が露出した状態で熱酸化処理される。これにより、マスク絶縁膜２１３から選択的に露出しているベース酸化膜２１２の第１絶縁部１７６Ａ、第２絶縁部１７２Ａおよびブリッジ絶縁部１７９Ａにおいて熱酸化が進行し、当該部分１７６Ａ，１７２Ａ，１７９Ａが選択的に厚膜化する。厚膜化と同時に、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２の内壁にも熱酸化によって酸化膜が形成され、ベース酸化膜２１２と一体化する。その結果、ＬＯＣＯＳ膜からなる第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９を含むフィールド絶縁層９６が形成される。たとえば、ベース酸化膜２１２が２０００Å以上４０００Å以下の厚さとなるまで厚膜化される。一方、ベース酸化膜２１２のうちマスク絶縁膜２１３で被覆されている被覆部２１４の厚さは、当初の熱酸化処理（図１５Ａ）の際の厚さ（たとえば、３００Å以上６００Å以下）に維持される。

【0223】

次に、図１５Ｅを参照して、マスク絶縁膜２１３と、ベース酸化膜２１２の被覆部２１４とが除去される（ステップＳ７）。たとえば、熱リン酸を用いてマスク絶縁膜２１３を全体的にエッチング除去し、その後、たとえばフッ酸を用いて、ベース酸化膜２１２の被覆部２１４をエッチング除去してもよい。これにより、マスク絶縁膜２１３が除去された部分に第１開口７７および第１コンタクト開口８２が形成される。この際、被覆部２１４の除去の際、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９もエッチング液に晒されるが、これらの層７２，７６，７９は被覆部２１４に比べて遥かに厚いので、膜厚が若干減る程度で済む。以上の工程を経て、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９が一体的に連続する絶縁層１６５が形成される。

【0224】

【0225】

【0226】

【0227】

【0228】

【0229】

【0230】

以上の第２形態に係る方法によっても、第１フィールド絶縁層７６、第１トレンチ絶縁層７２および第１ブリッジ絶縁層７９を含むフィールド絶縁層９６がＬＯＣＯＳ法によって形成される。そのため、第１形態のフローと同様に、従来に比べて、アクティブ領域の形成時の寸法制御性を向上させることができる。

【0231】

また、この第２形態のフローでは、マスク絶縁膜２１３のパターニング工程が、第１トレンチ７１等のトレンチの形成前に行われる。そのため、トレンチ等の凹部に入り込んだ余分なマスク絶縁膜２１３をエッチング液等で流す必要がないため、異方性エッチングでマスク絶縁膜２１３をパターニングすることができる。その結果、アクティブ領域の形状の寸法精度を一層向上することができる。

【0232】

以上、本開示の実施形態に係る半導体装置１について説明したが、半導体装置１は他の形態で実施することもできる。

【0233】

たとえば、前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。

【0234】

また、半導体層５１は、ＦＺ(Floating Zone)法によって形成されたｎ型半導体基板を含む単層構造を有していてもよい。ｎ型半導体基板は、シリコン製の半導体基板であってもよい。この場合、半導体層５１の第２主面５３に対するｎ型不純物の注入によってｎ^＋型の半導体基板５５に相当するｎ^＋型不純物領域が形成される。そして、ｎ型半導体基板において、ｎ^＋型不純物領域以外のｎ型の領域が、ｎ型のエピタキシャル層５６に相当するｎ型不純物領域となる。

【0235】

また、前述の実施形態において、半導体装置１に採用されるパッケージタイプは、ＴＯ－２２０やＴＯ－２５２等に代表されるＴＯ系には限定されない。半導体装置１のパッケージタイプは、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、ＳＯＪ（Small Outline J-leaded Package）や、これらに類する種々のパッケージタイプが採用され得る。以下、半導体装置１においてＳＯＰが適用された形態例について説明する。

【0236】

図１６は、図１に示す半導体装置１において異なるパッケージタイプが適用された形態例を、樹脂パッケージ６を透過して示す斜視図である。図１７は、図１６に示す半導体装置１の内部構造を示す平面図である。

【0237】

以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

【0238】

図１６および図１７を参照して、半導体装置１は、この例では、ＳＯＰがパッケージタイプとして適用された電子部品である。半導体装置１は、ＩＰＤチップ２、ダイパッド３、複数（この例では、８個）のリード端子４、複数の導線５および樹脂パッケージ６を含む。

【0239】

ダイパッド３は、第２チップ主面１１側からＩＰＤチップ２を支持している。ダイパッド３は、直方体形状に形成されている。ＩＰＤチップ２は、導電性接合材１９を介してダイパッド３に接続されている。

【0240】

複数のリード端子４は、ダイパッド３の周囲に設けられている。複数のリード端子４のうちの４個のリード端子４は、ダイパッド３の一辺に沿って間隔を空けて配置されている。残りの４個のリード端子４は、ダイパッド３の一辺に対向する対向辺に沿って間隔を空けて配置されている。

【0241】

複数のリード端子４のうちの幾つかは、導線５を介してＩＰＤチップ２の任意の領域に電気的に接続されていてもよい。複数のリード端子４のうちの１つまたは幾つかは、導線５を介してダイパッド３に電気的に接続されていてもよい。

【0242】

樹脂パッケージ６は、直方体形状に形成されている。樹脂パッケージ６は、ＩＰＤチップ２、ダイパッド３および複数のリード端子４を封止している。複数のリード端子４は、それぞれ、樹脂パッケージ６の内部から外部に引き出されている。

【0243】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

【0244】

以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。

【0245】

この明細書および図面の記載から以下に付記する特徴が抽出され得る。

【0246】

［付記１－１］
トレンチ（７１，１０１）によって区画された区画領域（６１，６２）を有する半導体層（５１）と、
前記半導体層（５１）の主面（５２）において前記トレンチ（７１，１０１）から前記区画領域（６１，６２）の内方部側に間隔を空けて形成され、前記区画領域（６１，６２）を被覆するフィールド絶縁層（７６，１０６）と、
少なくとも前記トレンチ（７１，１０１）内に形成されたトレンチ絶縁層（７２，１０２）と、
前記半導体層（５１）の主面（５２）の前記フィールド絶縁層（７６，１０６）と前記トレンチ絶縁層（７２，１０２）との間において環状に形成された中間領域（７８，１０８）と、
前記中間領域（７８，１０８）に形成され、前記フィールド絶縁層（７６，１０６）と前記トレンチ絶縁層（７２，１０２）とを連結するブリッジ絶縁層（７９，１０９）とを含み、
前記ブリッジ絶縁層（７９，１０９）は、前記半導体層（５１）の主面（５２）に対して埋め込まれたブリッジ埋め込み部（２０９，３０９）を有している、半導体装置（１）。

【0247】

［付記１－２］
前記ブリッジ絶縁層（７９，１０９）は、バーズビーク（６７，７０）を含む周縁部を有している、付記１－１に記載の半導体装置（１）。

【0248】

［付記１－３］
前記トレンチ絶縁層（７２，１０２）は、前記トレンチ（７１，１０１）の内壁を被覆するトレンチ内部被覆部（２０１，３０１）と、前記トレンチ内部被覆部（２０１，３０１）から前記半導体層（５１）の主面（５２）に引き出され、前記ブリッジ絶縁層（７９，１０９）を介して前記フィールド絶縁層（７６，１０６）に連結されたフィールド被覆部（２０２，３０２）とを含み、
前記フィールド被覆部（２０２，３０２）は、前記半導体層（５１）の主面（５２）に対して埋め込まれた第１埋め込み部（２０３，３０３）を有し、
前記フィールド絶縁層（７６，１０６）は、前記半導体層（５１）の主面（５２）に対して埋め込まれた第２埋め込み部（２０６，３０６）を有し、
前記ブリッジ埋め込み部（２０９，３０９）、前記第１埋め込み部（２０３，３０３）および前記第２埋め込み部（２０６，３０６）は、前記半導体層（５１）の主面（５２）に沿う方向に一体的に連続する単一の埋め込み部によって形成されている、付記１－１または付記１－２に記載の半導体装置（１）。

【0249】

［付記１－４］
複数の前記ブリッジ絶縁層（７９，１０９）が、前記中間領域（７８，１０８）の環状方向に互いに間隔を空けて形成されており、
前記中間領域（７８，１０８）に形成され、前記ブリッジ埋め込み部（２０９，３０９）、前記第１埋め込み部（２０３，３０３）および前記第２埋め込み部（２０６，３０６）に囲まれたメサ形状のコンタクト部（９７，９９）と、
前記コンタクト部（９７，９９）に接続されたコンタクト電極（９１，１２１）とを含む、付記１－３に記載の半導体装置（１）。

【0250】

［付記１－５］
複数の前記コンタクト部（９７，９９）が、前記中間領域（７８，１０８）の環状方向に互いに等しい間隔を空けて形成されている、付記１－４に記載の半導体装置（１）。

【0251】

［付記１－６］
前記ブリッジ絶縁層（７９，１０９）は、前記トレンチ内部被覆部（２０１，３０１）の厚さ（Ｔ１）よりも小さな厚さ（Ｔ８，Ｔ１９）を有している、付記１－３～付記１－５のいずれか一項に記載の半導体装置（１）。

【0252】

［付記１－７］
前記トレンチ内部被覆部（２０１，３０１）の厚さ（Ｔ１）が２０００Å以上４０００Å以下であり、
前記ブリッジ絶縁層（７９，１０９）の厚さ（Ｔ８，Ｔ１９）が１０００Å以上３０００Å以下である、付記１－６に記載の半導体装置（１）。

【0253】

［付記１－８］
前記半導体層（５１）は、前記ブリッジ埋め込み部（２０９，３０９）の底部に接しており、前記半導体層（５１）の主面（５２）に対して段差を有する低段面（２１１，３１１）を有し、
前記半導体層（５１）の主面（５２）と前記半導体層（５１）の低段面（２１１，３１１）との間の段差（Ｓ５，Ｓ１１）は１０００Å以上１５００Å以下である、付記１－１～付記１－７のいずれか一項に記載の半導体装置（１）。

【0254】

［付記１－９］
前記半導体層（５１）の主面（５２）に形成され、前記フィールド絶縁層（７６，１０６）および前記ブリッジ絶縁層（７９，１０９）を被覆する層間絶縁層（９５）を含み、
前記層間絶縁層（９５）は、６０００Å以上１００００Å以下の厚さ（Ｔ１１）を有している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。

【0255】

［付記１－１０］
前記フィールド絶縁層（７６，１０６）、前記トレンチ絶縁層（７２，１０２）および前記ブリッジ絶縁層（７９，１０９）は、連続的に延びる一つの絶縁層（９６，９８）によって形成されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。

【0256】

［付記１－１１］
前記フィールド絶縁層（７６，１０６）には、開口（７７，１０７）が形成されている、付記１－１～付記１－１０のいずれか一項に記載の半導体装置（１）。

【0257】

［付記１－１２］
前記区画領域（６１，６２）は、絶縁ゲート型のトランジスタを含むアクティブ領域であり、
前記フィールド絶縁層（７６，１０６）の前記開口（７７，１０７）内には、前記トランジスタのゲート絶縁層（８４，１１４）が形成されている、付記１－１１に記載の半導体装置（１）。

【0258】

［付記１－１３］
前記トレンチ絶縁層（７２，１０２）は、前記トレンチ（７１，１０１）内において凹状の空間を区画するように、前記トレンチ（７１，１０１）の内壁に沿って膜状に形成されている、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１）。

【0259】

［付記１－１４］
前記トレンチ（７１，１０１）内において前記トレンチ絶縁層（７２，１０２）によって区画された前記凹状の空間に埋め込まれた埋め込み層（７３，１０３）をさらに含む、付記１－１３に記載の半導体装置（１）。

【0260】

［付記１－１５］
前記埋め込み層（７３，１０３）は、ポリシリコンを含む、付記１－１４に記載の半導体装置（１）。

【0261】

［付記１－１６］
前記トレンチ（７１，１０１）は、前記半導体層（５１）の主面（５２）の法線方向から見た平面視において環状に形成されている、付記１－１～付記１－１５のいずれか一項に記載の半導体装置（１）。

【0262】

［付記１－１７］
半導体層（５１，１６１）に選択的にトレンチ（７１，１０１）を形成することによって、前記トレンチ（７１，１０１）によって区画された区画領域（６１，６２）を前記半導体層（５１，１６１）に形成する工程と、
熱酸化によって、前記トレンチ（７１，１０１）の内壁および前記半導体層（５１，１６１）の主面（５２，１６２）にベース酸化膜（２１２）を形成する工程と、
前記ベース酸化膜（２１２）とは異なる材料からなるマスク絶縁膜（２１３）によって、前記ベース酸化膜（２１２）の全体を被覆する工程と、
前記マスク絶縁膜（２１３）を選択的に除去することによって、前記マスク絶縁膜（２１３）から前記ベース酸化膜（２１２）の一部をフィールド絶縁部（７６Ａ）、トレンチ絶縁部（７２Ａ）およびブリッジ絶縁部（７９Ａ）として露出させる工程であって、前記フィールド絶縁部（７６Ａ）が前記トレンチ（７１，１０１）から前記区画領域（６１，６２）の内方部側に間隔を空けた前記区画領域（６１，６２）の一部を被覆し、前記トレンチ絶縁部（７２Ａ）が少なくとも前記トレンチ（７１，１０１）の内壁を被覆し、前記ブリッジ絶縁部（７９Ａ）が前記フィールド絶縁部（７６Ａ）と前記トレンチ絶縁部（７２Ａ）との間において環状に形成された前記半導体層（５１，１６１）の中間領域（７８，１０８）を選択的に被覆する第１除去工程と、
熱酸化によって、前記ベース酸化膜（２１２）における前記フィールド絶縁部（７６Ａ）、前記トレンチ絶縁部（７２Ａ）および前記ブリッジ絶縁部（７９Ａ）を選択的に厚膜化する工程と、
前記ベース酸化膜（２１２）の厚膜化後、前記マスク絶縁膜（２１３）を除去する第２除去工程とを含む、半導体装置（１）の製造方法。

【0263】

［付記１－１８］
前記第１除去工程は、等方性エッチングによって前記マスク絶縁膜（２１３）を除去する工程を含む、付記１－１７に記載の半導体装置（１）の製造方法。

【0264】

［付記１－１９］
熱酸化によって、半導体層（５１，１６１）の主面（５２，１６２）にベース酸化膜（２１２）を形成する工程と、
前記ベース酸化膜（２１２）とは異なる材料からなるマスク絶縁膜（２１３）によって、前記ベース酸化膜（２１２）の全体を被覆する工程と、
前記マスク絶縁膜（２１３）を選択的に除去することによって、前記マスク絶縁膜（２１３）から前記ベース酸化膜（２１２）の一部を第１絶縁部（１７６Ａ）、第２絶縁部（１７２Ａ）およびブリッジ絶縁部（１７９Ａ）として露出させる工程であって、前記第２絶縁部（１７２Ａ）が前記第１絶縁部（１７６Ａ）を取り囲み、前記ブリッジ絶縁部（１７９Ａ）が前記第１絶縁部（１７６Ａ）と前記第２絶縁部（１７２Ａ）とを部分的に連結する第１除去工程と、
前記第２絶縁部（１７２Ａ）の一部および当該第２絶縁部（１７２Ａ）の一部に被覆されていた前記半導体層（５１，１６１）の領域を選択的に除去することによって、前記半導体層（５１，１６１）にトレンチ（７１，１０１）を形成し、前記トレンチ（７１，１０１）によって区画された区画領域（６１，６２）を前記半導体層（５１，１６１）に形成する工程と、
熱酸化によって、前記ベース酸化膜（２１２）における前記第１絶縁部（１７６Ａ）および前記ブリッジ絶縁部（１７９Ａ）、ならびに前記トレンチ（７１，１０１）の形成時に除去されなかった前記第２絶縁部（１７２Ａ）の残りの部分を選択的に厚膜化するとともに、前記トレンチ（７１，１０１）の内壁にトレンチ内部被覆部（２０１，３０１）を形成する工程と、
前記ベース酸化膜（２１２）の厚膜化および前記トレンチ内部被覆部（２０１，３０１）の形成後、前記マスク絶縁膜（２１３）を除去する第２除去工程とを含む、半導体装置（１）の製造方法。

【0265】

［付記１－２０］
前記第２除去工程は、異方性エッチングによって前記マスク絶縁膜（２１３）を除去する工程を含む、付記１－１９に記載の半導体装置（１）の製造方法。

【符号の説明】

【0266】

１：半導体装置
２：ＩＰＤチップ
３：ダイパッド
４：リード端子
４ａ：第１リード端子
４ｂ：第２リード端子
４ｃ：第３リード端子
５：導線
５ａ：第１導線
５ｂ：第２導線
６：樹脂パッケージ
７：フレーム部
８：ブリッジ部
９：接続部
１０：第１チップ主面
１１：第２チップ主面
１２：チップ側面
１３：入力領域
１４：出力領域
１５：素子分離構造
１６：コントロールＩＣ
１７：ＣＭＩＳ領域
１８：ＭＩＳＦＥＴ
１９：導電性接合材
２１：主電源端子部
２２：入力端子部
２３：出力端子部
２４：グランド端子部
２５：端子部
２６：ＳＥＮＳＥ端子部
２８：入力回路部
２９：電圧制御回路部
３０：保護回路部
３１：ゲート駆動制御回路部
３２：アクティブクランプ回路部
３３：電流検出回路部
３４：バッテリ逆接続保護回路部
３５：異常検出回路部
３６：駆動電圧回路部
３７：第１定電圧回路部
３８：第２定電圧回路部
３９：基準電流回路部
４０：過電流保護回路部
４１：負荷オープン検出回路部
４２：過熱保護回路部
４３：低電圧誤動作抑制回路部
４４：発振回路部
４５：チャージポンプ回路部
４６：駆動信号出力回路部
４７：第１マルチプレクサ回路部
４８：第２マルチプレクサ回路部
５１：半導体層
５２：第１主面
５３：第２主面
５４：側面
５５：半導体基板
５６：エピタキシャル層
５７：裏面電極
６１：ｎ型ＭＩＳ領域
６２：ｐ型ＭＩＳ領域
６３：第１素子分離構造
６４：第２素子分離構造
６５：バーズビーク
６６：バーズビーク
６７：バーズビーク
６８：バーズビーク
６９：バーズビーク
７０：バーズビーク
７１：第１トレンチ
７２：第１トレンチ絶縁層
７２Ａ：トレンチ絶縁部
７３：第１埋め込み層
７５：第１キャップ絶縁層
７６：第１フィールド絶縁層
７６Ａ：フィールド絶縁部
７７：第１開口
７８：第１中間領域
７９：第１ブリッジ絶縁層
７９Ａ：ブリッジ絶縁部
８０：第１連結部分
８１：第２連結部分
８２：第１コンタクト開口
８３：第１コンタクト絶縁層
８４：第１ゲート絶縁層
８５：ｐ型ウェル領域
８７：型コンタクト領域
８８：型ソース領域
８９：型ドレイン領域
９０：第１ゲート電極
９１：第１コンタクト電極
９２：第１ソース電極
９３：第１ドレイン電極
９４：ｐ型チャネル領域
９５：層間絶縁層
９６：フィールド絶縁層
９７：第１コンタクト部
９８：フィールド絶縁層
９９：第２コンタクト部
１０１：第２トレンチ
１０２：第２トレンチ絶縁層
１０３：第２埋め込み層
１０５：第２キャップ絶縁層
１０６：第２フィールド絶縁層
１０７：第２開口
１０８：第２中間領域
１０９：第２ブリッジ絶縁層
１１０：第１連結部分
１１１：第２連結部分
１１２：第２コンタクト開口
１１３：第２コンタクト絶縁層
１１４：第２ゲート絶縁層
１１５：ｐ型ウェル領域
１１６：ｎ型ウェル領域
１１７：型コンタクト領域
１１８：型ソース領域
１１９：型ドレイン領域
１２０：第２ゲート電極
１２１：第２コンタクト電極
１２２：第２ソース電極
１２３：第２ドレイン電極
１２４：ｎ型チャネル領域
１３２：ゲートトレンチ
１３３：単位セル
１３４：下側ゲート絶縁層
１３５：下側ゲート電極層
１３６：上側ゲート絶縁層
１３７：上側ゲート電極層
１３８：中間絶縁層
１３９：スプリットゲート構造
１４０：下側凹部
１４１：凸部
１４２：表面絶縁層
１４３：上側凹部
１４４：第３キャップ絶縁層
１４５：ｐ型ボディ領域
１４６：型ソース領域
１４７：型コンタクト領域
１４８：ｐ型チャネル領域
１５０：ソースパッド電極
１５１：半導体装置
１５２：結晶欠陥
１６１：半導体ウエハ
１６２：第１主面
１６５：絶縁層
１７２Ａ：第２絶縁部
１７６Ａ：第１絶縁部
１７９Ａ：ブリッジ絶縁部
２０１：トレンチ内部被覆部
２０２：第１フィールド被覆部
２０３：第１埋め込み部
２０４：第１突出部
２０５：第１低段面
２０６：第１フィールド埋め込み部
２０７：第１フィールド突出部
２０８：第１フィールド低段面
２０９：第１ブリッジ埋め込み部
２１０：第１ブリッジ突出部
２１１：第１ブリッジ低段面
２１２：ベース酸化膜
２１３：マスク絶縁膜
２１４：被覆部
２１５：第４エッチングマスク
２１６：開口
３０１：トレンチ内部被覆部
３０２：第２フィールド被覆部
３０３：第２埋め込み部
３０４：第２突出部
３０５：第２低段面
３０６：第２フィールド埋め込み部
３０７：第２フィールド突出部
３０８：第２フィールド低段面
３０９：第２ブリッジ埋め込み部
３１０：第２ブリッジ突出部
３１１：第２ブリッジ低段面
Ｓ１：段差
Ｓ２：段差
Ｓ３：段差
Ｓ４：段差
Ｓ５：段差
Ｓ６：段差
Ｓ７：段差
Ｓ８：段差
Ｓ９：段差
Ｓ１０：段差
Ｓ１１：段差
Ｓ１２：段差
Ｔ１：厚さ
Ｔ２：厚さ
Ｔ３：厚さ
Ｔ４：厚さ
Ｔ５：厚さ
Ｔ６：厚さ
Ｔ７：厚さ
Ｔ８：厚さ
Ｔ９：厚さ
Ｔ１０：厚さ
Ｔ１１：厚さ
Ｔ１２：厚さ
Ｔ１３：厚さ
Ｔ１４：厚さ
Ｔ１５：厚さ
Ｔ１６：厚さ
Ｔ１７：厚さ
Ｔ１８：厚さ
Ｔ１９：厚さ
Ｔ２０：厚さ
Ｔ２１：厚さ
Ｗ１：幅
Ｗ２：幅
Ｘ：第１方向
Ｙ：第２方向

【図1】