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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023103783
(43)【公開日】2023-07-27
(54)【発明の名称】半導体試験装置
(51)【国際特許分類】
G01R 31/28 20060101AFI20230720BHJP
H01L 21/66 20060101ALI20230720BHJP
【ＦＩ】
G01R31/28 H
G01R31/28 Y
H01L21/66 B
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022004504
(22)【出願日】2022-01-14
(71)【出願人】
【識別番号】500171707
【氏名又は名称】株式会社ブイ・テクノロジー
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】林 良彦
(72)【発明者】
【氏名】原田 晃宏
【テーマコード（参考）】
2G132
4M106
【Ｆターム（参考）】
2G132AA08
2G132AE08
2G132AE11
2G132AE27
2G132AJ03
2G132AL11
2G132AL18
2G132AL29
4M106AA01
4M106BA01
4M106DD03
4M106DD10
4M106DD23
(57)【要約】
【課題】多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減を可能とする半導体試験装置を提供する。
【解決手段】複数の被試験デバイスに対して試験を行う半導体試験装置は、試験信号を出力するドライバと、前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路と、前記ドライバの出力インピーダンスを調整する第１の調整手段と、前記伝送線路の特性インピーダンスを調整する第２の調整手段と、を備える。
【選択図】図１
【解決手段】複数の被試験デバイスに対して試験を行う半導体試験装置は、試験信号を出力するドライバと、前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路と、前記ドライバの出力インピーダンスを調整する第１の調整手段と、前記伝送線路の特性インピーダンスを調整する第２の調整手段と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数の被試験デバイスに対して試験を行う半導体試験装置であって、
試験信号を出力するドライバと、
前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路と、
前記ドライバの出力インピーダンスを調整する第１の調整手段と、
前記伝送線路の特性インピーダンスを調整する第２の調整手段と、
を備える、半導体試験装置。
試験信号を出力するドライバと、
前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路と、
前記ドライバの出力インピーダンスを調整する第１の調整手段と、
前記伝送線路の特性インピーダンスを調整する第２の調整手段と、
を備える、半導体試験装置。
【請求項2】
前記第１の調整手段は、直列に接続された複数の抵抗と、当該複数の抵抗それぞれに対応して接続状態を切り替える複数のスイッチとを含んで構成される、請求項１に記載の半導体試験装置。
【請求項3】
前記第２の調整手段は、前記伝送線路に接続される複数のバリキャップダイオード、および当該複数のバリキャップダイオードに接続される可変電源を含んで構成される、請求項１に記載の半導体試験装置。
【請求項4】
前記伝送線路は、並列接続を切り替え可能に構成される複数の伝送線路から構成され、
前記複数の伝送線路それぞれに対して、前記第２の調整手段が設けられる、請求項１に記載の半導体試験装置。
前記複数の伝送線路それぞれに対して、前記第２の調整手段が設けられる、請求項１に記載の半導体試験装置。
【請求項5】
前記半導体試験装置は更に、
所定の試験信号を出力する第２のドライバと、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路と、
前記第２のドライバの出力インピーダンスを調整する第３の調整手段と、
前記第２の伝送線路の特性インピーダンスを調整する第４の調整手段と、
を更に備える、請求項１～４のいずれか一項に記載の半導体試験装置。
所定の試験信号を出力する第２のドライバと、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路と、
前記第２のドライバの出力インピーダンスを調整する第３の調整手段と、
前記第２の伝送線路の特性インピーダンスを調整する第４の調整手段と、
を更に備える、請求項１～４のいずれか一項に記載の半導体試験装置。
【請求項6】
前記第２のドライバが出力する所定の試験信号は一定である、請求項５に記載の半導体試験装置。
【請求項7】
前記半導体試験装置は更に、
クランプ回路と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路と、
前記第２の伝送線路の特性インピーダンスを調整する第３の調整手段と、
を更に備える、請求項１～４のいずれか一項に記載の半導体試験装置。
クランプ回路と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路と、
前記第２の伝送線路の特性インピーダンスを調整する第３の調整手段と、
を更に備える、請求項１～４のいずれか一項に記載の半導体試験装置。
【請求項8】
前記複数の被試験デバイスの数、前記複数の被試験デバイスの入力容量、および、被試験デバイス間の配線長のうちの少なくともいずれかに基づいて特定される前記端子の特性インピーダンスに対応して、前記第１の調整手段および前記第２の調整手段による調整が行われる、請求項１～７のいずれか一項に記載の半導体試験装置。
【請求項9】
複数の被試験デバイスに対して試験を行う半導体試験装置であって、
試験信号を出力するドライバと、
前記ドライバと並列に接続され、前記ドライバと複数の第１の外部端子とを接続するための複数の第１の伝送線路と、
を備え、
前記ドライバと前記複数の伝送線路との間に、抵抗および接続状態を切り替えるためのスイッチを含んで構成される、半導体試験装置。
試験信号を出力するドライバと、
前記ドライバと並列に接続され、前記ドライバと複数の第１の外部端子とを接続するための複数の第１の伝送線路と、
を備え、
前記ドライバと前記複数の伝送線路との間に、抵抗および接続状態を切り替えるためのスイッチを含んで構成される、半導体試験装置。
【請求項10】
前記半導体試験装置は、接続部材を介して、並列に接続された前記複数の被試験デバイスと接続され、
前記接続部材は、
前記複数の第１の外部端子と、
前記複数の被試験デバイスの端子と接続するための第２の端子と、
前記第２の端子と並列に接続され、前記第２の端子と前記複数の第１の外部端子とを接続するための複数の第２の伝送線路と、
前記複数の第２の伝送線路に設けられた、前記複数の第１の外部端子と前記第２の端子との接続状態を切り替えるスイッチと、
を含んで構成され、
前記接続部材のスイッチと前記半導体試験装置のスイッチとが対応して切り替えられることにより、前記半導体試験装置の出力インピーダンスが調整される、請求項９に記載の半導体試験装置。
前記接続部材は、
前記複数の第１の外部端子と、
前記複数の被試験デバイスの端子と接続するための第２の端子と、
前記第２の端子と並列に接続され、前記第２の端子と前記複数の第１の外部端子とを接続するための複数の第２の伝送線路と、
前記複数の第２の伝送線路に設けられた、前記複数の第１の外部端子と前記第２の端子との接続状態を切り替えるスイッチと、
を含んで構成され、
前記接続部材のスイッチと前記半導体試験装置のスイッチとが対応して切り替えられることにより、前記半導体試験装置の出力インピーダンスが調整される、請求項９に記載の半導体試験装置。
【請求項11】
前記半導体試験装置は更に、
所定の試験信号を出力する第２のドライバと、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路と、
前記第２のドライバの出力インピーダンスを調整する第１の調整手段と、
前記第３の伝送線路の特性インピーダンスを調整する第２の調整手段と、
を更に備える、請求項９または１０に記載の半導体試験装置。
所定の試験信号を出力する第２のドライバと、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路と、
前記第２のドライバの出力インピーダンスを調整する第１の調整手段と、
前記第３の伝送線路の特性インピーダンスを調整する第２の調整手段と、
を更に備える、請求項９または１０に記載の半導体試験装置。
【請求項12】
前記第２のドライバが出力する所定の試験信号は一定である、請求項１１に記載の半導体試験装置。
【請求項13】
前記半導体試験装置は更に、
クランプ回路と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路と、
前記第３の伝送線路の特性インピーダンスを調整する第１の調整手段と、
を更に備える、請求項９または１０に記載の半導体試験装置。
クランプ回路と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路と、
前記第３の伝送線路の特性インピーダンスを調整する第１の調整手段と、
を更に備える、請求項９または１０に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願発明は、半導体試験装置に関する。
【背景技術】
【0002】
従来、半導体の製造において、半導体の品質を試験するための半導体試験装置が用いられている。半導体試験装置では、被試験体である複数のＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）を効率的に、低コストにて試験することが望まれている。
【0003】
例えば、特許文献１では、複数のＤＵＴを同時に、かつ、信号の反射による測定精度の低下を防止して試験を行うことが可能な半導体試験装置の構成が示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第５０３８１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体試験装置、特にメモリテスタでは、試験信号を印加するドライバ回路の１回路で、多くの被試験メモリに試験信号を印可することで、試験コストを低減することが望まれている。しかしながら、多数の被試験メモリを１のドライバ回路で駆動するようにプローブカードを設計した場合、プローブカード上の伝送線路の特性インピーダンスが被試験メモリの入力端子の寄生容量により、ドライバ回路を含む半導体試験装置の出力インピーダンスに整合できなくなる。その結果、試験時の測定精度の低下が発生してしまうため、１のドライバ回路で同時に試験できる被試験メモリの数が制限されていた。
【0006】
上記課題を鑑み、本願発明は、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減を可能とする半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために本願発明は以下の構成を有する。すなわち、複数の被試験デバイスに対して試験を行う半導体試験装置であって、
試験信号を出力するドライバと、
前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路と、
前記ドライバの出力インピーダンスを調整する第１の調整手段と、
前記伝送線路の特性インピーダンスを調整する第２の調整手段と、
を備える。
試験信号を出力するドライバと、
前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路と、
前記ドライバの出力インピーダンスを調整する第１の調整手段と、
前記伝送線路の特性インピーダンスを調整する第２の調整手段と、
を備える。
【0008】
また、本願発明の別の形態は以下の構成を有する。すなわち、複数の被試験デバイスに対して試験を行う半導体試験装置であって、
試験信号を出力するドライバと、
前記ドライバと並列に接続され、前記ドライバと複数の第１の外部端子とを接続するための複数の第１の伝送線路と、
を備え、
前記ドライバと前記複数の伝送線路との間に、抵抗および接続状態を切り替えるためのスイッチを含んで構成される。
試験信号を出力するドライバと、
前記ドライバと並列に接続され、前記ドライバと複数の第１の外部端子とを接続するための複数の第１の伝送線路と、
を備え、
前記ドライバと前記複数の伝送線路との間に、抵抗および接続状態を切り替えるためのスイッチを含んで構成される。
【発明の効果】
【0009】
本願発明により、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
【図面の簡単な説明】
【0010】
【図1】本願発明の第１の実施形態に係る半導体試験装置の構成の例を示す概略図。
【図2】本願発明の第１の実施形態に係る可変抵抗器の構成の例を示す概略図。
【図3】本願発明の第２の実施形態に係る半導体試験装置の構成の例を示す概略図。
【図4】本願発明の第３の実施形態に係る半導体試験装置の構成の例を示す概略図。
【図5】本願発明の第４の実施形態に係る半導体試験装置の構成の例を示す概略図。
【図6】本願発明の第５の実施形態に係る半導体試験装置の構成の例を示す概略図。
【発明を実施するための形態】
【0011】
以下、本願発明を実施するための形態について図面などを参照して説明する。なお、以下に説明する実施形態は、本願発明を説明するための一実施形態であり、本願発明を限定して解釈されることを意図するものではなく、また、各実施形態で説明されている全ての構成が本願発明の課題を解決するために必須の構成であるとは限らない。また、各図面において、同じ構成要素については、同じ参照番号を付すことにより対応関係を示す。
【0012】
＜第１の実施形態＞
以下、本願発明の第１の実施形態について説明を行う。
以下、本願発明の第１の実施形態について説明を行う。
【0013】
本実施形態に係る半導体試験装置は、被試験デバイス（ＤＵＴ）に対して所定の電気信号を印可し、その出力値と期待値との比較により検査を行うための装置である。特に、本実施形態に係る半導体試験装置は、ウェーハ検査工程において利用可能であり、ウェーハ上に形成された複数の被試験デバイスに対して電気的な試験を行う。
【0014】
［概略構成］
図１は、本実施形態に係る半導体試験装置１００の概略構成を示す図である。半導体試験装置１００には、プローブカード２００、更には、ウェーハ（不図示）が接続される。ウェーハ上には、すでに試験対象である複数のＤＵＴ（具体的には、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの集積回路）が形成されているものとする。なお、図１に示す構成例は本実施形態に係る構成に着目して示したものであり、半導体試験装置１００は更なる部位を備えてよい。例えば、図１には示していないが、半導体試験装置１００は、試験装置全体を司る制御部、テストヘッド、ステージ部、ステージ駆動部、ウェーハ搬送部、ユーザ操作部などを含んで構成されてよい。
図１は、本実施形態に係る半導体試験装置１００の概略構成を示す図である。半導体試験装置１００には、プローブカード２００、更には、ウェーハ（不図示）が接続される。ウェーハ上には、すでに試験対象である複数のＤＵＴ（具体的には、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの集積回路）が形成されているものとする。なお、図１に示す構成例は本実施形態に係る構成に着目して示したものであり、半導体試験装置１００は更なる部位を備えてよい。例えば、図１には示していないが、半導体試験装置１００は、試験装置全体を司る制御部、テストヘッド、ステージ部、ステージ駆動部、ウェーハ搬送部、ユーザ操作部などを含んで構成されてよい。
【0015】
半導体試験装置１００が有するドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０１は、伝送線路１０４を介して、プローブカード２００の接続部（接続端子）に接続される。ドライバＩＣ１０１は、ドライバ１０２、およびイビデン株式会社１０３を含んで構成される。ドライバ１０２は、図１では不図示の信号生成部にて生成された試験信号に基づき、印加する電気信号を出力する。信号生成部は、例えば、半導体試験装置１００の制御部に含まれ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓｏｒ）、または専用回路などから構成されてよい。信号生成部にて生成される試験信号は、予め信号パターンが規定されていてもよいし、ユーザ指示に基づいて設定されてもよい。可変抵抗器１０３は、ドライバ１０２から印加される電気信号に対して所定の出力インピーダンスとなるように調整可能に構成される。
【0016】
伝送線路１０４には、複数のバリキャップダイオード１０５が接続される。ここでは、バリキャップダイオード１０５について個別に説明を要する場合には、添え字（ａ～ｎ）を付して説明し、包括的に説明する場合には、添え字を省略して説明する。本実施形態において複数のバリキャップダイオード１０５それぞれのアノード側は、伝送線路１０４と接続される。複数のバリキャップダイオード１０５はそれぞれ一定間隔にて伝送線路１０４に接続され、複数のバリキャップダイオード１０５間の伝送線路１０４をそれぞれ伝送線路１０４ａ～１０４ｎとして示す。本実施形態において、バリキャップダイオード１０５間の間隔（すなわち、伝送線路１０４ａ～１０４ｎそれぞれの長さ）は一定であるものとして説明する。バリキャップダイオード１０５のカソード側は、可変電源１０６に接続される。可変電源１０６の他端側は、グランド（ＧＮＤ）に接続される。なお、複数のバリキャップダイオード１０５のアノードおよびカソードの接続は図１に示す構成に限定するものではなく、アノード側が可変電源１０６に接続されてもよい。
【0017】
プローブカード２００において、複数のＤＵＴ２０３が伝送線路２０１を介して接続される。ここでは、ＤＵＴ２０３について個別に説明を要する場合には、添え字（ａ～ｎ）を付して説明し、包括的に説明する場合には、添え字を省略して説明する。本実施形態において複数のＤＵＴ２０３は、プローブ針２０２を介して伝送線路２０１に電気的に接続される。本実施形態において、ＤＵＴ２０３間の間隔（すなわち、伝送線路２０１ａ～２０１ｎそれぞれの長さ）は一定であるものとして説明する。プローブ針２０２は、同時に接続可能なＤＵＴ２０３の数だけ設けられる。ここでは、プローブ針２０２について個別に説明を要する場合には、添え字（ａ～ｎ）を付して説明し、包括的に説明する場合には、添え字を省略して説明する。なお、図１に示すプローブカード２００内の点線は、一部構成の省略を示し、任意の数のＤＵＴ２０３が接続されていることを示す。
【0018】
上記に示すプローブカード２００の構成を用いて試験を行うことを考える。１のドライバ１０２にて駆動を行った場合、ＤＵＴ２０３の入力容量Ｃｄｕｔが伝送線路２０１に付加されることにより、伝送線路２０１（更には、プローブ針２０２）の実効的な特性インピーダンスは設計値よりも低くなる。
【0019】
一例として、プローブカード２００の伝送線路２０１の特性インピーダンスＺ０を５０Ω、伝送線路２０１の単位長さ当たりの容量Ｃ０を８０ｐＦ／ｍ、伝送線路２０１のインダクタンスＬ０を２００ｎＨ／ｍとして説明する。また、プローブカード２００における複数のＤＵＴ２０３それぞれの接続間隔Ｌを２ｃｍとし、複数のＤＵＴ２０３それぞれの入力容量Ｃｄｕｔを２ｐＦとする。この場合に、ＤＵＴ２０３が接続された伝送線路２０１の特性インピーダンスＺｄｕｔは、以下の式（１）を用いて導出することができる。
【0020】
【数1】
【0021】
Ｚ０：プローブカード内の伝送線路の特性インピーダンス（ＤＵＴ接続無し）
Ｚｄｕｔ：プローブカード内の伝送線路の特性インピーダンス（ＤＵＴ接続有り）
Ｃ０：プローブカード内の伝送線路の単位長さ当たりの容量
Ｃｄｕｔ：ＤＵＴの入力容量
Ｌ０：伝送線路のインダクタンス
Ｌ：プローブカードにおけるＤＵＴの接続間隔
Ｚｄｕｔ：プローブカード内の伝送線路の特性インピーダンス（ＤＵＴ接続有り）
Ｃ０：プローブカード内の伝送線路の単位長さ当たりの容量
Ｃｄｕｔ：ＤＵＴの入力容量
Ｌ０：伝送線路のインダクタンス
Ｌ：プローブカードにおけるＤＵＴの接続間隔
【0022】
上記パラメータを用いて伝送線路２０１の特性インピーダンスＺｄｕｔを導出すると、Ｚｄｕｔ＝３３．３Ωとなる。つまり、複数のＤＵＴ２０３が接続された状態の伝送線路２０１の特性インピーダンスＺｄｕｔは、接続無しの状態の伝送線路２０１の特性インピーダンスＺ０（＝５０Ω）よりも低い値となっている。このような、特性インピーダンスＺｄｕｔの減少は、接続されるＤＵＴの数、ＤＵＴの入力容量、および、接続されているＤＵＴ間の伝送線路の配線長（接続間隔）、伝送線路の単位長さ当たりの容量などに応じて変化しうる。
【0023】
このような変化により、半導体試験装置１００と、プローブカード２００とを接続した場合に、半導体試験装置１００側とプローブカード２００側とのインピーダンスの整合性が取れなくなってしまう。これは、通常、半導体試験装置１００側の出力インピーダンスは、固定であり、プローブカード２００側の特性インピーダンスの変化に適応的には対応できていないためである。整合性が取れていない場合、例えば、信号の反射波が生じ、試験精度の低下が生じうる。そのため、より精度の高い試験を行うためには、同時に試験できるＤＵＴの数が制限されてしまう。言い換えると、半導体試験装置１００側の出力インピーダンスとプローブカード２００側の特性インピーダンスとの差異を少なくするために、許容できる測定精度の範囲に応じて、同時に計測可能なＤＵＴの数を制限する必要がある。
【0024】
そこで、本実施形態では、半導体試験装置１００側の出力インピーダンスを可変とする構成を備える。本実施形態では、ドライバＩＣ１０１内の可変抵抗器１０３と、伝送線路１０４に設けられたバリキャップダイオード１０５とを用いた、２段階の調整機構により、プローブカード２００側の特性インピーダンスとの整合性をとることを可能とする。ここでは便宜上、ドライバ１０２の出力インピーダンスを調整可能な構成を「第１の調整手段」とも称し、伝送線路１０４の特性インピーダンスを調整可能な構成を「第２の調整手段」とも称して説明を行う。なお、本明細書中において、用語「第１の」、「第２の」は、他の構成と区別するために便宜的に用いているものである。したがって、必ずしもこれらの用語が特定の構成要素のみを限定的に示すことを意図するものでは無く、例えば、実施形態や構成に応じて適宜読み替えるものとする。
【0025】
図２は、ドライバＩＣ１０１内の可変抵抗器１０３の構成例を示す回路図である。図２の例において、スイッチ１１０と抵抗１１１とが並列に接続された回路が、６組、直列に接続されている。６つのスイッチ１１０ａ～１１０ｆと、６つの抵抗１１１ａ～１１１ｆはそれぞれ対応している。スイッチ１１０ａ～１１０ｆそれぞれは、ＯＮ／ＯＦＦを切り替えることで、対応する抵抗１１１ａ～１１１ｆへの電流の印加を調整する。抵抗１１１ａ～１１１ｆはそれぞれ、異なる抵抗値を有する。抵抗１１１ａの抵抗値をＲ（＝２０×Ｒ）とした場合、抵抗１１１ｂ～１１１ｆの抵抗値はそれぞれ、２Ｒ（＝２１×Ｒ）、４Ｒ（＝２２×Ｒ）、８Ｒ（＝２３×Ｒ）、１６Ｒ（＝２４×Ｒ）、３２Ｒ（＝２５×Ｒ）とする。なお、スイッチ１１０と抵抗１１１の組の数は６つに限定するものではなく、調整可能とするインピーダンスの範囲に応じて増減してよい。
【0026】
可変抵抗器１０３による調整により、伝送線路１０４を流れる電気信号が変化する。更に、可変電源１０６による電圧が調整されることで、伝送線路１０４に接続された複数のバリキャップダイオード１０５の容量値が変わり、プローブカード２００に対する出力インピーダンスが調整される。
【0027】
上記構成により、半導体試験装置１００側と、プローブカード２００側のインピーダンスの整合性を取ることができ、精度良く、複数のＤＵＴに同時に接続して試験を行うことが可能となる。例えば、プローブカード２００側の特性インピーダンスが３３．３Ωである場合に、これに対応して、第１の調整手段および第２の調整手段を用いて半導体試験装置１００側のインピーダンスを３３．３Ωとなるように調整することで、整合性をとることが可能となる。
【0028】
なお、可変抵抗器１０３におけるスイッチ１１０の切り替えや、可変電源１０６の電力の切り替えは、半導体試験装置１００が備える制御装置（不図示）が予め設定されたプログラムに基づいて行ってもよいし、ユーザ操作に基づいて行われてもよい。制御装置は、ＣＰＵ、ＭＰＵ、ＤＳＰ、または専用回路などから構成されてよい。
【0029】
＜第２の実施形態＞
以下、本願発明の第２の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
以下、本願発明の第２の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
【0030】
［概略構成］
図３は、本願発明の第２の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。第１の実施形態にて図１を用いて説明した構成との差異として、半導体試験装置１００は、伝送線路１０４と並列に伝送線路３０１が接続されている。なお、プローブカード２００側の構成は、第１の実施形態の図１にて示した構成と同様である。
図３は、本願発明の第２の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。第１の実施形態にて図１を用いて説明した構成との差異として、半導体試験装置１００は、伝送線路１０４と並列に伝送線路３０１が接続されている。なお、プローブカード２００側の構成は、第１の実施形態の図１にて示した構成と同様である。
【0031】
伝送線路３０１には、複数のバリキャップダイオード３０２が接続される。ここでは、バリキャップダイオード３０２について個別に説明を要する場合には、添え字（ａ～ｎ）を付して説明し、包括的に説明する場合には、添え字を省略して説明する。本実施形態において複数のバリキャップダイオード３０２それぞれのアノード側は、伝送線路３０１と接続される。複数のバリキャップダイオード３０２はそれぞれ一定間隔にて伝送線路３０１に接続され、複数のバリキャップダイオード３０２間の伝送線路３０１をそれぞれ伝送線路３０１ａ～３０１ｎとして示す。バリキャップダイオード３０２のカソード側は、可変電源３０３に接続される。可変電源３０３の他端側は、グランド（ＧＮＤ）に接続される。なお、複数のバリキャップダイオード３０２のアノードおよびカソードの接続は図３に示す構成に限定するものではなく、アノードが可変電源３０３側に接続されてもよい。
【0032】
さらに、伝送線路１０４と、伝送線路３０１とは、接続のＯＮ／ＯＦＦが切り替え可能なように、スイッチ３０４、３０５が設けられる。スイッチ３０４、３０５がＯＦＦの場合には、図１と同様の構成となる。また、スイッチ３０４、３０５がＯＮの場合は、伝送線路１０４と、伝送線路３０１が並列に接続された状態となる。このような並列構成にすることで、本実施形態に係る第２の調整手段は、半導体試験装置１００側のインピーダンスの可変範囲を拡大することが可能となる。その結果、第１の実施形態の構成よりも、試験時においてプローブカード２００に同時接続可能なＤＵＴ２０３の数の範囲を広げることが可能となる。なお、並列構成は、図３に示すような２つに限定するものではなく、更に多くの伝送回路を並列に接続し、切り替え可能としてよい。
【0033】
また、図３の構成では、バリキャップダイオードを一定間隔にて設けることで、伝送線路の特性インピーダンスを制御している。しかし、この構成に限定するものではない。より具体的には、伝送線路の単位長さ当たりの容量値を可変にできる構成を用いることができればよい。そのため、例えば、バリキャップダイオードに代えて、コンデンサとスイッチを従属接続した構成であってもよい。
【0034】
上記構成により、第１の実施形態にて示した構成と同様の効果に加え、更に、半導体試験装置側のインピーダンスの可変範囲を拡大することが可能となる。
【0035】
＜第３の実施形態＞
以下、本願発明の第３の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
以下、本願発明の第３の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
【0036】
［概略構成］
図４は、本願発明の第３の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。半導体試験装置１００は、接続部材４１０を介してプローブカード２００に接続される。プローブカード２００側の構成は、第１の実施形態の図１にて示した構成と同様である。接続部材４１０は、３つの入力端子４１３ａ～４１３ｃと、１つの出力端子４１５を備え、入力端子４１３ａ～４１３ｃがそれぞれ半導体試験装置１００に接続され、出力端子４１５がプローブカード２００に接続される。また、入力端子４１３ａ～４１３ｃと出力端子４１５は、伝送線路４１４ａ～４１４ｃを介して並列に接続されている。接続部材４１０内の伝送線路４１４ｂ、４１４ｃにはそれぞれ、スイッチ４１１ａ、４１１ｂが設けられ、切替制御回路４１２によりスイッチ４１１ａ、４１１ｂのＯＮ／ＯＦＦが切り替えられる。本実施形態では伝送線路４１４ａには、スイッチは設けられておらず、入力端子４１３ａと出力端子４１５は常に接続状態となっている。
図４は、本願発明の第３の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。半導体試験装置１００は、接続部材４１０を介してプローブカード２００に接続される。プローブカード２００側の構成は、第１の実施形態の図１にて示した構成と同様である。接続部材４１０は、３つの入力端子４１３ａ～４１３ｃと、１つの出力端子４１５を備え、入力端子４１３ａ～４１３ｃがそれぞれ半導体試験装置１００に接続され、出力端子４１５がプローブカード２００に接続される。また、入力端子４１３ａ～４１３ｃと出力端子４１５は、伝送線路４１４ａ～４１４ｃを介して並列に接続されている。接続部材４１０内の伝送線路４１４ｂ、４１４ｃにはそれぞれ、スイッチ４１１ａ、４１１ｂが設けられ、切替制御回路４１２によりスイッチ４１１ａ、４１１ｂのＯＮ／ＯＦＦが切り替えられる。本実施形態では伝送線路４１４ａには、スイッチは設けられておらず、入力端子４１３ａと出力端子４１５は常に接続状態となっている。
【0037】
半導体試験装置１００のドライバＩＣ１０１は、ドライバ１０２、並列に接続された抵抗４０１ａ、４０１ｂ、４０１ｃ、スイッチ４０２ａ、４０２ｂ、および切替制御回路４０３を備える。抵抗４０１ａは、半導体試験装置１００内の伝送線路４０４ａに接続される。伝送線路４０４ａは、接続部材４１０の入力端子４１３ａに接続される。図４の構成例では、伝送線路４０４ａは、接続部材４１０内にてスイッチが設けられていない伝送線路４１４ａの入力端子４１３ａに接続される。抵抗４０１ｂは、スイッチ４０２ａを介して、半導体試験装置１００内の伝送線路４０４ｂに接続される。伝送線路４０４ｂは、接続部材４１０の入力端子４１３ｂに接続される。図４の構成例では、伝送線路４０４ｂは、接続部材４１０内のスイッチ４１１ａが設けられた伝送線路４１４ｂの入力端子４１３ｂに接続される。抵抗４０１ｃは、スイッチ４０２ｂを介して、半導体試験装置１００内の伝送線路４０４ｃに接続される。伝送線路４０４ｃは、接続部材４１０の入力端子４１３ｃに接続される。図４の構成例では、伝送線路４０４ｃは、接続部材４１０内のスイッチ４１１ｂが設けられた伝送線路４１４ｃの入力端子４１３ｃに接続される。
【0038】
切替制御回路４０３によるスイッチ４０２ａ、４０２ｂのＯＮ／ＯＦＦ、および、切替制御回路４１２によるスイッチ４１１ａ、４１１ｂのＯＮ／ＯＦＦが制御されることにより、半導体試験装置１００の接続状態が切り替えられ、特性インピーダンスが変化する。すなわち、抵抗４０１ａおよび伝送線路４０４ａからなる伝送線路（以下、第１の伝送線路とも称する）と、抵抗４０１ｂおよび伝送線路４０４ｂからなる伝送線路（以下、第２の伝送線路とも称する）と、抵抗４０１ｃおよび伝送線路４０４ｃからなる伝送線路（以下、第３の伝送線路とも称する）との並列接続が切り替えられる。第１の伝送線路は常に、接続部材４１０を介してプローブカード２００に接続状態となる。第２の伝送線路と第３の伝送線路は、切り替え可能構成される。
【0039】
本例では、抵抗４０１ａ、４０１ｂ、４０１ｃのそれぞれの値を、５０Ω、１００Ω、１００Ωとする。また、伝送線路４０４ａ、４０４ｂ、４０４ｃのそれぞれの特性インピーダンスＺ０の値を、５０Ω、１００Ω、１００Ωとする。この構成例の場合、スイッチ４０２ａ、４０２ｂ、およびスイッチ４１１ａ、４１１ｂのいずれもがＯＦＦとなった場合、半導体試験装置１００の特性インピーダンスは、５０Ωに設定することができる。また、スイッチ４０２ａおよびスイッチ４１１ａがＯＮ、またはスイッチ４０２ｂおよびスイッチ４１１ｂがＯＮとなった場合、半導体試験装置１００の特性インピーダンスは、３３．３Ωに設定することができる。また、スイッチ４０２ａ、４０２ｂ、およびスイッチ４１１ａ、４１１ｂのいずれもがＯＮとなった場合、半導体試験装置１００の特性インピーダンスは、２５Ωに設定することができる。なお、これらの伝送線路の並列構成は、図４に示すような３つの線路に限定するものではなく、更に多くの伝送線路を並列に接続しつつ、切り替え可能としてよい。
【0040】
上記構成により、第１の実施形態にて示した構成と同様の効果を奏することが可能となる。
【0041】
＜第４の実施形態＞
以下、本願発明の第４の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
以下、本願発明の第４の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
【0042】
上記の実施形態に示したようなインピーダンスの整合性を揃える構成により、半導体試験装置１００とプローブカード２００の接続箇所における信号の反射は抑制することができる。本実施形態では、接続端子の数に関わらず、信号の反射の発生を抑制し、試験の精度を向上させることを目的とした実施形態について説明する。
【0043】
［概略構成］
図５は、本願発明の第４の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。第１の実施形態にて図１を用いて説明した構成との差異として、半導体試験装置１００は、２つの接続端子にて、プローブカード２００と接続されている。すなわち、本実施形態では、半導体試験装置１００とプローブカード２００とは、２つの接続端子にて接続させ、試験信号の送端側と受端側でプローブカードの特性インピーダンスの整合性を取ることが可能な構成により反射波を発生させない。
図５は、本願発明の第４の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。第１の実施形態にて図１を用いて説明した構成との差異として、半導体試験装置１００は、２つの接続端子にて、プローブカード２００と接続されている。すなわち、本実施形態では、半導体試験装置１００とプローブカード２００とは、２つの接続端子にて接続させ、試験信号の送端側と受端側でプローブカードの特性インピーダンスの整合性を取ることが可能な構成により反射波を発生させない。
【0044】
本実施形態において、半導体試験装置１００とプローブカード２００はそれぞれ、２つの接続端子を備え、これらを介して電気的に接続される。２つの接続端子において、便宜上、半導体試験装置１００の伝送線路１０４とプローブカード２００の伝送線路２０１ａとの接続が行われる側を第１の端子と称し、半導体試験装置１００の伝送線路３０１とプローブカード２００の伝送線路２０１ｎ＋１との接続が行われる側を第２の端子と称する。
【0045】
半導体試験装置１００内の第１の端子側の回路構成は、第１の実施形態の図１にて示した構成と同等である。半導体試験装置１００内の第２の端子側の回路構成は、第１の端子側の回路構成と同等である。すなわち、半導体試験装置１００の第２の端子側において、ドライバＩＣ５０１が、伝送線路３０１を介して、プローブカード２００に接続される。ドライバＩＣ５０１は、ドライバ５０２、および可変抵抗器５０３を含んで構成される。ドライバ５０２は、図１では不図示の信号生成部にて生成された直流電圧を出力する。可変抵抗器５０３は、ドライバ５０２から印加される電気信号に対して所定の出力インピーダンスとなるように調整可能に構成される。
【0046】
伝送線路３０１には、複数のバリキャップダイオード３０２が接続される。ここでは、バリキャップダイオード３０２について個別に説明を要する場合には、添え字（ａ～ｎ）を付して説明し、包括的に説明する場合には、添え字を省略して説明する。本実施形態において複数のバリキャップダイオード３０２それぞれのアノード側は、伝送線路３０１と接続される。複数のバリキャップダイオード３０２はそれぞれ一定間隔にて伝送線路３０１に接続され、複数のバリキャップダイオード３０２間の伝送線路３０１をそれぞれ伝送線路３０１ａ～３０１ｎとして示す。バリキャップダイオード３０２のカソード側は、可変電源３０３に接続される。可変電源３０３の他端側は、グランド（ＧＮＤ）に接続される。なお、複数のバリキャップダイオード３０２のアノードおよびカソードの接続は図５に示す構成に限定するものではなく、アノード側が可変電源３０３に接続されてもよい。
【0047】
本実施形態において、ドライバＩＣ５０１のドライバ５０２は、定電圧、すなわち、プログラムされた直流電圧を印加するドライバから構成されてよい。
【0048】
上記構成により、第１の実施形態にて示した構成と同様の効果に加え、更に、試験信号の送端側と受端側の複数の接続構成それぞれにてインピーダンスの不整合による信号の反射を抑制でき、同時に複数のＤＵＴを試験する際の精度を向上させることが可能となる。
【0049】
＜第５の実施形態＞
以下、本願発明の第５の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
以下、本願発明の第５の実施形態について説明する。なお、第１の実施形態と重複する構成については説明を省略し、差分に着目して説明を行う。
【0050】
［概略構成］
図６は、本願発明の第５の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。第１の実施形態にて図１を用いて説明した構成との差異として、半導体試験装置１００は、２つの接続端子にて、プローブカード２００と接続されている。すなわち、本実施形態では、半導体試験装置１００とプローブカード２００とは、２つの接続端子にて接続されるため、試験信号の送端側ではプローブカードの特性インピーダンスと整合を取り、受端側では反射波をクランプする構成により反射波を発生させない。
図６は、本願発明の第５の実施形態に係る半導体試験装置１００の概略構成の例を示す図である。第１の実施形態にて図１を用いて説明した構成との差異として、半導体試験装置１００は、２つの接続端子にて、プローブカード２００と接続されている。すなわち、本実施形態では、半導体試験装置１００とプローブカード２００とは、２つの接続端子にて接続されるため、試験信号の送端側ではプローブカードの特性インピーダンスと整合を取り、受端側では反射波をクランプする構成により反射波を発生させない。
【0051】
本実施形態において、半導体試験装置１００とプローブカード２００はそれぞれ、２つの接続端子を備え、これらを介して電気的に接続される。２つの接続端子において、便宜上、半導体試験装置１００の伝送線路１０４とプローブカード２００の伝送線路２０１ａとの接続が行われる側を第１の端子と記載し、半導体試験装置１００の伝送線路３０１とプローブカード２００の伝送線路２０１ｎ＋１との接続が行われる側を第２の端子と記載する。
【0052】
半導体試験装置１００内の第１の端子側の回路構成は、第１の実施形態の図１にて示した構成と同様である。半導体試験装置１００の第２の端子側において、伝送線路３０１を介して、クランプ回路６００が接続される。クランプ回路６００は、ダイオード６０１、可変電源６０２、ダイオード６０３、および可変電源６０４を含んで構成される。ダイオード６０１と可変電源６０２が直列に接続される。ダイオード６０１のアノード側が可変電源６０２に接続され、カソード側が伝送線路３０１（伝送線路３０１ａ）に接続される。また、ダイオード６０３と可変電源６０４が直列に接続される。ダイオード６０３のアノード側が伝送線路３０１（伝送線路３０１ａ）に接続され、カソード側が可変電源６０４に接続される。なお、クランプ回路６００の構成は特に限定するものではなく、公知の構成を用いてよい。
【0053】
伝送線路３０１には、複数のバリキャップダイオード３０２が接続される。ここでは、バリキャップダイオード３０２について個別に説明を要する場合には、添え字（ａ～ｎ）を付して説明し、包括的に説明する場合には、添え字を省略して説明する。本実施形態において複数のバリキャップダイオード３０２それぞれのアノード側は、伝送線路３０１と接続される。複数のバリキャップダイオード３０２はそれぞれ一定間隔にて伝送線路３０１に接続され、複数のバリキャップダイオード３０２間の伝送線路３０１をそれぞれ伝送線路３０１ａ～３０１ｎとして示す。バリキャップダイオード３０２のカソード側は、可変電源３０３に接続される。可変電源３０３の他端側は、グランド（ＧＮＤ）に接続される。なお、複数のバリキャップダイオード３０２のアノードおよびカソードの接続は図５に示す構成に限定するものではなく、アノード側が可変電源３０３に接続されてもよい。
【0054】
上記構成により、第１の実施形態にて示した構成と同様の効果に加え、更に、試験信号の送端側と受端側の複数の接続構成それぞれにてインピーダンスの不整合による信号の反射を抑制でき、同時に複数のＤＵＴを試験する際の精度を向上させることが可能となる。
【0055】
＜その他の実施形態＞
また、第３の実施形態の図４にて示した構成に対し、更に、第４の実施形態の図５に示したような受端側にプローブカードの特性インピーダンスとの整合性を取ることが可能な構成を設けてもよい。この場合、半導体試験装置１００とプローブカード２００とは、受端側において、直接接続されてもよいし、接続部材４１０を介して接続されてもよい。この構成により、第４の実施形態と同様の効果を奏することが可能となる。
また、第３の実施形態の図４にて示した構成に対し、更に、第４の実施形態の図５に示したような受端側にプローブカードの特性インピーダンスとの整合性を取ることが可能な構成を設けてもよい。この場合、半導体試験装置１００とプローブカード２００とは、受端側において、直接接続されてもよいし、接続部材４１０を介して接続されてもよい。この構成により、第４の実施形態と同様の効果を奏することが可能となる。
【0056】
また、第３の実施形態の図４にて示した構成に対し、更に、第５の実施形態の図６に示したような受端側に反射波をクランプする構成を設けてもよい。この場合、半導体試験装置１００とプローブカード２００とは、受端側において、直接接続されてもよいし、接続部材４１０を介して接続されてもよい。この構成により、第５の実施形態と同様の効果を奏することが可能となる。
【0057】
また、本願発明において、上述した１以上の実施形態の機能を実現するためのプログラムやアプリケーションを、ネットワーク又は記憶媒体等を用いてシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。
【0058】
また、１以上の機能を実現する回路（例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ））によって実現してもよい。
【0059】
このように、本願発明は上記の実施形態に限定されるものではなく、実施形態の各構成を相互に組み合わせることや、明細書の記載、並びに周知の技術に基づいて、当業者が変更、応用することも本願発明の予定するところであり、保護を求める範囲に含まれる。
【0060】
以上の通り、本明細書には次の事項が開示されている。
（１） 複数の被試験デバイス（例えば、２０３ａ～２０３ｎ）に対して試験を行う半導体試験装置（例えば、１００）であって、
試験信号を出力するドライバ（例えば、１０２）と、
前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路（例えば、１０４）と、
前記ドライバの出力インピーダンスを調整する第１の調整手段（例えば、１０３）と、
前記伝送線路の特性インピーダンスを調整する第２の調整手段（例えば、１０５、１０６）と、
を備える、半導体試験装置。
この構成によれば、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
（１） 複数の被試験デバイス（例えば、２０３ａ～２０３ｎ）に対して試験を行う半導体試験装置（例えば、１００）であって、
試験信号を出力するドライバ（例えば、１０２）と、
前記ドライバと、並列に接続された前記複数の被試験デバイスとの端子とを接続する伝送線路（例えば、１０４）と、
前記ドライバの出力インピーダンスを調整する第１の調整手段（例えば、１０３）と、
前記伝送線路の特性インピーダンスを調整する第２の調整手段（例えば、１０５、１０６）と、
を備える、半導体試験装置。
この構成によれば、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
【0061】
（２） 前記第１の調整手段は、直列に接続された複数の抵抗（例えば、１１１ａ～１１１ｆ）と、当該複数の抵抗それぞれに対応して接続状態を切り替える複数のスイッチ（例えば、１１０ａ～１１０ｆ）とを含んで構成される、（１）に記載の半導体試験装置。
この構成によれば、抵抗とスイッチを用いた比較的簡易な構成により、半導体試験装置側のドライバの出力インピーダンスを調整可能な構成を実現することができる。
この構成によれば、抵抗とスイッチを用いた比較的簡易な構成により、半導体試験装置側のドライバの出力インピーダンスを調整可能な構成を実現することができる。
【0062】
（３） 前記第２の調整手段は、前記伝送線路に接続される複数のバリキャップダイオード（例えば、１０５ａ～１０５ｎ－１）、および当該複数のバリキャップダイオードに接続される可変電源（例えば、１０６）を含んで構成される、（１）に記載の半導体試験装置。
この構成によれば、バリキャップダイオードと可変電源を用いた構成により、半導体試験装置側のドライバの出力インピーダンスを調整可能な構成を実現することができる。
この構成によれば、バリキャップダイオードと可変電源を用いた構成により、半導体試験装置側のドライバの出力インピーダンスを調整可能な構成を実現することができる。
【0063】
（４） 前記伝送線路は、並列接続を切り替え可能に構成される複数の伝送線路（例えば、１０４、３０１、３０４、３０５）から構成され、
前記複数の伝送線路それぞれに対して、前記第２の調整手段（例えば、１０５、１０６、３０２、３０３）が設けられる、（１）に記載の半導体試験装置。
この構成によれば、半導体試験装置の出力インピーダンスの調整可能な範囲をより拡張することが可能となる。
前記複数の伝送線路それぞれに対して、前記第２の調整手段（例えば、１０５、１０６、３０２、３０３）が設けられる、（１）に記載の半導体試験装置。
この構成によれば、半導体試験装置の出力インピーダンスの調整可能な範囲をより拡張することが可能となる。
【0064】
（５） 前記半導体試験装置は更に、
所定の試験信号を出力する第２のドライバ（例えば、５０２）と、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路（例えば、３０１）と、
前記第２のドライバの出力インピーダンスを調整する第３の調整手段（例えば、５０３）と、
前記第２の伝送線路の特性インピーダンスを調整する第４の調整手段（例えば、３０２、３０３）と、
を更に備える、（１）～（４）のいずれかに記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
所定の試験信号を出力する第２のドライバ（例えば、５０２）と、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路（例えば、３０１）と、
前記第２のドライバの出力インピーダンスを調整する第３の調整手段（例えば、５０３）と、
前記第２の伝送線路の特性インピーダンスを調整する第４の調整手段（例えば、３０２、３０３）と、
を更に備える、（１）～（４）のいずれかに記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
【0065】
（６） 前記第２のドライバが出力する所定の試験信号は一定である、（６）に記載の半導体試験装置。
この構成によれば、第２のドライバ側の出力制御をより簡易にしつつ、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
この構成によれば、第２のドライバ側の出力制御をより簡易にしつつ、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
【0066】
（７） 前記半導体試験装置は更に、
クランプ回路（例えば、６００）と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路（例えば、３０１）と、
前記第２の伝送線路の特性インピーダンスを調整する第３の調整手段（例えば、３０２、３０３）と、
を更に備える、（１）～（４）のいずれかに記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
クランプ回路（例えば、６００）と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第２の端子とを接続する第２の伝送線路（例えば、３０１）と、
前記第２の伝送線路の特性インピーダンスを調整する第３の調整手段（例えば、３０２、３０３）と、
を更に備える、（１）～（４）のいずれかに記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
【0067】
（８） 前記複数の被試験デバイスの数、前記複数の被試験デバイスの入力容量、および、被試験デバイス間の配線長のうちの少なくともいずれかに基づいて特定される前記端子の特性インピーダンスに対応して、前記第１の調整手段および前記第２の調整手段による調整が行われる、（１）～（７）のいずれかに記載の半導体試験装置。
この構成によれば、被試験デバイス側の特性インピーダンスに応じて、半導体試験装置側の出力インピーダンスを適応的に調整することが可能となる。
この構成によれば、被試験デバイス側の特性インピーダンスに応じて、半導体試験装置側の出力インピーダンスを適応的に調整することが可能となる。
【0068】
（９） 複数の被試験デバイス（例えば、２０３ａ～２０３ｎ）に対して試験を行う半導体試験装置（例えば、１００）であって、
試験信号を出力するドライバ（例えば、１０２）と、
前記ドライバと並列に接続され、前記ドライバと複数の第１の外部端子（例えば、４１３ａ～４１３ｃ）とを接続するための複数の第１の伝送線路（例えば、４０４ａ～４０４ｃ）と、
を備え、
前記ドライバと前記複数の伝送線路との間に、抵抗（例えば、４０１ａ～４０１ｃ）および接続状態を切り替えるためのスイッチ（例えば、４０２ａ、４０２ｂ）を含んで構成される、半導体試験装置。
この構成によれば、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
試験信号を出力するドライバ（例えば、１０２）と、
前記ドライバと並列に接続され、前記ドライバと複数の第１の外部端子（例えば、４１３ａ～４１３ｃ）とを接続するための複数の第１の伝送線路（例えば、４０４ａ～４０４ｃ）と、
を備え、
前記ドライバと前記複数の伝送線路との間に、抵抗（例えば、４０１ａ～４０１ｃ）および接続状態を切り替えるためのスイッチ（例えば、４０２ａ、４０２ｂ）を含んで構成される、半導体試験装置。
この構成によれば、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
【0069】
（１０） 前記半導体試験装置は、接続部材（例えば、４１０）を介して、並列に接続された前記複数の被試験デバイスと接続され、
前記接続部材は、
前記複数の第１の外部端子（例えば、４１３ａ～４１３ｃ）と、
前記複数の被試験デバイスの端子と接続するための第２の外部端子（例えば、４１５）と、
前記第２の外部端子と並列に接続され、前記第２の外部端子と前記複数の第１の外部端子とを接続するための複数の第２の伝送線路（例えば、４１４ａ～４１４ｃ）と、
前記複数の第２の伝送線路に設けられた、前記複数の第１の外部端子と前記第２の外部端子との接続状態を切り替えるスイッチ（例えば、４１１ａ、４１１ｂ）と、
を含んで構成され、
前記接続部材のスイッチと前記半導体試験装置のスイッチとが対応して切り替えられることにより、前記半導体試験装置の出力インピーダンスが調整される、（９）に記載の半導体試験装置。
この構成によれば、簡易な構成の接続部材を用いることで、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
前記接続部材は、
前記複数の第１の外部端子（例えば、４１３ａ～４１３ｃ）と、
前記複数の被試験デバイスの端子と接続するための第２の外部端子（例えば、４１５）と、
前記第２の外部端子と並列に接続され、前記第２の外部端子と前記複数の第１の外部端子とを接続するための複数の第２の伝送線路（例えば、４１４ａ～４１４ｃ）と、
前記複数の第２の伝送線路に設けられた、前記複数の第１の外部端子と前記第２の外部端子との接続状態を切り替えるスイッチ（例えば、４１１ａ、４１１ｂ）と、
を含んで構成され、
前記接続部材のスイッチと前記半導体試験装置のスイッチとが対応して切り替えられることにより、前記半導体試験装置の出力インピーダンスが調整される、（９）に記載の半導体試験装置。
この構成によれば、簡易な構成の接続部材を用いることで、多数の被試験デバイスに対し、同時、かつ、精度良く試験を可能とし、試験コストの低減することが可能となる。
【0070】
（１１） 前記半導体試験装置は更に、
所定の試験信号を出力する第２のドライバ（例えば、５０２）と、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路（例えば、３０１）と、
前記第２のドライバの出力インピーダンスを調整する第１の調整手段（例えば、５０３）と、
前記第３の伝送線路の特性インピーダンスを調整する第２の調整手段（例えば、３０２、３０３）と、
を更に備える、（９）または（１０）に記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
所定の試験信号を出力する第２のドライバ（例えば、５０２）と、
前記第２のドライバと、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路（例えば、３０１）と、
前記第２のドライバの出力インピーダンスを調整する第１の調整手段（例えば、５０３）と、
前記第３の伝送線路の特性インピーダンスを調整する第２の調整手段（例えば、３０２、３０３）と、
を更に備える、（９）または（１０）に記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
【0071】
（１２） 前記第２のドライバが出力する所定の試験信号は一定である、（１１）に記載の半導体試験装置。
この構成によれば、第２のドライバ側の出力制御をより簡易にしつつ、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
この構成によれば、第２のドライバ側の出力制御をより簡易にしつつ、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
【0072】
（１３） 前記半導体試験装置は更に、
クランプ回路（例えば、６００）と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路（例えば、３０１）と、
前記第３の伝送線路の特性インピーダンスを調整する第１の調整手段（例えば、３０２、３０３）と、
を更に備える、（９）または（１０）に記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
クランプ回路（例えば、６００）と、
前記クランプ回路と、並列に接続された前記複数の被試験デバイスとの第３の端子とを接続する第３の伝送線路（例えば、３０１）と、
前記第３の伝送線路の特性インピーダンスを調整する第１の調整手段（例えば、３０２、３０３）と、
を更に備える、（９）または（１０）に記載の半導体試験装置。
この構成によれば、半導体試験装置と被試験デバイスとの間のインピーダンスの不整合により生じ得る反射をより適切に抑制することが可能となる。
【産業上の利用可能性】
【0073】
本願発明は、例えば、半導体の製造における、半導体の品質を試験するための半導体試験装置に適用可能である。
【符号の説明】
【0074】
１００ 半導体試験装置
１０１ ドライバＩＣ
１０２ ドライバ
１０３ 可変抵抗器
１０４ 伝送線路
１０５ バリキャップダイオード
１０６ 可変電源
１１０ スイッチ
１１１ 抵抗
２００ プローブカード
２０１ 伝送線路
２０２ プローブ針
２０３ ＤＵＴ
３０１ 伝送線路
３０２ バリキャップダイオード
３０３ 可変電源
３０４、３０５ スイッチ
４０１ 抵抗
４０２、４１１ スイッチ
４０３、４１２ 切替制御回路
４０４ 伝送線路
４１０ 接続部材
４１３ 入力端子
４１４ 伝送線路
４１５ 出力端子
５０１ ドライバＩＣ
５０２ ドライバ
５０３ 可変抵抗器
６００ クランプ回路
１０１ ドライバＩＣ
１０２ ドライバ
１０３ 可変抵抗器
１０４ 伝送線路
１０５ バリキャップダイオード
１０６ 可変電源
１１０ スイッチ
１１１ 抵抗
２００ プローブカード
２０１ 伝送線路
２０２ プローブ針
２０３ ＤＵＴ
３０１ 伝送線路
３０２ バリキャップダイオード
３０３ 可変電源
３０４、３０５ スイッチ
４０１ 抵抗
４０２、４１１ スイッチ
４０３、４１２ 切替制御回路
４０４ 伝送線路
４１０ 接続部材
４１３ 入力端子
４１４ 伝送線路
４１５ 出力端子
５０１ ドライバＩＣ
５０２ ドライバ
５０３ 可変抵抗器
６００ クランプ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】