特開 2023-104323 撮像装置およびカメラシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023104323

(43)【公開日】2023-07-28

(54)【発明の名称】撮像装置およびカメラシステム

(51)【国際特許分類】

   H01L 27/146 20060101AFI20230721BHJP

   H01L 21/822 20060101ALI20230721BHJP

   H01L 21/8234 20060101ALI20230721BHJP

   H04N 25/76 20230101ALI20230721BHJP

【ＦＩ】

H01L27/146 A

H01L27/146 E

H01L27/04 C

H01L27/06 102A

H01L27/04 H

H04N5/374

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022005242

(22)【出願日】2022-01-17

(71)【出願人】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】小林 努

(72)【発明者】

【氏名】佐藤 好弘

(72)【発明者】

【氏名】西谷 貴幸

【テーマコード（参考）】

4M118

5C024

5F038

5F048

【Ｆターム（参考）】

4M118AA05

4M118AB01

4M118BA07

4M118BA14

4M118CA02

4M118CA14

4M118CA20

4M118CA24

4M118CB06

4M118CB14

4M118CB20

4M118DD04

4M118DD09

4M118DD12

4M118FA06

4M118FB16

5C024CX03

5C024CY47

5C024GX02

5C024GX07

5C024GX16

5C024GX18

5C024GY31

5C024GY39

5C024HX17

5F038AC04

5F038AC05

5F038AC07

5F038AC09

5F038AC10

5F038AC15

5F038AC16

5F038BH10

5F038BH19

5F038CD02

5F038CD12

5F038CD13

5F038EZ01

5F038EZ14

5F038EZ20

5F048AB10

5F048AC10

5F048BA01

5F048BF02

5F048BF03

5F048BF07

5F048BF15

5F048BF16

5F048BG13

(57)【要約】

【課題】ノイズを低減する。
【解決手段】撮像装置は、複数の画素１０を備える。複数の画素１０のそれぞれは、光を信号電荷に変換する光電変換部１００と、第１電極１６０および第２電極１８０を含み、第１電極１６０が光電変換部１００に電気的に接続されるように構成された容量素子１５０と、を含む。複数の画素１０は、第１画素１０Ａおよび第２画素１０Ｂを含む。第１画素１０Ａの容量素子１５０Ａの第２電極１８０Ａと、第２画素１０Ｂの容量素子１５０Ｂの第２電極１８０Ｂとは、連続する単一の電極である。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数の画素を備え、
前記複数の画素のそれぞれは、
光を信号電荷に変換する光電変換部と、
第１電極および第２電極を含み、前記第１電極が前記光電変換部に電気的に接続されるように構成された容量素子と、
を含み、
前記複数の画素は、第１画素および第２画素を含み、
前記第１画素の前記容量素子の前記第２電極と、前記第２画素の前記容量素子の前記第２電極とは、連続する単一の電極である、
撮像装置。

【請求項2】

前記連続する単一の電極は、平面視において、前記第１画素の前記光電変換部と前記第２画素の前記光電変換部との間の領域と少なくとも一部で重なる、
請求項１に記載の撮像装置。

【請求項3】

前記光電変換部は、画素電極と、対向電極と、前記画素電極および前記対向電極との間の光電変換層と、を含み、
前記容量素子は、前記画素電極と電気的に接続するように構成され、
前記連続する単一の電極は、平面視において、前記第１画素の前記画素電極と前記第２画素の前記画素電極との間の領域と少なくとも一部で重なる、
請求項１または２に記載の撮像装置。

【請求項4】

前記複数の画素は、第３画素を含み、
前記第２画素は、第１方向において前記第１画素に隣接し、
前記第３画素は、前記第１方向とは異なる第２方向において前記第１画素に隣接し、
前記連続する単一の電極は、前記第３画素の前記容量素子の前記第２電極を含む単一の電極である、
請求項３に記載の撮像装置。

【請求項5】

前記複数の画素の各々の前記容量素子の前記第２電極は、連続する単一の電極である、
請求項１から４のいずれか１項に記載の撮像装置。

【請求項6】

前記複数の画素は、第３画素を含み、
前記第２画素は、第１方向において前記第１画素に隣接し、
前記第３画素は、前記第１方向とは異なる第２方向において前記第１画素に隣接し、
前記第３画素の前記容量素子の前記第２電極は、前記連続する単一の電極から離間しており、
前記連続する単一の電極は、平面視において、前記第１画素の前記画素電極と前記第３画素の前記画素電極との間の領域と少なくとも一部で重なる、
請求項３に記載の撮像装置。

【請求項7】

前記連続する単一の電極は、平面視において、前記第３画素の前記画素電極と少なくとも一部で重なる、
請求項６に記載の撮像装置。

【請求項8】

前記複数の画素は、前記第１方向に配列された複数の画素毎に画素群を複数構成し、
複数の前記画素群は、第１画素群と、前記第１画素群と前記第２方向において隣接する第２画素群と、を含み、
前記第１画素群に含まれる複数の画素の各々の前記容量素子の前記第２電極は、連続する単一の電極であり、
前記第２画素群に含まれる複数の画素の各々の前記容量素子の前記第２電極は、連続する単一の電極であり、
前記第１画素群の前記連続する単一の電極は、前記第２画素群の前記連続する単一の電極から離間している、
請求項６または７に記載の撮像装置。

【請求項9】

前記第１画素群に含まれる複数の画素の各々の前記容量素子の前記第２電極に電位を供給するための配線をさらに備え、
前記配線は、前記第１方向に沿って延びている、
請求項８に記載の撮像装置。

【請求項10】

前記第２電極は、金属を含む、
請求項１から９のいずれか１項に記載の撮像装置。

【請求項11】

前記第１画素および前記第２画素の前記連続する単一の電極は、第１面と、前記第１面と反対側の第２面と、を有し、
前記第１画素の前記容量素子の前記第１電極は、前記第１面に対向しており、
前記第２画素の前記容量素子の前記第１電極は、前記第２面に対向している、
請求項１から１０のいずれか１項に記載の撮像装置。

【請求項12】

前記第１画素の前記容量素子の前記第１電極は、平面視において、前記第２画素の前記光電変換部と少なくとも一部で重なっている、
請求項１から１１のいずれか１項に記載の撮像装置。

【請求項13】

請求項１から１２のいずれか１項に記載の撮像装置と、
前記撮像装置に結像させる光学系と、
前記撮像装置から出力される信号を処理する信号処理部と、を備える、
カメラシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、撮像装置およびカメラシステムに関する。

【背景技術】

【0002】

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層される。撮像装置は、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積する。撮像装置は、半導体基板内でＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）回路またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を用いてその蓄積された電荷を読み出す。

【0003】

撮像装置の分野においては、ノイズ低減の要求がある。特に、電荷蓄積領域への光の入射を抑制して偽信号の発生を抑制したいという要求がある。特許文献１は、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタを持つ画素が設けられた撮像装置を開示している。特許文献１は、ＭＩＭキャパシタの少なくとも一方の電極を遮光性とし、電荷蓄積領域の一部を構成する不純物領域を覆った構成を開示している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－１０６５３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

撮像装置の分野においては、ノイズの低減の要求がある。

【課題を解決するための手段】

【0006】

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

【0007】

本開示の一態様に係る撮像装置は、複数の画素を備える。前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部と、第１電極および第２電極を含み、前記第１電極が前記光電変換部に電気的に接続されるように構成された容量素子と、を含む。前記複数の画素は、第１画素および第２画素を含む。前記第１画素の前記容量素子の前記第２電極と、前記第２画素の前記容量素子の前記第２電極とは、連続する単一の電極である。

【0008】

本開示の一態様に係るカメラシステムは、上記一態様に係る撮像装置と、前記撮像装置に結像させる光学系と、前記撮像装置から出力される信号を処理する信号処理部と、を備える。

【発明の効果】

【0009】

本開示によれば、ノイズを低減することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施の形態１に係る撮像装置の例示的な回路構成を模式的に示す図である。

【図2】図２は、実施の形態１に係る撮像装置の画素の例示的な回路構成を示す図である。

【図3】図３は、実施の形態１に係る画素に含まれる一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。

【図4】図４は、図３のＩＶ－ＩＶ線における断面を模式的に示す断面図である。

【図5A】図５Ａは、実施の形態１に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図5B】図５Ｂは、実施の形態１に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図6A】図６Ａは、実施の形態１の変形例１に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図6B】図６Ｂは、実施の形態１の変形例１に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図7A】図７Ａは、実施の形態１の変形例２に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図7B】図７Ｂは、実施の形態１の変形例２に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図8A】図８Ａは、実施の形態２に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図8B】図８Ｂは、実施の形態２に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図9A】図９Ａは、実施の形態２の変形例１に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図9B】図９Ｂは、実施の形態２の変形例１に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図10A】図１０Ａは、実施の形態２の変形例２に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図10B】図１０Ｂは、実施の形態２の変形例２に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図11A】図１１Ａは、実施の形態３に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図11B】図１１Ｂは、実施の形態３に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図12】図１２は、実施の形態４に係る複数の画素の断面を模式的に示す断面図である。

【図13】図１３は、実施の形態４の変形例に係る複数の画素の断面を模式的に示す断面図である。

【図14】図１４は、実施の形態５に係る複数の画素の断面を模式的に示す断面図である。

【図15】図１５は、実施の形態６に係る撮像装置の画素の例示的な回路構成を示す図である。

【図16A】図１６Ａは、実施の形態６に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図16B】図１６Ｂは、実施の形態６に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図17】図１７は、実施の形態６の変形例に係る撮像装置の画素の例示的な回路構成を示す図である。

【図18】図１８は、実施の形態７に係る複数の画素の断面を模式的に示す断面図である。

【図19A】図１９Ａは、実施の形態７に係る複数の画素の各々の容量素子の第１電極および第２電極を模式的に示す平面図である。

【図19B】図１９Ｂは、実施の形態７に係る複数の画素の各々の画素電極を模式的に示す平面図である。

【図20】図２０は、実施の形態８に係るカメラシステムの構成例を模式的に示すブロック図である。

【発明を実施するための形態】

【0011】

（本開示の一態様に至った経緯）
本発明者らは、従来の撮像装置に関し、以下の問題が生じることを見出した。

【0012】

特許文献１では、互いに隣接する画素間で、ＭＩＭキャパシタの上部電極間の距離を十分に小さくすることを開示している。しかしながら、上部電極間の距離を十分に小さくしたとしても依然として上部電極間に隙間が形成されるため、撮像条件によっては迷光によるノイズの影響が問題となり得る。また、隣接する画素間において、一方の画素の信号線と他方の画素の電荷蓄積領域との間のクロストークもノイズの原因となり得る。隣接する画素間のクロストークによるノイズは、画素面積の縮小や信号線の本数増加によって顕著となり得る。本発明者らは、ノイズを低減することを目的に検討を行い、本開示に係る構成に至った。

【0013】

本開示の一態様に係る撮像装置は、複数の画素を備える。前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部と、第１電極および第２電極を含み、前記第１電極が前記光電変換部に電気的に接続されるように構成された容量素子と、を含む。前記複数の画素は、第１画素および第２画素を含む。前記第１画素の前記容量素子の前記第２電極と、前記第２画素の前記容量素子の前記第２電極とは、連続する単一の電極である。

【0014】

これにより、２つの画素に跨る単一の電極が設けられるので、画素間の迷光を低減することができる。また、電磁遮蔽（シールド）機能を単一の電極に持たせることもでき、クロストークを低減することができる。よって、本態様に係る撮像装置によれば、ノイズを低減することができる。

【0015】

また、例えば、前記連続する単一の電極は、平面視において、前記第１画素の前記光電変換部と前記第２画素の前記光電変換部との間の領域と少なくとも一部で重なってもよい。

【0016】

これにより、単一の電極が光電変換部間の迷光を低減することができる。また、シールド機能を単一の電極に持たせることもでき、クロストークを低減することができる。よって、本態様に係る撮像装置によれば、ノイズを低減することができる。

【0017】

また、例えば、前記光電変換部は、画素電極と、対向電極と、前記画素電極および前記対向電極との間の光電変換層と、を含んでもよい。前記容量素子は、前記画素電極と電気的に接続するように構成される。前記連続する単一の電極は、平面視において、前記第１画素の前記画素電極と前記第２画素の前記画素電極との間の領域と少なくとも一部で重なってもよい。

【0018】

これにより、単一の電極が画素電極間の隙間を通る迷光を低減することができる。また、シールド機能を単一の電極に持たせることもでき、クロストークを低減することができる。よって、本態様に係る撮像装置によれば、ノイズを低減することができる。

【0019】

また、例えば、前記複数の画素は、第３画素を含んでもよい。前記第２画素は、第１方向において前記第１画素に隣接する。前記第３画素は、前記第１方向とは異なる第２方向において前記第１画素に隣接する。前記連続する単一の電極は、前記第３画素の前記容量素子の前記第２電極を含む単一の電極であってもよい。

【0020】

これにより、少なくとも３画素に跨る単一の電極が設けられるので、迷光およびクロストークの低減効果を高めることができる。よって、本態様に係る撮像装置によれば、ノイズをさらに低減することができる。

【0021】

また、例えば、前記複数の画素の各々の前記容量素子の前記第２電極は、連続する単一の電極であってもよい。

【0022】

これにより、撮像装置が備える複数の画素全てに跨る単一の電極が設けられるので、迷光およびクロストークの低減効果をさらに高めることができる。また、ストリーキングなどの、単一の電極を介して行方向に伝搬するノイズを列方向に分散させることもできるので、ノイズの影響を低減することができる。また、単一の電極が大面積化することによって配線抵抗を低くすることができるので、単一の電極に供給される基準電位を安定させることができる。これにより、例えばシールド機能などを高めることができる。よって、本態様に係る撮像装置によれば、ノイズをさらに低減することができる。

【0023】

また、例えば、前記複数の画素は、第３画素を含んでもよい。前記第２画素は、第１方向において前記第１画素に隣接する。前記第３画素は、前記第１方向とは異なる第２方向において前記第１画素に隣接する。前記第３画素の前記容量素子の前記第２電極は、前記連続する単一の電極から離間していてもよい。前記連続する単一の電極は、平面視において、前記第１画素の前記画素電極と前記第３画素の前記画素電極との間の領域と少なくとも一部で重なってもよい。

【0024】

これにより、単一の電極が隙間を塞ぐ面積を大きくすることができるので、迷光およびクロストークの低減効果を高めることができる。また、単一の電極を他の画素の第２電極と離間させることにより、ストリーキングなどの、単一の電極を介して行方向に伝搬するノイズの発生を抑制することができる。よって、本態様に係る撮像装置によれば、ノイズをさらに低減することができる。

【0025】

また、例えば、前記連続する単一の電極は、平面視において、前記第３画素の前記画素電極と少なくとも一部で重なってもよい。

【0026】

これにより、単一の電極が隙間を塞ぐ面積をより大きくすることができるので、迷光およびクロストークの低減効果をさらに高めることができる。よって、本態様に係る撮像装置によれば、ノイズをさらに低減することができる。

【0027】

また、例えば、前記複数の画素は、前記第１方向に配列された複数の画素毎に画素群を複数構成してもよい。複数の前記画素群は、第１画素群と、前記第１画素群と前記第２方向において隣接する第２画素群と、を含む。前記第１画素群に含まれる複数の画素の各々の前記容量素子の前記第２電極は、連続する単一の電極であってもよい。前記第２画素群に含まれる複数の画素の各々の前記容量素子の前記第２電極は、連続する単一の電極であってもよい。前記第１画素群の前記連続する単一の電極は、前記第２画素群の前記連続する単一の電極から離間していてもよい。

【0028】

これにより、撮像装置の行毎または列毎に単一の電極を設けることができ、迷光およびクロストークの低減効果をさらに高めることができる。よって、本態様に係る撮像装置によれば、ノイズをさらに低減することができる。

【0029】

また、例えば、本開示の一態様に係る撮像装置は、前記第１画素群に含まれる複数の画素の各々の前記容量素子の前記第２電極に電位を供給するための配線をさらに備えてもよい。前記配線は、前記第１方向に沿って延びていてもよい。

【0030】

これにより、単一の電極に電位を供給する配線が、当該単一の電極に含まれる第２電極以外の第２電極に平面視で重ならないようにすることができ、配線を介したノイズの伝搬を抑制することができる。

【0031】

また、例えば、前記第２電極は、金属を含んでもよい。

【0032】

これにより、単一の電極の導電性および遮光性を高めることができる。よって、単一の電極の低抵抗化によるシールド機能の強化、および、迷光の遮光性能を高めることができ、ノイズを低減することができる。

【0033】

また、例えば、前記第１画素および前記第２画素の前記連続する単一の電極は、第１面と、前記第１面と反対側の第２面と、を有してもよい。前記第１画素の前記容量素子の前記第１電極は、前記第１面に対向しており、前記第２画素の前記容量素子の前記第１電極は、前記第２面に対向していてもよい。

【0034】

これにより、容量素子の第１電極と第２電極とが重なる面積を大きくすることができ、容量素子の容量を大きくすることができる。

【0035】

また、例えば、前記第１画素の前記容量素子の前記第１電極は、平面視において、前記第２画素の前記光電変換部と少なくとも一部で重なっていてもよい。

【0036】

これにより、容量素子の第１電極と第２電極とが重なる面積を大きくすることができ、容量素子の容量を大きくすることができる。

【0037】

また、本開示の一態様に係るカメラシステムは、上記一態様に係る撮像装置と、前記撮像装置に結像させる光学系と、前記撮像装置から出力される信号を処理する信号処理部と、を備える。

【0038】

これにより、上述した各撮像装置と同様に、ノイズを低減することができる。

【0039】

以下では、実施の形態について、図面を参照しながら具体的に説明する。

【0040】

なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0041】

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。

【0042】

また、本明細書において、平行または垂直などの要素間の関係性を示す用語、および、長方形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。

【0043】

また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

【0044】

また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、構成要素を区別する目的で用いられている。

【0045】

（実施の形態１）
［回路構成］
まず、実施の形態１に係る撮像装置の回路について、図１を用いて説明する。

【0046】

図１は、本実施の形態に係る撮像装置１の例示的な回路構成を模式的に示す図である。同図に示す撮像装置１は、複数の画素１０と周辺回路とを備える。

【0047】

複数の画素１０は、半導体基板上に２次元に配列されることにより、画素領域を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、画素領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。

【0048】

図示する例では、複数の画素１０は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。

【0049】

なお、複数の画素１０は、１次元に配列されていてもよい。言い換えれば、撮像装置１は、ラインセンサであり得る。

【0050】

複数の画素１０の各々は、電源配線２２に接続されている。電源配線２２は、ソースフォロア電源の電力供給配線である。各画素１０には、電源配線２２を介して所定の電源電圧が供給される。複数の画素１０の各々は、半導体基板に積層された光電変換膜を有する光電変換部を含んでいる。光電変換部は、半導体基板の上に配線層を介して設けられる。また、図示するように、撮像装置１は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。

【0051】

周辺回路は、垂直走査回路１６と、負荷回路１９と、カラム信号処理回路２０と、水平信号読み出し回路２１と、を含む。図示する構成において、カラム信号処理回路２０および負荷回路１９は、２次元に配列された画素１０の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９と、を含む。

【0052】

垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、行走査回路とも呼ばれる。垂直走査回路１６は、アドレス信号線３０またはリセット信号線２６に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。これにより、選択された画素１０の信号電圧の読み出し、または画素１０のリセットが実行される。

【0053】

図示する例では、垂直走査回路１６は、感度調整線３２にも接続されている。垂直走査回路１６は、感度調整線３２を介して複数の画素１０に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、複数の画素１０の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。

【0054】

各列に配置された画素１０は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路２０は、行信号蓄積回路とも呼ばれる。画素１０の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。水平信号読み出し回路２１は、列走査回路とも呼ばれる。

【0055】

図２は、本実施の形態に係る撮像装置１の画素１０の例示的な回路構成を示す図である。画素１０は、入射光を光電変換する光電変換部１００と、光電変換部１００によって生成された信号を検出する信号検出回路ＳＣと、を含む。光電変換部１００は、典型的には、対向電極１１０と画素電極１３０との間に光電変換膜１２０が挟まれた構造を有する。後に図面を参照して説明するように、光電変換膜１２０は、画素１０が形成される半導体基板に積層されている。光電変換膜１２０は、有機材料またはアモルファスシリコンなどの無機材料から形成される。

【0056】

光電変換膜１２０の受光面側に、対向電極１１０が設けられる。対向電極１１０は、透明な導電性材料から形成される。透明な導電性材料の例としては、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）が挙げられる。光電変換膜１２０を介して対向電極１１０に対向する側に画素電極１３０が設けられる。画素電極１３０は、光電変換膜１２０において光電変換によって発生した電荷を収集する。画素電極１３０は、アルミニウム、銅などの金属、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。

【0057】

図示するように、対向電極１１０は、蓄積制御線１７に接続されている。画素電極１３０は、電荷蓄積領域４４に接続されている。電荷蓄積領域４４は、フローティングディフュージョンノードとも呼ばれる。蓄積制御線１７を介して対向電極１１０の電位を制御することにより、光電変換によって生じた正孔－電子対のうち、正孔および電子のいずれか一方を画素電極１３０によって収集することができる。信号電荷として正孔を利用する場合、画素電極１３０よりも対向電極１１０の電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して対向電極１１０に印加される。これにより、信号電荷が電荷蓄積領域４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。

【0058】

画素１０が有する信号検出回路ＳＣは、増幅トランジスタ３４と、リセットトランジスタ３６と、第１容量素子４１と、第２容量素子４２と、を含む。図示する構成において、第２容量素子４２は、第１容量素子４１よりも大きな容量値を有する。本実施の形態では、第２容量素子４２が、後述する容量素子１５０である。

【0059】

図２に例示する構成において、リセットトランジスタ３６のゲートは、リセット信号線２６に接続されている。また、リセットトランジスタ３６のソースおよびドレインのうちの一方、および、第１容量素子４１の一方の電極は、電荷蓄積領域４４に接続されている。つまり、これらは、画素電極１３０との電気的な接続を有する。リセットトランジスタ３６のソースおよびドレインのうちの他方、および、第１容量素子４１の他方の電極は、第２容量素子４２の一方の電極に接続されている。別の言い方をすれば、第１容量素子４１は、リセットトランジスタ３６のソースおよびドレインの間に接続されている。以下では、第１容量素子４１と第２容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。

【0060】

第２容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されている。感度調整線３２の電位は、例えば０Ｖに設定される。感度調整線３２の電位は、撮像装置１の動作時において固定されている必要はない。例えば、垂直走査回路１６（図１を参照）からパルス電圧が供給されてもよい。

【0061】

図示するように、増幅トランジスタ３４のゲートは、電荷蓄積領域４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、画素電極１３０との電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（例えば、増幅トランジスタ３４がＮチャンネルＭＯＳＦＥＴであればドレイン）は、電源配線２２に接続されている。増幅トランジスタ３４のソースおよびドレインの他方は、増幅トランジスタ３４から出力される電気信号を伝送する信号線である垂直信号線１８に接続されている。増幅トランジスタ３４と、負荷回路１９（図１を参照）とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１００によって生成された信号を増幅する。

【0062】

図示するように、画素１０は、アドレストランジスタ４０を含む。アドレストランジスタ４０は、行選択トランジスタとも呼ばれる。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。

【0063】

電荷蓄積領域４４に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、電気信号としてアドレストランジスタ４０によって選択的に読み出される。

【0064】

図２に示すように、信号検出回路ＳＣは、帰還経路ｆｂｌを含んでいる。信号検出回路ＳＣは、帰還経路ｆｂｌ上に配置された、フィードバックトランジスタ３８を含む。フィードバックトランジスタ３８のソースおよびドレインの一方と、増幅トランジスタ３４のソースおよびドレインのうちの垂直信号線１８に接続されている側とが接続されている。フィードバックトランジスタ３８のソースおよびドレインの他方は、リセットドレインノード４６に接続されている。フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。

【0065】

帰還経路ｆｂｌは、増幅トランジスタ３４の出力をフィードバックトランジスタ３８に負帰還させる経路である。言い換えれば、光電変換部１００によって生成された信号が増幅トランジスタ３４を介してフィードバックトランジスタ３８に負帰還される。図２に示す例では、帰還経路ｆｂｌは、複数の画素１０間に跨がらずに、画素１０毎に設けられている。なお、図２に例示する構成では、増幅トランジスタ３４の出力が電荷蓄積領域４４のリセットにおける基準電圧として利用される。帰還経路ｆｂｌとは、電荷蓄積領域４４から、増幅トランジスタ３４と、フィードバックトランジスタ３８と、第１容量素子４１またはリセットトランジスタ３６とを介して、電荷蓄積領域４４に至る経路を意味する。

【0066】

本実施の形態では、ノイズキャンセルのためのフィードバックを、各画素１０内で実行可能である。これにより、垂直信号線１８の時定数の影響を受けることなく、ノイズキャンセルを高速に実行し得る。なお、図２に例示する回路構成では、増幅トランジスタ３４の出力電圧をリセットトランジスタ３６に印加している。このような構成により、リセットトランジスタ３６をオフする前後における電荷蓄積領域４４の電圧の変化を小さくできるので、より高速なノイズ抑制を実現し得る。

【0067】

図２に示す構成において、電源配線２２には、電圧切り替え回路５４が接続されている。電圧切り替え回路５４は、第１スイッチ５１および第２スイッチ５２の組を有する。電圧切り替え回路５４は、電源配線２２に対して第１の電圧Ｖａ１および第２の電圧Ｖａ２のいずれを供給するかを切り替える。第１の電圧Ｖａ１は、例えば０Ｖ（接地電圧）であり、第２の電圧Ｖａ２は、例えば電源電圧である。電圧切り替え回路５４は、画素毎に設けられてもよいし、複数の画素１０間で共有されてもよい。このような回路構成によって、ｋＴＣノイズの影響を縮小し得る。

【0068】

具体的には、垂直信号線１８には、定電流源８が接続されている。アドレストランジスタ４０がオンのとき、アドレストランジスタ４０、増幅トランジスタ３４および定電流源８によって、ソースフォロア回路が形成される。電荷蓄積領域４４に蓄積された信号電荷に応じた信号は、垂直信号線１８に出力され、外部に読み出される。なお、定電流源８は、画素１０毎に設けられていてもよい。定電流源８は、１画素あたりの素子数を削減するために、複数の画素１０により共有されていてもよい。

【0069】

電荷蓄積領域４４をリセットする場合、アドレストランジスタ４０をオフにし、増幅トランジスタ３４と垂直信号線１８とを電気的に分離する。また、フィードバックトランジスタ３８をオンにする。また、電圧切り替え回路５４の第１スイッチ５１はオンにする。つまり、増幅トランジスタ３４のソースおよびドレインのうち、垂直信号線１８に接続されていない方には第１の電圧Ｖａ１が印加されている。さらに、リセットトランジスタ３６をオンにすることにより、電荷蓄積領域４４はリセットされ、電荷蓄積領域４４の電圧は、基準電圧となる。

【0070】

次に、リセットトランジスタ３６をオフにする。このとき、信号検出回路ＳＣは、増幅率が－Ａ×Ｂ倍の帰還回路を形成している。そのため、リセットトランジスタ３６をオフしたときに発生する、電荷蓄積領域４４におけるｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。このようにすることにより、ｋＴＣノイズを抑制できる。

【0071】

また、ノイズ抑制期間において、フィードバック制御線２８の電圧をハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、フィードバックトランジスタ３８の動作帯域は第１の帯域よりも狭い第２の帯域となる。

【0072】

第２の帯域が、増幅トランジスタ３４の動作帯域よりも狭い状態においては、フィードバックトランジスタ３８で発生する熱ノイズは、帰還経路ｆｂｌにより、１／（１＋Ａ×Ｂ）^１／２倍に抑制される。この状態で、フィードバック制御線２８の電圧をローレベルにし、フィードバックトランジスタ３８をオフする。すると、この時に電荷蓄積領域４４に残存するｋＴＣノイズは、リセットトランジスタ３６に起因したｋＴＣノイズと、フィードバックトランジスタ３８に起因したｋＴＣノイズとを二乗和した値となる。

【0073】

第１容量素子４１の容量をＣｓとし、電荷蓄積領域４４の容量をＣＦＤとする。この場合、帰還による抑制がない状態において発生するフィードバックトランジスタ３８のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ３６のｋＴＣノイズに比べて（ＣＦＤ／Ｃｓ）^１／２倍になる。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ｝^１／２／（１＋Ａ×Ｂ）倍に抑制される。

【0074】

露光／読み出し期間において、アドレス信号線３０の電圧をハイレベルにして、アドレストランジスタ４０をオンにし、増幅トランジスタ３４のソースおよびドレインの他方の電圧が第２の電圧Ｖａ２になるように電圧切り替え回路５４を制御する。この状態においては、増幅トランジスタ３４と定電流源８とがソースフォロア回路を形成する。垂直信号線１８は、電荷蓄積領域４４に蓄積された信号電荷に応じた電圧となる。そのとき、ソースフォロア回路の増幅率は１倍程度である。

【0075】

電荷蓄積領域４４の電圧は、光電変換部１００において生成された電気信号に応じた分だけ基準電圧から変化している。電荷蓄積領域４４の電圧は、１倍程度の増幅率で垂直信号線１８に出力される。

【0076】

ランダムノイズは光電変換部１００において生成された信号電荷が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ｝^１／２／（１＋Ａ×Ｂ）倍に抑制され、さらに、露光／読み出し期間において、１倍程度の増幅率で垂直信号線１８に出力される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。

【0077】

なお、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０の各々は、ＮチャンネルＭＯＳＦＥＴであってもよいし、ＰチャンネルＭＯＳＦＥＴであってもよい。これらの全てがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴのいずれかに統一されている必要はない。以下では、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０の各々がＮチャンネルＭＯＳＦＥＴである場合を例示する。

【0078】

［デバイス構造］
次に、本実施の形態に係る撮像装置１の複数の画素１０のデバイス構造について、図３および図４を用いて説明する。

【0079】

図３は、本実施の形態に係る画素１０に含まれる一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図４は、図３のＩＶ－ＩＶ線における断面を模式的に示す断面図である。

【0080】

図３および図４では、２つの画素１０Ａおよび１０Ｂを示している。２つの画素１０Ａおよび１０Ｂは、図１および図２に示される複数の画素１０のうち、隣り合う２つの画素である。画素１０Ａは、第１画素の一例である。画素１０Ｂは、第２画素の一例である。なお、図４では、画素１０Ａおよび１０Ｂの境界を破線で表している。境界は、例えば、画素電極１３０Ａおよび１３０Ｂ間の中心線とみなすことができる。

【0081】

図１および図２で説明したように、画素１０Ａおよび１０Ｂはそれぞれ、光電変換部１００および容量素子１５０を含んでいる。図４に示すように、画素１０Ａが含む光電変換部１００および容量素子１５０をそれぞれ、光電変換部１００Ａおよび容量素子１５０Ａとして図示および説明を行う。画素１０Ｂが含む光電変換部１００および容量素子１５０をそれぞれ、光電変換部１００Ｂおよび容量素子１５０Ｂとして図示および説明を行う。説明で区別する必要がない場合には、画素１０、光電変換部１００、容量素子１５０として説明を行う。

【0082】

光電変換部１００に含まれる対向電極１１０、光電変換膜１２０および画素電極１３０、ならびに、容量素子１５０に含まれる第１電極１６０、絶縁膜１７０および第２電極１８０についても同様である。例えば、図４では、画素１０Ａの光電変換部１００Ａに含まれる対向電極１１０、光電変換膜１２０および画素電極１３０はそれぞれ、対向電極１１０Ａ、光電変換膜１２０Ａおよび画素電極１３０Ａとして図示されている。画素１０Ｂの光電変換部１００Ｂに含まれる対向電極１１０、光電変換膜１２０および画素電極１３０はそれぞれ、対向電極１１０Ｂ、光電変換膜１２０Ｂおよび画素電極１３０Ｂとして図示されている。また、画素１０Ａの容量素子１５０Ａに含まれる第１電極１６０、絶縁膜１７０および第２電極１８０はそれぞれ、第１電極１６０Ａ、絶縁膜１７０Ａおよび第２電極１８０Ａとして図示されている。画素１０Ｂの容量素子１５０Ｂに含まれる第１電極１６０、絶縁膜１７０および第２電極１８０はそれぞれ、第１電極１６０Ｂ、絶縁膜１７０Ｂおよび第２電極１８０Ｂとして図示されている。

【0083】

画素１０は、半導体基板上に配列されている。ここでは、半導体基板２としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。

【0084】

本実施の形態の場合、図３に示すように、画素１０内に４つのトランジスタ、すなわち、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８、および、アドレストランジスタ４０が配置されている。画素１０の各素子は、半導体基板２に形成された素子分離領域２ｓによって分離されている。この例では、リセットトランジスタ３６およびフィードバックトランジスタ３８の組と、増幅トランジスタ３４とアドレストランジスタ４０とが、素子分離領域２ｓによって分離されている。

【0085】

ここでは、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０は半導体基板２上に形成されている。なお、この半導体基板２上には、第１容量素子４１および第２容量素子４２も形成されている。つまり、ここでは、半導体基板２に信号検出回路ＳＣが形成されている。

【0086】

図３に示すように、リセットトランジスタ３６とフィードバックトランジスタ３８との間には、リセットドレインノード４６が形成されている。リセットドレインノード４６は、半導体基板２内に形成された拡散層３６ｄを含んでいる。拡散層３６ｄは、フィードバックトランジスタ３８のソースおよびドレインの一方である。フィードバックトランジスタ３８のソースおよびドレインの他方である拡散層３８ｄは、ポリシリコンプラグ（図示せず）、ポリシリコン層ｓ２およびコンタクトプラグ（図示せず）などを介して、増幅トランジスタ３４のソースおよびドレインの一方である拡散層３４ｓに接続される。図３に示す例では、リセットトランジスタ３６およびフィードバックトランジスタ３８は、ソースおよびドレインの一方として拡散層３６ｄを共有している。

【0087】

図４に示すように、増幅トランジスタ３４のゲート電極３４ｅと、リセットトランジスタ３６のソースおよびドレインのうちの一方である拡散層３６ｓとは、ポリシリコン層ｓ１を介して電気的に接続されている。ポリシリコン層ｓ１は、配線を介して光電変換部１００に接続されている。この例では、電荷蓄積領域４４は、配線と、ポリシリコン層ｓ１と、拡散層３６ｓとを含んでいる。拡散層３６ｓは、光電変換部１００において生成された電荷（信号電荷）を蓄積する機能を有する。

【0088】

図４に例示する構成において、半導体基板２は、支持基板２ａと、ウェル２ｗと、不純物層２ｇｗと、拡散層３６ｓとを有している。ウェル２ｗは比較的高いアクセプタ濃度を有している。ここでは、ウェル２ｗはＰ型領域である。不純物層２ｇｗは、ウェル２ｗとは逆の導電型の領域である。ここでは、不純物層２ｇｗはＮ型領域である。拡散層３６ｓは、ここではＮ型領域である。支持基板２ａとウェル２ｗとは、不純物層２ｇｗに形成された接続領域（図示せず）によって電気的に接続されている。接続領域は、ウェル２ｗと同じ導電型の不純物領域である。拡散層３６ｓとのコンタクトとして、ポリシリコンから形成されたプラグを用いることにより、暗電流を抑制できるという利点が得られる。金属プラグを用いたときのような金属／半導体界面に起因する結晶欠陥の影響を回避し得るためである。図４に例示する構成では、ポリシリコンプラグｓｐ１を介して、ポリシリコン層ｓ１と増幅トランジスタ３４のゲート電極３４ｅとが電気的に接続されている。

【0089】

図４では、増幅トランジスタ３４は、ソースおよびドレインをそれぞれ形成する拡散層３４ｓおよび拡散層３４ｄと、半導体基板２上に形成されたゲート絶縁膜３４ｇと、ゲート絶縁膜３４ｇ上に形成されたゲート電極３４ｅとを含む。ゲート絶縁膜３４ｇは、典型的には二酸化シリコン膜である。ここでは、ゲート電極３４ｅは、ポリシリコンから形成された電極である。ゲート絶縁膜３４ｇ、ゲート電極３４ｅ、および、拡散層３４ｓと拡散層３４ｄとの間に形成されるチャネル領域３４ｃが示されている。チャネル領域３４ｃは、所定の注入条件のもとでアクセプタまたはドナーがイオン注入された領域であり得る。イオン注入を用いることにより、増幅トランジスタ３４において所望の閾値電圧を実現し得る。図示されていないが、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０も、増幅トランジスタ３４とほぼ同様の構成を有し得る。

【0090】

画素１０は、半導体基板２の上方に光電変換部１００を有する。図４に示すように、半導体基板２上には、層間絶縁層４が積層されている。図４に例示する構成では、層間絶縁層４は、第１絶縁層４ａ、第２絶縁層４ｂ、第３絶縁層４ｃ、第４絶縁層４ｄおよび第５絶縁層４ｅをこの順で含んでいる。第１絶縁層４ａから第５絶縁層４ｅは、例えば二酸化シリコン（ＳｉＯ_２）から形成される。

【0091】

また、半導体基板２と光電変換部１００との間に、複数の配線層が配置されている。図４に例示する構成では、複数の配線層は、第１配線層６１、第１配線層６１よりも光電変換部１００側に位置する第２配線層６２、および、第２配線層６２よりも光電変換部１００側に位置する第３配線層６３を含む。第１配線層６１は、第２絶縁層４ｂ内に形成されている。第２配線層６２は、第３絶縁層４ｃ内に形成されている。第３配線層６３は、第４絶縁層４ｄ内に形成されている。

【0092】

例えば、上述のリセット信号線２６、フィードバック制御線２８、およびアドレス信号線３０など、行方向に延びる配線は、第１配線層６１と同層であり得る。垂直信号線１８は、電荷蓄積領域４４に蓄積された電荷の量に対応して増幅トランジスタ３４から出力される電気信号が流れる信号線である。２つの配線層の間は、図４に示すように、ビアｖｃ、ビアｖｄまたはビアｖｅによって電気的に接続されている。配線層および絶縁層の数は、任意に設定可能であり、図示する例に限定されない。

【0093】

第５絶縁層４ｅ上に光電変換部１００の光電変換膜１２０が積層されている。光電変換膜１２０において、被写体からの光が入射する側の受光面上に、対向電極１１０が配置されている。光電変換膜１２０の、受光面の反対側の面には、画素電極１３０が配置されている。画素電極１３０は、複数の画素１０の間において電気的に分離されている。

【0094】

［容量素子の構成］
続いて、容量素子１５０の具体的な構成について、図４を参照しながら図５Ａおよび図５Ｂを用いて説明する。図５Ａは、本実施の形態に係る複数の画素１０Ａおよび１０Ｂの各々の容量素子の第１電極１６０Ａおよび１６０Ｂならびに第２電極１８０Ａおよび１８０Ｂを模式的に示す平面図である。図５Ｂは、本実施の形態に係る複数の画素１０Ａおよび１０Ｂの各々の画素電極１３０Ａおよび１３０Ｂを模式的に示す平面図である。

【0095】

図４に示すように、容量素子１５０は、光電変換部１００と半導体基板２との間に配置されている。容量素子１５０は、いわゆるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタである。容量素子１５０は、第１電極１６０と、第１電極１６０上に設けられた絶縁膜１７０と、絶縁膜１７０上に設けられた第２電極１８０と、を含む。本実施の形態では、容量素子１５０は、図２に示す回路構成における第２容量素子４２である。容量素子１５０は、第１電極１６０が光電変換部１００に電気的に接続されるように構成されている。具体的には、第１電極１６０は、リセットトランジスタ３６を介して光電変換部１００の画素電極１３０に電気的に接続される。図４には示されていないが、第１電極１６０は、図３に示す拡散層３６ｄと電気的に接続されている。

【0096】

第１電極１６０は、容量素子１５０が有する２つの電極の一方である。第１電極１６０は、第２電極１８０よりも半導体基板２に近い電極であり、下部電極と呼ぶこともできる。

【0097】

第１電極１６０は、金属を含む。具体的には、第１電極１６０は、金属単体または金属化合物などの導電性の材料を用いて形成されている。導電性の材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）もしくはプラチナ（Ｐｔ）などの金属単体、または、これらの２つ以上の金属の合金が用いられる。あるいは、導電性の材料としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）または窒化ハフニウム（ＨｆＮ）などの導電性の金属の窒化物が用いられてもよい。

【0098】

本実施の形態では、第１電極１６０は、遮光性を有する。ここで、遮光とは、少なくとも光の一部を遮ることを意味し、光の透過率が０％の場合だけでなく、透過率が所定の値より低いことを意味する。所定の値は、例えば１０％であるが、これに限らない。なお、第１電極１６０は、透光性を有してもよく、例えば、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）または酸化亜鉛（ＺｎＯ）などの導電性の酸化物が用いて形成されてもよい。

【0099】

第１電極１６０は、例えば、ＭＯＣＶＤ法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）またはスパッタリング法などを用いて形成される。第１電極１６０は、例えば半導体基板２の上方に、導電性の材料を薄膜状に成膜することで形成される。本実施の形態では、第１電極１６０は、第１絶縁層４ａの上面に配置されているが、これに限らない。第１電極１６０の膜厚は、例えば１５ｎｍであるが、これに限らない。

【0100】

絶縁膜１７０は、例えば、酸化シリコン（ＳｉＯ_２）よりも誘電率が高い、いわゆるｈｉｇｈ－ｋ材料を用いて形成されている。具体的には、絶縁膜１７０は、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）の酸化物を主成分として含有している。絶縁膜１７０は、ハフニウムまたはジルコニウムの酸化物を５０％以上含有している。絶縁膜１７０は、ＡＬＤ法、ＭＯＣＶＤ法またはＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着法などを用いて形成される。なお、絶縁膜１７０は、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、アルミニウム酸化膜などであってもよい。絶縁膜１７０は、複数の絶縁膜の積層構造を有してもよい。

【0101】

絶縁膜１７０は、第１電極１６０と第２電極１８０との間に設けられている。具体的には、絶縁膜１７０は、第１電極１６０の上面および第２電極１８０の下面の各々に接触し、略均一な膜厚で形成されている。絶縁膜１７０の膜厚は、例えば１０ｎｍ以上であり、一例として２０ｎｍであるが、これに限らない。

【0102】

第２電極１８０は、容量素子１５０が有する２つの電極の他方である。第２電極１８０は、第１電極１６０よりも半導体基板２から遠い電極であり、上部電極と呼ぶこともできる。

【0103】

第２電極１８０は、金属を含む。具体的には、第２電極１８０は、金属単体または金属化合物などの導電性の材料を用いて形成されている。第２電極１８０は、例えば、第１電極１６０と同じ材料を用いて形成される。このため、第２電極１８０も、遮光性を有する。なお、第２電極１８０は、第１電極１６０と異なる材料を用いて形成されていてもよい。第２電極１８０は、第１電極１６０と同様に、ＭＯＣＶＤ法、ＡＬＤ法またはスパッタリング法などを用いて形成される。

【0104】

本実施の形態では、図４および図５Ａに示すように、第２電極１８０は、隣り合う２つの画素１０Ａおよび１０Ｂ間で連続している。すなわち、画素１０Ａの容量素子１５０Ａの第２電極１８０Ａと、画素１０Ｂの容量素子１５０Ｂの第２電極１８０Ｂとは、連続する単一の電極１８１である。

【0105】

図５Ａに示すように、単一の電極１８１は、画素１０Ａおよび１０Ｂに跨って配置されている。具体的には、単一の電極１８１は、平面視において、画素１０Ａおよび１０Ｂの境界の少なくとも一部に重なっている。なお、平面視とは、半導体基板２の主面に対して直交する方向から見ることを意味する。

【0106】

単一の電極１８１は、画素１０Ａの容量素子１５０Ａの第１電極１６０Ａと画素１０Ｂの容量素子１５０Ｂの第１電極１６０Ｂとを覆っている。第１電極１６０Ａおよび１６０Ｂのいずれとも、単一の電極１８１によって完全に覆われており、平面視において単一の電極１８１の外側にははみ出していない。

【0107】

単一の電極１８１には、開口１９１Ａ、１９２Ａおよび１９３Ａが画素１０Ａ内に設けられ、開口１９１Ｂ、１９２Ｂおよび１９３Ｂが画素１０Ｂ内に設けられている。これらの開口１９１Ａ、１９２Ａおよび１９３Ａならびに１９１Ｂ、１９２Ｂおよび１９３Ｂは、ビア、コンタクトプラグまたは配線と単一の電極１８１との接触を避けるために設けられている。例えば、開口１９１Ａおよび１９１Ｂはそれぞれ、図４に示すように、画素電極１３０と半導体基板２の拡散層３６ｓとを電気的に接続するための配線の一部であるコンタクトプラグｃｐ１と単一の電極１８１との接触を避けるために設けられている。開口の個数および配置は、一例にすぎず、特に限定されない。

【0108】

単一の電極１８１は、平面視において、画素１０Ａの光電変換部１００Ａと画素１０Ｂの光電変換部１００Ｂとの間の領域と少なくとも一部で重なっている。光電変換部１００Ａの平面視形状は、画素電極１３０Ａの平面視形状に一致する。光電変換部１００Ｂの平面視形状は、画素電極１３０Ｂの平面視形状に一致する。つまり、単一の電極１８１は、平面視において、画素１０Ａの光電変換部１００Ａの画素電極１３０Ａと画素１０Ｂの光電変換部１００Ｂの画素電極１３０Ｂとの間の領域と少なくとも一部で重なっている。図５Ｂに示す領域１３１は、画素電極１３０Ａおよび１３０Ｂ間の領域のうち、単一の電極１８１が平面視で重なる領域である。

【0109】

画素電極１３０Ａおよび１３０Ｂは、遮光性を有する。このため、画素電極１３０Ａおよび１３０Ｂは、光電変換膜１２０で光電変換されなかった光、すなわち、迷光が半導体基板２の拡散層３６ｓまたはトランジスタのチャネルに入射し、暗電流などのノイズの発生を抑制することができる。しかしながら、画素電極１３０Ａと画素電極１３０Ｂとの間の領域１３１を通過する迷光が半導体基板２の拡散層３６ｓまたはトランジスタのチャネルに入射する可能性がある。

【0110】

これに対して、上述したとおり、撮像装置１では、画素電極１３０Ａおよび１３０Ｂ間の領域１３１に重なるように、単一の電極１８１が設けられている。単一の電極１８１は遮光性を有するので、領域１３１を通過する迷光の少なくとも一部を遮光し、半導体基板２の拡散層３６ｓおよびトランジスタのチャネルに到達するのを抑制することができる。これにより、ノイズを低減することができる。

【0111】

また、ノイズの発生要因としては、半導体基板２と光電変換部１００との間に配置される配線が拡散層３６ｓとのカップリングに起因するクロストークがある。これに対しても、単一の電極１８１が領域１３１に重なるように配置されていることで、カップリングの抑制効果が高くなる。つまり、カップリングに起因するクロストークを低減することができるので、ノイズをより低減することができる。

【0112】

なお、単一の電極１８１、すなわち、第２電極１８０は、感度調整線３２（図２を参照）と電気的に接続される。単一の電極１８１には、感度調整線３２を介して、電圧源から所定の電位が印加される。ここでは電圧源は垂直走査回路１６である。例えば、単一の電極１８１に一定の電位を供給することにより、単一の電極１８１の電位を一定の電位に保持し得る。これにより、比較的大きな容量値を有する容量素子１５０の単一の電極１８１をシールド電極として機能させることが可能である。また、単一の電極１８１の電位を制御することにより、電荷蓄積領域４４の電位を制御し得る。言い換えれば、感度調整線３２を介して単一の電極１８１に供給される電圧を調整することにより、撮像装置１の感度を調整し得る。

【0113】

本実施の形態において、単一の電極１８１は、透光性を有する導電材料を用いて形成されていてもよい。この場合であっても、配線と拡散層３６ｓとのカップリングに起因するクロストークを抑制することができるので、ノイズを低減することができる。

【0114】

また、隣接する２つの画素１０Ａおよび１０Ｂの容量素子１５０のみが接続されることで、他の容量素子を分離できるため、ストリーキングなどの行方向に伝搬するノイズの影響を受け難くすることができる。

【0115】

なお、図４には、図２に示される第１容量素子４１が図示されていない。第１容量素子４１は、第２容量素子４２、すなわち、容量素子１５０と同様に、光電変換部１００と半導体基板２との間に配置されている。例えば、第１容量素子４１は、増幅トランジスタ３４のゲート電極３４ｅを一方の電極とし、層間絶縁層４内に形成された電極（図示せず）を他方の電極として有してもよい。この場合、図３に破線で示されるように、第１容量素子４１は、平面視でゲート電極３４ｅに重なるように設けられる。

【0116】

［変形例１］
次に、本実施の形態の変形例１について、図６Ａおよび図６Ｂを用いて説明する。

【0117】

図６Ａは、本実施の形態に係る複数の画素１０Ａから１０Ｄの各々の容量素子の第１電極１６０から１６０Ｄおよび第２電極１８０Ａから１８０Ｄを模式的に示す平面図である。図６Ｂは、本実施の形態に係る複数の画素１０Ａから１０Ｄの各々の画素電極１３０Ａから１３０Ｄを模式的に示す平面図である。

【0118】

画素１０Ａ、１０Ｂ、１０Ｃおよび１０Ｄはそれぞれ、第１画素、第２画素、第３画素および第４画素の一例である。画素１０Ｂは、第１方向において画素１０Ａに隣接している。画素１０Ｃは、第２方向において画素１０Ａに隣接している。画素１０Ｄは、第１方向において画素１０Ｃに隣接し、かつ、第２方向において画素１０Ｂに隣接している。なお、第１方向は、例えば、行方向である。第２方向は、第１方向とは異なる方向であり、例えば、列方向である。

【0119】

本変形例では、実施の形態１と同様に、第１方向において隣接する２つの画素１０毎に、容量素子１５０の第２電極１８０が、連続する単一の電極を構成している。図６Ａに例示する構成では、画素１０Ａの第２電極１８０Ａと画素１０Ｂの第２電極１８０Ｂとは、連続する単一の電極１８１ａである。画素１０Ｃの第２電極１８０Ｃと画素１０Ｄの第２電極１８０Ｄとは、連続する単一の電極１８１ｂである。画素１０Ａから１０Ｄの各々の容量素子１５０の第１電極１６０Ａから１６０Ｄはそれぞれ、互いに離間して設けられている。

【0120】

本変形例では、第２電極１８０Ａおよび１８０Ｂである単一の電極１８１ａは、第２電極１８０Ｃおよび１８０Ｄである単一の電極１８１ｂから離間している。また、単一の電極１８１ａは、対応する画素１０Ａおよび１０Ｂの各々の中心からずれて配置されている。簡単に言えば、単一の電極１８１ａは、図５Ａに示される単一の電極１８１を平面視における斜め上方にシフトさせて配置したものである。

【0121】

具体的には、単一の電極１８１ａは、平面視において、画素１０Ａの画素電極１３０Ａと画素１０Ｃの画素電極１３０Ｃとの間の領域、および、画素１０Ｂの画素電極１３０Ｂと画素１０Ｄの画素電極１３０Ｄとの間の領域と少なくとも一部で重なっている。図６Ａに示す例では、単一の電極１８１ａは、平面視において、画素１０Ｃおよび１０Ｄの各々の一部に重なっている。具体的には、単一の電極１８１ａは、平面視において、画素１０Ｃの画素電極１３０Ｃおよび画素１０Ｄの画素電極１３０Ｄの各々の一部に重なっている。

【0122】

これにより、図６Ｂに示されるように、単一の電極１８１ａは、平面視で画素電極１３０Ａから１３０Ｄには重ならない格子状の領域のうち、Ｔ字状の領域１３２ａを覆うことができる。実施の形態１の場合に比較して、単一の電極１８１ａによって覆われる領域を増やすことができるので、迷光の遮光機能およびクロストークの抑制機能を高めることができ、ノイズをより低減することができる。なお、単一の電極１８１ｂも同様に、Ｔ字状の領域１３２ｂを覆うことができる。

【0123】

本変形例では、単一の電極１８１ａおよび１８１ｂのずれた配置に合わせるように、各画素１０Ａから１０Ｄの各々の容量素子１５０の第１電極１６０Ａから１６０Ｄもずれて配置されている。例えば、第１電極１６０Ａは、平面視において、画素１０Ｂ、１０Ｃおよび１０Ｄの各々に重なっている。第１電極１６０Ｂ、１６０Ｃおよび１６０Ｄについても同様である。なお、第１電極１６０Ａから１６０Ｄはそれぞれ、対応する画素内にのみ設けられていてもよい。

【0124】

本変形例において、単一の電極１８１ａおよび１８１ｂがシフトする方向は、平面視において、斜め上方には限定されず、斜め下方、直上方向または直下方向であってもよい。

【0125】

［変形例２］
次に、本実施の形態の変形例２について、図７Ａおよび図７Ｂを用いて説明する。

【0126】

図７Ａは、本変形例に係る複数の画素１０Ａから１０Ｄの各々の容量素子の第１電極１６０Ａから１６０Ｄおよび第２電極１８０Ａから１８０Ｄを模式的に示す平面図である。図７Ｂは、本変形例に係る複数の画素１０Ａから１０Ｄの各々の画素電極１３０Ａから１３０Ｄを模式的に示す平面図である。

【0127】

本変形例では、２行２列で配置された４つの画素１０毎に、容量素子１５０の第２電極１８０が、連続する単一の電極を構成している。図７Ａに示すように、画素１０Ａの第２電極１８０Ａと、画素１０Ｂの第２電極１８０Ｂと、画素１０Ｃの第２電極１８０Ｃと、画素１０Ｄの第２電極１８０Ｄとは、連続する単一の電極１８２である。

【0128】

これにより、図７Ｂに示されるように、単一の電極１８２は、平面視で画素電極１３０Ａから１３０Ｄには重ならない格子状の領域のうち、十字状（クロス状）の領域１３３を覆うことができる。実施の形態１の場合に比較して、単一の電極１８２によって覆われる領域を増やすことができるので、ノイズをより低減することができる。

【0129】

本変形例において、変形例１と同様に、単一の電極１８２はシフトしていてもよい。シフトする方向は、平面視において、斜め上方、斜め下方、直上方向、直下方向、左方向または右方向であってもよい。

【0130】

以上のように、本実施の形態および各変形例では、複数の画素１０の容量素子１５０の第２電極１８０が、隣り合う２個または４個毎に、連続する単一の電極を構成している。これにより、単一の電極が、隣り合う２個または４個の画素１０間の領域に平面視で重なるので、単一の電極の遮光機能およびシールド機能を利用して、ノイズを低減することができる。

【0131】

なお、本実施の形態および各変形例において、単一の電極を構成する第２電極１８０を含む画素１０の個数は、２個または４個に限定されず、３個または５個以上であってもよい。例えば、単一の電極を構成する画素１０は、３行３列の９個の画素１０であってもよく、１行５列または５行１列の５個の画素１０であってもよい。

【0132】

また、単一の電極の平面視の外形は、矩形でなくてもよい。例えば、単一の電極を構成する第２電極１８０を含む複数の画素１０の平面視形状は、矩形でなくてもよく、例えば、Ｌ字状であってもよい。例えば、単一の電極を構成する第２電極１８０を含む３個の画素１０が、１つの画素１０を中心に第１方向および第２方向の各々に並んでいてもよい。単一の電極を構成する第２電極１８０の個数を所定数以下に少なくすることによって、単一の電極を介してノイズが他の画素へ伝搬するのを抑制することができる。

【0133】

（実施の形態２）
続いて、実施の形態２について説明する。

【0134】

実施の形態２に係る撮像装置では、行毎または列毎に、各画素の容量素子の第２電極が単一の電極を構成している。以下では、実施の形態１およびその変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0135】

図８Ａは、本変形例に係る複数の画素１０Ａから１０Ｆの各々の容量素子の第１電極１６０Ａから１６０Ｆおよび第２電極１８０Ａから１８０Ｆを模式的に示す平面図である。図８Ｂは、本変形例に係る複数の画素１０Ａから１０Ｆの各々の画素電極１３０Ａから１３０Ｆを模式的に示す平面図である。

【0136】

本実施の形態に係る複数の画素１０は、第１方向に配列された複数の画素１０毎に画素群を複数構成している。具体的には、図８Ａおよび図８Ｂに示すように、画素１０Ａ、１０Ｂおよび１０Ｅは、第１方向に配列されており、画素群１０ａを構成している。画素１０Ｃ、１０Ｄおよび１０Ｆは、第１方向に配列されており、画素群１０ｂを構成している。画素群１０ａは、第１画素群の一例である。画素群１０ｂは、第２画素群の一例であり、画素群１０ａと第２方向において隣接している。第１方向は、例えば、行方向である。第２方向は、第１方向とは異なる方向であり、例えば、列方向である。

【0137】

なお、図８Ａおよび図８Ｂでは、画素群１０ａおよび１０ｂの各々が３個の画素１０を含む例を示しているが、画素群１０ａおよび１０ｂはそれぞれ、第１方向に配列された全ての画素１０を含んでいる。すなわち、画素群１０ａおよび１０ｂはそれぞれ、１行分の画素１０から構成されている。

【0138】

本実施の形態では、画素群毎に、連続する単一の電極が設けられている。具体的には、図８Ａに示すように、画素群１０ａに含まれる複数の画素１０Ａ、１０Ｂおよび１０Ｅの各々の第２電極１８０Ａ、１８０Ｂおよび１８０Ｅは、連続する単一の電極１８３ａである。単一の電極１８３ａは、複数の画素１０が配置された画素領域のうち、第１方向に沿って一方端から他方端まで延びている。

【0139】

同様に、画素群１０ｂに含まれる複数の画素１０Ｃ、１０Ｄおよび１０Ｆの各々の第２電極１８０Ｃ、１８０Ｄおよび１８０Ｆは、連続する単一の電極１８３ｂである。単一の電極１８３ｂは、複数の画素１０が配置された画素領域のうち、第１方向に沿って一方端から他方端まで延びている。単一の電極１８３ａおよび１８３ｂは、互いに離間して配置されている。

【0140】

これにより、図８Ｂに示されるように、単一の電極１８３ａは、平面視において、画素群１０ａに含まれる画素１０Ａ、１０Ｂおよび１０Ｅの各々の画素電極１３０Ａ、１３０Ｂおよび１３０Ｅ間の領域１３４ａと少なくとも一部で重なっている。単一の電極１８３ｂも同様に、平面視において、画素群１０ｂに含まれる画素１０Ｃ、１０Ｄおよび１０Ｆの各々の画素電極１３０Ｃ、１３０Ｄおよび１３０Ｆ間の領域１３４ｂと少なくとも一部で重なっている。実施の形態１の場合に比較して、単一の電極１８３ａまたは１８３ｂによって覆われる領域を増やすことができるので、ノイズをより低減することができる。

【0141】

また、容量素子１５０の第２電極１８０に供給する基準電位を行毎に変えることにより感度を変化させることができる。また、行方向の配線抵抗を低減できるため、行方向の基準電位を安定化させることができる。

【0142】

なお、第２電極１８０に基準電位を供給する配線は、図２に示す感度調整線３２である。図１に示すように、感度調整線３２は、行方向、すなわち、第１方向に沿って延びている。感度調整線３２が他の行の第２電極１８０に平面視で重ならないようにすることができるので、感度調整線３２を介したノイズの伝搬を抑制することができる。

【0143】

［変形例１］
次に、本実施の形態の変形例１について、図９Ａおよび図９Ｂを用いて説明する。

【0144】

図９Ａは、本変形例に係る複数の画素１０Ａから１０Ｆの各々の容量素子の第１電極１６０Ａから１６０Ｆおよび第２電極１８０Ａから１８０Ｆを模式的に示す平面図である。図９Ｂは、本変形例に係る複数の画素１０Ａから１０Ｆの各々の画素電極１３０Ａから１３０Ｆを模式的に示す平面図である。

【0145】

本変形例では、第２電極１８０Ａ、１８０Ｂおよび１８０Ｅを含む単一の電極１８３ａは、画素群１０ａの中心からずれて配置されている。簡単に言えば、単一の電極１８３ａは、図８Ａに示される単一の電極１８１ａを平面視における上方にシフトさせて配置したものである。なお、シフトさせる方向は、平面視における下方であってもよい。

【0146】

具体的には、図９Ａに示す例では、単一の電極１８３ａは、平面視において、画素群１０ｂに含まれる画素１０Ｃ、１０Ｄおよび１０Ｆの各々の一部に重なっている。具体的には、単一の電極１８３ａは、平面視において、画素１０Ｃの画素電極１３０Ｃ、画素１０Ｄの画素電極１３０Ｄおよび画素１０Ｆの画素電極１３０Ｆの各々の一部に重なっている。

【0147】

これにより、図９Ｂに示すように、単一の電極１８３ａは、平面視で画素電極１３０には重ならない格子状の領域のうち、櫛歯状の領域１３５ａを覆うことができる。実施の形態２の場合に比較して、単一の電極１８３ａによって覆われる領域を増やすことができるので、ノイズをより低減することができる。なお、単一の電極１８３ｂも同様に、櫛歯状の領域１３５ｂを覆うことができる。

【0148】

［変形例２］
次に、本実施の形態の変形例２について、図１０Ａおよび図１０Ｂを用いて説明する。

【0149】

図１０Ａは、本変形例に係る複数の画素１０Ａから１０Ｆの各々の容量素子の第１電極１６０Ａから１６０Ｆおよび第２電極１８０Ａから１８０Ｆを模式的に示す平面図である。図１０Ｂは、本変形例に係る複数の画素１０Ａから１０Ｆの各々の画素電極１３０Ａから１３０Ｆを模式的に示す平面図である。

【0150】

本変形例では、第１方向が列方向であり、第２方向が行方向である。つまり、列方向に配列された複数の画素１０毎に画素群が構成されている。具体的には、図１０Ａおよび図１０Ｂに示すように、画素１０Ａおよび１０Ｃは、列方向に配列されており、画素群１０ｃを構成している。画素１０Ｂおよび１０Ｄは、列方向に配列されており、画素群１０ｄを構成している。画素１０Ｅおよび１０Ｆは、列方向に配列されており、画素群１０ｅを構成している。画素群１０ｃは、第１画素群の一例である。画素群１０ｄは、第２画素群の一例であり、画素群１０ｃと行方向において隣接している。画素群１０ｅは、第３画素群の一例であり、画素群１０ｄと行方向において隣接している。

【0151】

単一の電極は、画素群毎に設けられる。例えば、図１０Ａに示すように、単一の電極１８３ｃは、画素群１０ｃの画素１０Ａおよび１０Ｃの第２電極１８０Ａおよび１８０Ｃを含んでいる。単一の電極１８３ｄは、画素群１０ｄの画素１０Ｂおよび１０Ｄの第２電極１８０Ｂおよび１８０Ｄを含んでいる。単一の電極１８３ｅは、画素群１０ｅの画素１０Ｅおよび１０Ｆの第２電極１８０Ｅおよび１８０Ｆを含んでいる。

【0152】

この場合においても、図１０Ｂに示すように、単一の電極１８３ｃは、平面視において、画素群１０ｃに含まれる画素１０Ａおよび１０Ｃの各々の画素電極１３０Ａおよび１３０Ｃ間の領域１３６ｃと少なくとも一部で重なっている。単一の電極１８３ｄおよび１８３ｅも同様に、図１０Ｂに示す領域１３６ｄおよび１３６ｅの各々と少なくとも一部で重なっている。実施の形態１の場合に比較して、単一の電極１８３ｃから１８３ｅによって覆われる領域を増やすことができるので、ノイズをより低減することができる。

【0153】

また、列方向に配列された画素１０の容量素子１５０のみが接続されることで、行方向に配列された容量素子１５０を分離できるため、ストリーキングなどの行方向に伝搬するノイズの影響を受け難くすることができる。

【0154】

なお、図１０Ａおよび図１０Ｂでは、画素群１０ｃ、１０ｄおよび１０ｅの各々が２個の画素１０を含む例を示しているが、画素群１０ｃ、１０ｄおよび１０ｅはそれぞれ、第１方向に配列された全ての画素１０を含んでいてもよい。すなわち、画素群１０ｃ、１０ｄおよび１０ｅはそれぞれ、１列分の画素１０から構成されていてもよい。

【0155】

（実施の形態３）
続いて、実施の形態３について説明する。

【0156】

実施の形態３に係る撮像装置では、全ての画素の容量素子の第２電極が単一の電極を構成している。以下では、実施の形態１および２ならびにこれらの変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0157】

図１１Ａは、本実施の形態に係る複数の画素１０Ａから１０Ｆの各々の容量素子の第１電極１６０Ａから１６０Ｆおよび第２電極１８０Ａから１８０Ｆを模式的に示す平面図である。図１１Ｂは、本実施の形態に係る複数の画素１０Ａから１０Ｆの各々の画素電極１３０Ａから１３０Ｆを模式的に示す平面図である。

【0158】

本実施の形態では、図１１Ａに示すように、複数の画素１０Ａから１０Ｆの各々の容量素子１５０の第２電極１８０Ａから１８０Ｆが、連続する単一の電極１８４である。図１１Ａでは、６つの画素１０Ａから１０Ｆのみを図示しているが、撮像装置が備える全ての画素１０の容量素子１５０の第２電極１８０が、連続する単一の電極１８４である。

【0159】

これにより、図１１Ｂに示すように、平面視で画素電極１３０には重ならない格子状の領域１３７を覆うことができる。実施の形態１の場合に比較して、単一の電極１８４によって覆われる領域を増やすことができるので、ノイズをより低減することができる。

【0160】

また、容量素子１５０の第２電極１８０が行方向および列方向に互いに接続されているため、単一の電極１８４を低抵抗化できる。よって、単一の電極１８４に供給される基準電位を安定化できる。また、行方向に発生するノイズが列方向にも分散されるため、ノイズの影響が見え難くなる。

【0161】

（実施の形態４）
続いて、実施の形態４について説明する。

【0162】

実施の形態４に係る撮像装置では、容量素子の第２電極だけでなく、第１電極も画素間の領域の少なくとも一部と重なっている。以下では、実施の形態１から３およびこれらの変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0163】

図１２は、本実施の形態に係る撮像装置の複数の画素１０Ａおよび１０Ｂの断面を模式的に示す断面図である。図１２に示す画素１０Ａおよび１０Ｂは、図４に示す構成と比較して、容量素子１５０の代わりに容量素子２５０を備える。容量素子２５０は、第１電極２６０と、絶縁膜１７０と、第２電極１８０と、を含む。絶縁膜１７０および第２電極１８０は、実施の形態１と同じである。

【0164】

第１電極２６０は、第２電極１８０と同様に、隣接する画素１０まで延びている。例えば、画素１０Ａの容量素子２５０Ａが画素１０Ａと画素１０Ｂとに跨って配置されている。具体的には、画素１０Ａの容量素子２５０Ａの第１電極２６０Ａは、平面視において、画素１０Ｂの光電変換部１００Ｂと少なくとも一部で重なっている。具体的には、第１電極２６０Ａは、画素１０Ｂの光電変換部１００Ｂの画素電極１３０Ｂと少なくとも一部で重なっている。画素１０Ｂの容量素子２５０Ｂの第１電極２６０Ｂについても同様に、画素１０Ｂが隣接する画素（図示せず）まで延びている。

【0165】

以上の構成により、第１電極２６０と第２電極１８０とが平面視で重なる面積が大きくなるので、容量素子２５０の容量を大きくすることができる。また、画素１０毎に、容量素子２５０の容量値を変更することもできるので、容量値の設計の自由度を高めることができる。

【0166】

［変形例］
次に、実施の形態４の変形例について、図１３を用いて説明する。

【0167】

図１３は、本変形例に係る撮像装置の複数の画素１０Ａおよび１０Ｂの断面を模式的に示す断面図である。図１３に示す画素１０Ａおよび１０Ｂは、図１２に示す構成と比較して、容量素子２５０の代わりに容量素子３５０を備える。容量素子３５０は、第１電極３６０と、絶縁膜１７０と、第２電極１８０と、を含む。絶縁膜１７０および第２電極１８０は、実施の形態４と同じである。

【0168】

第１電極３６０は、第２電極１８０に対する配置が画素１０毎に異なっている。具体的には、画素１０Ａの容量素子３５０Ａの第１電極３６０Ａは、第２電極１８０Ａおよび１８０Ｂを含む単一の電極の下面に対向している。なお、単一の電極の下面は、第１面の一例であり、半導体基板２側の主面である。

【0169】

画素１０Ｂの容量素子３５０Ｂの第１電極３６０Ｂは、第２電極１８０Ａおよび１８０Ｂを含む単一の電極の上面に対向している。なお、単一の電極の上面は、第１面と反対側の第２面の一例であり、光電変換部１００側の主面である。

【0170】

以上の構成により、隣接する画素１０間において、２つの第１電極３６０が異なる高さに位置するので、レイアウト、形状および面積の自由度を高めることができる。例えば、図１３に示すように、第１電極３６０Ａと第１電極３６０Ｂとは、平面視において、少なくとも一部が重なっていてもよい。これにより、第１電極３６０Ａおよび３６０Ｂの各々の大面積化が可能になるので、容量素子３５０Ａおよび３５０Ｂの容量を大きくすることができる。例えば、容量素子３５０Ａおよび３５０Ｂを、飽和電荷量を拡大させるために利用することで、各画素１０のダイナミックレンジを大きくすることができる。

【0171】

なお、本実施の形態では、１つの画素１０内で単一の電極の上側および下側の両方に第１電極３６０が配置されてもよい。この場合、上側および下側の両方の第１電極３６０は、互いに電気的に接続され、同電位となる。これにより、容量素子３５０の容量値を大きくすることができ、画素１０のダイナミックレンジを大きくすることができる。なお、上側の第１電極３６０および下側の第１電極３６０は、互いに電気的に接続されなくてもよい。これにより、単一の電極を共通電極とする２つの容量素子として利用することもできる。

【0172】

（実施の形態５）
続いて、実施の形態５について説明する。

【0173】

実施の形態５に係る撮像装置では、容量素子がトレンチ形状を有する。以下では、実施の形態１から４およびこれらの変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0174】

図１４は、本実施の形態に係る撮像装置の画素１０Ａおよび１０Ｂの断面を模式的に示す断面図である。図１４に示す画素１０Ａおよび１０Ｂは、図４に示す構成と比較して、容量素子１５０の代わりに容量素子４５０を備える。画素１０Ａの容量素子４５０Ａは、トレンチ部４９０Ａを有する。画素１０Ｂの容量素子４５０Ｂは、トレンチ部４９０Ｂを有する。

【0175】

トレンチ部４９０Ａおよび４９０Ｂはそれぞれ、第１絶縁層４ａに設けられた凹部内に設けられている。凹部の内面に沿って、第１電極１６０と、絶縁膜１７０と、第２電極１８０とがこの順で積層されることによって、トレンチ部４９０Ａおよび４９０Ｂが形成されている。トレンチ部４９０Ａおよび４９０Ｂが設けられていることにより、容量素子４５０は、半導体基板２の主面に平行な方向だけでなく、主面に垂直な方向にも立体的に構成される。これにより、第１電極１６０と第２電極１８０とが対向する領域の面積が増加するので、容量素子４５０の容量を大きくすることができ、画素のダイナミックレンジを大きくすることができる。

【0176】

図１４では、容量素子４５０が１つのトレンチ部を有する例を示しているが、複数個のトレンチ部が設けられていてもよい。また、容量素子４５０Ａおよび４５０Ｂの一方のみにトレンチ部が設けられていてもよい。すなわち、トレンチ部４９０Ａおよび４９０Ｂの一方は、設けられていなくてもよい。

【0177】

（実施の形態６）
続いて、実施の形態６について説明する。

【0178】

実施の形態６に係る撮像装置では、隣接する２つの画素の感度が異なる。以下では、実施の形態１から５およびこれらの変形例との相違点を中心に説明し、共通点の説明を省略または簡略化する。

【0179】

図１５は、本実施の形態に係る撮像装置の画素の例示的な回路構成を示す図である。図１５では、隣接する２つの画素１０Ａおよび１０Ｂを示している。画素１０Ｂは、画素１０Ａと回路構成が異なる。具体的には、画素１０Ｂは、リセットトランジスタ３６、第１容量素子４１を有さない。また、画素１０Ｂの電源配線２２には、第１の電圧Ｖａ１は印加されず、第２の電圧Ｖａ２が常に印加される。

【0180】

画素１０Ａは、低輝度の被写体用の高感度画素である。画素１０Ｂは、高輝度の被写体用の低感度かつ高飽和画素である。画素１０Ａの画素電極１３０Ａの面積は、画素１０Ｂの画素電極１３０Ｂの面積よりも大きい。これにより、画素１０Ａの感度は、画素１０Ｂの感度よりも高くなる。また、画素１０Ｂの容量素子１５０Ｂの容量を大きくすることにより、画素１０Ｂは、高輝度の被写体であっても飽和せずに撮像することができる。これらの画素１０Ａによって得られる画像と画素１０Ｂによって得られる画像とを合成することにより、ダイナミックレンジの広い画像を得ることができる。また、画素１０Ｂは、ｋＴＣノイズの影響が小さいため、ノイズキャンセルのためのフィードバックを行わない。

【0181】

図１６Ａは、本実施の形態に係る複数の画素１０Ａおよび１０Ｂの各々の容量素子の第１電極１６０Ａおよび１６０Ｂならびに第２電極１８０Ａおよび１８０Ｂを模式的に示す平面図である。図１６Ｂは、本実施の形態に係る複数の画素１０Ａおよび１０Ｂの各々の画素電極１３０Ａおよび１３０Ｂを模式的に示す平面図である。

【0182】

本実施の形態では、画素１０Ｂの容量素子１５０Ｂは、画素１０Ｂの画素電極１３０Ａと重なる領域に配置されている。また、画素１０Ａの容量素子１５０Ａの第２電極１８０Ａおよび画素１０Ｂの容量素子１５０Ｂの第２電極１８０Ｂは、矩形状の単一の電極である。

【0183】

本実施の形態に係る撮像装置のように、隣接する２つの画素１０Ａおよび１０Ｂの構成が異なっていても、画素１０Ａの容量素子１５０Ａの第２電極１８０Ａと、画素１０Ｂの容量素子１５０Ｂの第２電極１８０Ｂとを一体化させることにより、上記した各実施の形態と同様の効果を得ることができる。具体的には、第２電極１８０Ａおよび１８０Ｂが一体化した単一の電極は、図１６Ｂの網掛けで示される領域を覆うので、迷光およびクロストークを低減することができ、ノイズを低減することができる。

【0184】

［変形例］
次に、実施の形態６の変形例について、図１７を用いて説明する。

【0185】

図１７は、本変形例に係る撮像装置の画素の例示的な回路構成を示す図である。図１７では、隣接する２つの画素１０Ａおよび１０Ｂを示している。画素１０Ａおよび１０Ｂは、増幅トランジスタ３４およびアドレストランジスタ４０を共有している。画素１０Ａの回路構成は、図２に示す画素１０の回路構成と実質的に同じである。図１７では、垂直信号線１８とフィードバック経路との分岐点が、アドレストランジスタ４０のソースおよびドレインのうち、増幅トランジスタ３４に接続されていない方に設けられている点が相違する。なお、図１７の画素１０Ａの回路構成は、図２に示す画素１０の回路構成と全く同じであってもよい。

【0186】

図１７の画素１０Ｂは、光電変換部１００Ｂと、リセットトランジスタ３６Ｂと、容量素子１５０Ｂと、電荷蓄積領域４４Ｂと、を含む。リセットトランジスタ３６Ｂと、容量素子１５０Ｂと、電荷蓄積領域４４Ｂとはそれぞれ、画素１０Ａのリセットトランジスタ３６と、容量素子１５０Ａと、電荷蓄積領域４４とに相当する。

【0187】

例えば、画素１０Ａの光電変換部１００Ａの画素電極１３０Ａの面積は、画素１０Ｂの光電変換部１００Ｂの画素電極１３０Ｂの面積よりも大きい。これにより、画素１０Ａの光電変換部１００Ａの感度は、画素１０Ｂの光電変換部１００Ｂの感度よりも高くなる。また、画素１０Ｂの光電変換部１００Ｂに接続される容量素子１５０Ｂの容量を大きくすることにより、画素１０Ｂの光電変換部１００Ｂは、高輝度の被写体であっても飽和せずに撮像することができる。

【0188】

画素１０Ａの光電変換部１００Ａによって得られる信号と、画素１０Ｂの光電変換部１００Ｂによって得られる信号とは、共通の増幅トランジスタ３４によって順次に出力される。画素１０Ａの光電変換部１００Ａによって得られる画像と画素１０Ｂの光電変換部１００Ｂによって得られる画像とを合成することにより、ダイナミックレンジの広い画像を得ることができる。

【0189】

本変形例の構成であっても、画素１０Ａの容量素子１５０Ａの第２電極１８０Ａを、隣接する他の画素１０Ｂの容量素子１５０Ｂの第２電極１８０Ｂと一体化してもよい。あるいは、第２電極１８０Ａまたは１８０Ｂを、増幅トランジスタ３４を共通化していない他の画素１０Ａの容量素子１５０Ａの第２電極１８０Ａまたは他の画素１０Ｂの容量素子１５０Ｂの第２電極１８０と一体化してもよい。

【0190】

（実施の形態７）
続いて、実施の形態７について説明する。

【0191】

実施の形態７に係る撮像装置では、光電変換部が半導体基板内に設けられている。以下では、実施の形態１から６およびこれらの変形例との相違点を中心に説明し、共通点の説明を省略または簡略化する。

【0192】

図１８は、本実施の形態に係る撮像装置の複数の画素１０Ａおよび１０Ｂの模式的な断面図である。

【0193】

図１８に示されるように、画素１０Ａおよび１０Ｂはそれぞれ、光電変換部１００の代わりに、フォトダイオードＰＤを備える。フォトダイオードＰＤは、光電変換部の一例であり、例えば、ＰＮ接合を有するフォトダイオードである。フォトダイオードＰＤは、半導体基板２内に形成された不純物領域などによって形成されている。

【0194】

本実施の形態に係る撮像装置は、裏面照射型のＣＭＯＳイメージセンサである。なお、裏面とは、半導体基板２が有する２つの主面の一方であり、層間絶縁層４が設けられる主面とは反対側の面である。本実施の形態に係る撮像装置では、半導体基板２の裏面側から、すなわち、図１８において紙面上方から光が入射する。

【0195】

また、本実施の形態に係る撮像装置は、チップスタック構造を有する。具体的には、撮像装置は、第１チップ５１０ａと、第２チップ５１０ｂとを備える。第１チップ５１０ａと第２チップ５１０ｂとは、縦方向に重ねて配置、すなわち、スタックされている。

【0196】

図１８に示されるように、第１チップ５１０ａは、半導体基板２と、層間絶縁層４とを備える。第２チップ５１０ｂは、半導体基板５０２と、層間絶縁層５０４とを備える。第１チップ５１０ａおよび第２チップ５１０ｂがそれぞれ製造された後、重ねて配置されることで、画素１０Ａおよび１０Ｂを備える撮像装置が形成される。具体的には、半導体基板２の主面上に形成された層間絶縁層４と、半導体基板５０２の主面上に形成された層間絶縁層５０４とが貼り合わされている。なお、図１８では、貼り合わせ面を一点鎖線で模式的に示している。本実施の形態では、層間絶縁層５０４は、２つの絶縁層５０４ａおよび５０４ｂを備える。層間絶縁層４および５０４の各々の層数は、これらに限定されない。

【0197】

図１８に示される例では、第１チップ５１０ａには、リセットトランジスタ３６、フィードバックトランジスタ３８および容量素子５５０Ａおよび５５０Ｂ設けられている。第２チップ５１０ｂには、増幅トランジスタ３４およびアドレストランジスタ４０が設けられている。画素１０の信号検出回路ＳＣに含まれる各素子は、第１チップ５１０ａおよび第２チップ５１０ｂのいずれに設けられていてもよい。

【0198】

図１８に示されるように、層間絶縁層４の最上層（紙面上の下側の層）である第５絶縁層４ｅには、導電性の端子部６０が設けられている。同様に、層間絶縁層５０４の最上層である絶縁層５０４ｂには、導電性の端子部５６０が設けられている。端子部６０および端子部５６０が接触して接続されることにより、半導体基板２に設けられた各素子と、半導体基板５０２に設けられた各素子との電気的な接続を行うことができる。

【0199】

容量素子５５０Ａおよび５５０Ｂはそれぞれ、トレンチ部を有する。図１８に示す例では、容量素子５５０Ａはそれぞれ、３つのトレンチ部５９１Ａ、５９２Ａおよび５９３Ａを有する。容量素子５５０Ｂも同様に、３つのトレンチ部５９１Ｂ、５９２Ｂおよび５９３Ｂを有する。トレンチ部５９１Ａおよび５９１Ｂがそれぞれ、対応する画素のリセットトランジスタ３６の拡散層３６ｄに接続されている。拡散層３６ｄは、リセットドレインノード４６（図２を参照）に相当する。

【0200】

また、本実施の形態では、上述した各実施の形態と同様に、容量素子５５０Ａの第２電極１８０Ａと、容量素子５５０Ｂの第２電極１８０Ｂとが、連続する単一の電極である。これにより、迷光の発生およびクロストークを抑制することができる。

【0201】

図１９Ａは、本実施の形態に係る複数の画素１０Ａおよび１０Ｂの各々の容量素子の第１電極１６０Ａおよび１６０Ｂならびに第２電極１８０Ａおよび１８０Ｂを模式的に示す平面図である。図１９Ｂは、本実施の形態に係る複数の画素１０Ａおよび１０Ｂの各々のフォトダイオードＰＤを模式的に示す平面図である。

【0202】

本実施の形態では、画素１０ＡのフォトダイオードＰＤおよび画素１０ＢのフォトダイオードＰＤ間の領域に重なるように、第２電極１８０Ａおよび１８０Ｂが設けられている。第２電極１８０Ａおよび１８０Ｂは、単一の電極を構成しており、遮光性を有する。このため、フォトダイオードＰＤ間の領域を通過する迷光の少なくとも一部を遮光し、半導体基板５０２の拡散層およびトランジスタのチャネルに到達するのを抑制することができる。これにより、ノイズを低減することができる。

【0203】

なお、図１９Ｂでは、平面視においてフォトダイオードＰＤが設けられていない領域のうち、第２電極１８０Ａおよび１８０Ｂに重なる領域に網掛けが付されている。図１９Ａおよび図１９Ｂを比較して分かるように、容量素子５５０Ａおよび５５０Ｂはそれぞれ、フォトダイオードＰＤと少なくとも一部で重なっていてもよい。これにより、フォトダイオードＰＤを透過した光があったとしても容量素子５５０Ａおよび５５０Ｂにより遮光されるため、ノイズを低減できる。

【0204】

（実施の形態８）
続いて、実施の形態８について説明する。

【0205】

実施の形態８に係るカメラシステムは、上述した各実施の形態または変形例に係る撮像装置を備える。以下では、各実施の形態およびこれらの変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0206】

図２０は、本実施の形態によるカメラシステムの構成例を模式的に示す。カメラシステム６００は、レンズ光学系６０１と、撮像装置１と、システムコントローラ６０３と、カメラ信号処理部６０４と、を備える。

【0207】

レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置１の撮像面に光を集光する。

【0208】

撮像装置１として、上述の各実施の形態または変形例に係る撮像装置１が用いられる。システムコントローラ６０３は、カメラシステム６００全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。

【0209】

カメラ信号処理部６０４は、撮像装置１からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

【0210】

本実施の形態によるカメラシステム６００によれば、上述の実施の形態による撮像装置１を利用することによって、ノイズを低減することができ、良好な画像を取得できる。

【0211】

（他の実施の形態）
以上、１つまたは複数の態様に係る撮像装置およびカメラシステムについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。

【0212】

例えば、各実施の形態および変形例では、複数の配線層のうち半導体基板に比較的近い位置に、単一の電極を有する容量素子を配置したが、より上層の配線層に配置してもよい。容量素子を配線層の上層に配置することにより、隣接する画素間を通過する光は、配線層内の配線によって散乱される前に単一の電極で遮光される。よって、散乱光によるノイズを低減できる。

【0213】

また、例えば、第１画素および第２画素は、互いに隣接しない画素であってもよい。すなわち、連続する単一の電極は、隣接しない２つの画素を繋ぐように設けられていてもよい。

【0214】

また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

【産業上の利用可能性】

【0215】

本開示の撮像装置は、例えばイメージセンサに適用可能である。本開示の撮像装置は、デジタルカメラ、医療用カメラ、ロボット用カメラなどに用いることができる。

【符号の説明】

【0216】

１ 撮像装置
２、５０２ 半導体基板
２ａ 支持基板
２ｇｗ 不純物層
２ｓ 素子分離領域
２ｗ ウェル
４、５０４ 層間絶縁層
４ａ 第１絶縁層
４ｂ 第２絶縁層
４ｃ 第３絶縁層
４ｄ 第４絶縁層
４ｅ 第５絶縁層
８ 定電流源
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ 画素
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ 画素群
１６ 垂直走査回路
１７ 蓄積制御線
１８ 垂直信号線
１９ 負荷回路
２０ カラム信号処理回路
２１ 水平信号読み出し回路
２２ 電源配線
２３ 水平共通信号線
２６ リセット信号線
２８ フィードバック制御線
３０ アドレス信号線
３２ 感度調整線
３４ 増幅トランジスタ
３４ｃ チャネル領域
３４ｄ、３４ｓ、３６ｄ、３６ｓ、３８ｄ 拡散層
３４ｅ ゲート電極
３６、３６Ｂ リセットトランジスタ
３８ フィードバックトランジスタ
４０ アドレストランジスタ
４１ 第１容量素子
４２ 第２容量素子
４４、４４Ｂ 電荷蓄積領域
４６ リセットドレインノード
５１ 第１スイッチ
５２ 第２スイッチ
５４ 電圧切り替え回路
６０、５６０ 端子部
６１ 第１配線層
６２ 第２配線層
６３ 第３配線層
１００、１００Ａ、１００Ｂ 光電変換部
１１０、１１０Ａ、１１０Ｂ 対向電極
１２０、１２０Ａ、１２０Ｂ 光電変換膜
１３０、１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅ、１３０Ｆ 画素電極
１３１、１３２ａ、１３２ｂ、１３３、１３４ａ、１３４ｂ、１３５ａ、１３５ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３７ 領域
１５０、１５０Ａ、１５０Ｂ、２５０、２５０Ａ、２５０Ｂ、３５０、３５０Ａ、３５０Ｂ、４５０、４５０Ａ、４５０Ｂ、５５０Ａ、５５０Ｂ 容量素子
１６０、１６０Ａ、１６０Ｂ、１６０Ｃ、１６０Ｄ、１６０Ｅ、１６０Ｆ、２６０、２６０Ａ、２６０Ｂ、３６０、３６０Ａ、３６０Ｂ 第１電極
１７０、１７０Ａ、１７０Ｂ 絶縁膜
１８０、１８０Ａ、１８０Ｂ、１８０Ｃ、１８０Ｄ、１８０Ｅ、１８０Ｆ 第２電極
１８１、１８１ａ、１８１ｂ、１８２、１８３ａ、１８３ｂ、１８３ｃ、１８３ｄ、１８３ｅ、１８４ 単一の電極
１９１Ａ、１９１Ｂ、１９２Ａ、１９２Ｂ、１９３Ａ、１９３Ｂ 開口
４９０Ａ、４９０Ｂ、５９１Ａ、５９１Ｂ、５９２Ａ、５９２Ｂ、５９３Ａ、５９３Ｂ トレンチ部
５０４ａ、５０４ｂ 絶縁層
５１０ａ 第１チップ
５１０ｂ 第２チップ
６００ カメラシステム
６０１ レンズ光学系
６０３ システムコントローラ
６０４ カメラ信号処理部
ＰＤ フォトダイオード
ｃｐ１ コンタクトプラグ
ｓ１、ｓ２ ポリシリコン層
ｓｐ１ ポリシリコンプラグ
ｖｃ、ｖｄ、ｖｅ ビア

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16A】

【図16B】

【図17】

【図18】

【図19A】

【図19B】

【図20】