特開 2023-104478 リセット回路、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023104478

(43)【公開日】2023-07-28

(54)【発明の名称】リセット回路、半導体装置

(51)【国際特許分類】

   H03K 17/22 20060101AFI20230721BHJP

   H03K 17/00 20060101ALI20230721BHJP

【ＦＩ】

H03K17/22 Z

H03K17/00 B

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022005481

(22)【出願日】2022-01-18

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】長尾 圭

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX36

5J055AX58

5J055BX42

5J055CX23

5J055EY03

5J055EZ10

5J055EZ11

5J055EZ25

5J055EZ31

5J055EZ50

5J055GX01

5J055GX04

(57)【要約】

【課題】リセット回路の信頼性及び安全性を高める。
【解決手段】リセット回路１０は、監視対象電圧ＶＲＥＧ（例えば内部電源電圧）と第１閾値電圧ＶＨとを比較して第１検出信号ＵＶＬＯ１を生成するように構成された第１検出部１１と、監視対象電圧ＶＲＥＧと第１閾値電圧ＶＨ以下の第２閾値電圧ＶＬとを比較して第２検出信号ＵＶＬＯ２を生成するように構成された第２検出部１２と、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２に基づいてリセット信号ＲＳＴを生成するように構成された論理ゲート１３と、第２検出信号ＵＶＬＯ２の論理レベルが切り替わった後に第１検出信号ＵＶＬＯ１の論理レベルが切り替わるか否かを検出して故障検出信号ＬＡＴを生成するように構成された第３検出部１４と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

監視対象電圧と第１閾値電圧とを比較して第１検出信号を生成するように構成された第１検出部と、
前記監視対象電圧と前記第１閾値電圧以下の第２閾値電圧とを比較して第２検出信号を生成するように構成された第２検出部と、
前記第１検出信号及び前記第２検出信号に基づいてリセット信号を生成するように構成された論理ゲートと、
前記第２検出信号の論理レベルが切り替わった後に前記第１検出信号の論理レベルが切り替わるか否かを検出して故障検出信号を生成するように構成された第３検出部と、
を備える、リセット回路。

【請求項2】

前記第３検出部は、前記第２検出信号によるリセット解除後に前記第１検出信号をラッチして前記故障検出信号を出力するように構成されたフリップフロップを含む、請求項１に記載のリセット回路。

【請求項3】

前記第３検出部は、前記フリップフロップに入力される前記第１検出信号に遅延を与えるように構成された遅延段をさらに含む、請求項２に記載のリセット回路。

【請求項4】

所定の参照電圧から前記第１閾値電圧及び前記第２閾値電圧を生成するように構成された閾値電圧生成部をさらに備える、請求項１～３のいずれか一項に記載のリセット回路。

【請求項5】

前記閾値電圧生成部は、前記参照電圧の印加端と基準電圧の印加端との間に直列接続された複数の抵抗を含み、各抵抗間の接続ノードから前記第１閾値電圧及び前記第２閾値電圧を出力する、請求項４に記載のリセット回路。

【請求項6】

前記第１検出部及び前記第２検出部は、それぞれ、ヒステリシスコンパレータである、請求項１～５のいずれか一項に記載のリセット回路。

【請求項7】

請求項１～６のいずれか一項に記載のリセット回路と、
前記監視対象電圧の供給を受けて動作するように構成されたロジック回路と、
を備える、半導体装置。

【請求項8】

前記ロジック回路は、前記リセット回路から出力される前記リセット信号に応じて動作状態が初期化される、請求項７に記載の半導体装置。

【請求項9】

前記ロジック回路は、前記リセット信号によるリセット解除後に前記半導体装置が故障しているか否かを示すエラーフラグを出力する、請求項７又は８に記載の半導体装置。

【請求項10】

前記ロジック回路は、ホストからの要求に応じて前記エラーフラグを出力する、請求項９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、リセット回路及び半導体装置に関する。

【背景技術】

【0002】

近年、半導体装置の多くは、リセット回路（ＰＯＲ［power ON reset］回路とも呼ばれる）を備える。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２－１０５１９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のリセット回路は、その機能安全について改善の余地があった。

【0006】

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、信頼性及び安全性の高いリセット回路及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

例えば、本明細書中に開示されているリセット回路は、監視対象電圧と第１閾値電圧とを比較して第１検出信号を生成するように構成された第１検出部と、前記監視対象電圧と前記第１閾値電圧以下の第２閾値電圧とを比較して第２検出信号を生成するように構成された第２検出部と、前記第１検出信号及び前記第２検出信号に基づいてリセット信号を生成するように構成された論理ゲートと、前記第２検出信号の論理レベルが切り替わった後に前記第１検出信号の論理レベルが切り替わるか否かを検出して故障検出信号を生成するように構成された第３検出部と、を備える。

【0008】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0009】

本明細書中に開示されている発明によれば、信頼性及び安全性の高いリセット回路及び半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】図１は、リセット回路を備えた半導体装置の比較例を示す図である。

【図2】図２は、比較例に係るリセット回路の正常動作を示す図である。

【図3】図３は、比較例に係るリセット回路の異常動作を示す図である。

【図4】図４は、リセット回路を備えた半導体装置の実施形態を示す図である。

【図5】図５は、実施形態に係るリセット回路の正常動作を示す図である。

【図6】図６は、実施形態に係るリセット回路の異常動作を示す図である。

【発明を実施するための形態】

【0011】

＜比較例＞
図１は、リセット回路を備えた半導体装置の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例の半導体装置１は、リセット回路１０と、ロジック回路２０と、を備える。

【0012】

リセット回路１０は、内部電源電圧ＶＲＥＧ（＝監視対象電圧に相当）が低電圧異常状態であるか否かを監視してロジック回路２０にリセット信号ＲＳＴを出力する。本図に即して述べると、リセット回路１０は、第１検出部１１と、第２検出部１２と、論理ゲート１３と、を備える。

【0013】

第１検出部１１は、非反転入力端（＋）に入力される内部電源電圧ＶＲＥＧと、反転入力端（－）に入力される閾値電圧ＶＴＨとを比較して第１検出信号ＵＶＬＯ１を生成するヒステリシスコンパレータである。第１検出信号ＵＶＬＯ１は、内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも低いときにローレベル（＝リセット状態の論理レベル）となり、内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも高いときにハイレベル（＝リセット解除状態の論理レベル）となる。

【0014】

第２検出部１２は、非反転入力端（＋）に入力される内部電源電圧ＶＲＥＧと、反転入力端（－）に入力される閾値電圧ＶＴＨとを比較して第２検出信号ＵＶＬＯ２を生成するヒステリシスコンパレータである。第２検出信号ＵＶＬＯ２は、内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも低いときにローレベル（＝リセット状態の論理レベル）となり、内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも高いときにハイレベル（＝リセット解除状態の論理レベル）となる。

【0015】

このように、本比較例のリセット回路１０には、第１検出部１１だけでなく、安全機構（いわゆるＳＭ［safety mechanism］）として第２検出部１２が並列に設けられている。

【0016】

論理ゲート１３は、第１検出信号ＵＶＬＯ１と第２検出信号ＵＶＬＯ２の論理積信号を生成し、これをリセット信号ＲＳＴとして出力する。リセット信号ＲＳＴは、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２の少なくとも一方がローレベル（＝リセット状態の論理レベル）であるときにローレベル（＝リセット状態の論理レベル）となり、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２の双方がハイレベル（＝リセット解除状態の論理レベル）であるときにハイレベル（＝リセット解除状態の論理レベル）となる。

【0017】

ロジック回路２０は、内部電源電圧ＶＲＥＧの供給を受けて動作する。なお、ロジック回路２０は、リセット回路１０から出力されるリセット信号ＲＳＴに応じて動作状態が初期化される。例えば、内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも低いときには、リセット信号ＲＳＴがローレベルとなるので、ロジック回路２０がリセット状態（＝動作停止状態）となる。一方、内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも高いときには、リセット信号ＲＳＴがハイレベルとなるので、ロジック回路２０がリセット解除状態（＝通常動作状態）となる。

【0018】

また、ロジック回路２０は、リセット信号ＲＳＴによるリセット解除後に半導体装置１が故障しているか否かを示すエラーフラグＥＲＲを出力する。例えば、エラーフラグＥＲＲは、半導体装置１の故障が検出されていないときにハイレベルとなり、半導体装置１の故障が検出されているときにローレベルとなる。

【0019】

なお、ロジック回路２０は、能動的（自発的）にエラーフラグＥＲＲを出力してもよいし、ホスト（ＭＣＵ［micro controller unit］など）からの要求に応じてエラーフラグＥＲＲを出力してもよい。

【0020】

図２は、本比較例に係るリセット回路１０の正常動作（＝第１検出部１１及び第２検出部１２がいずれも故障していない状態）を示す図であり、上から順に、内部電源電圧ＶＲＥＧ、第１検出信号ＵＶＬＯ１、第２検出信号ＵＶＬＯ２、リセット信号ＲＳＴ、及び、エラーフラグＥＲＲが描写されている。

【0021】

半導体装置１が起動して内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも高くなると、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２がいずれもローレベルからハイレベルに立ち上がる。その結果、リセット信号ＲＳＴがハイレベルに立ち上がるので、ロジック回路２０がリセット解除状態（＝通常動作状態）となる。従って、ロジック回路２０は、エラーフラグＥＲＲを出力可能な状態となる。

【0022】

なお、本図では、半導体装置１に何ら故障が生じていないので、エラーフラグＥＲＲがハイレベル（＝故障未検出時の論理レベル）に維持されている。

【0023】

図３は、本比較例に係るリセット回路１０の異常動作（＝第１検出部１１が故障して第１検出信号ＵＶＬＯ１がハイレベルに固定された状態）を示す図であり、上から順に、内部電源電圧ＶＲＥＧ、第１検出信号ＵＶＬＯ１、第２検出信号ＵＶＬＯ２、リセット信号ＲＳＴ、ロジック回路２０の動作状態、及び、エラーフラグＥＲＲが描写されている。

【0024】

半導体装置１が起動して内部電源電圧ＶＲＥＧが閾値電圧ＶＴＨよりも高くなると、第２検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がる。一方、第１検出信号ＵＶＬＯ１は、第１検出部１１の故障により内部電源電圧ＶＲＥＧに依ることなく常にハイレベルに固定されている。その結果、リセット信号ＲＳＴとして第２検出信号ＵＶＬＯ２がスルー出力される状態となる。すなわち、第２検出信号ＵＶＬＯ２がハイレベルに立ち上がると、リセット信号ＲＳＴもハイレベルに立ち上がるので、ロジック回路２０がリセット解除状態（＝通常動作状態）となる。従って、ロジック回路２０は、エラーフラグＥＲＲを出力可能な状態となる。

【0025】

なお、本図では、半導体装置１（特にリセット回路１０の第１検出部１１）に故障が生じているものの、ロジック回路２０でこれを知る術がないので、エラーフラグＥＲＲがハイレベル（＝故障未検出時の論理レベル）に維持されている。

【0026】

以下では、上記の考察に鑑み、第１検出部１１の故障を検出することのできる新規な実施形態を提案する。

【0027】

＜実施形態＞
図４は、リセット回路を備えた半導体装置の新規な実施形態を示す図である。本実施形態の半導体装置１に搭載されるリセット回路１０は、先出の第１実施形態（図１）を基本としつつ、第３検出部１４及び閾値電圧生成部１５を含む。そこで、既出の構成要素については、図１と同一の符号を付すことにより重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に説明する。

【0028】

第３検出部１４は、第２検出信号ＵＶＬＯ２の論理レベルがローレベルからハイレベルに切り替わった後に、第１検出信号ＵＶＬＯ１の論理レベルがローレベルからハイレベルに切り替わるか否かを検出して故障検出信号ＬＡＴを生成する。本図に即して述べると、第３検出部１４は、Ｄフリップフロップ１４ａと、遅延段１４ｂと、を含む。

【0029】

Ｄフリップフロップ１４ａのデータ入力端（Ｄ）には、ハイレベル信号が入力される。Ｄフリップフロップ１４ａのクロック入力端（＞）には、遅延段１４ｂにより遅延を与えられた第１検出信号ＵＶＬＯ１が入力される。Ｄフリップフロップ１４ａのリセット入力端（Ｒ）には、第２検出信号ＵＶＬＯ２が入力される。Ｄフリップフロップ１４ａの出力端（Ｑ）からは、故障検出信号ＬＡＴが出力される。

【0030】

上記のように接続されたＤフリップフロップ１４ａは、第２検出信号ＵＶＬＯ２によるリセット解除後に第１検出信号ＵＶＬＯ１をラッチして故障検出信号ＬＡＴを出力する。

【0031】

本図に即して述べると、第２検出信号ＵＶＬＯ２がローレベルであるときには、Ｄフリップフロップ１４ａがリセット状態（＝動作停止状態）となり、故障検出信号ＬＡＴがローレベルに維持される。

【0032】

一方、第２検出信号ＵＶＬＯ２がハイレベルであるときには、Ｄフリップフロップ１４ａがリセット解除状態（＝通常動作状態）となり、故障検出信号ＬＡＴとして第１検出信号ＵＶＬＯ１のラッチ出力が行われる。具体的に述べると、故障検出信号ＬＡＴは、第１検出信号ＵＶＬＯ１（正確には第１検出信号ＵＶＬＯ１の遅延信号）がローレベルからハイレベルに立ち上がったことをトリガとしてローレベルからハイレベルに立ち上がり、その論理レベルがラッチされる。

【0033】

遅延段１４ｂは、Ｄフリップフロップ１４ａに入力される第１検出信号ＵＶＬＯ１に遅延を与える。このような遅延段１４ｂを設ければ、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２の双方に同時（又はほぼ同時）にパルスエッジが生じたとしても、Ｄフリップフロップ１４ａのラッチ動作に支障を来しにくくなる。すなわち、Ｄフリップフロップ１４ａは、第２検出信号ＵＶＬＯ２によってリセット状態が解除されてから、第１検出信号ＵＶＬＯ１のラッチ動作を実施することができる。

【0034】

なお、後出の第１閾値電圧ＶＨ及び第２閾値電圧ＶＬに差を付ければ、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２それぞれのパルスエッジタイミングをずらすことができる。従って、この場合には遅延段１４ｂを省略することも可能である。一方、第１閾値電圧ＶＨ及び第２閾値電圧ＶＬが同値（又はほぼ同値）であるときには、第１検出信号ＵＶＬＯ１及び第２検出信号ＵＶＬＯ２それぞれのパルスエッジタイミングが近くなる。従って、この場合には遅延段１４ｂを設けることが有効である。

【0035】

閾値電圧生成部１５は、所定の参照電圧ＶＲＥＦから第１閾値電圧ＶＨ及び第２閾値電圧ＶＬ（ただしＶＨ≧ＶＬ）を生成し、第１閾値電圧ＶＨ及び第２閾値電圧ＶＬをそれぞれ第１検出部１１及び第２検出部１２に出力する。

【0036】

本図に即して述べると、閾値電圧生成部１５は、参照電圧ＶＲＥＦの印加端と基準電圧の印加端（例えば接地端）との間に直列接続された複数の抵抗１５ａ、１５ｂ及び１５ｃを含み、各抵抗間の接続ノードから第１閾値電圧ＶＨ及び第２閾値電圧ＶＬを出力する。

【0037】

上記した閾値電圧生成部１５の追加に伴い、第１検出部１１及び第２検出部１２の入力信号にも変更が加えられている。

【0038】

具体的に述べると、第１検出部１１は、非反転入力端（＋）に入力される内部電源電圧ＶＲＥＧと、反転入力端（－）に入力される第１閾値電圧ＶＨとを比較して第１検出信号ＵＶＬＯ１を生成する。従って、第１検出信号ＵＶＬＯ１は、内部電源電圧ＶＲＥＧが第１閾値電圧ＶＨよりも低いときにローレベル（＝リセット状態の論理レベル）となり、内部電源電圧ＶＲＥＧが第１閾値電圧ＶＨよりも高いときにハイレベル（＝リセット解除状態の論理レベル）となる。

【0039】

また、第２検出部１２は、非反転入力端（＋）に入力される内部電源電圧ＶＲＥＧと、反転入力端（－）に入力される第２閾値電圧ＶＬとを比較して第２検出信号ＵＶＬＯ２を生成する。従って、第２検出信号ＵＶＬＯ２は、内部電源電圧ＶＲＥＧが第２閾値電圧ＶＬよりも低いときにローレベル（＝リセット状態の論理レベル）となり、内部電源電圧ＶＲＥＧが第２閾値電圧ＶＬよりも高いときにハイレベル（＝リセット解除状態の論理レベル）となる。

【0040】

図５は、本実施形態に係るリセット回路１０の正常動作（＝第１検出部１１及び第２検出部１２がいずれも故障していない状態）を示す図であり、上から順に、内部電源電圧ＶＲＥＧ、第１検出信号ＵＶＬＯ１、第２検出信号ＵＶＬＯ２、リセット信号ＲＳＴ、故障検出信号ＬＡＴ、及び、エラーフラグＥＲＲが描写されている。

【0041】

半導体装置１が起動して内部電源電圧ＶＲＥＧが第２閾値電圧ＶＬよりも高くなると、第２検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がる。さらに内部電源電圧ＶＲＥＧが上昇して第１閾値電圧ＶＨよりも高くなると、第１検出信号ＵＶＬＯ１がローレベルからハイレベルに立ち上がる。その結果、リセット信号ＲＳＴがハイレベルに立ち上がるので、ロジック回路２０がリセット解除状態（＝通常動作状態）となる。従って、ロジック回路２０は、エラーフラグＥＲＲを出力可能な状態となる。

【0042】

ここで、第３検出部１４の動作に着目すると、第２検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がった時点で、Ｄフリップフロップ１４ａがリセット解除状態（＝通常動作状態）となり、その後、第１検出信号ＵＶＬＯ１（正確には第１検出信号ＵＶＬＯ１の遅延信号）がローレベルからハイレベルに立ち上がったことをトリガとして、故障検出信号ＬＡＴがハイレベルにラッチされる。

【0043】

なお、本図では、説明の便宜上、遅延段１４ｂで第１検出信号ＵＶＬＯ１に与えられる遅延が無視されており、第１検出信号ＵＶＬＯ１がローレベルからハイレベルに立ち上がるのと同時（又はほぼ同時）に故障検出信号ＬＡＴがハイレベルにラッチされている。

【0044】

ロジック回路２０は、リセット信号ＲＳＴによるリセット解除後に故障検出信号ＬＡＴを確認し、半導体装置１が故障しているか否かを示すエラーフラグＥＲＲを出力する。本図では、故障検出信号ＬＡＴが正しくハイレベルに立ち上がっており、半導体装置１にその他の故障も生じていないので、エラーフラグＥＲＲがハイレベル（＝故障未検出時の論理レベル）に維持されている。

【0045】

図６は、実施形態に係るリセット回路の異常動作（＝第１検出部１１が故障して第１検出信号ＵＶＬＯ１がハイレベルに固定された状態）を示す図であり、上から順に、内部電源電圧ＶＲＥＧ、第１検出信号ＵＶＬＯ１、第２検出信号ＵＶＬＯ２、リセット信号ＲＳＴ、故障検出信号ＬＡＴ、及び、エラーフラグＥＲＲが描写されている。

【0046】

半導体装置１が起動して内部電源電圧ＶＲＥＧが第２閾値電圧ＶＬよりも高くなると、第２検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がる。一方、第１検出信号ＵＶＬＯ１は、第１検出部１１の故障により内部電源電圧ＶＲＥＧに依ることなく常にハイレベルに固定されている。その結果、リセット信号ＲＳＴとして第２検出信号ＵＶＬＯ２がスルー出力される状態となる。すなわち、第２検出信号ＵＶＬＯ２がハイレベルに立ち上がると、リセット信号ＲＳＴもハイレベルに立ち上がるので、ロジック回路２０がリセット解除状態（＝通常動作状態）となる。従って、ロジック回路２０は、エラーフラグＥＲＲを出力可能な状態となる。

【0047】

ここで、第３検出部１４の動作に着目すると、第２検出信号ＵＶＬＯ２がローレベルからハイレベルに立ち上がった時点で、Ｄフリップフロップ１４ａがリセット解除状態（＝通常動作状態）となり、第１検出信号ＵＶＬＯ１をラッチ出力する準備が整う。ただし、先述のように、第１検出信号ＵＶＬＯ１は、常にハイレベルに固定されている。従って、故障検出信号ＬＡＴがハイレベルにラッチされることはなく、ローレベルに維持される。

【0048】

ロジック回路２０は、リセット信号ＲＳＴによるリセット解除後に故障検出信号ＬＡＴを確認し、半導体装置１が故障しているか否かを示すエラーフラグＥＲＲを出力する。本図では、故障検出信号ＬＡＴがローレベルに維持されていることから、ロジック回路２０は、リセット回路１０（特に第１検出部１１）に何らかの故障が生じていることを知らせるべく、エラーフラグＥＲＲをローレベル（＝故障検出時の論理レベル）に切り替える。

【0049】

なお、先にも述べたように、ロジック回路２０は、能動的（自発的）にエラーフラグＥＲＲを出力してもよいし、ホスト（ＭＣＵなど）からの要求に応じてエラーフラグＥＲＲを出力してもよい。

【0050】

このように、本実施形態のリセット回路１０であれば、自身の故障をロジック回路２０に報知することができる。従って、リセット回路１０（延いてはこれを実装する半導体装置１）の信頼性及び安全性を高めることが可能となる。

【0051】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0052】

例えば、本明細書中に開示されているリセット回路は、監視対象電圧と第１閾値電圧とを比較して第１検出信号を生成するように構成された第１検出部と、前記監視対象電圧と前記第１閾値電圧以下の第２閾値電圧とを比較して第２検出信号を生成するように構成された第２検出部と、前記第１検出信号及び前記第２検出信号に基づいてリセット信号を生成するように構成された論理ゲートと、前記第２検出信号の論理レベルが切り替わった後に前記第１検出信号の論理レベルが切り替わるか否かを検出して故障検出信号を生成するように構成された第３検出部と、を備える構成（第１の構成）とされている。

【0053】

なお、上記第１の構成によるリセット回路において、前記第３検出部は、前記第２検出信号によるリセット解除後に前記第１検出信号をラッチして前記故障検出信号を出力するように構成されたフリップフロップを含む構成（第２の構成）にしてもよい。

【0054】

また、上記第２の構成によるリセット回路において、前記第３検出部は、前記フリップフロップに入力される前記第１検出信号に遅延を与えるように構成された遅延段をさらに含む構成（第３の構成）にしてもよい。

【0055】

また、上記第１～第３いずれかの構成によるリセット回路は、所定の参照電圧から前記第１閾値電圧及び前記第２閾値電圧を生成するように構成された閾値電圧生成部をさらに備える構成（第４の構成）にしてもよい。

【0056】

また、上記第４の構成によるリセット回路において、前記閾値電圧生成部は、前記参照電圧の印加端と基準電圧の印加端との間に直列接続された複数の抵抗を含み、各抵抗間の接続ノードから前記第１閾値電圧及び前記第２閾値電圧を出力する構成（第５の構成）にしてもよい。

【0057】

また、上記第１～第５いずれかの構成によるリセット回路において、前記第１検出部及び前記第２検出部は、それぞれ、ヒステリシスコンパレータである構成（第６の構成）にしてもよい。

【0058】

また、例えば、本明細書中に開示されている半導体装置は、上記第１～第６いずれかの構成によるリセット回路と、前記監視対象電圧の供給を受けて動作するように構成されたロジック回路と、を備える構成（第７の構成）とされている。

【0059】

上記第７の構成による半導体装置において、前記ロジック回路は、前記リセット回路から出力される前記リセット信号に応じて動作状態が初期化される構成（第８の構成）にしてもよい。

【0060】

また、上記第７又は第８の構成による半導体装置において、前記ロジック回路は、前記リセット信号によるリセット解除後に前記故障検出信号を監視して前記リセット回路に故障が生じているか否かを示すエラーフラグを出力する構成（第９の構成）にしてもよい。

【0061】

また、上記第９の構成による半導体装置において、前記ロジック回路は、ホストからの要求に応じて前記エラーフラグを出力する構成（第１０の構成）にしてもよい。

【0062】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0063】

１ 半導体装置
１０ リセット回路
１１ 第１検出部
１２ 第２検出部
１３ 論理ゲート
１４ 第３検出部
１４ａ Ｄフリップフロップ
１４ｂ 遅延段
１５ 閾値電圧生成部
１５ａ、１５ｂ、１５ｃ 抵抗
２０ ロジック回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】