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特開2023-104630電源遮断保護回路、電源遮断保護コントローラ、データ記憶装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023104630
(43)【公開日】2023-07-28
(54)【発明の名称】電源遮断保護回路、電源遮断保護コントローラ、データ記憶装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20230721BHJP
H02J 1/00 20060101ALI20230721BHJP
【ＦＩ】
H02M3/155 H
H02J1/00 309C
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022005749
(22)【出願日】2022-01-18
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】近藤 清志
(72)【発明者】
【氏名】坂本 忠之
【テーマコード（参考）】
5G165
5H730
【Ｆターム（参考）】
5G165AA01
5G165CA01
5G165CA05
5G165DA04
5G165EA01
5G165GA04
5G165GA06
5G165HA06
5G165MA09
5G165NA01
5G165NA03
5G165NA05
5H730AS04
5H730AS05
5H730BB13
5H730BB14
5H730BB86
5H730BB98
5H730CC22
5H730DD04
5H730EE13
5H730EE59
5H730EE62
5H730EE65
5H730FD01
(57)【要約】
【課題】消費電力を削減した電源遮断保護回路を提供する。
【解決手段】第１スイッチング電源１１０は、昇圧モードと降圧モードが切りかえ可能であり、昇圧モードにおいて、第１出力ライン１０８のバス電圧ＶＢＵＳを昇圧してバックアップキャパシタ１０２を充電するとともに、降圧モードにおいて、バックアップキャパシタ１０２の電圧ＶＳＴＲを降圧し、第１出力ライン１０８に供給する。電子ヒューズ回路２２０は、第１入力ライン１０４と第１出力ライン１０８との間に設けられ、オン状態とオフ状態が電気的に切りかえ可能である。第２スイッチング電源１２０は、第１入力電圧ＶＩＮを５Ｖより低い電源電圧ＶＤＤに降圧し、第２負荷２２に供給する。
【選択図】図２
【解決手段】第１スイッチング電源１１０は、昇圧モードと降圧モードが切りかえ可能であり、昇圧モードにおいて、第１出力ライン１０８のバス電圧ＶＢＵＳを昇圧してバックアップキャパシタ１０２を充電するとともに、降圧モードにおいて、バックアップキャパシタ１０２の電圧ＶＳＴＲを降圧し、第１出力ライン１０８に供給する。電子ヒューズ回路２２０は、第１入力ライン１０４と第１出力ライン１０８との間に設けられ、オン状態とオフ状態が電気的に切りかえ可能である。第２スイッチング電源１２０は、第１入力電圧ＶＩＮを５Ｖより低い電源電圧ＶＤＤに降圧し、第２負荷２２に供給する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１入力電圧を受けるべき第１入力ラインと、
第１負荷と接続されるべき第１出力ラインと、
第２負荷と接続されるべき第２出力ラインと、
バックアップキャパシタと、
昇圧モードと降圧モードが切りかえ可能であり、前記第１出力ラインおよび前記バックアップキャパシタと接続され、前記昇圧モードにおいて、前記第１出力ラインのバス電圧を昇圧して前記バックアップキャパシタを充電するとともに、前記降圧モードにおいて、前記バックアップキャパシタの電圧を降圧し、前記第１出力ラインに供給する第１スイッチング電源と、
前記第１入力ラインと前記第１出力ラインとの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、
前記第１入力電圧を５Ｖより低い電源電圧に降圧し、前記第２負荷に供給する第２スイッチング電源と、
を備え、
前記第１スイッチング電源のドライバ回路は、前記電源電圧を受けて動作可能である、電源遮断保護回路。
第１負荷と接続されるべき第１出力ラインと、
第２負荷と接続されるべき第２出力ラインと、
バックアップキャパシタと、
昇圧モードと降圧モードが切りかえ可能であり、前記第１出力ラインおよび前記バックアップキャパシタと接続され、前記昇圧モードにおいて、前記第１出力ラインのバス電圧を昇圧して前記バックアップキャパシタを充電するとともに、前記降圧モードにおいて、前記バックアップキャパシタの電圧を降圧し、前記第１出力ラインに供給する第１スイッチング電源と、
前記第１入力ラインと前記第１出力ラインとの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、
前記第１入力電圧を５Ｖより低い電源電圧に降圧し、前記第２負荷に供給する第２スイッチング電源と、
を備え、
前記第１スイッチング電源のドライバ回路は、前記電源電圧を受けて動作可能である、電源遮断保護回路。
【請求項2】
前記第２スイッチング電源のドライバ回路は、前記電源電圧を受けて動作可能である、請求項１に記載の電源遮断保護回路。
【請求項3】
前記第２負荷は電源管理回路である、請求項１に記載の電源遮断保護回路。
【請求項4】
前記電源電圧は３．３Ｖである、請求項１から３のいずれかに記載の電源遮断保護回路。
【請求項5】
５Ｖの第２入力電圧を受けるとともに、第３負荷と接続されるべき第２入力ラインと、
前記第２入力ラインの経路上に設けられたロードスイッチと、
をさらに備え、前記第１入力電圧が喪失したときに、前記第２負荷に、前記第２入力電圧が供給可能である、請求項１から４のいずれかに記載の電源遮断保護回路。
前記第２入力ラインの経路上に設けられたロードスイッチと、
をさらに備え、前記第１入力電圧が喪失したときに、前記第２負荷に、前記第２入力電圧が供給可能である、請求項１から４のいずれかに記載の電源遮断保護回路。
【請求項6】
前記第１スイッチング電源は、前記昇圧モードと前記降圧モードとで、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを含む、請求項１から５のいずれかに記載の電源遮断保護回路。
【請求項7】
昇圧／降圧双方向ＤＣ／ＤＣコンバータのインダクタと前記第１出力ラインとの間に接続される保護スイッチをさらに備える、請求項６に記載の電源遮断保護回路。
【請求項8】
前記第１スイッチング電源は、
前記昇圧モードにおいてアクティブとなり、前記第１出力ラインと接続される入力ノードと、前記バックアップキャパシタと接続される出力ノードを有する昇圧コンバータと、
前記昇圧モードおよび前記降圧モードにおいてアクティブとなり、前記第１出力ラインと接続される入力ノードと、前記バックアップキャパシタと接続される出力ノードを有する降圧コンバータと、
を含む、請求項１から５のいずれかに記載の電源遮断保護回路。
前記昇圧モードにおいてアクティブとなり、前記第１出力ラインと接続される入力ノードと、前記バックアップキャパシタと接続される出力ノードを有する昇圧コンバータと、
前記昇圧モードおよび前記降圧モードにおいてアクティブとなり、前記第１出力ラインと接続される入力ノードと、前記バックアップキャパシタと接続される出力ノードを有する降圧コンバータと、
を含む、請求項１から５のいずれかに記載の電源遮断保護回路。
【請求項9】
前記昇圧コンバータおよび前記降圧コンバータそれぞれのインダクタと前記第１出力ラインとの間に接続される保護スイッチをさらに備える、請求項８に記載の電源遮断保護回路。
【請求項10】
前記第１負荷および前記第２負荷は、ＳＳＤ（Solid State Drive）の部品である、請求項１から９のいずれかに記載の電源遮断保護回路。
【請求項11】
請求項１から１０のいずれかに記載の電源遮断保護回路を備える、データ記憶装置。
【請求項12】
入力電圧を受けるべき入力ピンと、
第１負荷と接続されるべき出力ピンと、
バックアップキャパシタが接続されるべきキャパシタ接続ピンと、
外付けの第１インダクタを介して前記出力ピンと接続されるべき第１スイッチングピンと、
外付けの第２インダクタを介して第２負荷と接続されるべき第２スイッチングピンと、
前記第２負荷と接続されるべき電源ピンと、
前記第１スイッチングピン、前記出力ピンおよび前記キャパシタ接続ピンと接続され、前記第１インダクタとともに電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを構成し、昇圧モードにおいて、前記バックアップキャパシタの電圧を第１目標レベルに安定化し、降圧モードにおいて、前記出力ピンの電圧を第２目標レベルに安定化する第１コンバータブロックと、
前記第２スイッチングピンおよび前記出力ピンと接続され、前記第２インダクタとともに降圧コンバータを構成し、前記第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第２コンバータブロックと、
前記入力ピンと前記出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、
を備え、
前記第１コンバータブロックのドライバ回路は、前記電源ピンの電圧を電源として動作する、電源遮断保護コントローラ。
第１負荷と接続されるべき出力ピンと、
バックアップキャパシタが接続されるべきキャパシタ接続ピンと、
外付けの第１インダクタを介して前記出力ピンと接続されるべき第１スイッチングピンと、
外付けの第２インダクタを介して第２負荷と接続されるべき第２スイッチングピンと、
前記第２負荷と接続されるべき電源ピンと、
前記第１スイッチングピン、前記出力ピンおよび前記キャパシタ接続ピンと接続され、前記第１インダクタとともに電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを構成し、昇圧モードにおいて、前記バックアップキャパシタの電圧を第１目標レベルに安定化し、降圧モードにおいて、前記出力ピンの電圧を第２目標レベルに安定化する第１コンバータブロックと、
前記第２スイッチングピンおよび前記出力ピンと接続され、前記第２インダクタとともに降圧コンバータを構成し、前記第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第２コンバータブロックと、
前記入力ピンと前記出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、
を備え、
前記第１コンバータブロックのドライバ回路は、前記電源ピンの電圧を電源として動作する、電源遮断保護コントローラ。
【請求項13】
前記第２コンバータブロックのドライバ回路は、前記電源ピンの電圧を電源として動作する、請求項１２に記載の電源遮断保護コントローラ。
【請求項14】
前記第１インダクタの一端と接続されるべきインダクタ接続ピンと、
前記出力ピンと前記インダクタ接続ピンの間に接続される保護スイッチと、
をさらに備える、請求項１２または１３に記載の電源遮断保護コントローラ。
前記出力ピンと前記インダクタ接続ピンの間に接続される保護スイッチと、
をさらに備える、請求項１２または１３に記載の電源遮断保護コントローラ。
【請求項15】
入力電圧を受けるべき入力ピンと、
第１負荷と接続されるべき出力ピンと、
バックアップキャパシタが接続されるべきキャパシタ接続ピンと、
外付けの第１インダクタを介して前記出力ピンと接続されるべき第１スイッチングピンと、
外付けの第２インダクタを介して前記出力ピンと接続されるべき第２スイッチングピンと、
外付けの第３インダクタを介して第２負荷と接続されるべき第３スイッチングピンと、
前記第２負荷と接続されるべき電源ピンと、
前記第１スイッチングピンおよび前記キャパシタ接続ピンと接続され、前記第１インダクタとともに昇圧コンバータを構成し、昇圧モードにおいてアクティブとなり、前記バックアップキャパシタの電圧を第１目標レベルに安定化する第１コンバータブロックと、
前記第２スイッチングピンおよび前記キャパシタ接続ピンと接続され、前記第２インダクタとともに第１降圧コンバータを構成し、前記出力ピンの電圧を第２目標レベルに安定化する第２コンバータブロックと、
前記第３スイッチングピンおよび前記出力ピンと接続され、前記第３インダクタとともに第２降圧コンバータを構成し、前記第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第３コンバータブロックと、
前記入力ピンと前記出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、
を備え、
前記第１コンバータブロックおよび前記第２コンバータブロックのドライバ回路は、前記電源ピンの電圧を電源として動作する、電源遮断保護コントローラ。
第１負荷と接続されるべき出力ピンと、
バックアップキャパシタが接続されるべきキャパシタ接続ピンと、
外付けの第１インダクタを介して前記出力ピンと接続されるべき第１スイッチングピンと、
外付けの第２インダクタを介して前記出力ピンと接続されるべき第２スイッチングピンと、
外付けの第３インダクタを介して第２負荷と接続されるべき第３スイッチングピンと、
前記第２負荷と接続されるべき電源ピンと、
前記第１スイッチングピンおよび前記キャパシタ接続ピンと接続され、前記第１インダクタとともに昇圧コンバータを構成し、昇圧モードにおいてアクティブとなり、前記バックアップキャパシタの電圧を第１目標レベルに安定化する第１コンバータブロックと、
前記第２スイッチングピンおよび前記キャパシタ接続ピンと接続され、前記第２インダクタとともに第１降圧コンバータを構成し、前記出力ピンの電圧を第２目標レベルに安定化する第２コンバータブロックと、
前記第３スイッチングピンおよび前記出力ピンと接続され、前記第３インダクタとともに第２降圧コンバータを構成し、前記第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第３コンバータブロックと、
前記入力ピンと前記出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、
を備え、
前記第１コンバータブロックおよび前記第２コンバータブロックのドライバ回路は、前記電源ピンの電圧を電源として動作する、電源遮断保護コントローラ。
【請求項16】
前記第３コンバータブロックのドライバ回路は、前記電源ピンの電圧を電源として動作する、請求項１５に記載の電源遮断保護コントローラ。
【請求項17】
前記第１インダクタの一端および前記第２インダクタの一端と接続されるべきインダクタ接続ピンと、
前記出力ピンと前記インダクタ接続ピンの間に接続される保護スイッチと、
をさらに備える、請求項１５または１６に記載の電源遮断保護コントローラ。
前記出力ピンと前記インダクタ接続ピンの間に接続される保護スイッチと、
をさらに備える、請求項１５または１６に記載の電源遮断保護コントローラ。
【請求項18】
ひとつの半導体基板に一体集積化される、請求項１２から１７のいずれかに記載の電源遮断保護コントローラ。
【請求項19】
前記第１負荷および前記第２負荷は、ＳＳＤ（Solid State Drive）の部品である、請求項１２から１８のいずれかに記載の電源遮断保護コントローラ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源遮断保護回路に関する。
【背景技術】
【0002】
電子部品には、安定した電源電圧の供給が欠かせない。ソリッドステートドライブやハードディスクなどの記憶装置は、電源電圧が瞬断されると、記憶中のデータの破壊、消失のおそれがある。入力電圧が遮断された後も、負荷がデータ待避などの必要な保護処理を実行する期間、電源電圧を維持することが求められる。このような機能は、電源遮断保護、ＰＬＰ（Power Loss Protection）、ＰＬＩ（Power Loss Imminent）、ＰＦＰ（Power Failure Protection）などと称される。
【0003】
図１は、ＰＬＰ機能を備えるシステムのブロック図である。システム２は、主電源１０、負荷２０および電源遮断保護回路３０を備える。主電源１０は、１２Ｖ程度の入力電圧ＶＩＮを生成する。
【0004】
電源遮断保護回路３０は、主電源１０と負荷２０の間に設けられる。電源遮断保護回路３０は、スイッチ３２、バックアップキャパシタ３４、昇圧／降圧双方向ＤＣ／ＤＣコンバータ３６を備える。
【0005】
スイッチ３２は、電子ヒューズとも称され、主電源１０と負荷２０を結ぶ電源ライン３８上に設けられる。有効な入力電圧ＶＩＮが供給される間、スイッチ３２はオンとなり、入力電圧ＶＩＮが電源電圧ＶＤＤとして負荷２０に供給される。ＤＣ／ＤＣコンバータ３６の入力端子ＩＮは、電源ライン３８と接続され、出力端子ＯＵＴは、バックアップキャパシタ３４と接続される。ＤＣ／ＤＣコンバータ３６は、入力電圧ＶＩＮが供給されている間、入力電圧ＶＩＮを昇圧し、バックアップキャパシタ３４を充電する。バックアップキャパシタ３４の容量をＣ、バックアップキャパシタ３４に発生する電圧をＶＳＴＲとすると、バックアップキャパシタ３４に蓄えられる電荷ＱおよびエネルギーＥは、以下の式で表される。
Ｑ＝Ｃ・ＶＳＴＲ
Ｅは、Ｅ＝Ｃ・ＶＳＴＲ ２／２
Ｑ＝Ｃ・ＶＳＴＲ
Ｅは、Ｅ＝Ｃ・ＶＳＴＲ ２／２
【0006】
入力電圧ＶＩＮが喪失すると、ＤＣ／ＤＣコンバータ３６が降圧モードに切り替わり、電源遮断保護回路３０は、バックアップキャパシタ３４に蓄えた電力を、負荷２０に供給する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０２１－５９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
近年の低消費電力化の要請は、電源遮断保護回路３０も例外ではない。
【0009】
図１の電源遮断保護回路３０において、電源喪失状態においては、電源遮断保護回路３０自身の電力も、バックアップキャパシタ３４に蓄えられた電力からまかなわれる。ＳＳＤ（Solid State Drive）のアプリケーションは熱に弱いため、発熱を減らすために、回路全体の消費電力を低減することが要求され、電源遮断保護回路３０の消費電力を減らすことが求められる。また、電源遮断保護回路３０の消費電力を減らすほど、電源喪失状態において、負荷２０に電力を供給できる時間が長くなる。
【0010】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を削減した電源遮断保護回路の提供にある。
【課題を解決するための手段】
【0011】
本開示のある態様の電源遮断保護回路は、第１入力電圧を受けるべき第１入力ラインと、第１負荷と接続されるべき第１出力ラインと、第２負荷と接続されるべき第２出力ラインと、バックアップキャパシタと、昇圧モードと降圧モードが切りかえ可能であり、第１出力ラインおよびバックアップキャパシタと接続され、昇圧モードにおいて、第１出力ラインのバス電圧を昇圧してバックアップキャパシタを充電するとともに、降圧モードにおいて、バックアップキャパシタの電圧を降圧し、第１出力ラインに供給する第１スイッチング電源と、第１入力ラインと第１出力ラインとの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、第１入力電圧を５Ｖより低い電源電圧に降圧し、第２負荷に供給する第２スイッチング電源と、を備える。第１スイッチング電源のドライバ回路は、電源電圧を受けて動作可能である。
【0012】
本開示の別の態様は、電源遮断保護コントローラである。この電源遮断保護コントローラは、入力電圧を受けるべき入力ピンと、第１負荷と接続されるべき出力ピンと、バックアップキャパシタが接続されるべきキャパシタ接続ピンと、外付けの第１インダクタを介して出力ピンと接続されるべき第１スイッチングピンと、外付けの第２インダクタを介して第２負荷と接続されるべき第２スイッチングピンと、第２負荷と接続されるべき電源ピンと、第１スイッチングピン、出力ピンおよびキャパシタ接続ピンと接続され、第１インダクタとともに電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを構成し、昇圧モードにおいて、バックアップキャパシタの電圧を第１目標レベルに安定化し、降圧モードにおいて、出力ピンの電圧を第２目標レベルに安定化する第１コンバータブロックと、第２スイッチングピンおよび出力ピンと接続され、第２インダクタとともに降圧コンバータを構成し、第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第２コンバータブロックと、入力ピンと出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、を備える。第１コンバータブロックのドライバ回路は、電源ピンの電圧を電源として動作する。
【0013】
本開示のさらに別の態様もまた、電源遮断保護コントローラである。この電源遮断保護コントローラは、入力電圧を受けるべき入力ピンと、第１負荷と接続されるべき出力ピンと、バックアップキャパシタが接続されるべきキャパシタ接続ピンと、外付けの第１インダクタを介して出力ピンと接続されるべき第１スイッチングピンと、外付けの第２インダクタを介して出力ピンと接続されるべき第２スイッチングピンと、外付けの第３インダクタを介して第２負荷と接続されるべき第３スイッチングピンと、第２負荷と接続されるべき電源ピンと、第１スイッチングピンおよびキャパシタ接続ピンと接続され、第１インダクタとともに昇圧コンバータを構成し、昇圧モードにおいてアクティブとなり、バックアップキャパシタの電圧を第１目標レベルに安定化する第１コンバータブロックと、第２スイッチングピンおよびキャパシタ接続ピンと接続され、第２インダクタとともに第１降圧コンバータを構成し、出力ピンの電圧を第２目標レベルに安定化する第２コンバータブロックと、第３スイッチングピンおよび出力ピンと接続され、第３インダクタとともに第２降圧コンバータを構成し、第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第３コンバータブロックと、入力ピンと出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、を備える。第１コンバータブロックおよび第２コンバータブロックのドライバ回路は、電源ピンの電圧を電源として動作する。
【0014】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0015】
本開示のある態様によれば、消費電力を削減できる。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0018】
一実施形態に係る電源遮断保護回路は、第１入力電圧を受けるべき第１入力ラインと、第１負荷と接続されるべき第１出力ラインと、第２負荷と接続されるべき第２出力ラインと、バックアップキャパシタと、昇圧モードと降圧モードが切りかえ可能であり、第１出力ラインおよびバックアップキャパシタと接続され、昇圧モードにおいて、第１出力ラインのバス電圧を昇圧してバックアップキャパシタを充電するとともに、降圧モードにおいて、バックアップキャパシタの電圧を降圧し、第１出力ラインに供給する第１スイッチング電源と、第１入力ラインと第１出力ラインとの間に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、第１入力電圧を５Ｖより低い電源電圧に降圧し、第２負荷に供給する第２スイッチング電源と、を備える。第１スイッチング電源のドライバ回路は、電源電圧を受けて動作可能である。
【0019】
この構成では、第２スイッチング電源によって第２負荷のために生成した電源電圧が、第１スイッチング電源の駆動に利用される。これにより、第１スイッチング電源を構成するスイッチング素子が、５Ｖより低い電源電圧でスイッチングされることとなり、５Ｖでスイッチングさせた場合に比べて、第１スイッチング電源の消費電力を削減できる。
【0020】
第１スイッチング電源の消費電力が削減されることにより、電源喪失時において負荷の動作時間を延ばすことができ、あるいは同じ負荷の動作時間を与えるバックアップキャパシタの容量を小さくできる。
【0021】
一実施形態において、第２スイッチング電源のドライバ回路は、電源電圧を受けて動作可能であってもよい。これにより、第２スイッチング電源のドライバ回路を５Ｖで動作させた場合に比べて、消費電力も削減できる。
【0022】
一実施形態において、第２負荷は電源管理回路であってもよい。
【0023】
一実施形態において、電源電圧は３．３Ｖであってもよい。
【0024】
一実施形態において、第１負荷は、降圧コンバータを含んでもよい。
【0025】
一実施形態において、電源遮断保護回路は、５Ｖの第２入力電圧を受けるとともに、第３負荷と接続されるべき第２入力ラインと、第２入力ラインの経路上に設けられたロードスイッチと、をさらに備えてもよい。電源遮断保護回路は、第１入力電圧が喪失したときに、第２負荷に、第２入力電圧が供給可能であってもよい。これにより、よりロバストな電源遮断保護回路を提供できる。
【0026】
一実施形態において、第１スイッチング電源は、昇圧モードと降圧モードとで、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを含んでもよい。
【0027】
一実施形態において、電源遮断保護回路は、昇圧／降圧双方向ＤＣ／ＤＣコンバータのインダクタと第１出力ラインとの間に接続される保護スイッチをさらに備えてもよい。バックアップキャパシタがショートモードで故障した場合に、保護スイッチをオフすることで、負荷への給電を継続することができる。
【0028】
一実施形態において、第１スイッチング電源は、昇圧モードにおいてアクティブとなり、第１出力ラインと接続される入力ノードと、バックアップキャパシタと接続される出力ノードを有する昇圧コンバータと、昇圧モードおよび降圧モードにおいてアクティブとなり、第１出力ラインと接続される入力ノードと、バックアップキャパシタと接続される出力ノードを有する降圧コンバータと、を含んでもよい。双方向ＤＣ／ＤＣコンバータを用いる構成では、双方向ＤＣ／ＤＣコンバータの動作モードの切りかえにともなう制御遅延が生じるため、電源電圧が低下する場合がある。これに対して、第１スイッチング電源が昇圧コンバータと降圧コンバータを含む構成では、降圧コンバータを常時動作させておくことにより、電源喪失が発生したときに、降圧コンバータの起動を待つ必要がないため、バックアップキャパシタに蓄えておいた電力を、速やかに負荷に供給することができる。
【0029】
一実施形態において、電源遮断保護回路は、昇圧コンバータおよび降圧コンバータそれぞれのインダクタと第１出力ラインとの間に接続される保護スイッチをさらに備えてもよい。バックアップキャパシタがショートモードで故障した場合に、保護スイッチをオフすることで、負荷への給電を継続することができる。
【0030】
一実施形態において、第１負荷および第２負荷は、ＳＳＤ（Solid State Drive）の部品であってもよい。ＳＳＤ（Solid State Drive）のアプリケーションは熱に弱いため、発熱を減らすために、回路全体の消費電力を低減することが要求される。上記の電源遮断保護回路では、その消費電力を減らすことができるため、ＳＳＤアプリケーションに好適である。
【0031】
一実施形態に係るデータ記憶装置は、上述のいずれかの電源遮断保護回路を備えてもよい。
【0032】
一実施形態に係る電源遮断保護コントローラは、入力電圧を受けるべき入力ピンと、第１負荷と接続されるべき出力ピンと、バックアップキャパシタが接続されるべきキャパシタ接続ピンと、外付けの第１インダクタを介して出力ピンと接続されるべき第１スイッチングピンと、外付けの第２インダクタを介して第２負荷と接続されるべき第２スイッチングピンと、第２負荷と接続されるべき電源ピンと、第１スイッチングピン、出力ピンおよびキャパシタ接続ピンと接続され、第１インダクタとともに電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータを構成し、昇圧モードにおいて、バックアップキャパシタの電圧を第１目標レベルに安定化し、降圧モードにおいて、出力ピンの電圧を第２目標レベルに安定化する第１コンバータブロックと、第２スイッチングピンおよび出力ピンと接続され、第２インダクタとともに降圧コンバータを構成し、第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第２コンバータブロックと、入力ピンと出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、を備える。第１コンバータブロックのドライバ回路は、電源ピンの電圧を電源として動作する。
【0033】
一実施形態において、第２コンバータブロックのドライバ回路は、電源ピンの電圧を電源として動作してもよい。
【0034】
一実施形態において、電源遮断保護コントローラは、第１インダクタの一端と接続されるべきインダクタ接続ピンと、出力ピンとインダクタ接続ピンの間に接続される保護スイッチと、をさらに備えてもよい。バックアップキャパシタがショートモードで故障した場合に、保護スイッチをオフすることで、負荷への給電を継続することができる。
【0035】
一実施形態に係る電源遮断保護コントローラは、入力電圧を受けるべき入力ピンと、第１負荷と接続されるべき出力ピンと、バックアップキャパシタが接続されるべきキャパシタ接続ピンと、外付けの第１インダクタを介して出力ピンと接続されるべき第１スイッチングピンと、外付けの第２インダクタを介して出力ピンと接続されるべき第２スイッチングピンと、外付けの第３インダクタを介して第２負荷と接続されるべき第３スイッチングピンと、第２負荷と接続されるべき電源ピンと、第１スイッチングピンおよびキャパシタ接続ピンと接続され、第１インダクタとともに昇圧コンバータを構成し、昇圧モードにおいてアクティブとなり、バックアップキャパシタの電圧を第１目標レベルに安定化する第１コンバータブロックと、第２スイッチングピンおよびキャパシタ接続ピンと接続され、第２インダクタとともに第１降圧コンバータを構成し、出力ピンの電圧を第２目標レベルに安定化する第２コンバータブロックと、第３スイッチングピンおよび出力ピンと接続され、第３インダクタとともに第２降圧コンバータを構成し、第２負荷に供給される電圧を、５Ｖより低い第３目標レベルに安定化する第３コンバータブロックと、入力ピンと出力ピンを結ぶ電源ライン上に設けられ、オン状態とオフ状態が電気的に切りかえ可能な電子ヒューズ回路と、を備える。第１コンバータブロックおよび第２コンバータブロックのドライバ回路は、電源ピンの電圧を電源として動作する。
【0036】
一実施形態において、第３コンバータブロックのドライバ回路は、電源ピンの電圧を電源として動作してもよい。
【0037】
一実施形態において、第１インダクタの一端および第２インダクタの一端と接続されるべきインダクタ接続ピンと、出力ピンとインダクタ接続ピンの間に接続される保護スイッチと、をさらに備えてもよい。
【0038】
一実施形態において、電源遮断保護コントローラひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0039】
第１負荷および第２負荷は、ＳＳＤ（Solid State Drive）の部品であってもよい。
【0040】
（実施形態）
以下、好適な実施の形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、好適な実施の形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0041】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【0042】
（実施形態１）
図２は、実施形態１に係る電源遮断保護回路１００を備えるシステム２のブロック図である。システム２は、主電源１０、第１負荷２１、第２負荷２２および電源遮断保護回路１００を備える。
図２は、実施形態１に係る電源遮断保護回路１００を備えるシステム２のブロック図である。システム２は、主電源１０、第１負荷２１、第２負荷２２および電源遮断保護回路１００を備える。
【0043】
主電源１０は、たとえばＡＣ／ＤＣコンバータやＵＳＢ（Universal Serial Bus）バスであり、所定の第１電圧レベル（以下、１２Ｖとする）の直流の入力電圧ＶＩＮを電源遮断保護回路１００に供給する。
【0044】
電源遮断保護回路１００は、入力電圧ＶＩＮを受け、第１負荷２１に対してバス電圧ＶＢＵＳを供給し、第２負荷２２に対して電源電圧ＶＤＤを供給する。第２負荷２２は、５Ｖよりも低電圧で動作する回路であり、したがって電源電圧ＶＤＤは、５Ｖより低く、たとえば３．３Ｖである。たとえば第２負荷２２は、３．３Ｖを入力電圧として動作するＰＭＩＣ（Power Management IC）であってもよい。
【0045】
電源遮断保護回路１００は、入力ライン１０４、第１出力ライン１０８、第２出力ライン１０９、電子ヒューズ回路２２０、バックアップキャパシタ１０２、第１スイッチング電源１１０、第２スイッチング電源１２０を備える。
【0046】
主電源１０と第１負荷２１の間は、バスラインで接続される。バスライン上には、電子ヒューズ回路２２０が設けられる。バスラインのうち、電子ヒューズ回路２２０より主電源１０側を入力ライン１０４と称し、電子ヒューズ回路２２０より第１負荷２１側を第１出力ライン１０８と称する。入力ライン１０４には、入力電圧ＶＩＮが供給される。第１出力ライン１０８には、第１負荷２１が接続される。第２出力ライン１０９には、第２負荷２２が接続される。
【0047】
電子ヒューズ回路２２０は、入力ライン１０４と出力ライン１０８の間に設けられ、オン状態とオフ状態が電気的に切りかえ可能である。
【0048】
バックアップキャパシタ１０２は、バックラップライン１０６と接続されている。
【0049】
第１スイッチング電源１１０は、出力ライン１０８およびバックアップキャパシタ１０２と接続されている。第１スイッチング電源１１０は、昇圧モードと降圧モードが切りかえ可能であり、昇圧モードにおいて、出力ライン１０８のバス電圧ＶＢＵＳを昇圧してバックアップキャパシタ１０２を充電する。この充電によって、バックアップキャパシタ１０２の電圧ＶＳＴＲは、所定の目標レベルＶＲＥＦ（ＢＯＯＳＴ）に安定化される。昇圧モードの目標レベルＶＲＥＦ（ＢＯＯＳＴ）は、入力電圧ＶＩＮより高く定められる。以下では、ＶＲＥＦ（ＢＯＯＳＴ）＝４８Ｖとすることができる。
【0050】
第１スイッチング電源１１０は、降圧モードにおいて、バックアップキャパシタ１０２の電圧ＶＳＴＲを降圧し、出力ライン１０８に供給する。降圧モードにおいて、バス電圧ＶＢＵＳは所定の目標レベルＶＲＥＦ（ＢＵＣＫ）に安定化される。降圧モードの目標レベルＶＲＥＦ（ＢＵＣＫ）は、入力電圧ＶＩＮと同程度に定められる。以下では、ＶＲＥＦ（ＢＵＣＫ）＝１２Ｖとする。
【0051】
第２スイッチング電源１２０は、入力電圧ＶＩＮを５Ｖより低い電源電圧ＶＤＤに降圧し、第２負荷２２に供給する。電源電圧ＶＤＤの目標レベルＶＲＥＦ（ＶＤＤ）は、５Ｖより低く、以下では３．３Ｖとする。
【0052】
第１スイッチング電源１１０は、昇圧コンバータおよび降圧コンバータの組み合わせであってもよいし、双方向ＤＣ／ＤＣコンバータであってもよい。いずれの場合であっても、第１スイッチング電源１１０が、少なくとも、インダクタＬ１、スイッチング素子Ｍ１、ドライバ回路ＤＲ１などを含むことが理解される。
【0053】
ドライバ回路ＤＲ１の電源端子には、第２スイッチング電源１２０が生成する電源電圧ＶＤＤが供給されており、ドライバ回路ＤＲ１の出力電圧、すなわちスイッチング素子Ｍ１のゲートソース間電圧ＶＧＳ１のハイレベルは、電源電圧ＶＤＤにもとづいている。
【0054】
第２スイッチング電源１２０も、少なくとも、インダクタＬ２、スイッチング素子Ｍ２、ドライバ回路ＤＲ２などを含む。ドライバ回路ＤＲ２の電源端子には、第２スイッチング電源１２０が生成する電源電圧ＶＤＤが供給されており、ドライバ回路ＤＲ２の出力電圧、すなわちスイッチング素子Ｍ２のゲートソース間電圧ＶＧＳ２のハイレベルは、電源電圧ＶＤＤにもとづいている。
【0055】
なお、ドライバ回路ＤＲ１、ＤＲ２の電源端子には、電源電圧ＶＤＤに代えて、入力電圧ＶＩＮまたはバス電圧ＶＢＵＳが供給可能となっている。これにより、第２スイッチング電源１２０の起動完了前、すなわち電源電圧ＶＤＤが３．３Ｖより低い状態において、ドライバ回路ＤＲ１、ＤＲ２を、入力電圧ＶＩＮ（ＶＢＵＳ）を利用して動作させることができる。
【0056】
以上が電源遮断保護回路１００の構成である。続いてその動作を説明する。
【0057】
図３は、図２の電源遮断保護回路１００の動作を説明する波形図である。時刻ｔ０より前は、正常動作期間であり、電源遮断保護回路１００には、主電源１０から１２Ｖの入力電圧ＶＩＮが供給されている。正常動作期間では、電子ヒューズ回路２２０がオン状態とされ、第１スイッチング電源１１０が昇圧モードに設定される。
【0058】
昇圧モードの第１スイッチング電源１１０によって、バックアップキャパシタ１０２の電圧ＶＳＴＲは目標レベルＶＲＥＦ（ＢＯＯＳＴ）に安定化され、バックアップキャパシタ１０２には、エネルギーＥ＝１／２×Ｃ・ＶＳＴＲ
２が蓄えられている。
【0059】
第２スイッチング電源１２０は、バス電圧ＶＢＵＳを受け、それを降圧して、所定電圧レベルＶＲＥＦ（ＶＤＤ）の電源電圧ＶＤＤを生成し、第２負荷２２に供給する。
【0060】
第１スイッチング電源１１０のスイッチング素子Ｍ１のゲートソース間電圧ＶＧＳ１は、電源電圧ＶＤＤをハイ電圧としてスイッチングする。同様に、第２スイッチング電源１２０のスイッチング素子Ｍ２のゲートソース間電圧ＶＧＳ２も、電源電圧ＶＤＤをハイ電圧としてスイッチングする。
【0061】
時刻ｔ０に、入力電圧ＶＩＮが喪失したとする。入力電圧ＶＩＮの喪失が検出されると、電子ヒューズ回路２２０がオフとなり、第１スイッチング電源１１０が昇圧モードから降圧モードに切りかえられる。第１スイッチング電源１１０が降圧モードとなると、第１スイッチング電源１１０は、バスラインの電圧ＶＢＵＳを、降圧モードの目標レベルＶＲＥＦ（ＢＵＣＫ）に安定化する。これにより、入力電圧ＶＩＮが喪失した後も、第１負荷２１には、バス電圧ＶＢＵＳが供給されつづける。
【0062】
時刻ｔ０以降も、第２スイッチング電源１２０は動作し続け、したがって第２負荷２２にも、３．３Ｖの電源電圧ＶＤＤが供給され続ける。
【0063】
時刻ｔ０以降、第１負荷２１および第２負荷２２に電力を供給すると、バックアップキャパシタ１０２に蓄えたエネルギーが減少していく。したがってバックアップキャパシタ１０２の電圧ＶＳＴＲは時間とともに低下していく。
【0064】
図４は、第１スイッチング電源１１０のスイッチング素子Ｍ１のゲートソース間電圧ＶＧＳ１を示す図である。スイッチング素子Ｍ１のゲートソース間電圧ＶＧＳ１は、３．３Ｖの電源電圧ＶＤＤをハイ、０Ｖをローとして駆動される。
【0065】
以上が電源遮断保護回路１００の動作である。続いてその利点を説明する。電源遮断保護回路１００の利点は比較技術との対比によって明確となる。
【0066】
比較技術に係る電源遮断保護回路は、図１の構成から、第２スイッチング電源１２０を省略したものである。比較技術では、第１スイッチング電源１１０のドライバ回路ＤＲ１には、５Ｖの電源電圧が供給されている。比較技術では、スイッチング素子Ｍ１のゲートソース間電圧ＶＧＳ１は、５Ｖをハイレベルとしてスイッチングする。つまり比較技術では、スイッチング損失が大きい。
【0067】
これに対して、本実施形態では、スイッチング素子Ｍ１のゲートソース間電圧ＶＧＳ１は、３．３Ｖをハイレベルとしてスイッチングする。つまり比較技術に比べてスイッチング損失を低減することができ、電源遮断保護回路１００の消費電力を削減できる。
【0068】
比較技術において、５Ｖの電源電圧を、バス電圧ＶＢＵＳを降圧して生成したとする。この場合のバックアップキャパシタ１０２の電圧ＶＳＴＲが、図３に一点鎖線で示される。比較技術では、第１スイッチング電源１１０のスイッチング損失が大きいため、電源喪失後において、バックアップキャパシタ１０２の電圧ＶＳＴＲが実施形態に比べて速く低下する。言い換えると、実施形態では、スイッチング損失が低減されているため、バックアップキャパシタ１０２の電圧ＶＳＴＲの低下速度が遅くなっている。つまり、電源喪失時において負荷２１，２２の動作時間を延ばすことができる。あるいは同じ負荷の動作時間を与えるバックアップキャパシタ１０２の容量を小さくできる。
【0069】
本開示は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0070】
（実施例１）
図５は、実施例１に係る電源遮断保護回路１００Ａの回路図である。実施例１において、電源遮断保護回路１００Ａの主要部は、ＰＬＰコントローラ２００Ａに集積化されている。
図５は、実施例１に係る電源遮断保護回路１００Ａの回路図である。実施例１において、電源遮断保護回路１００Ａの主要部は、ＰＬＰコントローラ２００Ａに集積化されている。
【0071】
第１スイッチング電源１１０Ａは、電力伝送の方向が反転可能な昇圧／降圧双方向ＤＣ／ＤＣコンバータである。第１スイッチング電源１１０Ａは、第１コンバータブロック２７０、第１インダクタＬ１、ブートストラップキャパシタＣｂｓ１を含む。
【0072】
第２スイッチング電源１２０は、第２コンバータブロック２７２、インダクタＬ２、出力キャパシタＣ２、ブートストラップキャパシタＣｂｓ２を含む。
【0073】
第１コンバータブロック２７０および第２コンバータブロック２７２は、ＰＬＰコントローラ２００Ａに集積化される。
【0074】
ＰＬＰコントローラ２００Ａの入力ピンＶＩＮには、入力電圧ＶＩＮが供給される。出力ピンＶＢＵＳには、第１負荷２１が接続される。キャパシタ接続ピンＳＴＲには、バックアップキャパシタ１０２が接続される。第１スイッチングピンＬＸ１は、第１インダクタＬ１を介して、出力ピンＶＢＵＳおよび第１負荷２１と接続される。
【0075】
第２スイッチングピンＬＸ２は、第２インダクタＬ２を介して、第２負荷２２と接続される。
【0076】
電源ピンＶＤＤは、第２スイッチング電源１２０の出力ノード、すなわち第２負荷２２と接続される。
【0077】
ＰＬＰコントローラ２００Ａは、電子ヒューズ回路２２０、コントロールロジック２４０Ａ、第１コンバータブロック２７０、第２コンバータブロック２７２、内部電源回路２９０を備える。
【0078】
内部電源回路２９０は、たとえばＬＤＯ（Low Drop Output）である。入力電圧ＶＩＮとバス電圧ＶＢＵＳをダイオードＯＲ回路を介して受け、２つの電圧のうち、高い一方を入力として動作し、内部電源電圧ＶＲＥＧを生成する。内部電源電圧ＶＲＥＧは、コントロールロジック２４０ＡをはじめとするＰＬＰコントローラ２００Ａの各ブロックに供給される。
【0079】
第１コンバータブロック２７０は、第１スイッチングピンＬＸ１、出力ピンＶＢＵＳおよびキャパシタ接続ピンＳＴＲと接続され、第１インダクタＬ１、ブートストラップキャパシタＣｂｓ１とともに双方向ＤＣ／ＤＣコンバータである第１スイッチング電源１１０Ａを構成する。
【0080】
第１コンバータブロック２７０は、フィードバックコントローラ２７１、ドライバ回路ＤＲ１Ｈ，ＤＲ１Ｌ、ハイサイドトランジスタＭ１Ｈ、ローサイドトランジスタＭ１Ｌを含む。
【0081】
第１フィードバックピンＦＢ１ｘには、バックアップキャパシタ１０２の電圧ＶＳＴＲに応じた第１フィードバック電圧ＶＦＢ１ｘがフィードバックされる。フィードバックコントローラ２７１は、昇圧モードにおいて、第１フィードバック電圧ＶＦＢ１ｘが基準電圧ＶＲＥＦに近づくようにフィードバック制御を行い、その結果、バックアップキャパシタ１０２の電圧ＶＳＴＲが第１目標レベルＶＲＥＦ（ＢＯＯＳＴ）に安定化される。
【0082】
第２フィードバックピンＦＢ１ｙには、バス電圧ＶＢＵＳに応じた第２フィードバック電圧ＶＦＢ１ｙがフィードバックされる。フィードバックコントローラ２７１は、降圧モードにおいて、第２フィードバック電圧ＶＦＢ１ｙが基準電圧ＶＲＥＦに近づくようにフィードバック制御を行い、その結果、出力ピンＶＢＵＳの電圧ＶＢＵＳが第２目標レベルＶＲＥＦ（ＢＵＣＫ）に安定化される。
【0083】
ダイオードＤ１、ブートストラップキャパシタＣｂｓ１は、ブートストラップ回路を構成している。ダイオードＤ１のアノードには、第２スイッチング電源１２０が生成した電源電圧ＶＤＤが供給される。これにより、ＢＳＴ１ピンには、ＬＸ１ピンよりも、ＶＤＤだけ高い電圧が発生する。ハイサイドドライバ回路ＤＲ１Ｈの電源端子は、ＢＳＴ１ピンと接続される。これにより、ハイサイドトランジスタＭ１Ｈのゲートソース間電圧は、０Ｖをロー電圧、ＶＤＤをハイ電圧として駆動される。
【0084】
ローサイドドライバ回路ＤＲ１Ｌの電源端子にも、電源電圧ＶＤＤが供給される。これにより、ローサイドトランジスタＭ１Ｌのゲートソース間電圧は、０Ｖをロー電圧、ＶＤＤをハイ電圧として駆動される。
【0085】
第２コンバータブロック２７２は、第２スイッチングピンＬＸ２および出力ピンＶＢＵＳと接続され、第２インダクタＬ２、ブートストラップキャパシタＣｂｓ２とともに第２スイッチング電源１２０を構成する。
【0086】
第２コンバータブロック２７２は、フィードバックコントローラ２７３、ドライバ回路ＤＲ２Ｈ，ＤＲ２Ｌ、ハイサイドトランジスタＭ２Ｈ、ローサイドトランジスタＭ２Ｌを含む。
【0087】
第３フィードバックピンＦＢ２には、第２スイッチング電源１２０が生成する電源電圧ＶＤＤに応じた第３フィードバック電圧ＶＦＢ２がフィードバックされる。フィードバックコントローラ２７３は、第３フィードバック電圧ＶＦＢ２が基準電圧ＶＲＥＦに近づくようにフィードバック制御を行い、その結果、電源電圧ＶＤＤが第３目標レベルＶＲＥＦ（ＶＤＤ）に安定化される。
【0088】
ダイオードＤ２、ブートストラップキャパシタＣｂｓ２は、ブートストラップ回路を構成している。ダイオードＤ２には、電源電圧ＶＤＤが供給される。これにより、ＢＳＴ２ピンには、ＬＸ２ピンよりも、ＶＤＤだけ高い電圧が発生する。ハイサイドドライバ回路ＤＲ２Ｈの電源端子は、ＢＳＴ２ピンと接続される。これにより、ハイサイドトランジスタＭ２Ｈのゲートソース間電圧は、０Ｖをロー電圧、ＶＤＤをハイ電圧として駆動される。
【0089】
ローサイドドライバ回路ＤＲ２Ｌの電源端子にも、電源電圧ＶＤＤが供給される。これにより、ローサイドトランジスタＭ２Ｌのゲートソース間電圧は、０Ｖをロー電圧、ＶＤＤをハイ電圧として駆動される。
【0090】
コントロールロジック２４０Ａは、電子ヒューズ回路２２０のオン、オフを制御するともに、第１スイッチング電源１１０Ａの動作モードを制御する。
【0091】
以上がＰＬＰコントローラ２００Ａの構成である。
【0092】
（実施例２）
図６は、実施例２に係る電源遮断保護回路１００Ｂの回路図である。実施例２において、電源遮断保護回路１００Ｂの主要部は、ＰＬＰコントローラ２００Ｂに集積化されている。
図６は、実施例２に係る電源遮断保護回路１００Ｂの回路図である。実施例２において、電源遮断保護回路１００Ｂの主要部は、ＰＬＰコントローラ２００Ｂに集積化されている。
【0093】
ＰＬＰコントローラ２００Ｂには、保護スイッチ２６０およびインダクタ接続ピンＶＢが追加されている。第１インダクタＬ１は、保護スイッチ２６０を介して、ＶＢＵＳピンと接続される。つまり、インダクタＬ１とＶＢＵＳピンが電気的に分離可能となっている。
【0094】
具体的には、第１インダクタＬ１は、ＶＢピンとＬＸ１ピンの間に外付けされる。保護スイッチ２６０は、ＶＢＵＳピンとＶＢピンの間に接続される。
【0095】
コントロールロジック２４０Ｂは、保護スイッチ２６０を制御する。コントロールロジック２４０Ｂは、昇圧モードおよび降圧モードにおいて、保護スイッチ２６０をオン状態とする。たとえばコントロールロジック２４０Ｂは、バックアップキャパシタ１０２のショートモードの故障（ＳＴＲピンの地絡）を検出すると、保護スイッチ２６０をオフする。さらにコントロールロジック２４０Ｂは、ＬＸピンの地絡を検出すると、保護スイッチ２６０をオフしてもよい。
【0096】
実施例２によれば、バックアップキャパシタ１０２がショートモードで故障した状況において、ＶＢＵＳピンを故障点と切り離すことができ、主電源１０から第１負荷２１への給電を継続できる。
【0097】
（実施例３）
図７は、実施例３に係る電源遮断保護回路１００Ｃの回路図である。実施例３において、電源遮断保護回路１００Ｃの主要部は、ＰＬＰコントローラ２００Ｃに集積化されている。実施例３では、第１スイッチング電源１１０Ｃは、昇圧コンバータ１１２と降圧コンバータ１１４を含む。
図７は、実施例３に係る電源遮断保護回路１００Ｃの回路図である。実施例３において、電源遮断保護回路１００Ｃの主要部は、ＰＬＰコントローラ２００Ｃに集積化されている。実施例３では、第１スイッチング電源１１０Ｃは、昇圧コンバータ１１２と降圧コンバータ１１４を含む。
【0098】
昇圧コンバータ１１２は、降圧モードにおいて停止状態（ディセーブル）であり、昇圧モードにおいてアクティブ（イネーブル）となる。昇圧コンバータ１１２の入力ノードは出力ライン１０８と接続され、その出力ノードはバックラップライン１０６と接続される。昇圧コンバータ１１２は、第１コンバータブロック２７０ｘ、第１インダクタＬ１ｘを含む。
【0099】
降圧コンバータ１１４は、昇圧モード、降圧モードの両方においてアクティブであり、その入力ノードはバックアップキャパシタ１０２と接続され、その出力ノードは出力ライン１０８と接続される。降圧コンバータ１１４は、第２コンバータブロック２７０ｙ、第２インダクタＬ１ｙ、ブートストラップキャパシタＣｂｓ１を含む。
【0100】
好ましくは、降圧コンバータ１１４の出力電圧の目標電圧ＶＲＥＦ（ＢＵＣＫ）は、入力電圧ＶＩＮの正常レベル（たとえば１２Ｖ）より低く定めるとよい。より好ましくは、負荷２０の正常電圧範囲の下限ＶＭＩＮよりも低く定めるとよい。
ＶＲＥＦ（ＢＵＣＫ）＜ＶＭＩＮ
ＶＲＥＦ（ＢＵＣＫ）＜ＶＭＩＮ
【0101】
たとえば降圧コンバータ１１４の目標電圧ＶＲＥＦ（ＢＵＣＫ）は、８Ｖに設定される。本実施形態において、降圧コンバータ１１４は、電流ソース能力のみを有し、電流シンク能力を有しない。したがって、バス電圧ＶＢＵＳが目標電圧ＶＲＥＦ（ＢＵＣＫ）より高い状態では、降圧コンバータ１１４は、動作はしているが、バス電圧ＶＢＵＳに影響を与えることはない。
【0102】
第２スイッチング電源１２０は、第３コンバータブロック２７２、第３インダクタＬ２、出力キャパシタＣ２、ブートストラップキャパシタＣｂｓ２を含む。
【0103】
第１コンバータブロック２７０ｘ、第２コンバータブロック２７０ｙおよび第３コンバータブロック２７２はＰＬＰコントローラ２００Ｃに集積化される。
【0104】
ＰＬＰコントローラ２００Ｃは、３個のスイッチングピンＬＸ１ｘ、Ｌ１ｙ、Ｌ２、３個のフィードバックピンＦＢ１ｘ、ＦＢ１ｙ，ＦＢ２を有する。第１スイッチングピンＬＸ１ｘには、第１インダクタＬ１ｘが接続され、第２スイッチングピンＬＸ１ｙには、第２インダクタＬ１ｙが接続され、第３スイッチングピンＬＸ２には、第３インダクタＬ２が接続される。
【0105】
第１コンバータブロック２７０ｘは、フィードバックコントローラ２７１ｘ、ドライバ回路ＤＲ１ｘ、整流ダイオードＤ１Ｈｘ、ローサイドトランジスタＭ１Ｌｘを含む。
【0106】
第１フィードバックピンＦＢ１ｘには、バックアップキャパシタ１０２の電圧ＶＳＴＲに応じた第１フィードバック電圧ＶＦＢ１ｘがフィードバックされる。フィードバックコントローラ２７１ｘは、昇圧モードにおいて、第１フィードバック電圧ＶＦＢ１ｘが基準電圧ＶＲＥＦに近づくようにフィードバック制御を行い、その結果、バックアップキャパシタ１０２の電圧ＶＳＴＲが第１目標レベルＶＲＥＦ（ＢＯＯＳＴ）に安定化される。
【0107】
第２コンバータブロック２７０ｙは、フィードバックコントローラ２７１ｙ、ドライバ回路ＤＲ１Ｈｙ、ＤＲ１Ｌｙ、ハイサイドトランジスタＭ１Ｈｙ、ローサイドトランジスタＭ１Ｌｙを含む。
【0108】
第２フィードバックピンＦＢ１ｙには、バス電圧ＶＢＵＳに応じた第２フィードバック電圧ＶＦＢ１ｙがフィードバックされる。フィードバックコントローラ２７１ｙは、降圧モードにおいて、第２フィードバック電圧ＶＦＢ１ｙが基準電圧ＶＲＥＦに近づくようにフィードバック制御を行い、その結果、出力ピンＶＢＵＳの電圧ＶＢＵＳが第２目標レベルＶＲＥＦ（ＢＵＣＫ）に安定化される。
【0109】
コントロールロジック２４０Ｃは、昇圧モードにおいて、イネーブル信号ＥＮ＿ＢＯＯＳＴをアサートして、第１コンバータブロック２７０ｘをイネーブルとし、降圧モードにおいて、イネーブル信号ＥＮ＿ＢＯＯＳＴをネゲートして、第１コンバータブロック２７０ｘをディセーブルとする。
【0110】
図５の電源遮断保護回路１００Ａでは、第１スイッチング電源１１０Ａが、ひとつの双方向ＤＣ／ＤＣコンバータで構成されており、昇圧モードと降圧モードを切りかえ可能な構成とした。この場合、昇圧モードから降圧モードへの切りかえの遅延が大きいと、この遅延の間に、バス電圧ＶＢＵＳが低下する可能性がある。これに対して、図７の電源遮断保護回路１００Ｃでは、コンバータの昇圧動作から降圧動作への切りかえが不要となるため、切りかえに伴う遅延が存在しない。したがって、バス電圧ＶＢＵＳが低下するのを防止できる。
【0111】
具体的には降圧コンバータ１１４は、入力電圧ＶＩＮが正常である状況においても、バス電圧ＶＢＵＳには影響を与えないが、動作し続けている。電子ヒューズ回路２２０がオフした直後に、直ちにバス電圧ＶＢＵＳを目標電圧ＶＲＥＦ（ＢＵＣＫ）に安定化することができる。
【0112】
（実施例４）
図８は、実施例４に係る電源遮断保護回路１００Ｄの回路図である。実施例４において、電源遮断保護回路１００Ｄの主要部は、ＰＬＰコントローラ２００Ｄに集積化されている。
図８は、実施例４に係る電源遮断保護回路１００Ｄの回路図である。実施例４において、電源遮断保護回路１００Ｄの主要部は、ＰＬＰコントローラ２００Ｄに集積化されている。
【0113】
ＰＬＰコントローラ２００Ｄには、図７のＰＬＰコントローラ２００Ｃに、保護スイッチ２６０およびインダクタ接続ピンＶＢが追加された構成を有する。第２インダクタＬ１ｙは、保護スイッチ２６０を介して、ＶＢＵＳピンと接続される。つまり、第２インダクタＬ１ｙとＶＢＵＳピンが電気的に分離可能となっている。
【0114】
コントロールロジック２４０Ｄは、保護スイッチ２６０を制御する。コントロールロジック２４０Ｄは、昇圧モードおよび降圧モードにおいて、保護スイッチ２６０をオン状態とする。たとえばコントロールロジック２４０Ｄは、バックアップキャパシタ１０２のショートモードの故障（ＳＴＲピンの地絡）を検出すると、保護スイッチ２６０をオフする。さらにコントロールロジック２４０Ｄは、ＬＸピンの地絡を検出すると、保護スイッチ２６０をオフしてもよい。
【0115】
実施例４によれば、バックアップキャパシタ１０２がショートモードで故障した状況において、ＶＢＵＳピンを故障点と切り離すことができ、主電源１０から第１負荷２１への給電を継続できる。
【0116】
（実施形態２）
図９は、実施形態２に係る電源遮断保護回路１００Ｅを備えるシステム２Ｅのブロック図である。システム２Ｅは、主電源１０Ａ、１０Ｂ、第１負荷２１、第２負荷２２、第３負荷２３および電源遮断保護回路１００Ｅを備える。主電源１０Ａは、１２Ｖの第１入力電圧ＶＩＮ１を生成する。主電源１０Ｂは、５Ｖの第２入力電圧ＶＩＮ２を生成する。第２入力電圧ＶＩＮ２は、第２入力ライン１０５および第３出力ライン１０７を経由して、第３負荷２３に供給される。
図９は、実施形態２に係る電源遮断保護回路１００Ｅを備えるシステム２Ｅのブロック図である。システム２Ｅは、主電源１０Ａ、１０Ｂ、第１負荷２１、第２負荷２２、第３負荷２３および電源遮断保護回路１００Ｅを備える。主電源１０Ａは、１２Ｖの第１入力電圧ＶＩＮ１を生成する。主電源１０Ｂは、５Ｖの第２入力電圧ＶＩＮ２を生成する。第２入力電圧ＶＩＮ２は、第２入力ライン１０５および第３出力ライン１０７を経由して、第３負荷２３に供給される。
【0117】
第２負荷２２は、３．３Ｖ～５Ｖで動作可能に構成される。第３負荷２３も、第２負荷２２と同様に３．３～５Ｖで動作可能に構成される。
【0118】
電源遮断保護回路１００Ｅは、ロードスイッチＳＷ１，ＳＷ２を備える。ロードスイッチＳＷ１は、第２入力ライン１０５上に設けられており、第３負荷２３に対する電力供給のオン、オフを制御するために設けられる。なおロードスイッチＳＷ１は省略してもよい。ロードスイッチＳＷ２は、第２出力ライン１０９と第３出力ライン１０７の間に設けられる。
【0119】
実施形態２によれば、よりロバストな電源遮断保護回路１００Ｅを提供できる。実施形態２において、第１スイッチング電源１１０や第２スイッチング電源１２０の構成は、実施形態１で説明した通りである。ロードスイッチＳＷ１，ＳＷ２は、ＰＬＰコントローラ２００に集積化することができ、それらのオン、オフは、コントロールロジック２４０によって制御する構成とすればよい。あるいはロードスイッチＳＷ１，ＳＷ２は、ディスクリート素子であり、ＰＬＰコントローラ２００に外付けされてもよい。
【0120】
（用途）
実施の形態に係る電源遮断保護回路１００Ａ～１００Ｄ（以下、符号１００を付して総称する）は、データ記憶装置３００に用いることができる。図１０は、ＰＬＰ機能付きのデータ記憶装置３００のブロック図である。データ記憶装置３００はたとえばＳＳＤ（Solid State Drive）であり、電源遮断保護回路１００、降圧コンバータ３０１、ＰＭＩＣ３０２、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０を備える。
実施の形態に係る電源遮断保護回路１００Ａ～１００Ｄ（以下、符号１００を付して総称する）は、データ記憶装置３００に用いることができる。図１０は、ＰＬＰ機能付きのデータ記憶装置３００のブロック図である。データ記憶装置３００はたとえばＳＳＤ（Solid State Drive）であり、電源遮断保護回路１００、降圧コンバータ３０１、ＰＭＩＣ３０２、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０を備える。
【0121】
降圧コンバータ３０１は、ＰＭＩＣ３０２は、上述の第１負荷２１に対応し、降圧コンバータ３０１は、上述の第２負荷２２に対応する。ＰＭＩＣ３０２は、３．３Ｖの電源電圧ＶＤＤを受け、コントローラ３０４やＮＡＮＤメモリ３０６、キャッシュメモリ３０８、インタフェース３１０に、適切な電圧レベルの電源電圧を供給する。降圧コンバータ３０１は、１２Ｖのバス電圧ＶＢＵＳを受け、０．８Ｖに降圧して、負荷に供給する。降圧コンバータ３０１の負荷は、たとえばコントローラ３０４であってもよい。
【0122】
データ記憶装置３００は、サーバー用であってもよいし、コンピュータに内蔵されてもよいし、ポータブルのＳＳＤであってもよい。
【0123】
なお電源遮断保護回路１００の用途はデータ記憶装置３００に限定されず、電源遮断後にも、ある時間、電源電圧を維持すべき用途に利用できる。
【0124】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
【符号の説明】
【0125】
２ システム
１０ 主電源
２０ 負荷
２１ 第１負荷
２２ 第２負荷
１００ 電源遮断保護回路
１０２ バックアップキャパシタ
１０４ 入力ライン
１０６ バックラップライン
１０８ 第１出力ライン
１０９ 第２出力ライン
１１０ 第１スイッチング電源
１１２ 昇圧コンバータ
１１４ 降圧コンバータ
１２０ 第２スイッチング電源
２００ ＰＬＰコントローラ
２２０ 電子ヒューズ回路
２４０ コントロールロジック
２６０ 保護スイッチ
２７０ 第１コンバータブロック
２７２ 第２コンバータブロック
２９０ 内部電源回路
３００ データ記憶装置
３０２ ＰＭＩＣ
３０４ コントローラ
３０６ ＮＡＮＤメモリ
３０８ キャッシュメモリ
３１０ インタフェース
１０ 主電源
２０ 負荷
２１ 第１負荷
２２ 第２負荷
１００ 電源遮断保護回路
１０２ バックアップキャパシタ
１０４ 入力ライン
１０６ バックラップライン
１０８ 第１出力ライン
１０９ 第２出力ライン
１１０ 第１スイッチング電源
１１２ 昇圧コンバータ
１１４ 降圧コンバータ
１２０ 第２スイッチング電源
２００ ＰＬＰコントローラ
２２０ 電子ヒューズ回路
２４０ コントロールロジック
２６０ 保護スイッチ
２７０ 第１コンバータブロック
２７２ 第２コンバータブロック
２９０ 内部電源回路
３００ データ記憶装置
３０２ ＰＭＩＣ
３０４ コントローラ
３０６ ＮＡＮＤメモリ
３０８ キャッシュメモリ
３１０ インタフェース
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】