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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023108349
(43)【公開日】2023-08-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/06 20060101AFI20230728BHJP
H01L 21/336 20060101ALI20230728BHJP
H01L 21/8238 20060101ALI20230728BHJP
H01L 21/8234 20060101ALI20230728BHJP
H01L 21/76 20060101ALI20230728BHJP
【ＦＩ】
H01L29/06 301F
H01L29/78 301D
H01L29/78 301W
H01L27/092 A
H01L27/088 A
H01L21/76 Z
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022009416
(22)【出願日】2022-01-25
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100102532
【弁理士】
【氏名又は名称】好宮 幹夫
(74)【代理人】
【識別番号】100194881
【弁理士】
【氏名又は名称】小林 俊弘
(74)【代理人】
【識別番号】100215142
【弁理士】
【氏名又は名称】大塚 徹
(72)【発明者】
【氏名】青木 宏憲
【テーマコード（参考）】
5F032
5F048
5F140
【Ｆターム（参考）】
5F032AB02
5F032AC04
5F032BB04
5F048AA04
5F048AC01
5F048AC03
5F048BC03
5F048BC05
5F048BE02
5F048BE03
5F048BE09
5F048BH02
5F140AA16
5F140AA24
5F140AB03
5F140AC21
5F140BA01
5F140BD18
5F140BH14
5F140BH30
5F140BH43
5F140BH47
5F140CD09
(57)【要約】 （修正有）
【課題】分離領域の反転層の形成を抑制し、高圧回路領域から分離領域及びトランジスタ素子領域へのリーク電流を抑制する半導体装置を提供する。
【解決手段】半導体基板上に設けられた、高圧回路領域２Ａと、トランジスタ素子領域２Ｂと、トランジスタ素子領域と高圧回路領域とを素子分離する分離領域４と、複数列の導電体を含む容量結合型フィールドプレート２０Ａ、２０Ｂを備えた半導体装置であって、半導体装置の平面視において、容量結合型フィールドプレート２０Ｂは、トランジスタ素子領域２Ｂを横断するとともに、高圧回路領域２Ａを囲むように配置されており、容量結合型フィールドプレートの複数列の導電体のうちの少なくとも１つの列は、導電体を分断して不連続とする分断部を備える。
【選択図】図６
【解決手段】半導体基板上に設けられた、高圧回路領域２Ａと、トランジスタ素子領域２Ｂと、トランジスタ素子領域と高圧回路領域とを素子分離する分離領域４と、複数列の導電体を含む容量結合型フィールドプレート２０Ａ、２０Ｂを備えた半導体装置であって、半導体装置の平面視において、容量結合型フィールドプレート２０Ｂは、トランジスタ素子領域２Ｂを横断するとともに、高圧回路領域２Ａを囲むように配置されており、容量結合型フィールドプレートの複数列の導電体のうちの少なくとも１つの列は、導電体を分断して不連続とする分断部を備える。
【選択図】図６
【特許請求の範囲】
【請求項1】
半導体基板上に設けられた、高圧回路領域と、トランジスタ素子領域と、前記トランジスタ素子領域と前記高圧回路領域とを素子分離する分離領域と、複数列の導電体を含む容量結合型フィールドプレートを備えた半導体装置であって、
前記半導体装置の平面視において、前記容量結合型フィールドプレートは、前記トランジスタ素子領域を横断するとともに、前記高圧回路領域を囲むように配置されており、
前記容量結合型フィールドプレートの前記複数列の導電体のうちの少なくとも１つの列は、前記導電体を分断して不連続とする分断部を備えたものであることを特徴とする半導体装置。
前記半導体装置の平面視において、前記容量結合型フィールドプレートは、前記トランジスタ素子領域を横断するとともに、前記高圧回路領域を囲むように配置されており、
前記容量結合型フィールドプレートの前記複数列の導電体のうちの少なくとも１つの列は、前記導電体を分断して不連続とする分断部を備えたものであることを特徴とする半導体装置。
【請求項2】
前記半導体装置の平面視において、前記分断部は、前記分離領域を基準として前記高圧回路領域側に配置されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記半導体装置の平面視において、前記分断部は、前記分離領域を基準として前記トランジスタ素子領域側に配置されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記容量結合型フィールドプレートは、前記半導体装置の平面視において、前記分離領域を基準として前記高圧回路領域側に配置された前記分断部を備えた少なくとも１つの列の導電体と、前記分離領域を基準として前記トランジスタ素子領域側に配置された前記分断部を備えた少なくとも１つの列の導電体とを含むものであることを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記分断部は、前記半導体装置の平面視において、前記分離領域と重なるように配置されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項6】
前記分断部上に配置されたシールド電極を備えたものであることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
【請求項7】
前記容量結合型フィールドプレートは、前記複数列の導電体の全てが前記分断部を備えたものであることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
【請求項8】
前記半導体装置の平面視で、前記高圧回路領域の周囲にリサーフ領域が配置されているものであることを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
【請求項9】
前記半導体装置の平面視で、前記リサーフ領域が、前記高圧回路領域と前記トランジスタ素子領域に挟まれた領域に配置されていないことを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記半導体装置の平面視において、前記分断部による前記導電体の分断幅は、前記分離領域の幅以下であることを特徴とする請求項１～９のいずれか一項に記載の半導体装置。
【請求項11】
さらに、低圧回路領域を備えたものであることを特徴とする請求項１～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記半導体基板は第１導電型を有するものであり、
前記高圧回路領域は、前記半導体基板上の第２導電型の第１半導体領域内に配置されたものであり、
前記トランジスタ素子領域は、前記半導体基板上において、前記第１半導体領域と離間する第２導電型の第２半導体領域上の高圧側主電極と、低圧側主電極及び前記高圧側主電極と前記低圧側主電極の間に配置された制御電極とを備えるものであり、
前記分離領域は第１導電型の半導体領域であり、
前記容量結合型フィールドプレートは、前記半導体装置の平面視において、前記高圧回路領域の外縁の一部と重なり、複数列の導電体が容量性結合するように互いに離間した第１の導電体群と、前記トランジスタ素子領域の前記高圧側主電極と前記制御電極間に配置され、複数列の導電体が容量性結合するように互いに離間した第２の導電体群を備え、前記第１の導電体群の一端は前記第１半導体領域と電気的に接続し、前記第１の導電体群の他端は前記半導体基板と電気的に接続した第１導電型の第３半導体領域と電気的に接続し、前記第２の導電体群の一端は、前記高圧側主電極と電気的に接続し、前記第２の導電体群の他端は前記制御電極又は前記低圧側主電極と電気的に接続したものであり、
前記分断部は、前記第１の導電体群の導電体、及び、該第１の導電体群の導電体と隣り合う前記第２の導電体群の導電体のそれぞれを分断して不連続とするものであることを特徴とする請求項１～１１のいずれか一項に記載の半導体装置。
前記高圧回路領域は、前記半導体基板上の第２導電型の第１半導体領域内に配置されたものであり、
前記トランジスタ素子領域は、前記半導体基板上において、前記第１半導体領域と離間する第２導電型の第２半導体領域上の高圧側主電極と、低圧側主電極及び前記高圧側主電極と前記低圧側主電極の間に配置された制御電極とを備えるものであり、
前記分離領域は第１導電型の半導体領域であり、
前記容量結合型フィールドプレートは、前記半導体装置の平面視において、前記高圧回路領域の外縁の一部と重なり、複数列の導電体が容量性結合するように互いに離間した第１の導電体群と、前記トランジスタ素子領域の前記高圧側主電極と前記制御電極間に配置され、複数列の導電体が容量性結合するように互いに離間した第２の導電体群を備え、前記第１の導電体群の一端は前記第１半導体領域と電気的に接続し、前記第１の導電体群の他端は前記半導体基板と電気的に接続した第１導電型の第３半導体領域と電気的に接続し、前記第２の導電体群の一端は、前記高圧側主電極と電気的に接続し、前記第２の導電体群の他端は前記制御電極又は前記低圧側主電極と電気的に接続したものであり、
前記分断部は、前記第１の導電体群の導電体、及び、該第１の導電体群の導電体と隣り合う前記第２の導電体群の導電体のそれぞれを分断して不連続とするものであることを特徴とする請求項１～１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
高圧回路領域と、トランジスタ素子領域と、トランジスタ素子領域と高圧回路領域とを素子分離する分離領域と、複数列の導電体を含む容量結合型フィールドプレートを備えた半導体装置に関する。
【背景技術】
【0002】
ＩＧＢＴやパワーＭＯＳＦＥＴなどのパワーデバイスは、モータ制御用のインバータのほか、ＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。近年、ＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ４００Ｖ系の産業用電源などに用いられる１２００Ｖクラスまでの高耐圧半導体装置（高耐圧ＩＣ）が実用化されている。
【0003】
ローサイド駆動回路と、ハイサイド駆動回路と、制御信号のレベルアップ／レベルダウン機能を担うレベルシフト回路を一つのチップに内蔵した、高耐圧のゲートドライバＩＣであるＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられている。図１９は、特許文献１の図１に記載された半導体装置の半導体領域の平面図であり、レベルシフト素子の一般的なＨＶＩＣの平面図を示す。図１９に例示されるように、高圧回路領域（ハイサイド駆動回路）は、その外周を高耐圧分離領域３２ｂに囲われた第１半導体領域（Ｎ拡散領域４２ｂ）に搭載される。
【0004】
後述する図１８の高電位側回路部１１０等が搭載される高圧回路領域と、後述する図１８のＨＶＮＭＯＳ１０１，１０２に相当するレベルシフト回路の高耐圧ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ。単に高耐圧ＬＤＭＯＳということもある。）等が、同じ半導体基板上に形成された構造のＨＶＩＣが知られている。ＨＶＩＣにおいては、特許文献１や特許文献２に記載の高耐圧分離領域は、リサーフ（ＲＥＳＵＲＦ；ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）分離構造で形成されている。また、高耐圧分離領域の第１半導体領域と高耐圧ＬＤＭＯＳとなる第２半導体領域は、特許文献３に記載の環状トレンチや特許文献４に記載のトレンチ分離構造等のトレンチ分離、特許文献１や特許文献５のＰ―スリット領域に記載のＰＮ接合分離などで構成された分離領域により互いに電気的に分離されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平９－２８３７１６号公報
【特許文献2】国際公開第２０１８／０５１４１２号
【特許文献3】特開２０１８－１９５６４０号公報
【特許文献4】特開２００４－３４９２９６号公報
【特許文献5】特開２０１８－１１７０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
図１８に、特許文献５の図５に記載されるレベルシフト素子を内蔵した通常のＨＶＩＣの回路構成を示す。図１８に示すＨＶＩＣ１００は、ブリッジ回路１２０の例えば一相分を形成するＩＧＢＴ１２１，１２２の高電位側（上アーム）のＩＧＢＴ１２１を駆動するゲートドライバＩＣである。ブリッジ回路１２０は、主直流電源の正極側の電位（電源電位）Ｖｄｃと、負極側である共通電位ＣＯＭとの間に、直列に接続されている。
【0007】
符号ＯＵＴは、ブリッジ回路１２０の上アームのＩＧＢＴ１２１のエミッタと低電位側（下アーム）のＩＧＢＴ１２２のコレクタとの接続点であり、ブリッジ回路１２０の交流出力端子である。レベルシフト素子２００のＨＶＮＭＯＳ（高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）１０１，１０２、負荷抵抗（抵抗体）１０３，１０４、定電圧ダイオード１０５，１０６、ＮＯＴ回路１０７，１０８、ＲＳフリップフロップ（ＲＳ－ＦＦ）１０９、高電位側回路部１１０及び補助直流電源Ｅ１は、ブリッジ回路１２０の上アームのＩＧＢＴ１２１を駆動するためのレベルシフト回路である。符号Ｖｃｃ１は、高電位側の補助直流電源Ｅ１の正極ラインの電位（ＨＶＩＣの最高電位）であり、カソード端子の電位である。
【0008】
ＨＶＮＭＯＳ１０１は制御回路（不図示）により作られたパルスのオン信号１３１の入力を受けて導通し、ＨＶＮＭＯＳ１０１の導通による負荷抵抗１０３の電圧降下を信号としてＩＧＢＴ１２１がオンされる。ＨＶＮＭＯＳ１０２は制御回路で作られたパルスのオフ信号１３２が入力されて導通し、ＨＶＮＭＯＳ１０２の導通による負荷抵抗１０４の電圧降下を信号としてＩＧＢＴ１２１がオフされる。制御回路は、共通電位ＣＯＭを基準とした低電圧側の補助直流電源Ｅ２の正極ラインの電位Ｖｃｃ２から電流を供給される。
【0009】
レベルシフト回路のうち、２つのＨＶＮＭＯＳ１０１，１０２は、共通電位ＣＯＭを基準とした信号を後段（ＮＯＴ回路１０７，１０８）に入力する回路部分となる。ＨＶＮＭＯＳ１０１とＨＶＮＭＯＳ１０２及び負荷抵抗１０３と負荷抵抗１０４とは、通常、それぞれ互いに等しく構成されている。ＨＶＮＭＯＳ１０１，１０２は、ソースと共通電位ＣＯＭとの間に電流負帰還用の抵抗体１１１，１１２がそれぞれ接続され、ソースフォロア構成になっている。
【0010】
高圧回路領域のＮ型拡散層である第１半導体領域とトランジスタ素子領域のＮ型拡散層である第２半導体領域の間は所定の耐圧（例えば３０Ｖ）が必要であり、高圧回路領域とトランジスタ素子領域との間にリーク電流も流れないことが求められている。高圧回路領域とトランジスタ素子領域の高耐圧分離構造において、例えば第１半導体領域と電気的に接続した導電体、第２半導体領域と電気的に接続した導電体とを含む容量結合型フィールドプレート（ＭＦＦＰ：Ｍｕｌｔｉｐｌｅ Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｐｌａｔｅ）が採用されることがある。この技術を図１９等に記載のＨＶＩＣに適用し、例えば分離領域と対向する高圧回路領域の電位が、分離領域と対向するトランジスタ素子領域の電位よりも高まったとき（以下、「異電圧となった場合」ともいう）、フィールドプレートの電位変化に応じて、フィールドプレート下の分離領域の電位も変動してしまう可能性がある。また、分離領域表面の導電型の反転現象が発生し、高圧回路領域と高耐圧ＬＤＭＯＳ（トランジスタ素子領域）とを分離する分離領域の表面に、反転層のリーク経路が生成されてしまう可能性がある。
【課題を解決するための手段】
【0011】
本発明は、上記問題を解決するためになされたものであり、半導体基板上に設けられた、高圧回路領域と、トランジスタ素子領域と、前記トランジスタ素子領域と前記高圧回路領域とを素子分離する分離領域と、複数列の導電体を含む容量結合型フィールドプレートを備えた半導体装置であって、
前記半導体装置の平面視において、前記容量結合型フィールドプレートは、前記トランジスタ素子領域を横断するとともに、前記高圧回路領域を囲むように配置されており、
前記容量結合型フィールドプレートの前記複数列の導電体のうちの少なくとも１つの列は、前記導電体を分断して不連続とする分断部を備えたものである半導体装置を提供する。
前記半導体装置の平面視において、前記容量結合型フィールドプレートは、前記トランジスタ素子領域を横断するとともに、前記高圧回路領域を囲むように配置されており、
前記容量結合型フィールドプレートの前記複数列の導電体のうちの少なくとも１つの列は、前記導電体を分断して不連続とする分断部を備えたものである半導体装置を提供する。
【0012】
このような半導体装置によれば、分離領域と対向する高圧回路領域とトランジスタ素子領域の電位とが異電圧となっても、分離領域の表面側の電位変動を低減することができる。また、高圧回路領域、分離領域、トランジスタ素子領域の寄生トランジスタによる、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を抑制することができるものとなる。
【0013】
このとき、前記半導体装置の平面視において、前記分断部は、前記分離領域を基準として前記高圧回路領域側に配置されたものとすることができる。
【0014】
これにより、寄生トランジスタによる、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を、より効果的に抑制することができるものとなる。
【0015】
また、前記半導体装置の平面視において、前記分断部は、前記分離領域を基準として前記トランジスタ素子領域側に配置されたものとすることができる。
【0016】
これにより、寄生トランジスタによる、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を、より効果的に抑制することができるものとなる。また、高圧回路領域側から分離領域上に導電体を延ばすことで、電荷が分離領域上の導電体に注入されてもトランジスタ素子領域内の素子のＯＮ抵抗への影響を抑制することが可能となる。
【0017】
また、前記容量結合型フィールドプレートは、前記半導体装置の平面視において、前記分離領域を基準として前記高圧回路領域側に配置された前記分断部を備えた少なくとも１つの列の導電体と、前記分離領域を基準として前記トランジスタ素子領域側に配置された前記分断部を備えた少なくとも１つの列の導電体とを含むものとすることができる。
【0018】
これにより、寄生トランジスタによる、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を、より効果的に抑制することができるものとなる。また、高圧回路領域側から分離領域上に導電体を延ばすことで、電荷が分離領域上の導電体に注入されてもトランジスタ素子領域内の素子のＯＮ抵抗への影響を抑制することが可能となる。
【0019】
また、前記分断部は、前記半導体装置の平面視において、前記分離領域と重なるように配置されたものとすることができる。
【0020】
これにより、寄生トランジスタによる、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を、より効果的に抑制することができるものとなる。
【0021】
また、本発明に係る半導体装置では、前記分断部上に配置されたシールド電極を備えたものとすることができる。
【0022】
これにより、外部イオンの影響を抑制できるものとなる。
【0023】
このとき、前記容量結合型フィールドプレートは、前記複数列の導電体の全てが前記分断部を備えたものとすることができる。
【0024】
これにより、リーク電流をより効果的に抑制することができるものとなる。
【0025】
このとき、前記半導体装置の平面視で、前記高圧回路領域の周囲にリサーフ領域が配置されているものとすることができる。
【0026】
本発明はこのようなリサーフ領域を有する半導体装置において特に有効なものである。
【0027】
このとき、前記半導体装置の平面視で、前記リサーフ領域が、前記高圧回路領域と前記トランジスタ素子領域に挟まれた領域に配置されていないものとすることができる。
【0028】
このような半導体装置であっても、本発明によれば高圧回路領域からのリーク電流の抑制効果を有するものとなる。
【0029】
また、本発明に係る半導体装置では、前記半導体装置の平面視において、前記分断部による前記導電体の分断幅は、前記分離領域の幅以下とすることができる。
【0030】
これにより、安定してフィールドプレートの効果とリーク電流の抑制効果が得られるものとなる。
【0031】
このとき、本発明に係る半導体装置は、さらに、低圧回路領域を備えたものとすることができる。
【0032】
本発明はこのような半導体装置において特に有効なものである。
【0033】
このとき、前記半導体基板は第１導電型を有するものであり、
前記高圧回路領域は、前記半導体基板上の第２導電型の第１半導体領域内に配置されたものであり、
前記トランジスタ素子領域は、前記半導体基板上において、前記第１半導体領域と離間する第２導電型の第２半導体領域上の高圧側主電極と、低圧側主電極及び前記高圧側主電極と前記低圧側主電極の間に配置された制御電極とを備えるものであり、
前記分離領域は第１導電型の半導体領域であり、
前記容量結合型フィールドプレートは、前記半導体装置の平面視において、前記高圧回路領域の外縁の一部と重なり、複数列の導電体が容量性結合するように互いに離間した第１の導電体群と、前記トランジスタ素子領域の前記高圧側主電極と前記制御電極間に配置され、複数列の導電体が容量性結合するように互いに離間した第２の導電体群を備え、前記第１の導電体群の一端は前記第１半導体領域と電気的に接続し、前記第１の導電体群の他端は前記半導体基板と電気的に接続した第１導電型の第３半導体領域と電気的に接続し、前記第２の導電体群の一端は、前記高圧側主電極と電気的に接続し、前記第２の導電体群の他端は前記制御電極又は前記低圧側主電極と電気的に接続したものであり、
前記分断部は、前記第１の導電体群の導電体、及び、該第１の導電体群の導電体と隣り合う前記第２の導電体群の導電体のそれぞれを分断して不連続とするものとすることができる。
前記高圧回路領域は、前記半導体基板上の第２導電型の第１半導体領域内に配置されたものであり、
前記トランジスタ素子領域は、前記半導体基板上において、前記第１半導体領域と離間する第２導電型の第２半導体領域上の高圧側主電極と、低圧側主電極及び前記高圧側主電極と前記低圧側主電極の間に配置された制御電極とを備えるものであり、
前記分離領域は第１導電型の半導体領域であり、
前記容量結合型フィールドプレートは、前記半導体装置の平面視において、前記高圧回路領域の外縁の一部と重なり、複数列の導電体が容量性結合するように互いに離間した第１の導電体群と、前記トランジスタ素子領域の前記高圧側主電極と前記制御電極間に配置され、複数列の導電体が容量性結合するように互いに離間した第２の導電体群を備え、前記第１の導電体群の一端は前記第１半導体領域と電気的に接続し、前記第１の導電体群の他端は前記半導体基板と電気的に接続した第１導電型の第３半導体領域と電気的に接続し、前記第２の導電体群の一端は、前記高圧側主電極と電気的に接続し、前記第２の導電体群の他端は前記制御電極又は前記低圧側主電極と電気的に接続したものであり、
前記分断部は、前記第１の導電体群の導電体、及び、該第１の導電体群の導電体と隣り合う前記第２の導電体群の導電体のそれぞれを分断して不連続とするものとすることができる。
【0034】
これにより、分離部表面の半導体領域の反転を抑制し、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を抑制することができるものとなる。
【発明の効果】
【0035】
以上のように、本発明の半導体装置によれば、高圧回路領域の第１半導体領域の電位がトランジスタ素子領域の第２半導体領域の電位と異電圧となった場合、分離領域の電位変動を低減することができる。また、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を抑制することができるものとなる。
【図面の簡単な説明】
【0036】
【図1】本発明の第１の実施形態に係る半導体装置の平面視である。
【図9】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の一例を示す概略図（平面視における分離領域近傍の拡大図）である。
【図10】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例１を示す概略図（平面視における分離領域近傍の拡大図）である。
【図11】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例２を示す概略図（平面視における分離領域近傍の拡大図）である。
【図12】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例３を示す概略図（平面視における分離領域近傍の拡大図）である。
【図13】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例４を示す概略図（平面視における分離領域近傍の拡大図）である。
【図14】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例５を示す概略図（平面視における分離領域近傍の拡大図）である。
【図15】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例６を示す概略図（平面視における分離領域近傍の拡大図）である。
【図16】本発明に係る半導体装置１０のフィールドプレートの分断部６と分離領域４との位置関係の変形例７を示す概略図（平面視における分離領域近傍の拡大図）である。
【図18】レベルシフト素子を内蔵した一般的なＨＶＩＣの回路構成を示す。
【図19】レベルシフト素子の一般的なＨＶＩＣの平面図を示す。
【発明を実施するための形態】
【0037】
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
【0038】
本発明に係る半導体装置１０は、上述のように、半導体装置１０の平面視において、高圧回路領域２Ａの一部に凹部を設け、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの一部は高圧回路領域（ＨＶＤｉ）２Ａの凹部内に設けられている（図１参照）。図２，５，７，８で示すように、高圧回路領域２Ａの外周側及びトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側主電極２７と制御電極２６間には、それぞれ複数列の導電体を含む容量結合型フィールドプレート２０Ａ，２０Ｂが設けられており、容量結合型フィールドプレート２０Ａ，２０Ｂの各導電体が容量結合する。図１，２，３，７に示すように、高圧回路領域２Ａの外周側にはリサーフ領域１１が設けられている。フィールドプレートの各導電体がその直下のリサーフ領域１１の表面電位に影響し、リサーフ領域１１内で空乏層が半導体装置の平面視においてより外側へと延伸する。その結果、半導体装置の耐圧が確保される。なお、図１のトランジスタ素子領域（ＬＤＭＯＳ）２Ｂは左右２つの領域に分かれて設けられているが、１つのトランジスタ素子領域としてもよい。高圧回路領域２Ａの方がトランジスタ素子領域（ＬＤＭＯＳ）２Ｂよりも高く（例えば＋１５Ｖ）なるように高圧回路領域２Ａとトランジスタ素子領域（ＬＤＭＯＳ）２Ｂとを異電位とした場合、フィールドプレートには高圧回路領域２Ａと接続した導電体とトランジスタ素子領域（ＬＤＭＯＳ）２Ｂと電気的に接続した導電体があるため、異電圧の影響を受けてそれ以外の容量結合型フィールドプレートの導電体の電位も、容量結合によりある電位まで上昇し、その電位に応じてフィールドプレートの導電体の下部の分離領域４のＰ型半導体層の表面（Ｐ型の半導体基板１又はＰ型の半導体基板１上に電気的に接続した同じ導電型の半導体層（第１導電型の半導体領域）等がある場合は、それらを含む半導体層の表面）も電位が上昇する。そうすると、高圧回路領域２Ａから分離領域４、トランジスタ素子領域２Ｂへのリークの原因となるという問題が発生する。
【0039】
このように、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を抑制することができる半導体装置が求められていた。
【0040】
本発明者は、上記課題について鋭意検討を重ねた結果、半導体基板上に設けられた、高圧回路領域と、トランジスタ素子領域と、前記トランジスタ素子領域と前記高圧回路領域とを素子分離する分離領域と、複数列の導電体を含む容量結合型フィールドプレートを備えた半導体装置であって、前記半導体装置の平面視において、前記容量結合型フィールドプレートは、前記トランジスタ素子領域を横断するとともに、前記高圧回路領域を囲むように配置されており、前記容量結合型フィールドプレートの前記複数列の導電体のうちの少なくとも１つの列は、前記導電体を分断して不連続とする分断部を備えたものである半導体装置により、高圧回路領域から分離領域、トランジスタ素子領域へのリーク電流を抑制することができるものとなることを見出し、本発明を完成した。
【0041】
以下、図面を参照して説明する。なお、以下の説明において、「～上に」配置される、設けられる等の表現には、互いに接触するように配置等した場合と、他の層などを挟んで配置等した場合とを含む。
【0042】
［半導体装置］
半導体装置１０の平面視である図１に示されるように、第１の実施形態に係る半導体装置は、第１導電型（ここではＰ型とする）の半導体基板上に設けられた、高圧回路領域（ＨＶＤｉ）２Ａと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域（ＨＶＤｉ）２Ａとを素子分離する分離領域４とを備え、さらに、図２，４－８に示すように、複数列の導電体を含む容量結合型フィールドプレート２０Ａ、２０Ｂを備えたものである。図２，４－８の例では、容量結合型フィールドプレート２０Ａ、２０Ｂは、高さの異なる２層の導電体群から構成されるものであるが、高さがほぼ同じ導電体群から構成されてもよく、１層以上の導電体群から構成されるものであればよい。図１に示す例では、高圧回路領域（ＨＶＤｉ）２Ａとトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの周囲には、低圧回路領域５が形成されている。
半導体装置１０の平面視である図１に示されるように、第１の実施形態に係る半導体装置は、第１導電型（ここではＰ型とする）の半導体基板上に設けられた、高圧回路領域（ＨＶＤｉ）２Ａと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域（ＨＶＤｉ）２Ａとを素子分離する分離領域４とを備え、さらに、図２，４－８に示すように、複数列の導電体を含む容量結合型フィールドプレート２０Ａ、２０Ｂを備えたものである。図２，４－８の例では、容量結合型フィールドプレート２０Ａ、２０Ｂは、高さの異なる２層の導電体群から構成されるものであるが、高さがほぼ同じ導電体群から構成されてもよく、１層以上の導電体群から構成されるものであればよい。図１に示す例では、高圧回路領域（ＨＶＤｉ）２Ａとトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの周囲には、低圧回路領域５が形成されている。
【0043】
なお、図２は図１のＡ－Ａ断面図であり、高圧回路領域（ＨＶＤｉ）２Ａ、リサーフ領域１１、低圧回路領域５にかけての断面図である。図３は図１のＢ－Ｂ断面図であり、容量結合型フィールドプレート２０Ａ、２０Ｂの導電体を分断して不連続とする分断部６を通る断面図（図９のＢ－Ｂ断面に対応）である。図４は図１のＣ－Ｃ断面図であり高圧回路領域２Ａと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂとを素子分離する分離領域４を通る断面図である。図５は図１のＤ－Ｄ断面図であり、高圧回路領域２Ａと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂとを素子分離する分離領域４を通る断面図である。図６は図１のＥ－Ｅ断面図であり、高圧回路領域２Ａと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂとを素子分離する分離領域４を通る断面図である。図７は図２で示す半導体装置１０において、容量結合型フィールドプレート２０Ａの各導電体に符号を附した断面図である。図８は図５で示す半導体装置１０において、容量結合型フィールドプレート２０Ｂの各導電体に符号を附した断面図である。図２～図１７は例えば図１の半導体装置の平面図において高圧回路領域（ＨＶＤｉ）２Ａの左側の凹部周辺からその凹部内に一部が設けられたトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの左側周辺にかけての範囲に注目して説明するものであるが、高圧回路領域（ＨＶＤｉ）２Ａの左側の凹部周辺からその凹部内に一部が設けられたトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの右側周辺にかけての構造についても図２～図１７のいずれかと同様の分断部の構造としてもよい。また、高圧回路領域（ＨＶＤｉ）２Ａの右側の凹部周辺からその凹部内に一部が設けられたトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの左側周辺または／かつ右側周辺にかけての構造についても図２～図１７のいずれかと同様の分断部の構造としてもよい。つまり、分離領域４の上方またはその近傍となる４か所に、容量結合型フィールドプレートの導電体を分断する分断部を設けてもよい。
【0044】
（半導体基板）
本発明に係る半導体装置において、以下に説明する半導体装置を構成する各素子領域等は、半導体基板１上に形成、配置される。半導体基板１としては公知の基板を用いることができ、その種類は特に限定されない。以下の説明では、半導体基板１は第１導電型を有するものとする。ここでは、第１導電型がＰ型として説明するが、これに限定されない。
本発明に係る半導体装置において、以下に説明する半導体装置を構成する各素子領域等は、半導体基板１上に形成、配置される。半導体基板１としては公知の基板を用いることができ、その種類は特に限定されない。以下の説明では、半導体基板１は第１導電型を有するものとする。ここでは、第１導電型がＰ型として説明するが、これに限定されない。
【0045】
（高圧回路領域）
高圧回路領域２Ａ内の各素子は、半導体基板１上の第２導電型（Ｎ型）の第１半導体領域２内に配置される。具体的には、Ｐ型の半導体基板１に深いＮ型拡散層を拡散により形成し、このＮ型拡散層上に高圧回路領域２Ａ内の各素子を配置する。各素子として、ＰＭＯＳＦＥＴ（ＰＭＯＳ）やＮＭＯＳＦＥＴ（ＮＭＯＳ）などが形成されている。高圧回路領域の外周側（後述の低圧回路領域の側）には、例えば、浅いＮ型拡散層のリサーフ領域１１が設けられる。リサーフ領域１１は第１半導体領域２よりも不純物濃度が低い。このような、いわゆるリサーフ技術により低圧回路領域５側から広がる空乏層がリサーフ領域１１内でより広がりやすくなり、高耐圧を実現している。リサーフ領域１１上に絶縁膜２１を介して容量結合型フィールドプレート２０Ａが設けられている。
高圧回路領域２Ａ内の各素子は、半導体基板１上の第２導電型（Ｎ型）の第１半導体領域２内に配置される。具体的には、Ｐ型の半導体基板１に深いＮ型拡散層を拡散により形成し、このＮ型拡散層上に高圧回路領域２Ａ内の各素子を配置する。各素子として、ＰＭＯＳＦＥＴ（ＰＭＯＳ）やＮＭＯＳＦＥＴ（ＮＭＯＳ）などが形成されている。高圧回路領域の外周側（後述の低圧回路領域の側）には、例えば、浅いＮ型拡散層のリサーフ領域１１が設けられる。リサーフ領域１１は第１半導体領域２よりも不純物濃度が低い。このような、いわゆるリサーフ技術により低圧回路領域５側から広がる空乏層がリサーフ領域１１内でより広がりやすくなり、高耐圧を実現している。リサーフ領域１１上に絶縁膜２１を介して容量結合型フィールドプレート２０Ａが設けられている。
【0046】
（トランジスタ素子領域）
トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側主電極２７は、半導体基板１上において、第１半導体領域２と離間する第２導電型（Ｎ型）の第２半導体領域７上に設けられる。チャネル領域を形成する第１導電型（Ｐ型）の第３半導体領域２４上に第２導電型（Ｎ型）の第４半導体領域２８が設けられている。チャネル領域となる第３半導体領域２４上に制御電極２６が設けられており、第４半導体領域２８と電気的に接続した低圧側主電極２９と、第２半導体領域７と電気的に接続した高圧側主電極２７とを備えるものである。半導体領域２５は高圧側主電極２７と良好な電気的接続を得るための第２導電型（Ｎ型）の高圧側コンタクト領域であり、半導体領域２５は設けなくてもよい。制御電極２６は半導体基板１上に形成された第１導電型（Ｐ型）の第３半導体領域２４上に絶縁膜を介して形成されている。第２半導体領域７と第３半導体領域２４との間に例えば、Ｎ型拡散層のリサーフ領域１２が形成されている。リサーフ領域１２上に絶縁膜２１を介して容量結合型フィールドプレート２０Ｂが設けられている。
トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側主電極２７は、半導体基板１上において、第１半導体領域２と離間する第２導電型（Ｎ型）の第２半導体領域７上に設けられる。チャネル領域を形成する第１導電型（Ｐ型）の第３半導体領域２４上に第２導電型（Ｎ型）の第４半導体領域２８が設けられている。チャネル領域となる第３半導体領域２４上に制御電極２６が設けられており、第４半導体領域２８と電気的に接続した低圧側主電極２９と、第２半導体領域７と電気的に接続した高圧側主電極２７とを備えるものである。半導体領域２５は高圧側主電極２７と良好な電気的接続を得るための第２導電型（Ｎ型）の高圧側コンタクト領域であり、半導体領域２５は設けなくてもよい。制御電極２６は半導体基板１上に形成された第１導電型（Ｐ型）の第３半導体領域２４上に絶縁膜を介して形成されている。第２半導体領域７と第３半導体領域２４との間に例えば、Ｎ型拡散層のリサーフ領域１２が形成されている。リサーフ領域１２上に絶縁膜２１を介して容量結合型フィールドプレート２０Ｂが設けられている。
【0047】
（分離領域）
分離領域４は、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域２Ａとを素子分離する領域である。以下の説明では、分離領域４は、第１半導体領域２と第２半導体領域７との間の第１導電型（Ｐ型）の半導体領域である。図６で示すように、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域２ＡはＮ型半導体からなり、分離領域４はＰ型半導体で構成されており、ＰＮ接合分離されている。すなわち、本実施形態において分離領域４は、高圧回路領域２Ａ内の第１半導体領域２と、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの第２半導体領域７とを、ＰＮ接合分離によりするものである。このような分離領域４により、所望の耐圧（例えば、３０Ｖ）を確保している。なお、分離領域４のドーパントの濃度は、高圧印加時に、高圧回路領域２Ａ側の第１半導体領域２とトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側の第２半導体領域７の間が完全に空乏化し、かつ、所望の耐圧が確保されるように選択される。図２等において、Ｐ型の半導体基板１上に半導体基板１よりも不純物濃度が高い第１導電型（Ｐ型）の半導体領域１４を設けているが、第１導電型の半導体領域１４は設けなくてもよい。
分離領域４は、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域２Ａとを素子分離する領域である。以下の説明では、分離領域４は、第１半導体領域２と第２半導体領域７との間の第１導電型（Ｐ型）の半導体領域である。図６で示すように、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域２ＡはＮ型半導体からなり、分離領域４はＰ型半導体で構成されており、ＰＮ接合分離されている。すなわち、本実施形態において分離領域４は、高圧回路領域２Ａ内の第１半導体領域２と、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの第２半導体領域７とを、ＰＮ接合分離によりするものである。このような分離領域４により、所望の耐圧（例えば、３０Ｖ）を確保している。なお、分離領域４のドーパントの濃度は、高圧印加時に、高圧回路領域２Ａ側の第１半導体領域２とトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側の第２半導体領域７の間が完全に空乏化し、かつ、所望の耐圧が確保されるように選択される。図２等において、Ｐ型の半導体基板１上に半導体基板１よりも不純物濃度が高い第１導電型（Ｐ型）の半導体領域１４を設けているが、第１導電型の半導体領域１４は設けなくてもよい。
【0048】
なお、分離領域４は、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂと高圧回路領域２Ａとを素子分離することができれば特に限定はされず、ＰＮ接合分離が最適であるが、絶縁体（又は誘電体）を埋め込んだ分離、トレンチによる分離などが挙げられる。
【0049】
（容量結合型フィールドプレート）
図２，４－８等に示すように、容量結合型フィールドプレート２０Ａ、２０Ｂは、半導体装置の平面視において、高圧回路領域２Ａの外縁の一部と重なり、複数列の導電体が容量性結合するように互いに離間した第１の導電体群と、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側主電極２７と制御電極２６間に配置され、複数列の導電体が容量性結合するように互いに離間した第２の導電体群を備えている。つまり、上下方向に配置された２つの導電体群を備えた、２層フローティングプレートによる技術のものである。なお、図１のＡ－Ａ断面を図２に示している。図７に示すように、第１の導電体群の一端である導電体ａ６は第１半導体領域２と電気的に接続し、第１の導電体群の他端である導電体ａ１は半導体基板１と電気的に接続したものである。また、第２の導電体群の一端である導電体ｃ６は、高圧側主電極２７と電気的に接続し、第２の導電体群の他端である導電体ｃ１は制御電極２６又は低圧側主電極２９と電気的に接続した例を示している。
図２，４－８等に示すように、容量結合型フィールドプレート２０Ａ、２０Ｂは、半導体装置の平面視において、高圧回路領域２Ａの外縁の一部と重なり、複数列の導電体が容量性結合するように互いに離間した第１の導電体群と、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側主電極２７と制御電極２６間に配置され、複数列の導電体が容量性結合するように互いに離間した第２の導電体群を備えている。つまり、上下方向に配置された２つの導電体群を備えた、２層フローティングプレートによる技術のものである。なお、図１のＡ－Ａ断面を図２に示している。図７に示すように、第１の導電体群の一端である導電体ａ６は第１半導体領域２と電気的に接続し、第１の導電体群の他端である導電体ａ１は半導体基板１と電気的に接続したものである。また、第２の導電体群の一端である導電体ｃ６は、高圧側主電極２７と電気的に接続し、第２の導電体群の他端である導電体ｃ１は制御電極２６又は低圧側主電極２９と電気的に接続した例を示している。
【0050】
また、複数の導電体の列で高圧回路領域２Ａを囲むように設ける場合、高電位側の容量（図７の導電体ａ６とｂ５との間の容量）は、低電位側の容量（図７の導電体ａ１とｂ１との間の容量）に比べて小さくなる。導電体間の電圧（キャパシタ電圧）は容量に反比例する。そこで、低電位側の容量を高めるため、高電位側の導電体間の対向面積（例えば導電体ａ６とｂ５との対向面積）を低電位側の導電体間の対向面積（例えば導電体ａ１とｂ１との対向面積）よりも増加させてもよい。また、逆に、高電位側の導電体間の対向面積を低電位側の導電体間の対向面積よりも小さくして、高圧回路領域２Ａ側で電位を負担する構造としてもよい。
【0051】
このような２層フローティングプレートによる技術を採用した半導体装置は、容量結合型フィールドプレート２０Ａ、２０Ｂによるリサーフ領域１１，１２の表面の電位を安定させる効果がより高い半導体装置であるとともに、本発明に係る特徴点である分断部６を備えることにより、高圧回路領域２Ａとトランジスタ素子領域２Ｂとの間のリーク電流を抑制可能な、より信頼性の高い半導体装置である。
【0052】
容量結合型フィールドプレート２０Ａ、２０Ｂは、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂを横断する（図５）とともに、高圧回路領域２Ａの外周側に配置された（図２）、複数列の導電体を含むものである。分断部６（後述）よりも高圧回路領域２Ａ側で切断した図７の断面図において、容量結合型フィールドプレート２０Ａの内、高圧回路領域２Ａ側の導電体ａ６は高圧回路領域２Ａの第１半導体領域２と電気的に接続した高電位側主電極２３と電気的に接続している。なお、図２等において、第１半導体領域２に設けられた第２導電型（Ｎ型）の半導体領域（高圧回路領域内に設けられた半導体領域１５）は高電位側主電極２３と電気的に接続している。分断部６よりも高圧回路領域２Ａ側の容量結合型フィールドプレート２０Ａの中で外側の導電体ａ１はリサーフ領域１１の外側の基準電位（半導体基板１又は例えば半導体基板１とほぼ同電位となる第１導電型の半導体領域１４）と電気的に接続した低電位側主電極２２と電気的に接続している（例えば図７を参照）。また、分断部６よりもトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側で切断した図８の断面図において、容量結合型フィールドプレート２０Ｂの内の高電位側の導電体ｃ６は高圧側主電極２７と電気的に接続している。分断部６よりもトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側で切断した図８の断面図において、容量結合型フィールドプレート２０Ｂの内の低電位側の導電体ｃ１は制御電極２６と電気的に接続している。
【0053】
ここで、複数列とは、図７や図８に示される、第１の導電体群Ｐ１を構成する導電体ａ１～ａ６のそれぞれの列や、第２の導電体群Ｐ２を構成する導電体ｂ１～ｂ５のそれぞれの列、第１の導電体群Ｐ１を構成する導電体ｃ１～ｃ６のそれぞれの列、第２の導電体群Ｐ２を構成する導電体ｄ１～ｄ５のそれぞれの列を指す。容量結合型フィールドプレート２０Ａ、２０Ｂは、図７，８に示す例では、複数列の導電体が容量性結合するように互いに離間した第１及び第２の導電体群Ｐ１，Ｐ２を半導体装置の上下方向に積層して（導電体群を）２つの層として備えたものである。容量結合型フィールドプレート２０Ａ、２０Ｂ、すなわち導電体群の層は、１層であっても良く、複数の層であっても良い。導電体としては、公知の材料が使用でき、代表的には多結晶シリコン（ポリシリコン）が挙げられる。
【0054】
高圧回路領域２Ａの外周側を囲むように設けられる容量結合型フィールドプレート２０Ａの導電体は、内側の例えば導電体ａ６の列と外側の例えば導電体ａ１の列とで周方向の長さが異なる。導電体の列同士の対向面積（それぞれの導電体の厚み）を、内側の例えば導電体ａ６と外側の例えば導電体ａ１で異なる厚みとしてもよい。また、２層の導電体群を用いる場合、各導電体群の中の対向する導電体の重なりの面積を、内側と外側で変更してもよい。例えば内側の導電体ａ６と導電体ｂ５との重なりから外側の導電体ａ１と導電体ｂ１との重なりに向かって、重なりを小さくしてもよい。これにより、導電体群の中で内側の導電体の重なりで生じる容量と外側の導電体の重なりで生じる容量との差を低減することができる。
【0055】
（分断部）
次に、容量結合型フィールドプレート２０Ａ、２０Ｂにおいて、導電体を分断して不連続とする分断部６について説明する。分断部６の形態は、２層の導電体群を有しており、分断部６は、第１の導電体群の導電体の少なくとも１列、及び、第１の導電体群の導電体のいずれかと隣り合う第２の導電体群Ｐ２の導電体のそれぞれを分断して不連続とするものである。本発明に係る半導体装置は、容量結合型フィールドプレート２０Ａ、２０Ｂの複数列の導電体のうちの少なくとも１つの列が、導電体を分断して不連続とする分断部を備える点に特徴を有している。図３は図１におけるＢ－Ｂ断面を示す図であり、容量結合型フィールドプレート２０Ａ、２０Ｂにおける分断部６を通る線の断面図を示す。分断部６は、容量結合型フィールドプレート２０Ａ、２０Ｂの複数列の導電体のうちの少なくとも１つの列が分断され不連続とされた領域であり、導電体が存在しない部分である。
次に、容量結合型フィールドプレート２０Ａ、２０Ｂにおいて、導電体を分断して不連続とする分断部６について説明する。分断部６の形態は、２層の導電体群を有しており、分断部６は、第１の導電体群の導電体の少なくとも１列、及び、第１の導電体群の導電体のいずれかと隣り合う第２の導電体群Ｐ２の導電体のそれぞれを分断して不連続とするものである。本発明に係る半導体装置は、容量結合型フィールドプレート２０Ａ、２０Ｂの複数列の導電体のうちの少なくとも１つの列が、導電体を分断して不連続とする分断部を備える点に特徴を有している。図３は図１におけるＢ－Ｂ断面を示す図であり、容量結合型フィールドプレート２０Ａ、２０Ｂにおける分断部６を通る線の断面図を示す。分断部６は、容量結合型フィールドプレート２０Ａ、２０Ｂの複数列の導電体のうちの少なくとも１つの列が分断され不連続とされた領域であり、導電体が存在しない部分である。
【0056】
ここで、「第１の導電体群の導電体と隣り合う第２の導電体群の導電体」とは、図７に示すように、半導体装置の上下方向に配置された、第１の導電体群Ｐ１の各導電体ａ１～ａ６及び第２の導電体群Ｐ２の各導電体ｂ１～ｂ５のうちの、導電体ａ１と導電体ｂ１、導電体ａ３と導電体ｂ２又は導電体ｂ３の関係を指す。言い換えれば、例えば導電体ａ１と導電体ｂ３～ｂ６のいずれかは「隣り合う」ものではない。
【0057】
このような分断部６を備えることにより、分離領域４の表面側の導電型の反転を抑制し、高圧回路領域２Ａからトランジスタ素子領域（ＬＤＭＯＳ）２Ｂへのリーク電流を抑制することができるものとなる。
【0058】
第１の導電体群の導電体の１列以上、または第２の導電体群の導電体の１列以上が分断部６を備えていればよく、分断部６を設ける位置は特に限定されない。分断部６を設ける位置の例としては、第１～第４の例が適用できる。
【0059】
図９から図１１に示すように、高圧回路領域２Ａ側に分断部６を設けてもよい。図１２に示すように、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側に分断部を設けてもよい。図１３に示すように、高圧回路領域２Ａ側とトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側に分断部６を設けてもよい。図１４、図１５に示すように、分離領域４上に分断部６を設けてもよい。以下、より詳細に説明する。
【0060】
分断部６を設ける位置は、第１の例として、図９から図１１に示すように、半導体装置の平面視において、分離領域４を基準として高圧回路領域２Ａ側（紙面の左側）に配置されたものとすることができる。この場合、分離領域４上の容量結合型フィールドプレートは容量結合型フィールドプレート２０Ｂとなり、分離領域４の表面の電位分布は高圧回路領域２Ａ側ではなく、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側の容量結合型フィールドプレート２０Ｂの電位分布に基づいた分布となる。その結果、異電圧となった場合の電位変動の影響をより効果的に低減できる。高圧回路領域２Ａからトランジスタ素子領域２Ｂや分離領域４へのリーク電流を、より効果的に抑制することが可能となる。
【0061】
図９において、容量結合型フィールドプレートを平面的に見て、分離領域４を基準として高圧回路領域２Ａ側に配置された分断部６により、容量結合型フィールドプレート２０Ａの導電体ａ１～ａ６と容量結合型フィールドプレート２０Ｂの導電体ｃ１～ｃ６に分かれ、容量結合型フィールドプレート２０Ａの導電体ｂ１～ｂ５と容量結合型フィールドプレート２０Ｂの導電体ｄ１～ｄ５に分かれる。
【0062】
図１０で示す半導体装置の平面図は、容量結合型フィールドプレート２０Ａの高電位側の導電体である導電体ａ５～ａ６と容量結合型フィールドプレート２０Ｂの導電体ｃ５～ｃ６に分かれ、容量結合型フィールドプレート２０Ａの導電体ｂ４～ｂ５と容量結合型フィールドプレート２０Ｂの導電体ｄ４～ｄ５に分かれるように、高電位側のみ分断部６Ａを設けた例（変形例１）である。ここで低電位側の導電体ａ１～ａ４と低電位側の導電体ｃ１～ｃ４は分かれておらず、高圧回路領域２Ａ側の導電体の列と隣り合うトランジスタ素子領域２Ｂの導電体の列とが互いに接続している。同様に低電位側の導電体ｂ１～ｂ３と低電位側の導電体ｄ１～ｄ３は分かれておらず、高圧回路領域２Ａ側の導電体の列と隣り合うトランジスタ素子領域２Ｂの導電体の列とが互いに接続している。
【0063】
図１１で示す半導体装置の平面図は、容量結合型フィールドプレート２０Ａの低電位側の導電体である導電体ａ１～ａ３と容量結合型フィールドプレート２０Ｂの導電体ｃ１～ｃ３に分かれ、容量結合型フィールドプレート２０Ａの導電体ｂ１～ｂ２と容量結合型フィールドプレート２０Ｂの導電体ｄ１～ｄ１に分かれるように、低電位側のみ分断部６Ｂを設けた例（変形例２）である。ここで高電位側の導電体ａ４～ａ６と導電体ｃ４～ｃ６は分かれておらず、高圧回路領域２Ａ側の導電体の列と隣り合うトランジスタ素子領域２Ｂの導電体の列とが互いに接続している。同様に高電位側の導電体ｂ３～ｂ５と低電位側の導電体ｄ３～ｄ５は分かれておらず、高圧回路領域２Ａ側の導電体の列と隣り合うトランジスタ素子領域２Ｂの導電体の列とが互いに接続している。
【0064】
分断部６を設ける位置の第２の例として、図１２に示すように、半導体装置の平面視において、分離領域４を基準としてトランジスタ素子（ＬＤＭＯＳ）２Ｂ側に分断部６Ｃが配置されたものとすることができる（変形例３）。容量結合型フィールドプレートを平面的に見て、分離領域４を基準としてトランジスタ素子（ＬＤＭＯＳ）２Ｂ側に配置された分断部６により、容量結合型フィールドプレート２０Ａの導電体ａ１～ａ６と容量結合型フィールドプレート２０Ｂの導電体ｃ１～ｃ６に分かれ、容量結合型フィールドプレート２０Ａの導電体ｂ１～ｂ５と容量結合型フィールドプレート２０Ｂの導電体ｄ１～ｄ５に分かれる。この場合、分離領域４の表面はその上方に設けられた高圧回路領域２Ａ側の容量結合型フィールドプレート２０Ａの電位分布の影響をより強く受けるようになる。
【0065】
図４や図６で示したように、分離領域４には第２半導体領域７と隣接するリサーフ領域１１が形成されないため、分離領域４には空乏層が延び難くなり、分離領域４及びその近傍の電界が強くなる。特に分離領域４の低電位側（図４の紙面左側である低圧回路領域５側）は空乏化し難いため、分離領域４の表面と分離領域４の上方に設けられる容量結合型フィールドプレート２０Ａ、２０Ｂとの電位差が生じやすくなる。図９で示すように、分離領域４を基準として分断部６を高圧回路領域２Ａ側に配置すると、トランジスタ素子（ＬＤＭＯＳ）２Ｂ側の制御電極（例えばゲート電極）又は低圧側主電極（例えばソース電極）と、容量結合型フィールドプレート２０Ｂの１列目の導電体（低電位側から１列目である導電体ｃ１）の電位差も大きくなり、制御電極又は低圧側電極と１列目の導電体ｃ１との間の絶縁膜にリーク電流が流れ、１列目の導電体ｃ１に電子がチャージされることがある。そうすると、容量結合型フィールドプレート２０Ａ、２０Ｂの下地のトランジスタ素子領域（ＬＤＭＯＳ）２Ｂの半導体の表面濃度が低下し、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂのオン抵抗が上昇するという問題がある。
【0066】
そこで、図１２、図１３（後述の変形例４）で示すように、分断部６の少なくとも一部をトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側、特に容量結合型フィールドプレートの低電位側に配置することで、分断部６の低電位側の上のフィールドプレートは高圧回路領域２Ａ側から延びる容量結合型フィールドプレート２０Ａとなる。よって、上記問題が容量結合型フィールドプレート２０Ｂへ生じにくい。つまり、高圧回路領域（ＨＶＤｉ）からのリーク電流の抑制に加え、トランジスタ素子領域（ＬＤＭＯＳ）２ＢのＯＮ抵抗の上昇を抑制することも可能となる。
【0067】
分断部６を設ける位置の第３の例として、容量結合型フィールドプレート２０Ａ、２０Ｂは、図１３の変形例４に示すように、平面視において、分離領域４を基準として高圧回路領域２Ａ側に配置された分断部６Ｂを備えた少なくとも１つの列の導電体と、分離領域４を基準としてトランジスタ素子領域２Ｂ側に配置された分断部６Ｃを備えた少なくとも１つの列の導電体とを含むものとすることができる。図１３において、容量結合型フィールドプレートを平面的に見て、分離領域４を基準として高圧回路領域２Ａ側に配置された分断部６Ｂにより、導電体ａ５、ａ６と導電体ｃ５、ｃ６に分かれ、導電体ｂ４、ｂ５、ｂ６と導電体ｄ４、ｄ５、ｄ６に分かれる。そして、分離領域４を基準として高圧回路領域２Ｂ側に配置された分断部６Ｃにより、導電体ａ１、ａ２、ａ３と導電体ｃ１、ｃ２、ｃ３に分かれ、導電体ｂ１、ｂ２と導電体ｄ１、ｄ２に分かれる。つまり、分離領域４を基準として高電位側の分断部６Ｂを高圧回路領域２Ａ側、低電位側の分断部６Ｃをトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側に設けている。この場合、分離領域４上の容量結合型フィールドプレートは、高電位側で容量結合型フィールドプレート２０Ｂ、低電位側で容量結合型フィールドプレート２０Ａとなる。ここで、分断部の長さ（図１３の紙面の縦方向の長さ）は分断部６Ｂの方が分断部６Ｃよりも長いことが望ましい。このような半導体装置においても、高圧回路領域（ＨＶＤｉ）からのリーク電流の抑制に加え、トランジスタ素子領域（ＬＤＭＯＳ）２ＢのＯＮ抵抗の上昇を抑制することが可能となる。また、図１３とは逆に、分離領域４を基準として容量結合型フィールドプレートの高電位側の分断部６Ｂをトランジスタ素子領域（ＬＤＭＯＳ）２Ｂ側、容量結合型フィールドプレートの低電位側の分断部６Ｃを高圧回路領域２Ａ側に設けてもよい。このような半導体装置においても、高圧回路領域（ＨＶＤｉ）からのリーク電流の抑制することができる。
【0068】
さらに、容量結合型フィールドプレートの分断部６Ｄを設ける位置の第４の例として、図１４の変形例５に示すように、半導体装置の平面視において、分離領域４と重なるように分離領域４の上方に配置されたものとしても良い。この場合も、高圧回路領域２Ａからトランジスタ素子領域（ＬＤＭＯＳ）２Ｂや分離領域４へのリーク電流をより効果的に抑制することが可能となる。
【0069】
図９，１２，１４に記載されるように、容量結合型フィールドプレートに含まれる複数列の導電体の全てが分断部６を備えることが好ましいが、複数列の導電体のうちの少なくとも１つの列が導電体を分断して不連続とする分断部を備えていればよい。また、上記第１～第４の例のいずれかを組み合わせた形態であってもよい。複数列の導電体の全てを分断する場合と一部のみを分断する場合とにかかわらず、分断部は、容量結合型フィールドプレートの高電位側、容量結合型フィールドプレートの低電位側のどちらに設けてもよい。容量結合型フィールドプレートの高電位側と容量結合型フィールドプレートの低電位側で分断部を分けて設けてもよい。
【0070】
半導体装置の平面視において、分断部６Ｄによる容量結合型フィールドプレートの分断幅（図１４のＬ１）は、分離領域４の幅（図１４のＬ２）以下のものとすることができる。このような分断部６Ｄであっても、安定してフィールドプレートの効果とリーク電流の抑制効果を得ることができる。なお、図１５の変形例６で示すように、分断部６Ｅによる容量結合型フィールドプレートの分断幅（図１４のＬ１）は、分離領域４の幅（図１４のＬ２）よりも大きくしてもよい。このような分断部６Ｅであっても、安定してフィールドプレートの効果とリーク電流の抑制効果を得ることができる。
【0071】
また、図１６、図１７の変形例７に示すように、分断部６上にシールド電極３０（フローティングメタル）を備えたものであることが好ましい。図１６は、図９の平面図で示すものにシールド電極３０も追加したものである。また、図１７は、図１６における分断部６での断面図を示しており、高さ方向の位置関係を説明のために容量結合型フィールドプレート２０Ａを点線で囲むように記載している。分断部６の上方にシールド電極３０を設けることにより、分断部６によって半導体表面が露出することを抑制し、半導体装置の外から侵入してくる外部イオンの影響を抑制できる。
【0072】
（低圧回路領域）
本発明に係る半導体装置は、さらに、低圧回路領域５が配置されているものであっても良い（図１等を参照）。本発明はこのような半導体装置において特に有効なものである。
本発明に係る半導体装置は、さらに、低圧回路領域５が配置されているものであっても良い（図１等を参照）。本発明はこのような半導体装置において特に有効なものである。
【0073】
（リサーフ領域）
本発明に係る半導体装置においては、半導体装置の平面視で、高圧回路領域２Ａの外周側にリサーフ領域１１を配置してもよい。また、半導体装置の平面視で、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側電極２７と制御電極２６間にリサーフ領域１２を配置してもよい。
本発明に係る半導体装置においては、半導体装置の平面視で、高圧回路領域２Ａの外周側にリサーフ領域１１を配置してもよい。また、半導体装置の平面視で、トランジスタ素子領域（ＬＤＭＯＳ）２Ｂの高圧側電極２７と制御電極２６間にリサーフ領域１２を配置してもよい。
【0074】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【0075】
１…半導体基板、 ２…第１半導体領域、
２Ａ…高圧回路領域、 ２Ｂ…トランジスタ素子領域（ＬＤＭＯＳ）、
４…分離領域、 ５…低圧回路領域、
６、６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ…分断部、 ７…第２半導体領域、
１０…半導体装置、 １１、１２…リサーフ領域、 １４…第１導電型の半導体領域、
１５…高圧回路領域内に設けられた半導体領域、
２０Ａ、２０Ｂ…容量結合型フィールドプレート、 ２１…絶縁膜、
２２…低電位側主電極、 ２３…高電位側主電極、 ２４…第３半導体領域、
２５…半導体領域（高圧側コンタクト領域）、
２６…制御電極、 ２７…高圧側主電極、 ２８…第４半導体領域、
２９…低圧側主電極、 ３０…シールド電極、
３２ｂ…高耐圧分離領域、 ４２ｂ…Ｎ拡散領域、
１００…ＨＶＩＣ、 １０１，１０２…ＨＶＮＭＯＳ、
１０３，１０４…負荷抵抗（抵抗体）、 １０５，１０６…定電圧ダイオード、
１０７，１０８…ＮＯＴ回路、 １０９…ＲＳフリップフロップ（ＲＳ－ＦＦ）、
１１０…高電位側回路部、 １１１，１１２…抵抗体、 １２０…ブリッジ回路、
１２１，１２２…ＩＧＢＴ、 １３１…オン信号、 １３２…オフ信号、
２００…レベルシフト素子。
Ｐ１…第１の導電体群、 Ｐ２…第２の導電体群
ａ１、ａ２、ａ３、ａ４、ａ５、ａ６…導電体、
ｂ１、ｂ２、ｂ３、ｂ４、ｂ５…導電体、
ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６…導電体、
ｄ１、ｄ２、ｄ３、ｄ４、ｄ５…導電体、
Ｌ１…容量結合型フィールドプレートの分断幅、 Ｌ２…分離領域４の幅、
ＣＯＭ…共通電位、 Ｅ１…補助直流電源、 Ｅ２…補助直流電源、
Ｖｄｃ…電位（電源電位）、
Ｖｃｃ１…高電位側の補助直流電源Ｅ１の正極ラインの電位、
Ｖｃｃ２…正極ラインの電位。
２Ａ…高圧回路領域、 ２Ｂ…トランジスタ素子領域（ＬＤＭＯＳ）、
４…分離領域、 ５…低圧回路領域、
６、６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ…分断部、 ７…第２半導体領域、
１０…半導体装置、 １１、１２…リサーフ領域、 １４…第１導電型の半導体領域、
１５…高圧回路領域内に設けられた半導体領域、
２０Ａ、２０Ｂ…容量結合型フィールドプレート、 ２１…絶縁膜、
２２…低電位側主電極、 ２３…高電位側主電極、 ２４…第３半導体領域、
２５…半導体領域（高圧側コンタクト領域）、
２６…制御電極、 ２７…高圧側主電極、 ２８…第４半導体領域、
２９…低圧側主電極、 ３０…シールド電極、
３２ｂ…高耐圧分離領域、 ４２ｂ…Ｎ拡散領域、
１００…ＨＶＩＣ、 １０１，１０２…ＨＶＮＭＯＳ、
１０３，１０４…負荷抵抗（抵抗体）、 １０５，１０６…定電圧ダイオード、
１０７，１０８…ＮＯＴ回路、 １０９…ＲＳフリップフロップ（ＲＳ－ＦＦ）、
１１０…高電位側回路部、 １１１，１１２…抵抗体、 １２０…ブリッジ回路、
１２１，１２２…ＩＧＢＴ、 １３１…オン信号、 １３２…オフ信号、
２００…レベルシフト素子。
Ｐ１…第１の導電体群、 Ｐ２…第２の導電体群
ａ１、ａ２、ａ３、ａ４、ａ５、ａ６…導電体、
ｂ１、ｂ２、ｂ３、ｂ４、ｂ５…導電体、
ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６…導電体、
ｄ１、ｄ２、ｄ３、ｄ４、ｄ５…導電体、
Ｌ１…容量結合型フィールドプレートの分断幅、 Ｌ２…分離領域４の幅、
ＣＯＭ…共通電位、 Ｅ１…補助直流電源、 Ｅ２…補助直流電源、
Ｖｄｃ…電位（電源電位）、
Ｖｃｃ１…高電位側の補助直流電源Ｅ１の正極ラインの電位、
Ｖｃｃ２…正極ラインの電位。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】