特開 2023-108621 半導体デバイスパッケージおよび形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023108621

(43)【公開日】2023-08-04

(54)【発明の名称】半導体デバイスパッケージおよび形成方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20230728BHJP

【ＦＩ】

H01L25/04 C

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023008840

(22)【出願日】2023-01-24

(31)【優先権主張番号】17/583,682

(32)【優先日】2022-01-25

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】506388923

【氏名又は名称】ジーイー・アビエイション・システムズ・エルエルシー

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田 雅人

(74)【代理人】

【識別番号】100154922

【弁理士】

【氏名又は名称】崔 允辰

(74)【代理人】

【識別番号】100207158

【弁理士】

【氏名又は名称】田中 研二

(72)【発明者】

【氏名】アルン・ヴィルーパークシャ・ゴウダ

(57)【要約】

【課題】半導体デバイスパッケージおよびそれを形成する方法を提供すること。
【解決手段】半導体デバイスパッケージは、第１の面、および基板に結合された対向する第２の面を含む本体を有する半導体スイッチングデバイスを含む。ゲート端子は、半導体スイッチングデバイス本体の第１の面の上に画定され、ゲート端子は、第１の面、および半導体スイッチングデバイス本体に面する対向する第２の面を有する。第１のゲート抵抗器は、ゲート端子の第１の面の上に配置され、ゲート端子と直列に電気結合される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の面、および基板に結合された対向する第２の面を含む本体を有する半導体スイッチングデバイスと、
前記半導体スイッチングデバイスの本体の第１の面の上に画定されたゲート端子であって、第１の面、および前記半導体スイッチングデバイスの本体に面する対向する第２の面を有する、ゲート端子と、
前記ゲート端子の第１の面の上に配置された第１のゲート抵抗器とを含み、前記ゲート抵抗器は前記ゲート端子と直列に電気結合される、半導体デバイスパッケージ。

【請求項2】

第１の面、および前記半導体スイッチングデバイスの本体の第１の面に面する対向する第２の面を有する誘電体層をさらに含み、前記誘電体層は通過する開口を画定する、請求項１に記載の半導体デバイスパッケージ。

【請求項3】

前記誘電体層の第１の面の上に配置され、前記開口を通して前記第１のゲート抵抗器に電気結合された金属相互接続層をさらに含む、請求項２に記載の半導体デバイスパッケージ。

【請求項4】

前記第１のゲート抵抗器は、前記ゲート端子の第１の面の上に直接書き込みアプリケーションによって画定される、請求項１に記載の半導体デバイスパッケージ。

【請求項5】

前記誘電体層の第１の面の上に配置され、前記半導体スイッチングデバイスから離隔された第２のゲート抵抗器をさらに含む、請求項３に記載の半導体デバイスパッケージ。

【請求項6】

前記第１のゲート抵抗器および前記第２のゲート抵抗器と直列に電気結合する第１の導電線をさらに含む、請求項５に記載の半導体デバイスパッケージ。

【請求項7】

前記第２のゲート抵抗器は、前記第１の導電線のセグメントを画定する、請求項５に記載の半導体デバイスパッケージ。

【請求項8】

前記第２のゲート抵抗器は、直接書き込みアプリケーションによって配置される、請求項５に記載の半導体デバイスパッケージ。

【請求項9】

前記半導体スイッチングデバイスの本体は、炭化ケイ素を含む、請求項１に記載の半導体デバイスパッケージ。

【請求項10】

前記半導体デバイス本体の中に画定され、前記ゲート端子と直列に電気結合された第３のゲート抵抗器をさらに含む、請求項９に記載の半導体デバイスパッケージ。

【請求項11】

半導体デバイスパッケージを形成する方法であって、
半導体スイッチングデバイスの本体の第１の面の上に画定されたゲート端子の上に第１のゲート抵抗器を配置するステップを含み、前記第１のゲート抵抗器は前記ゲート端子と直列に電気結合される、方法。

【請求項12】

第１の面、および前記半導体スイッチングデバイスに面する対向する第２の面を有する誘電体層を配置するステップさらに含み、前記誘電体層は通過する開口を画定する、請求項１１に記載の方法。

【請求項13】

前記誘電体層の第１の面の上に、前記開口を通して前記第１のゲート抵抗器に電気結合される金属相互接続層を配置するステップをさらに含む、請求項１２に記載の方法。

【請求項14】

前記第１のゲート抵抗器は、直接書き込みアプリケーションによって前記ゲート端子の上に配置される、請求項１１に記載の方法。

【請求項15】

前記誘電体層の第１の面の上に、前記半導体スイッチングデバイスの本体から離隔された第２のゲート抵抗器を配置するステップをさらに含む、請求項１３に記載の方法。

【請求項16】

前記金属相互接続層は、前記第１のゲート抵抗器および前記第２のゲート抵抗器と直列に電気結合された第１の導電線を画定する、請求項１５に記載の方法。

【請求項17】

前記第２のゲート抵抗器は、前記第１の導電線のセグメントを画定する、請求項１５に記載の方法。

【請求項18】

前記第２のゲート抵抗器は、直接書き込みアプリケーションによって配置される、請求項１５に記載の方法。

【請求項19】

前記半導体スイッチングデバイスの本体は、炭化ケイ素を含む、請求項１１に記載の方法。

【請求項20】

前記半導体スイッチングデバイスの本体は、前記半導体スイッチングデバイスの本体の中に画定され、前記ゲート端子と直列に電気結合された第３のゲート抵抗器をさらに含む、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体デバイスに関し、より詳細には、半導体デバイスパッケージおよび半導体デバイスパッケージを形成する方法に関する。

【背景技術】

【0002】

炭化ケイ素（ＳｉＣ）電力デバイスなどの電力変換デバイスが、負荷で消費するために１つの形態から別の形態に電力を変換するために、従来の電気システムにおいて広く使用される。多くのパワーエレクトロニクスシステムは、サイリスタ、ダイオード、および様々なタイプのトランジスタ（たとえば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）など、様々な半導体デバイスおよび構成要素を利用する。

【発明の概要】

【課題を解決するための手段】

【0003】

従来の電力半導体スイッチングデバイス（たとえば、ＭＯＳＦＥＴ）のスイッチング挙動は、ゲートキャパシタンス再充電によって制御される。ゲートキャパシタンス再充電は、しばしば、スイッチングデバイスのゲート端子と直列に配置されたゲート抵抗器を介して制御される。半導体スイッチングデバイスの動的スイッチング性能（たとえば、スイッチング速度）は、ゲート抵抗器の値に基づいて調整され得る。ゲート抵抗器は、スイッチング損失、逆バイアス安全動作領域、および短絡安全動作領域を含む、半導体スイッチングデバイスの多くの他の動的性能特性に影響を及ぼすことができる。

【図面の簡単な説明】

【0004】

【図1】本明細書で説明する様々な態様による半導体デバイスパッケージの断面図である。

【図2】本明細書で説明する様々な態様による別の半導体デバイスパッケージの断面図である。

【図3】本明細書で説明する様々な態様による半導体デバイスパッケージを製造する方法の例示的なフローチャート図である。

【発明を実施するための形態】

【0005】

本開示の態様は、半導体デバイスによって実行される機能にかかわらず、半導体デバイスパッケージに対する任意の環境、装置、または方法において実装され得る。

【0006】

本明細書で使用される「セット」または要素の「セット」という用語は、１つだけを含めて任意の数の要素であり得る。本開示の様々な実施形態の要素を導入するとき、冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、要素のうちの１つまたは複数があることを意味することが意図される。「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」および「有する」という用語は、包括的であり、リストアップされた要素以外に追加の要素があり得ることを意味することが意図される。加えて、本開示の「一態様（ｏｎｅ ａｓｐｅｃｔ）」または「一態様（ａｎ ａｓｐｅｃｔ）」への言及は、同じく列挙された特徴（ｆｅａｔｕｒｅ）を組み込む追加の態様の存在を排除するものと解釈されることを意図していないことを理解されたい。現在開示される特徴の形状、位置およびアラインメントは、簡潔にするために、比較的理想的である（たとえば、完全に真っ直ぐに整列された特徴で描かれた正方形、長方形、および六角形）ように図示され、説明される
ことが諒解され得る。しかしながら、当業者によって諒解されるように、工程変動および技術的制約が、理想的とは言えないかまたは不規則な特徴を有する設計をもたらすことがあるが、依然として本開示に合致し得る。

【0007】

加えて、「電圧」、「電流」、および「電力」などの用語が本明細書で使用され得るが、これらの用語は、電気回路または回路動作の態様を説明するときに相互関係があり得ることは、当業者には明白であろう。

【0008】

すべての方向についての言及（たとえば、半径方向の、軸方向の、より上方の、より下方の、上向きの、下向きの、左の、右の、横方向の、前方の、後方の、最上部の、最下部の、上の、下の、垂直の、水平の、時計回りの、反時計回りの）は、本開示の読者の理解を助けるために識別する目的でのみ使用され、特にそれらの位置、方位または用途に関して制限を生じるものではない。接続についての言及（たとえば、取り付けられた、結合された、接続された、および接合された）は、特段に示されない限り、広範に解釈されるべきであり、一群の要素の間の中間部材、および要素間の相対運動を含むことができる。したがって、接続についての言及は、必ずしも、２つの要素が直接接続され、互いに固定された関連にあることを暗示するとは限らない。非限定的な例では、接続および切断は、それぞれの要素の間の電気接続を提供する、可能にする、無効にする、などを選択的に構成され得る。加えて、本明細書で使用される「電気接続」または「電気結合」は、ワイヤードまたはワイヤレス接続を含むことができる。例示的な図は、単に例示を目的とするものであり、本明細書に添付される図面に反映される寸法、位置、順序、および相対的サイズは変動することがある。

【0009】

本明細書で使用される制御可能なスイッチング要素または「スイッチ」は、スイッチが電流を入力されるスイッチから出力されるスイッチまで伝達することを意図して「閉止される」第１の動作モードと、スイッチが入力されるスイッチと出力されるスイッチとの間で電流が伝わるのを防止することを意図して「開放される」第２の動作モードとの間で切り替えるように制御可能であり得る電気デバイスである。非限定的な例では、制御可能なスイッチング要素によって可能にされるまたは無効にされる接続などの接続および切断は、それぞれの要素の間に電気接続を提供する、可能にする、無効にするなどのように選択的に構成され得る。

【0010】

パワーオーバーレイモジュール（ＰＯＬ： ｐｏｗｅｒ ｏｖｅｒｌａｙ ｍｏｄｕｌｅ）などの従来の半導体デバイスパッケージは、たとえば、一般的に、２つの対向する面（ｓｉｄｅ）（たとえば、それぞれ上面および下面）の上に導電性接点を有する半導体デバイス（たとえば、ＭＯＳＦＥＴ）のセットを含む。半導体デバイスの下面は、金属絶縁基板層（たとえば、直接接合銅（ＤＢＣ： ｄｉｒｅｃｔ ｂｏｎｄ ｃｏｐｐｅｒ）基板）の一面（たとえば、上面）にはんだづけられる。誘電体層が、半導体デバイスの上面に配置され、接着剤を使用してデバイスに結合され得る。金属化層または導電層は、一般的に、誘電体層の上部に、誘電体層内に画定されたビアまたは開口を通して堆積され、それにより、金属化層が誘電体層を通して半導体デバイスの上面に電気接続することが可能になる。

【0011】

たとえば、半導体デバイスは、一般的に、半導体デバイスの上面に形成されたソース端子およびゲート端子を有するＭＯＳＦＥＴを含むことができる。従来の半導体デバイスは、半導体デバイスチップ内に配置され半導体デバイスチップ内に配置された導電線を介してゲート端子に結合される「チップ内（ｉｎ－ｃｈｉｐ）」の内部ゲート抵抗を備えて、製造され得る。しかしながら、多くの場合、半導体デバイスの特定のアプリケーションまたは最終用途に応じて、異なる値のゲート抵抗が望ましい場合がある。これは、一般的に、各々が異なるそれぞれのゲート抵抗値を有し、各々が異なるそれぞれの部品番号を有する複数のＭＯＳＦＥＴチップを画成することによって半導体チップ製造者によって対処される。しかしながら、この手法は、各チップに対して異なるマスク処理と、追加の部品番号、在庫などを取り扱うことに関連する増加コストとを必要とする。場合によっては、半導体デバイス製造者は、ゲートドライバレベルにおいて、電力基板上のダイごとに、または複数のダイに対して個別の「オフチップ」ゲート抵抗器を追加することによってこの課題に対処した。たとえば、従来のＰＯＬモジュールは、一般的に、「オフチップ」に配置された、または場合によっては、ＭＯＳＦＥＴから離隔された個別のゲート抵抗器を含むことができる。一般的に、金属化層は、個別のゲート抵抗器をＭＯＳＦＥＴのゲート端子に電気結合するように配置され得る。いくつかの従来の配置では、個別のゲート抵抗器は、金属化層から離れたワイヤボンドまたは他の導体を介してＭＯＳＦＥＴのゲート端子に結合され得る。

【0012】

図１を参照すると、半導体デバイスパッケージ１０の非限定的な態様が示される。半導体デバイスパッケージ１０は、第１の面１２ａ（たとえば、上面）および対向する第２の面１２ｂ（たとえば、下面）を有する半導体デバイス１２のセットを含むことができる。半導体デバイスの第２の面１２ｂは、基板構造１４に（たとえば、基板構造１４の上面に）結合され得る。各半導体デバイス１２は、第１の面１３ａ（たとえば、上面）および対向する第２の面１３ｂ（たとえば、下面）を有する本体１３を含むことができる。各半導体デバイス１２は、半導体デバイスの第１の面１２ａの上に配置された第１の接触パッド３１のセットと、半導体デバイスの第２の面１２ｂの上に配置された第２の接触パッド３２のセットとをさらに含むことができる。第１のゲート抵抗器１５は、少なくとも１つの半導体デバイス１２に結合され得る。たとえば、第１のゲート抵抗器１５は、少なくとも１つの半導体デバイス１２の対応する第１の接触パッド３１に結合され得る。

【0013】

図１に示される非限定的な態様では、基板構造１４は、（たとえば、第１の導電層１８（たとえば、最上層）と第２の導電層２０（たとえば、最下層）との間に配置された）絶縁体プレート１６を含むことができる。誘電体層２４は、第１の面２４ａ（たとえば、上面）および対向する第２の面２４ｂ（たとえば、下面）を含むことができる。誘電体層の第２の面２４ｂは、半導体デバイス１２の第１の面１２ａの上に配置され得る。誘電体層２４は、そこを通って、誘電体層の第１の面２４ａから誘電体層の第２の面２４ｂまで延びる開口２５のセットを画定することができる。金属相互接続層２２（たとえば、銅トレース）は、第１の面２２ａ（たとえば、上面）、および対向する第２の面２２ｂ（たとえば、下面）を含むことができ、誘電体層の上面２４ａの上に形成されてパターン化され得る。金属相互接続層２２は、ビア２７のセットを画定するために開口２５のセットを通してさらに延びることができる。

【0014】

半導体デバイス１２は、ダイ、ダイオード、他のパワーエレクトロニクスデバイス、またはキャパシタもしくは抵抗器などの受動デバイスの形態であり得る。半導体デバイス１２のセットに加えて、半導体デバイスパッケージ１０の態様は、同じく、たとえば、ゲートドライバ（図示せず）など、任意の数の追加の回路構成要素を含むことができる。図１は、半導体デバイスパッケージ１０の中に３つの半導体デバイス１２を示すが、他の態様はそのように限定されず、より多いまたはより少ない数の半導体デバイス１２が、半導体デバイスパッケージ１０の中に含まれ得る。半導体デバイス１２は、はんだ付け工程、接着接合、または焼結銀接合などによって基板構造１４に取り付けられ得る。

【0015】

非限定的な態様では、本体１３は、炭化ケイ素を含むダイによって画定され得る。半導体デバイス１２は、半導体デバイスの第１の面１３ａの上に配置された第１の接触パッド３１を介して、ならびに対向する第２の面１３ｂの上に配置された第２の接触パッド３２を介して作成される電気的Ｉ／Ｏ相互接続を可能にする、いわゆる「垂直伝導」タイプの半導体デバイス１２を含むことができる。アプリケーションに応じて、第１の接触パッド３１のセットおよび第２の接触パッド３２のセットは、金属相互接続層２２および第１の導電層１８をそれぞれ介して半導体デバイス１２を外部回路（図示せず）に動作可能に結合することができ、半導体デバイス１２の中の内部要素に電気結合され得る。

【0016】

たとえば、非限定的な態様では、半導体デバイス１２は、ＭＯＳＦＥＴ半導体デバイス１２を含むことができ、第１の接触パッド３１のセットは、ソース端子３４とゲート端子３５とを含むことができる。ゲート端子３５は、外向きに面する（すなわち、半導体デバイス本体１３に関して）第１の面３５ａ、および内向きに面する（すなわち、半導体デバイス本体１３に関して）、第１の面３５ａに対向する第２の面３５ｂを画定することができる。ソース端子３４は、外向きに面する第１の面３４ａ（すなわち、半導体デバイス本体１３に関して）、および第１の面３４ａに対向する、内向きに面する第２の面３４ｂを画定することができる。

【0017】

加えて、半導体デバイス１２のセットの間に画定された空間またはすき間は、誘電体充填材料３３で随意に充填され得る。様々な態様では、誘電体充填材料３３は、たとえば、アンダーフィル（たとえば、キャピラリーアンダーフィルまたはノーフローアンダーフィル）、カプセル化、シリコーン、成形材料などのポリマー材料を含むことができる。

【0018】

第１のゲート抵抗器１５は、第１の接触パッド３１のうちの１つの上に直接配置され得る。たとえば、非限定的な態様では、第１のゲート抵抗器１５は、ゲート端子３５の第１の面３５ａの上に画定され得る。この意味で、第１のゲート抵抗器１５は、ゲート端子３５と直接接触して半導体デバイス本体１３の外に配置され得る。態様では、第１のゲート抵抗器１５は、ゲート端子３５の第１の面３５ａと直接接触状態にあり得る。非限定的な態様では、第１のゲート抵抗器１５は、ゲート端子３５によって物理的に支持され得る。態様では、ゲート端子３５は、第１のゲート抵抗器１５と直列に電気的に結合され得る。非限定的な態様では、第１のゲート抵抗器１５は、ゲート端子３５と直列に０．１オーム～１００オームの範囲内の抵抗値を有することができる。

【0019】

第１のゲート抵抗器１５は、第１の接触パッド３１自体の抵抗を追加または修正することなく、第１のゲート抵抗器１５を第１の接触パッド３１の上に形成、画定、または場合によっては構造的に配置するために、「直接書き込み」タイプのアプリケーションによって第１の接触パッド３１のうちの１つの上に少なくとも部分的に形成または適用され得る。たとえば、第１のゲート抵抗器１５は、インクジェットもしくはエアロゾルジェットプリンタタイプのアプリケーションデバイスを使用して第１の接触パッド３１のうちの１つの上に適用され得、ここで、抵抗性材料（たとえば、炭素ベース材料）が、第１の接触パッド３１のうちの１つの上方に、上に、周りに、またはそれらの組合せで正確に堆積またはプリントされる。しかしながら、噴射、ディスペンス（ｄｉｓｐｅｎｓｉｎｇ）、レーザ書き込み、またはプリントの任意の組合せが、そのような直接書き込みアプリケーションにおいて採用されてもよいことが認識される。

【0020】

他の非限定的な態様では、ゲート端子３５の上に第１のゲート抵抗器を画定するために抵抗性材料を適用する任意の他の適切な追加の方法が、同じく、本開示の範囲から逸脱することなく使用され得る。

【0021】

誘電体層２４は、半導体デバイス１２のセットの第１の面１３ａ（たとえば、上面）の上に配置され得る。たとえば、非限定的な態様では、接着剤（図示せず）が、誘電体層２４を半導体デバイス１２のセットに取り付けるために使用され得る。非限定的な態様では、誘電体層２４は、ラミネーションまたはフィルムを含むことができる。いくつかの非限定的な態様では、誘電体層２４は、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリスルホン材料、別のポリマーフィルム、たとえば液晶ポリマー（ＬＣＰ）またはポリイミド材料など、様々な誘電体材料のいずれかから形成され得る。誘電体層２４は、「直接書き込み」タイプのアプリケーションによって、半導体デバイス１２の上に少なくとも部分的に適用され得る。たとえば、誘電体層２４は、インクジェットプリンタタイプのアプリケーションデバイスを使用して半導体デバイス１２の上に適用され得、ここで誘電体材料（たとえば、ポリマー、エポキシ、またはポリイミド）が、半導体デバイス１２の上方に、上に、および周りに、ならびにデバイス間の空間の中に正確に堆積／プリントされる。しかしながら、噴射、ディスペンス、レーザ書き込み、またはプリントの任意の組合せが、そのような直接書き込みアプリケーションにおいて採用されてもよいことが認識される。直接書き込みアプリケーション技法の採用では、電気接続がその上に作成される半導体デバイス１２の上のエリアは、開口２５のセットを画定するために開放または露出されたままである。レーザ工程、乾式工程、または湿式工程を使用する洗浄工程が、必要に応じて金属化のためにビア開口をさらに洗浄するために使用され得る。

【0022】

金属相互接続層２２は、誘電体層の上面２４ａの上に形成され得るかまたはパターン化され得る。金属相互接続層２２は、ビア２７のセットによって半導体デバイス１２に直接結合され得る。たとえば、ビア２７のセットは、金属相互接続層２２による、半導体デバイス１２の第１の接触パッド３１との電気接続を可能にすることができる。ビア２７は、半導体デバイス１２の上に形成された第１の接触パッド３１に対応する位置において形成または画定され得、第１の接触パッド３１を通して、電気接続が半導体デバイス１２に対して作成され得る。

【0023】

直接書き込みアプリケーション技法を採用する態様では、抵抗器がその上に形成される半導体デバイス１２の上のエリアは、さらに、すなわち第１のゲート抵抗器１５に対応して（たとえば、その上に）画定または形成された誘電体層の中の開口２５を介して、開放のままであり得る。レーザ工程、乾式工程、または湿式工程を使用する洗浄工程は、第１のゲート抵抗器１５と直接結合されるビア２７を画定するために、金属相互接続層２２が開口を通って延びることを可能にするために、必要に応じて金属化のためにビア開口２５をさらに洗浄するために使用され得る。

【0024】

半導体デバイス１２のセットを誘電体層２４に取り付けるために随意の接着剤を採用する態様では、開口２５のセットが、同様に、接着剤（図示せず）を通して延びることが諒解されよう。開口２５のセットは、金属相互接続層２２から半導体デバイス１２のうちの少なくとも１つの第１の接触パッド３１のうちの１つまたは複数までの電気接続を可能にするために、誘電体層２４もしくは接着剤または両方を通って延びる、任意の所望のサイズおよび間隔を有するように配置され得る。非限定的な態様では、金属相互接続層２２は、誘電体層２４を通る、すなわち金属相互接続層２２から半導体デバイス１２の第１の接触パッド３１までの、電気接続を可能にするために誘電体層２４の上におよび開口２５のセットを通して堆積された（たとえば、電気メッキされた）銅を含むことができる。金属相互接続層２２は、半導体デバイス１２へのおよびからのＩ／Ｏ接続（図示せず）を形成するために装備する薄型の（たとえば、１０００マイクロメートル未満の厚さの）平面相互接続構造を有することができる。

【0025】

非限定的な一態様によれば、金属相互接続層２２は、スパッタリングおよび電気メッキ工程を使用することなど、金属層または金属材料を適用すること、次いでその後、適用された金属材料を所望の形状を有する金属相互接続層２２にパターニングすることによって形成され得る。すなわち、金属相互接続層２２は、スパッタリングおよび／または蒸着工程を介してチタンまたは他の適切な接着層および銅シード層を適用し、続いて、それらの層の上に追加の銅を電気メッキして金属相互接続層２２の厚さを増加させ、銅トレースを形成することによって形成され得る。別の態様によれば、金属相互接続層２２は、直接書き込み工程によって形成され得、ここで金属材料が直接書き込まれるかまたはプリントされて、相互接続を形成する。非限定的な態様では、ビア２７は、後で硬化されて金属相互接続層２２の電気的、熱的または機械的特性を強化する、導電性のインク、接着剤またはペーストなどのビア充填材料を使用して充填され得る。金属相互接続を適用する他の追加の方法も使用され得る。別の実施形態では、プリントおよびメッキ工程は、薄い金属層が金属インクを使用してプリントされて銅をメッキするためのシードとして使用されるときに使用され得、電気分解工程または無電解工程が、たとえば、銅をメッキするために使用される。

【0026】

非限定的な態様では、基板構造１４は、絶縁金属基板（ＩＭＳ）、直接接合銅（ＤＢＣ）基板、活性金属ろう付け（ＡＭＢ： ａｃｔｉｖｅ ｍｅｔａｌ ｂｒａｚｅｄ）基板、またはプリント基板（ＰＣＢ）の形態であり得る。図１に示す非限定的な態様によれば、基板構造１４は、絶縁体プレート１６を含むことができる。非限定的な態様では、絶縁体プレート１６は、アルミニウム、窒化アルミニウム、セラミック、またはそれらの組合せなど、熱伝導性、電気絶縁性の材料から形成され得る。非限定的な態様では、第１の導電層１８および第２の導電層２０は、金属シート（たとえば、銅シート）を含むことができる。第１の導電層１８および第２の導電層２０は、たとえば高温接合工程によって、絶縁体プレート１６の対向する両面に接合され得る。様々な態様では、種々のろう付けおよび直接接合技術が、たとえば、絶縁体プレート１６を形成するために使用される材料（たとえば、アルミニウムまたは窒化アルミニウムおよび窒化シリコンなど）に基づいて基板構造１４を形成するために採用され得る。第２の導電層２０は、半導体デバイスパッケージ１０から外に効率的な熱伝導をもたらすために全体的または部分的に露出され得る。図１に示す態様は、ＤＢＣ基板の形態の基板構造１４を示すが、アルミニウムまたは任意の他の適切な金属材料が、第１の導電層１８もしくは第２の導電層２０または両方として、銅の代わりに使用され得ることが認識される。セラミックタイルまたは他の適切な絶縁体が、本開示の範囲から逸脱することなく、絶縁体プレート１６を形成するためにアルミナの代わりに使用され得るが、さらに企図される。

【0027】

次に図２を参照すると、別の半導体デバイスパッケージ２００が、非限定的な態様によって断面で示される。半導体デバイスパッケージ２００は、図１の半導体デバイスパッケージ１００に示される構成要素と同様のいくつかの構成要素を含み、いくつかの部品は明快にするために省略されており、したがって、図１の構成要素を示すために使用される番号は、同じく、図２の同様の構成要素を示すために使用される。

【0028】

半導体デバイスパッケージ２００が、基板構造１４に（たとえば、基板構造１４の上面に）結合された半導体デバイス１２とともに示される。第１のゲート抵抗器１５が、半導体デバイス１２に結合される。誘電体層２４が、半導体デバイス１２の上に（たとえば、半導体デバイスの第１の面１２ａの上に）配置される。誘電体層２４は、そこを通る開口２５のセットを画定することができる。金属相互接続層２２（たとえば、銅トレース）が、誘電体層の第１の面２４ａの上に、かつ開口２５を通して形成されて配置され、開口２５を通るビア２７のセットを画定する。

【0029】

加えて、非限定的な態様では、半導体デバイスパッケージ２００は、第２のゲート抵抗器１５０を含むことができる。たとえば、非限定的な態様では、半導体デバイスパッケージ２００は、第１のゲート抵抗器１５および第２のゲート抵抗器１５０と直列に電気結合されたゲート端子３５を含む半導体デバイス１２を含むことができる。第１のゲート抵抗器は、ゲート端子３５の上に画定され得、第２のゲート抵抗器１５０は、ゲート端子３５から離隔され得る。態様では、第１の導電線１５１が、第１のゲート抵抗器１５と第２のゲート抵抗器１５０とを電気的に直列に結合することができる。いくつかの態様では、金属相互接続層２２は、第１の導電線１５１を画定することができる。この方法で、第２のゲート抵抗器１５０は、ゲート端子３５および第１のゲート抵抗器１５と直列に電気結合され得る。非限定的な態様では、第１のゲート抵抗器１５および第２のゲート抵抗器１５０は、ゲート端子３５と直列に０．１オーム～１００オームの範囲内の総抵抗を追加することができる。

【0030】

いくつかの非限定的な態様では、図２に示すように、半導体デバイスは、第３のゲート抵抗器１５２をさらに含むことができる。第３のゲート抵抗器は、半導体デバイス本体１３の中に形成され得る。第３のゲート抵抗器１５２は、さらに、従来の技法を使用して第１のゲート端子３５と直列に電気結合され得る。たとえば、非限定的な態様では、第３のゲート抵抗器１５２は、半導体デバイス本体１３の中に画定された導電要素１５４を介してゲート端子の第２の面に結合され得る。いくつかの態様では、第３のゲート抵抗器１５２は、導電要素１５４のセグメントを画定することができる。

【0031】

第２のゲート抵抗器１５０は、「直接書き込み」タイプのアプリケーションによって、少なくとも部分的に誘電体層２４の上に（たとえば、誘電体層２４の上面に）適用または配置され得る。たとえば、第２のゲート抵抗器１５０は、インクジェットプリンタタイプのアプリケーションデバイスを使用して誘電体層２４の上に適用され得、ここで、抵抗性材料（たとえば、炭素ベース材料）が、誘電体層２４の一部の上方に、上に、周りに、またはそれらの組合せで正確に堆積またはプリントされる。しかしながら、噴射、ディスペンス、レーザ書き込み、またはプリントの任意の組合せが、そのような直接書き込みアプリケーションにおいて採用されてもよいことが認識される。

【0032】

他の非限定的な態様では、誘電体層２４の上に抵抗性材料を適用して第２のゲート抵抗器１５０を画定する他の追加の方法が、同様に使用され得る。別の態様では、プリントおよびメッキの工程が、抵抗性材料（たとえば、炭素ベース材料）の薄い層が炭素ベースインクを使用してプリントされるときに使用され得る。

【0033】

次いで、金属相互接続層２２は、誘電体層２４の上に形成されるかまたはパターン化され、さらに、第２のゲート抵抗器１５０に結合された第１の導電線１５１を画定することができる。他の非限定的な態様では、第２のゲート抵抗器１５０が、ワイヤまたは他の導電線（図示せず）によって第１のゲート抵抗器に電気結合され得る。いくつかの非限定的な態様では、第２のゲート抵抗器が、第１の導電線１５１のセグメントを画定するために配置され得る。

【0034】

図３は、様々な態様による、半導体デバイスパッケージ１００、２００を形成する非限定的な方法３００を示す。非限定的な態様では、半導体スイッチングデバイス１２は本体１３を含む。本体１３は、炭化ケイ素を含むダイによって画定され得る。方法３００は、３１０において、半導体デバイス１２のゲート端子３５の上に第１のゲート抵抗器１５を配置するステップを含む。非限定的な態様では、第１のゲート抵抗器１５は、適所に（すなわち、第１のゲート端子の第１の面３５ａの上に）直接書き込み工程で形成され得る。いくつかの非限定的な態様では、ゲート端子３５は、第１のゲート抵抗器１５を機械的に支持することができる。非限定的な態様では、第１のゲート抵抗器１５は、したがって、ゲート端子３５と直接接触して半導体デバイス本体１３の外に配置され得る。方法３００は、３２０において、ゲート端子３５を半導体デバイス１２のソース端子３４から誘電体層２４によって電気的に絶縁するステップを含むことができる。方法３００は、３３０において、ゲート端子３５から離隔された第２のゲート抵抗器１５０を画定するステップをさらに含むことができる。たとえば、非限定的な態様では、第２のゲート抵抗器１５０は、直接書き込みアプリケーションによって形成され得る。非限定的な態様では、第２のゲート抵抗器１５０は、誘電体層の第１の面２４ａの上に配置され得る。方法３００は、３４０において、第２のゲート抵抗器１５０を第１の導電線１５１を介して第１のゲート抵抗器１５と直列に電気結合するステップを含むことができる。非限定的な態様では、金属相互接続層２２は、第１の導電線１５１を画定するために、誘電体層２４の上に堆積され得る。いくつかの非限定的な態様では、第２のゲート抵抗器１５０は、第１の導電線のセグメントを画定することができる。

【0035】

非限定的な態様では、半導体スイッチングデバイス１２は、半導体本体１３の中に画定され、ゲート端子３５と直列に電気結合された第３のゲート抵抗器１５２をさらに含むことができる。現在の手法は、ＳｉＣ ＭＯＳＦＥＴデバイスの文脈で本明細書で説明され得るが、現在の手法は、ｎチャネルまたはｐチャネル設計を利用して、他のタイプの材料システム（たとえば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ダイモンド（Ｃ）、または任意の他の適切な半導体）ならびに他のタイプのデバイス構造（たとえば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ： ｉｎｓｕｌａｔｅｄ ｂａｓｅ ＭＯＳ－ｃｏｎｔｒｏｌｌｅｄ ｔｈｙｒｉｓｔｏｒ）、または任意の他の適切なＦＥＴおよび／またはＭＯＳデバイス）に適用可能であり得ることを諒解されたい。

【0036】

まだ説明していない範囲で、様々な態様の種々の特徴および構造が、要求に応じて互いに組み合わせて使用され得る。１つの特徴が、必ずしも態様のすべてにおいて示すことができるとは限らないことは、それができないと解釈されることを意味するのではなく、それが説明を簡潔にするために行われること意味する。したがって、種々の態様の様々な特徴は、新しい態様が明確に説明されているかどうかにかかわらず、新しい態様を形成するために要求に応じて混合および合致され得る。本明細書で説明した特徴の組合せおよび再配列は、本開示によってカバーされる。

【0037】

本明細書は、実施例を使用して、最良モードを含む本開示の態様を開示し、同じく、任意のデバイスまたはシステムを作製して使用することおよび任意の組み込まれた方法を実行することを含めて、本開示の態様を当業者が実践することを可能にする。本開示の特許を受けられる範囲は、特許請求の範囲によって定義され、当業者が想到する他の実施例を含むことができる。そのような他の実施例は、それらが本特許請求の範囲のリテラル言語と違わない構造要素を有する場合、またはそれらが本特許請求の範囲のリテラル言語とわずかな差異で同等の構造要素を含む場合、本特許請求の範囲の範囲に入ることが意図されている。本発明のさらなる態様が、以下の項の主題によって提供される。

【0038】

［項１］ 第１の面、および基板に結合された対向する第２の面を含む本体を有する半導体スイッチングデバイスと、半導体スイッチングデバイス本体の第１の面の上に画定されたゲート端子であって、第１の面、および本体に面する対向する第２の面を有する、ゲート端子と、ゲート端子の第１の面の上に配置された第１のゲート抵抗器とを含み、ゲート抵抗器はゲート端子と直列に電気結合される、半導体デバイスパッケージ。

【0039】

［項２］ 第１の面、および半導体スイッチングデバイス本体の第１の面に面する対向する第２の面を有する誘電体層をさらに含み、誘電体層は通過する開口を画定する、任意の前項に記載の半導体デバイスパッケージ。

【0040】

［項３］ 誘電体層の第１の面の上に配置され、開口を通して第１のゲート抵抗器に電気結合された金属相互接続層をさらに含む、任意の前項に記載の半導体デバイスパッケージ。

【0041】

［項４］ 第１のゲート抵抗器は、ゲート端子の第１の面の上に直接書き込みアプリケーションによって画定される、任意の前項に記載の半導体デバイスパッケージ。

【0042】

［項５］ 誘電体層の第１の面の上に配置され、半導体スイッチングデバイスから離隔された第２のゲート抵抗器をさらに含む、任意の前項に記載の半導体デバイスパッケージ。

【0043】

［項６］ 第１のゲート抵抗器および第２のゲート抵抗器と直列に電気結合する第１の導電線をさらに含む、任意の前項に記載の半導体デバイスパッケージ。

【0044】

［項７］ 第２のゲート抵抗器は、第１の導電線のセグメントを画定する、任意の前項に記載の半導体デバイスパッケージ。

【0045】

［項８］ 第２のゲート抵抗器は、直接書き込みアプリケーションによって形成される、任意の前項に記載の半導体デバイスパッケージ。

【0046】

［項９］ 半導体スイッチングデバイス本体は、炭化ケイ素を含む、任意の前項に記載の半導体デバイスパッケージ。

【0047】

［項１０］ 半導体デバイス本体の中に画定され、ゲート端子と直列に電気結合された第３のゲート抵抗器をさらに含む、任意の前項に記載の半導体デバイスパッケージ。

【0048】

［項１１］ 半導体デバイスパッケージを形成する方法であって、半導体スイッチングデバイスの第１の面の上に画定されたゲート端子の上に第１のゲート抵抗器を配置するステップを含み、第１のゲート抵抗器はゲート端子と直列に電気結合される、方法。

【0049】

［項１２］ 第１の面、および半導体スイッチングデバイスに面する対向する第２の面を有する誘電体層を配置するステップさらに含み、誘電体層は通過する開口を画定する、任意の前項に記載の方法。

【0050】

［項１３］ 誘電体層の第１の面の上に、開口を通して第１のゲート抵抗器に電気結合される金属相互接続層を配置するステップをさらに含む、任意の前項に記載の方法。

【0051】

［項１４］ 第１のゲート抵抗器は、直接書き込みアプリケーションによってゲート端子の上に配置される、任意の前項に記載の方法。

【0052】

［項１５］ 誘電体層の第１の面の上に、半導体スイッチングデバイス本体から離隔された第２のゲート抵抗器を配置するステップをさらに含む、任意の前項に記載の方法。

【0053】

［項１６］ 金属相互接続層は、第１のゲート抵抗器および第２のゲート抵抗器と直列に電気結合された第１の導電線を画定する、任意の前項に記載の方法。

【0054】

［項１７］ 第２のゲート抵抗器は、第１の導電線のセグメントを画定する、任意の前項に記載の方法。

【0055】

［項１８］ 第２のゲート抵抗器は、直接書き込みアプリケーションによって配置される、任意の前項に記載の方法。

【0056】

［項１９］ 半導体スイッチングデバイス本体は、炭化ケイ素を含む、任意の前項に記載の方法。

【0057】

［項２０］ 半導体スイッチングデバイス本体は、半導体スイッチングデバイス本体の中に画定され、ゲート端子と直列に電気結合された第３のゲート抵抗器をさらに含む、任意の前項に記載の方法。

【符号の説明】

【0058】

１２ 半導体デバイス
１２ａ 第１の面
１２ｂ 第２の面
１３ 本体、半導体デバイス本体
１３ａ 第１の面、上面
１３ｂ 第２の面、下面
１４ 基板構造
１５ 第１のゲート抵抗器
１６ 絶縁体プレート
１８ 第１の導電層
２０ 第２の導電層
２２ 金属相互接続層
２２ａ 第１の面、上面
２２ｂ 第２の面、下面
２４ 誘電体層
２４ａ 第１の面、上面
２４ｂ 第２の面、下面
２５ 開口
２７ ビア
３１ 第１の接触パッド
３２ 第２の接触パッド
３３ 誘電体充填材料
３４ ソース端子
３４ａ 第１の面
３４ｂ 第２の面
３５ ゲート端子
３５ａ 第１の面
３５ｂ 第２の面
１００ 半導体デバイスパッケージ
１５０ 第２のゲート抵抗器
１５１ 第１の導電線
１５２ 第３のゲート抵抗器
１５４ 導電要素
２００ 半導体デバイスパッケージ

【図1】

【図2】

【図3】

【外国語明細書】