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特開2023-109505半導体素子、半導体素子の実装構造、およびサーマルプリントヘッド
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023109505
(43)【公開日】2023-08-08
(54)【発明の名称】半導体素子、半導体素子の実装構造、およびサーマルプリントヘッド
(51)【国際特許分類】
B41J 2/345 20060101AFI20230801BHJP
B41J 2/34 20060101ALI20230801BHJP
【ＦＩ】
B41J2/345 K
B41J2/34
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022011055
(22)【出願日】2022-01-27
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100135389
【弁理士】
【氏名又は名称】臼井 尚
(74)【代理人】
【識別番号】100168099
【弁理士】
【氏名又は名称】鈴木 伸太郎
(72)【発明者】
【氏名】仲谷 吾郎
【テーマコード（参考）】
2C065
【Ｆターム（参考）】
2C065GA01
2C065GB01
2C065KK03
2C065KK10
2C065KK16
(57)【要約】
【課題】 フリップチップ実装時における不具合を防止するのに適した半導体素子を提供する。
【解決手段】 駆動ＩＣ６（半導体素子）は、ｚ方向（厚さ方向）を向く第１面６１１を有する素子本体６１と、第１面６１１の上に配置された第１配線層６２と、第１配線層６２の上に配置された絶縁膜６３と、を備え、第１配線層６２は、複数の第１パッド部６２２を含み、絶縁膜６３は、複数の第１パッド部６２２の各々を露出させる複数の開口部６３１を有し、複数の第１パッド部６２２の各々に積層された複数の導電性接合部６４と、絶縁膜６３に積層され、絶縁膜６３よりもｚ方向に突出する嵩上げ部６５と、を備える。
【選択図】 図６
【解決手段】 駆動ＩＣ６（半導体素子）は、ｚ方向（厚さ方向）を向く第１面６１１を有する素子本体６１と、第１面６１１の上に配置された第１配線層６２と、第１配線層６２の上に配置された絶縁膜６３と、を備え、第１配線層６２は、複数の第１パッド部６２２を含み、絶縁膜６３は、複数の第１パッド部６２２の各々を露出させる複数の開口部６３１を有し、複数の第１パッド部６２２の各々に積層された複数の導電性接合部６４と、絶縁膜６３に積層され、絶縁膜６３よりもｚ方向に突出する嵩上げ部６５と、を備える。
【選択図】 図６
【特許請求の範囲】
【請求項1】
厚さ方向を向く第１面を有する素子本体と、
前記第１面の上に配置された第１配線層と、
前記第１配線層の上に配置された絶縁膜と、を備え、
前記第１配線層は、複数の第１パッド部を含み、
前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、
前記複数の第１パッド部の各々に積層された複数の導電性接合部と、
前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える、半導体素子。
前記第１面の上に配置された第１配線層と、
前記第１配線層の上に配置された絶縁膜と、を備え、
前記第１配線層は、複数の第１パッド部を含み、
前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、
前記複数の第１パッド部の各々に積層された複数の導電性接合部と、
前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える、半導体素子。
【請求項2】
前記嵩上げ部は、前記素子本体の外周縁に沿って配置されている、請求項１に記載の半導体素子。
【請求項3】
前記素子本体は、前記厚さ方向に見て長矩形状であり、
前記嵩上げ部は、少なくとも一部が前記素子本体の長辺に沿って配置されている、請求項２に記載の半導体素子。
前記嵩上げ部は、少なくとも一部が前記素子本体の長辺に沿って配置されている、請求項２に記載の半導体素子。
【請求項4】
前記導電性接合部の構成材料は、金を含む、請求項１ないし３のいずれかに記載の半導体素子。
【請求項5】
前記嵩上げ部は、前記導電性接合部と同じ導電性材料からなる、請求項１ないし４のいずれかに記載の半導体素子。
【請求項6】
前記導電性接合部は、第１めっき層を含み、
前記嵩上げ部は、前記第１めっき層と同じ構成材料からなる第２めっき層を含む、請求項５に記載の半導体素子。
前記嵩上げ部は、前記第１めっき層と同じ構成材料からなる第２めっき層を含む、請求項５に記載の半導体素子。
【請求項7】
前記導電性接合部は、互いに積層された第１シード層および前記第１めっき層を含んで構成され、
前記嵩上げ部は、互いに積層された第２シード層および前記第２めっき層を含んで構成されており、
前記第１シード層と前記第２シード層とは、同じ構成材料からなる、請求項６に記載の半導体素子。
前記嵩上げ部は、互いに積層された第２シード層および前記第２めっき層を含んで構成されており、
前記第１シード層と前記第２シード層とは、同じ構成材料からなる、請求項６に記載の半導体素子。
【請求項8】
前記第１配線層は、第１配線部および前記複数の第１パッド部を有する第１層からなり、
前記厚さ方向において、前記第１配線部、前記絶縁膜および前記嵩上げ部の順に積層されている、請求項５ないし７のいずれかに記載の半導体素子。
前記厚さ方向において、前記第１配線部、前記絶縁膜および前記嵩上げ部の順に積層されている、請求項５ないし７のいずれかに記載の半導体素子。
【請求項9】
前記第１層の構成材料は、アルミニウムを含む、請求項８に記載の半導体素子。
【請求項10】
前記導電性接合部が前記第１面から前記厚さ方向に最も突出する位置までの第１寸法と、前記嵩上げ部が前記第１面から前記厚さ方向に最も突出する位置までの第２寸法とは、同一である、請求項６または７に記載の半導体素子。
【請求項11】
前記嵩上げ部は、絶縁性材料により構成される、請求項１ないし４のいずれかに記載の半導体素子。
【請求項12】
前記嵩上げ部の構成材料は、ポリイミド樹脂を含む、請求項１１に記載の半導体素子。
【請求項13】
前記厚さ方向の一方側を向く第２面を有する基板、および前記第２面の上に配置された第２配線層を有する支持体と、
請求項１ないし１２のいずれかに記載の半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、
前記第２配線層は、複数の第２パッド部を含み、
前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている、半導体素子の実装構造。
請求項１ないし１２のいずれかに記載の半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、
前記第２配線層は、複数の第２パッド部を含み、
前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている、半導体素子の実装構造。
【請求項14】
前記第２配線層は、前記導電性接合部と同じ構成材料を含む、請求項１３に記載の半導体素子の実装構造。
【請求項15】
前記第２面の上に配置され、主走査方向に配列された複数の発熱部を含む抵抗体層を備え、
前記第２配線層は、前記抵抗体層に導通しており、
前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである、請求項１３または１４に記載の実装構造を有する、サーマルプリントヘッド。
前記第２配線層は、前記抵抗体層に導通しており、
前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである、請求項１３または１４に記載の実装構造を有する、サーマルプリントヘッド。
【請求項16】
前記基板は、セラミックからなる、請求項１５に記載のサーマルプリントヘッド。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体素子、半導体素子の実装構造、およびサーマルプリントヘッドに関する。
【背景技術】
【0002】
特許文献１には、従来のサーマルプリントヘッドの一例が開示されている。同文献に開示のサーマルプリントヘッドは、基板、グレーズ層、電極層、発熱抵抗体、および駆動ＩＣ（半導体素子）を備える。基板は、絶縁材料からなる板状の部材であり、たとえばアルミナ（Ａｌ2Ｏ3）などのセラミックからなる。グレーズ層は、基板の表面に形成されており、たとえばガラスからなる。電極層は、グレーズ層上に形成されており、発熱抵抗体に選択的に電流を流すための電流経路を構成している。発熱体抗体は、主走査方向に配列された複数の発熱部を有する。駆動ＩＣは、各発熱部に流す電流を制御する。
【0003】
特許文献１に開示されたサーマルプリントヘッドにおいて、駆動ＩＣは、フリップチップ実装により基板上に搭載されている。駆動ＩＣにおいて基板と対向する実装面には、複数の導電性接合材が設けられている。電極層には複数のパッド部が設けられており、基板への駆動ＩＣの搭載時には、たとえば駆動ＩＣを基板に加圧しつつ基板上の複数のパッド部と駆動ＩＣ側の複数の導電性接合材とを直接接合させる（たとえば超音波接合）。このような駆動ＩＣの実装構造によれば、ＩＣチップの複数の導電性接合材と配線層の複数のパッド部とを一括して接合することができる。また、ワイヤボンディング接続する場合と比べて、駆動ＩＣを搭載するのに必要な面積を小さくすることができる。
【0004】
上記のようにフリップチップ実装される駆動ＩＣについては、ワイヤボンディング接続に用いる仕様のものを、フリップチップ実装用として兼用する場合がある。ワイヤボンディング接続用の駆動ＩＣにおいては、ワイヤ接続のための複数のパッド部が上面（フリップチップ実装する場合の実装面）に設けられている。これら複数のパッド部は、駆動ＩＣの上面において不均一に配置される場合がある。このような駆動ＩＣをフリップ実装に用いる場合、基板への駆動ＩＣの搭載時には、複数の導電性接合材の各所の加圧状態に偏り（ばらつき）が生じ易く、導電性接合材の接合状態が悪化するおそれがあった。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１４－８７９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示は、上記した事情のもとで考え出されたものであって、フリップチップ実装時における不具合を防止するのに適した半導体素子、半導体素子の実装構造、および当該実装構造を備えたサーマルプリントヘッドを提供することを主たる課題とする。
【0007】
本開示の第１の側面によって提供される半導体素子は、厚さ方向を向く第１面を有する素子本体と、前記第１面の上に配置された第１配線層と、前記第１配線層の上に配置された絶縁膜と、を備え、前記第１配線層は、複数の第１パッド部を含み、前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、前記複数の第１パッド部の各々に積層された複数の導電性接合部と、前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える。
【0008】
本開示の第２の側面によって提供される半導体素子の実装構造は、前記厚さ方向の一方側を向く第２面を有する基板、および前記第２面の上に配置された第２配線層を有する支持体と、本開示の第１の側面に係る半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、前記第２配線層は、複数の第２パッド部を含み、前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている。
【0009】
本開示の第３の側面によって提供されるサーマルプリントヘッドは、本開示の第２の側面に係る半導体素子の実装構造を有し、前記第２面の上に配置され、主走査方向に配列された複数の発熱部を含む抵抗体層を備え、前記第２配線層は、前記抵抗体層に導通しており、前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである。
【発明の効果】
【0010】
本開示によれば、半導体素子のフリップチップ実装時における複数の導電性接合部それぞれの加圧状態のばらつきを抑制し、フリップチップ実装時における不具合を防止するのに適する。
【0011】
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
【0014】
本開示における「第１」、「第２」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
【0015】
本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
【0016】
図１～図７は、本開示の一実施形態に係るサーマルプリントヘッドを示している。本実施形態のサーマルプリントヘッドＡ１は、基板１、グレーズ層２、第２配線層３、抵抗体層４、保護層５、駆動ＩＣ６、保護樹脂７１およびコネクタ７２を備えている。サーマルプリントヘッドＡ１は、駆動ＩＣ６（半導体素子）がフリップチップ実装された実装構造（本開示に係る半導体素子の実装構造）を具備するものである。サーマルプリントヘッドＡ１は、プラテンローラ８１（図２参照）によって搬送される印刷媒体８２に印刷を施すプリンタに組み込まれるものである。このような印刷媒体８２としては、たとえばバーコードシートやレシートを作成するための感熱紙が挙げられる。
【0017】
図１は、サーマルプリントヘッドＡ１を示す平面図である。図２は、図１のＩＩ－ＩＩ線に沿う概略断面図である。図３は、サーマルプリントヘッドＡ１を示す部分拡大平面図である。図４は、図２の一部を拡大した断面図である。図５は、駆動ＩＣ６の拡大平面図である。図６は、図５のＶＩ－ＶＩ線に沿う拡大断面図である。図７は、フリップチップ実装された駆動ＩＣ６において、後述の導電性接合部６４と第２パッド部３６との接合部位、および嵩上げ部６５を示す断面図である。なお、理解の便宜上、図１および図３においては、保護層５を省略している。図４においては、コネクタ７２を省略している。図７においては、保護樹脂７１を省略している。また、これらの図において、基板１の長手方向（主走査方向）をｘ方向とし、短手方向（副走査方向）をｙ方向とし、厚さ方向をｚ方向として説明する。また、ｙ方向については、図１、図３の下方（図２、図４の左方）を印刷媒体が送られてくる「上流」とし、図１、図３の上方（図２、図４の右方）を印刷媒体が排出される「下流」とする。また、ｚ方向については、図２、図４の上方（方向ｚを示す矢印が指す方向）を「上方」とし、その反対方向を「下方」とする。以下の図においても同様である。
【0018】
基板１は、たとえばＡｌ2Ｏ3などのセラミックからなり、その厚さがたとえば０．６～１．０ｍｍ程度とされている。図１に示すように、基板１は、ｘ方向に長く延びる長矩形状とされている。基板１は、第２面１１を有する。第２面１１は、上方（ｚ方向の一方側）を向く。グレーズ層２、第２配線層３、抵抗体層４、保護層５、駆動ＩＣ６および保護樹脂７１の各々は、基板１の第２面１１上に配置されている。コネクタ７２は、外部の機器との接続を行うためのものであり、たとえば、基板１ のｙ方向における図１中下端部に設けられている。
【0019】
グレーズ層２は、基板１（第２面１１）上に配置されており、例えば非晶質ガラスなどのガラス材料からなる。本実施形態のグレーズ層２は、一定の厚みを有するように形成されており、ｚ方向の上方を向く略平坦なグレーズ主面２１を有している。グレーズ層２の厚みは、たとえば５０～２００μｍである。
【0020】
サーマルプリントヘッドＡ１は、いわゆる厚膜型と呼ばれる構成を備えており、厚膜印刷を利用して製作される。グレーズ層２は、ガラスペーストを基板１上に厚膜印刷したのちに、これを焼成することにより形成されている。グレーズ層２は、厚膜形成技術によって形成されている。
【0021】
第２配線層３は、抵抗体層４に通電するための経路を構成するためのものであり、グレーズ層２のグレーズ主面２１上に配置されている。第２配線層３は、抵抗体層４の比抵抗値よりも小さな比抵抗値を有するように形成されている。本実施形態の第２配線層３は、たとえば金（Ａｕ）を主成分として含む導電体からなり、たとえばレジネートＡｕからなる。第２配線層３の厚さは、たとえば０．６～１．２μｍ程度である。
【0022】
【0023】
共通電極３１は、共通部３１１および複数の共通電極帯状部３１２を有する。具体的には、共通部３１１は、抵抗体層４に対してｙ方向下流側に配置されており、ｘ方向に沿って延びている。複数の共通電極帯状部３１２は、各々が共通部３１１からｙ方向上流側に延びており、ｘ方向に等ピッチで配列されている。
【0024】
複数の個別電極３２は、抵抗体層４に対して部分的に通電するためのものであり、共通電極３１に対して逆極性となる部位である。個別電極３２は、抵抗体層４から駆動ＩＣ６に向かって延びている。複数の個別電極３２は、ｘ方向に配列されており、各々が個別電極帯状部３３および連結部３４を有している。
【0025】
各個別電極帯状部３３は、ｙ方向に延びた帯状部分であり、共通電極３１の隣り合う２つの共通電極帯状部３１２の間に位置している。連結部３４は、個別電極帯状部３３から駆動ＩＣ６に向かって延びる部分であり、そのほとんどがｙ方向に沿った部位およびｙ方向に対して傾斜した部位を有している。連結部３４は、ｙ方向上流側において、ｘ方向に比較的狭い間隔で配列されている。当該ｙ方向上流側において隣り合う連結部３４どうしの間隔は、たとえば２０μｍ以下程度となっている。各連結部３４のｙ方向上流側端部は、ｚ方向に見て駆動ＩＣ６と重なっている。
【0026】
複数の信号配線部３５は、コネクタ７２と駆動ＩＣ６とに接続される配線パターンを構成している。図４においては１つの信号配線部３５のみ表れているが、複数の信号配線部３５は、駆動ＩＣ６の近傍において、ｘ方向に配列されるとともに各々がｙ方向に延びている。各信号配線部３５のｙ方向下流側端部は、ｚ方向に見て駆動ＩＣ６と重なっている。なお、サーマルプリントヘッドＡ１に使用される駆動ＩＣ６は、通常、長矩形状の平面形状を有する（図１参照）。駆動ＩＣ６の長辺は、抵抗体層４が延びる方向であるｘ方向（主走査方向）に沿う。
【0027】
図４、図７に示すように、複数の第２パッド部３６は、複数の導電性接合部６４を介して、フリップチップ実装された駆動ＩＣ６と接続される部分である。複数の第２パッド部３６は、ｘ方向およびｙ方向に複数ずつ配列されている。複数の第２パッド部３６は、複数の連結部３４（個別電極３２）のいずれかのｙ方向上流側端部、または複数の信号配線部３５のいずれかのｙ方向下流側端部につながっている。本実施形態において、複数の第２パッド部３６は、ｙ方向において２列に形成されている。
【0028】
駆動ＩＣ６において基板１と対向する面には、複数の導電性接合部６４が配置されている。上記複数の第２パッド部３６は、複数の導電性接合部６４に対応して配置されている。
【0029】
抵抗体層４は、第２配線層３を構成する材料よりも抵抗率が高い、たとえば酸化ルテニウムなどからなり、ｘ方向に延びる帯状に形成されている。図３に示すように、抵抗体層４は、共通電極３１の複数の共通電極帯状部３１２と複数の個別電極３２の個別電極帯状部３３とに交差している。さらに、抵抗体層４は、共通電極３１の複数の共通電極帯状部３１２と複数の個別電極３２の個別電極帯状部３３に対して基板１とは反対側に積層されている。抵抗体層４のうち各共通電極帯状部３１２と各個別電極帯状部３３とに挟まれた部位が、第２配線層３によって部分的に通電されることにより発熱する発熱部４１とされている。１個の個別電極帯状部３３を挟んで隣り合う２個の発熱部４１の発熱によって１個の印字ドットが形成される。抵抗体層４の厚さは、たとえば３～１０μｍ程度である。
【0030】
保護層５は、第２配線層３および抵抗体層４を保護するためのものである。保護層５は、たとえば非晶質ガラスからなる。ただし、保護層５は、複数の第２パッド部３６を含む領域を露出させている。
【0031】
駆動ＩＣ６は、複数の個別電極３２を選択的に通電させることにより、抵抗体層４を部分的に発熱させる機能を果たす。図１、図４に示すように、駆動ＩＣ６は、抵抗体層４（複数の発熱部４１）に対してｙ方向上流側に配置されている。本実施形態において、グレーズ層２上に複数の駆動ＩＣ６がフリップチップ実装により配置されている。
【0032】
【0033】
駆動ＩＣ６は、素子本体６１、第１配線層６２、絶縁膜６３、複数の導電性接合部６４および複数の嵩上げ部６５を有する。素子本体６１は、ｚ方向に見て長矩形状である。第１面６１１、一対の長辺６１２および一対の短辺６１３を有する。第１面６１１は、ｚ方向を向いており、フリップチップ実装された駆動ＩＣ６が基板１と対向する実装面である。一対の長辺６１２および一対の短辺６１３は、ｚ方向に見て素子本体６１の外周縁を構成している。
【0034】
第１配線層６２は、素子本体６１の第１面６１１上に配置されている。本実施形態において、第１配線層６２は、たとえばアルミニウム（Ａｌ）を主成分として含む導電体からなり、単一の金属層である第１層６２Ａからなる。第１配線層６２の構成材料としては、たとえばＡｌやＡｌを含む合金（Ａｌ－Ｓｉ系合金、Ａｌ－Ｓｉ－Ｃｕ系合金等）が挙げられる。
【0035】
図６に示すように、第１配線層６２（第１層６２Ａ）は、複数の第１配線部６２１および複数の第１パッド部６２２を有する。複数の第１パッド部６２２は、ｘ方向およびｙ方向に複数ずつ配列されている。図６においては、１つの第１パッド部６２２のみを表す。第１パッド部６２２は、複数の第１配線部６２１のいずれかの端部に配置されている。図６においては、１つの第１パッド部６２２のみを表す。詳細な図示説明は省略するが、単一の金属層である第１層６２Ａを構成する複数の第１配線部６２１は、第１面６１１において比較的広い領域に形成される。
【0036】
絶縁膜６３は、第１面６１１を覆うように形成された駆動ＩＣ６の保護膜である。絶縁膜６３は、素子本体６１（第１面６１１）上および第１配線層６２上に配置されており、たとえばシリコン窒化膜（ＳｉＮ）からなる。絶縁膜６３は、複数の開口部６３１を有する。複数の開口部６３１の各々は、ｚ方向に見て複数の第１パッド部６２２のいずれかと重なっており、各開口部６３１から第１パッド部６２２が露出している。
【0037】
複数の導電性接合部６４は、素子本体６１の第１面６１１側に配置されており、複数の第１パッド部６２２の各々に積層されている。本実施形態では、図５に示すように、ｘ方向およびｙ方向に複数ずつ配列されている。図５に示した例では、同図の上方（ｙ方向下流側）の長辺６１２に沿って多数の導電性接合部６４が配列されている。同図の下方（ｙ方向上流側）の長辺６１２においては、複数の導電性接合部６４が間隔を隔てて配置されている。図中上方（ｙ方向下流側）の長辺６１２に沿う多数の導電性接合部６４は、ｘ方向における間隔が小さく、密集して配置されている。一方、図中下方（ｙ方向上流側）の長辺６１２に沿って配置された複数の導電性接合部６４は、ｘ方向における間隔が大きい。したがって、素子本体６１の第１面６１１において、複数の導電性接合部６４は、不均一に配置されている。
【0038】
複数の導電性接合部６４の各々は、互いに積層された第１シード層６４１および第１めっき層６４２から構成される。第１シード層６４１は、たとえばチタン（Ｔｉ）およびタングステン（Ｗ）を含む第１層、および主成分がＡｕである第２層からなる。第１めっき層６４２は、主成分がＡｕである。第１シード層６４１の厚さは、たとえば２００～８００ｎｍ程度である。第１めっき層６４２の厚さ（ｚ方向寸法）は、たとえば１０～３０μｍ程度である。なお、第１シード層６４１および第１めっき層６４２の素材および厚みは、上記したものに限定されない。
【0039】
図７に示すように、駆動ＩＣ６がフリップチップ実装された状態において、上記した複数の第１パッド部６２２の各々は、導電性接合部６４を介して、グレーズ層２上の複数の第２パッド部３６のいずれかに導通接続されている。
【0040】
図５、図６に示すように、複数の嵩上げ部６５は、素子本体６１の第１面６１１側に配置されており、絶縁膜６３に積層されている。複数の絶縁膜６３の各々は、絶縁膜６３よりもｚ方向に突出している。本実施形態では、複数の嵩上げ部６５は、素子本体６１の外周縁に沿って配置されている。図５に示した例では、図中下方（ｙ方向上流側）の長辺６１２と、図中左右の一対の短辺６１３とに沿って配置されている。図中下方（ｙ方向上流側）の長辺６１２に沿って配置された複数の嵩上げ部６５の各々は、上記の図中下方（ｙ方向上流側）の長辺６１２に沿って配置された複数の導電性接合部６４のうちｘ方向において隣り合うものの間に配置されている。なお、図中下方の長辺６１２に沿って配置された複数の導電性接合部６４について、ｘ方向において隣接する相互の間の領域には、素子本体６１の第１面６１１側に作り込まれた回路部６６が配置されている。図中下方の長辺６１２に沿って配置された複数の嵩上げ部６５は、回路部６６を避けた位置に配置されており、導電性接合部６４よりも図中下方の長辺６１２に近接している。
【0041】
複数の嵩上げ部６５は、導電性材料からなる。複数の嵩上げ部６５の各々は、互いに積層された第２シード層６５１および第２めっき層６５２から構成される。第２シード層６５１は、たとえばＴｉおよびＷを含む第１層、および主成分がＡｕである第２層からなる。第２めっき層６５２は、主成分がＡｕである。嵩上げ部６５は、導電性接合部６４と同じ構成材料からなる。具体的には、導電性接合部６４の第１シード層６４１と嵩上げ部６５の第２シード層６５１とが、同一の構成材料からなり、導電性接合部６４の第１めっき層６４２と嵩上げ部６５の第２めっき層６５２とが、同一の構成材料からなる。第２シード層６５１の厚さは、たとえば２００～８００ｎｍ程度である。第２めっき層６５２の厚さ（ｚ方向寸法）は、たとえば１０～３０μｍ程度である。なお、第１シード層６４１および第１めっき層６４２の素材および厚みは、上記したものに限定されない。
【0042】
図６に示すように、複数の嵩上げ部６５は、ｚ方向に見て、複数の第１配線部６２１のいずれかと重なっている。これにより、ｚ方向において、第１配線部６２１、絶縁膜６３および嵩上げ部６５の順に積層されている。導電性接合部６４において第１面６１１からｚ方向に最も突出する位置は、第１パッド部６２２、絶縁膜６３および導電性接合部６４の順に積層された構成である。図６に示すように、導電性接合部６４が第１面６１１からｚ方向に最も突出する位置までの第１寸法Ｌ１と、嵩上げ部６５が第１面６１１からｚ方向に最も突出する位置までの第２寸法Ｌ２とは、同一である。なお、嵩上げ部６５の配置について、上記したｚ方向に見て第１配線部６２１のいずれかと重なる位置に限定されず、ｚ方向に見て第１配線部６２１と重ならない位置に嵩上げ部６５を配置してもよい。
【0043】
図７に示すように、駆動ＩＣ６がフリップチップ実装された状態において、複数の嵩上げ部６５の各々は、グレーズ層２のグレーズ主面２１に密着している。
【0044】
駆動ＩＣ６は、保護樹脂７１によって覆われている。保護樹脂７１は、たとえば黒色の軟質樹脂からなる。また、駆動ＩＣ６とコネクタ７２とは、上記複数の信号配線部３５によって接続されている。駆動ＩＣ６には、コネクタ７２を介して外部から送信される印字信号、制御信号および複数の発熱部４１に供給される電圧が入力される。複数の発熱部４１は、印字信号および制御信号にしたがって個別に通電されることにより、選択的に発熱させられる。
【0045】
次に、サーマルプリントヘッドＡ１の使用方法の一例について簡単に説明する。
【0046】
サーマルプリントヘッドＡ１は、プリンタに組み込まれた状態で使用される。図２に示したように、当該プリンタ内において、サーマルプリントヘッドＡ１の各発熱部４１はプラテンローラ８１に対向している。当該プリンタの使用時には、プラテンローラ８１が回転することにより、感熱紙などの印刷媒体８２が、ｙ方向に沿ってプラテンローラ８１と各発熱部４１との間に一定速度で送給される。印刷媒体８２は、プラテンローラ８１によって保護層５のうち各発熱部４１を覆う部分に押しあてられる。一方、図３に示した各個別電極３２には、駆動ＩＣ６によって選択的に電位が付与される。これにより、共通電極３１と複数の個別電極３２の各々との間に電圧が印加される。そして、複数の発熱部４１には選択的に電流が流れ、熱が発生する。そして、各発熱部４１にて発生した熱は、保護層５を介して印刷媒体８２に伝わる。そして、印刷媒体８２上のｘ方向に線状に延びるライン領域に、複数のドットが印刷される。また、各発熱部４１にて発生した熱は、グレーズ層２にも伝わり、グレーズ層２にて蓄えられる。
【0047】
【0048】
まず、図８に示すように、第１配線層６２および絶縁膜６３が積層された素子本体６１を準備する。絶縁膜６３には、第１パッド部６２２に対応する開口部６３１が形成されている。
【0049】
次いで、図９に示すように、シード層６９を形成する。シード層６９の形成は、スパッタリング法による。シード層６９は、素子本体６１の第１面６１１側の全面にわたって形成される。シード層６９は、開口部６３１から露出する第１パッド部６２２、および絶縁膜６３を覆う。シード層６９の一部が、後に第１シード層６４１および第２シード層６５１に対応する。
【0050】
次いで、図１０～図１２に示すように、第１めっき層６４２および第２めっき層６５２を形成する。第１めっき層６４２および第２めっき層６５２の形成は、フォトリソグラフィによるパターン形成および電解めっきによる。第１めっき層６４２および第２めっき層６５２を形成する工程においては、図１０に示すように、まず、第１めっき層６４２および第２めっき層６５２を形成するためのマスク９１をフォトリソグラフィにより形成する。マスク９１の形成においては、シード層６９の全面を覆うように、感光性レジストを塗布し、当該感光性レジストに対して露光・現像を行うことによってパターニングを行う。このパターニングにより、マスク９１に開口９１ａが形成され、シード層６９の一部（第１めっき層６４２および第２めっき層６５２を形成する部分）が露出する。そして、図１１に示すように、シード層６９を導電経路とした電解めっきにより、露出したシード層６９上に第１めっき層６４２および第２めっき層６５２を形成する。その後、マスク９１を除去することで、図１２に示す第１めっき層６４２および第２めっき層６５２が形成される。
【0051】
次いで、第１めっき層６４２および第２めっき層６５２に覆われていない不要なシード層６９を全て除去する。この不要なシード層６９の除去は、ウェットエッチングにより行う。このウェットエッチングにより、シード層６９が除去された部分から、絶縁膜６３が露出する（図６参照）。また、不要なシード層６９が除去されたことにより、第１シード層６４１および第１めっき層６４２からなる導電性接合部６４と、第２シード層６５１および第２めっき層６５２からなる嵩上げ部６５とが形成される（図６参照）。上記のように、導電性接合部６４の第１シード層６４１および嵩上げ部６５の第２シード層６５１、ならびに導電性接合部６４の第１めっき層６４２および嵩上げ部６５の第２めっき層６５２は、それぞれ、同一の金属層を由来にするものであり、同一の構成材料からなる。
【0052】
このようにして複数の導電性接合部６４および複数の嵩上げ部６５が形成された駆動ＩＣ６を、フリップチップ実装により基板１上に搭載する。基板１への駆動ＩＣ６の搭載時には、図１３に示すように、素子本体６１の第１面６１１を基板１の第２面１１に対向させる。そして、図１４に示すように、駆動ＩＣ６を基板１側に加圧しつつ、基板１（グレーズ層２）上の複数の第２パッド部３６と駆動ＩＣ６側の複数の導電性接合部６４とを直接接合させる（たとえば超音波接合）。ここで、複数の導電性接合部６４（第１めっき層６４２）においては、ｚ方向に荷重がかかる。また、複数の嵩上げ部６５においては、グレーズ層２に圧接し、ｚ方向に荷重がかかる。このようにして、導電性接合部６４と第２パッド部３６とが直接接合する。駆動ＩＣ６がフリップチップ実装された後には、駆動ＩＣ６の複数の第１パッド部６２２の各々は、導電性接合部６４を介して、グレーズ層２上の複数の第２パッド部３６のいずれかに導通接続する。また、複数の嵩上げ部６５の各々は、グレーズ層２のグレーズ主面２１に密着する。なお、導電性接合部６４と第２パッド部３６とは、接合界面で互いに直接接した状態で接合されている。図１４および図７において、導電性接合部６４と第２パッド部３６との境界面を明瞭に表しているが、導電性接合部６４と第２パッド部３６との接合界面が明瞭に表れない場合があり得る。
【0053】
次に、本実施形態の作用について説明する。
【0054】
フリップチップ実装される駆動ＩＣ６には、複数の導電性接合部６４および複数の嵩上げ部６５が設けられている。複数の導電性接合部６４の各々は、素子本体６１の第１面６１１上に配置された第１パッド部６２２に積層されている。複数の嵩上げ部６５は、絶縁膜６３に積層されており、絶縁膜６３よりもｚ方向（厚さ方向）に突出している。このような構成によれば、素子本体６１の第１面６１１において複数の導電性接合部６４が不均一に配置されていても、フリップチップ実装時に駆動ＩＣ６を基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重を受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきが抑制され、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに適する。
【0055】
複数の嵩上げ部６５は、素子本体６１の外周縁に沿って配置されている。具体的には、素子本体６１は、ｚ方向（厚さ方向）に見て長矩形状であり、複数の嵩上げ部６５は、これらの少なくとも一部が素子本体６１の長辺６１２（図５における下方の長辺６１２）に沿って配置されている。このように複数の嵩上げ部６５が素子本体６１の外周縁に沿って配置された構成によれば、フリップチップ実装時に駆動ＩＣ６を基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５によって、加圧荷重をより均等に受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきがより抑制される。このことは、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するうえで、より好ましい。
【0056】
複数の嵩上げ部６５は、導電性接合部６４と同じ導電性材料からなる。具体的には、導電性接合部６４は、第１シード層６４１および第１めっき層６４２を含み、嵩上げ部６５は、第２シード層６５１および第２めっき層６５２を含む。第１シード層６４１と第２シード層６５１とは同じ構成材料からなり、第１めっき層６４２と第２めっき層６５２とは、同じ構成材料からなる。このような構成によれば、複数の導電性接合部６４および複数の嵩上げ部６５を同時に一括して形成することができる。
【0057】
導電性接合部６４が第１面６１１からｚ方向に最も突出する位置までの第１寸法Ｌ１と、嵩上げ部６５が第１面６１１からｚ方向に最も突出する位置までの第２寸法Ｌ２とは、同一である。このような構成によれば、フリップチップ実装時に駆動ＩＣ６を基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重の均一化を図ることができる。このことは、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに、より適する。
【0058】
また、導電性接合部６４の第１シード層６４１および嵩上げ部６５の第２シード層６５１、ならびに導電性接合部６４の第１めっき層６４２および嵩上げ部６５の第２めっき層６５２が、それぞれ同一の金属層を由来にするものであれば、導電性接合部６４の最大突出位置と嵩上げ部６５の最大突出位置を揃えることができる。したがって、上記第１寸法Ｌ１と第２寸法Ｌ２とを容易に同じ寸法にすることができる。
【0059】
図１５、図１６は、上述の駆動ＩＣ６の変形例を示している。なお、図１５以降の図面において、上記実施形態のサーマルプリントヘッドＡ１と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。
【0060】
＜駆動ＩＣの第１変形例＞
図１５に示した駆動ＩＣ６Ａにおいては、複数の嵩上げ部６５の構成が上記実施形態における駆動ＩＣ６と異なっている。図５を参照して上記したの駆動ＩＣ６においては、素子本体６１の長辺６１２に沿って配置された複数の嵩上げ部６５の多くは、ｘ方向に隣り合う導電性接合部６４の間において、比較的サイズの小さい４つの嵩上げ部６５がｚ方向に並ぶ構成とされていた。これに対し、本変形例では、図１５に示すように、素子本体６１の長辺６１２に沿って配置された複数の嵩上げ部６５の多くは、ｘ方向に隣り合う導電性接合部６４の間において、一連につながってｘ方向に延びている。
図１５に示した駆動ＩＣ６Ａにおいては、複数の嵩上げ部６５の構成が上記実施形態における駆動ＩＣ６と異なっている。図５を参照して上記したの駆動ＩＣ６においては、素子本体６１の長辺６１２に沿って配置された複数の嵩上げ部６５の多くは、ｘ方向に隣り合う導電性接合部６４の間において、比較的サイズの小さい４つの嵩上げ部６５がｚ方向に並ぶ構成とされていた。これに対し、本変形例では、図１５に示すように、素子本体６１の長辺６１２に沿って配置された複数の嵩上げ部６５の多くは、ｘ方向に隣り合う導電性接合部６４の間において、一連につながってｘ方向に延びている。
【0061】
フリップチップ実装される駆動ＩＣ６Ａには、複数の導電性接合部６４および複数の嵩上げ部６５が設けられている。複数の導電性接合部６４の各々は、素子本体６１の第１面６１１上に配置された第１パッド部６２２に積層されている。複数の嵩上げ部６５は、絶縁膜６３に積層されており、絶縁膜６３よりもｚ方向（厚さ方向）に突出している。このような構成によれば、素子本体６１の第１面６１１において複数の導電性接合部６４が不均一に配置されていても、フリップチップ実装時に駆動ＩＣ６Ａを基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重を受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきが抑制され、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに適する。
【0062】
駆動ＩＣ６Ａにおいて、複数の嵩上げ部６５は、素子本体６１の外周縁においてより広い範囲に設けられている。このような構成によれば、フリップチップ実装時に駆動ＩＣ６Ａを基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５によって、加圧荷重をより均等に受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきがより抑制される。このことは、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するうえで、より好ましい。その他にも、上記実施形態のサーマルプリントヘッドＡ１における駆動ＩＣ６と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
【0063】
＜駆動ＩＣの第２変形例＞
図１６に示した駆動ＩＣ６Ｂにおいては、上記実施形態の駆動ＩＣ６における複数の嵩上げ部６５に代えて、複数の嵩上げ部６７が設けられている。本変形例において、複数の嵩上げ部６５は、絶縁性材料からなる。複数の嵩上げ部６７の各々は、たとえばポリイミド樹脂を含む。複数の嵩上げ部６７は、絶縁膜６３に積層されている。複数の嵩上げ部６７は、ｚ方向に見て、複数の第１配線部６２１のいずれかと重なっている。なお、嵩上げ部６７の配置について、上記したｚ方向に見てと重なる位置に限定されず、ｚ方向に見て第１配線部６２１と重ならない位置に嵩上げ部６７を配置してもよい。図１７に示すように、駆動ＩＣ６Ｂがフリップチップ実装された状態において、複数の嵩上げ部６７の各々は、グレーズ層２のグレーズ主面２１に密着している。
図１６に示した駆動ＩＣ６Ｂにおいては、上記実施形態の駆動ＩＣ６における複数の嵩上げ部６５に代えて、複数の嵩上げ部６７が設けられている。本変形例において、複数の嵩上げ部６５は、絶縁性材料からなる。複数の嵩上げ部６７の各々は、たとえばポリイミド樹脂を含む。複数の嵩上げ部６７は、絶縁膜６３に積層されている。複数の嵩上げ部６７は、ｚ方向に見て、複数の第１配線部６２１のいずれかと重なっている。なお、嵩上げ部６７の配置について、上記したｚ方向に見てと重なる位置に限定されず、ｚ方向に見て第１配線部６２１と重ならない位置に嵩上げ部６７を配置してもよい。図１７に示すように、駆動ＩＣ６Ｂがフリップチップ実装された状態において、複数の嵩上げ部６７の各々は、グレーズ層２のグレーズ主面２１に密着している。
【0064】
【0065】
まず、図１８に示すように、第１配線層６２および絶縁膜６３が積層された素子本体６１を準備する。絶縁膜６３には、第１パッド部６２２に対応する開口部６３１が形成されている。
【0066】
次いで、図１９に示すように、複数の嵩上げ部６５を形成する。複数の嵩上げ部６７は、フォトリソグラフィにより形成される。複数の嵩上げ部６７の形成は、素子本体６１の第１面６１１側の全面を覆うように感光性ポリイミドを塗布し、当該感光性ポリイミドに対する露光・現像により行う。
【0067】
次いで、図２０に示すように、シード層６９を形成する。シード層６９の形成は、スパッタリング法による。シード層６９は、素子本体６１の第１面６１１側の全面にわたって形成される。シード層６９は、開口部６３１から露出する第１パッド部６２２、絶縁膜６３、および複数の嵩上げ部６７を覆う。シード層６９の一部が、後に第１シード層６４１に対応する。
【0068】
次いで、図２１～図２３に示すように、第１めっき層６４２を形成する。第１めっき層６４２の形成は、フォトリソグラフィによるパターン形成および電解めっきによる。第１めっき層６４２を形成する工程においては、図２１に示すように、まず、第１めっき層６４２を形成するためのマスク９１をフォトリソグラフィにより形成する。マスク９１の形成においては、シード層６９の全面を覆うように、感光性レジストを塗布し、当該感光性レジストに対して露光・現像を行うことによってパターニングを行う。このパターニングにより、マスク９１に開口９１ａが形成され、シード層６９の一部（第１めっき層６４２を形成する部分）が露出する。そして、図２２に示すように、シード層６９を導電経路とした電解めっきにより、露出したシード層６９上に第１めっき層６４２を形成する。その後、マスク９１を除去することで、図２３に示す第１めっき層６４２が形成される。
【0069】
次いで、第１めっき層６４２に覆われていない不要なシード層６９を全て除去する。この不要なシード層６９の除去は、ウェットエッチングにより行う。このウェットエッチングにより、シード層６９が除去された部分から、絶縁膜６３および複数の嵩上げ部６７が露出する（図１６参照）。また、不要なシード層６９が除去されたことにより、第１シード層６４１および第１めっき層６４２からなる導電性接合部６４が形成される（図１６参照）。
【0070】
このようにして複数の導電性接合部６４および複数の嵩上げ部６７が形成された駆動ＩＣ６Ｂは、サーマルプリントヘッドＡ１を構成する基板１上に、フリップチップ実装により搭載される。基板１への駆動ＩＣ６Ｂの搭載時には、図２４に示すように、素子本体６１の第１面６１１を基板１の第２面１１に対向させる。そして、図２５に示すように、駆動ＩＣ６Ｂを基板１側に加圧しつつ、基板１（グレーズ層２）上の複数の第２パッド部３６と駆動ＩＣ６Ｂ側の複数の導電性接合部６４とを直接接合させる（たとえば超音波接合）。ここで、複数の導電性接合部６４（第１めっき層６４２）においては、ｚ方向に荷重がかかる。また、複数の嵩上げ部６７においては、グレーズ層２に圧接し、ｚ方向に荷重がかかる。このようにして、導電性接合部６４と第２パッド部３６とが直接接合する。駆動ＩＣ６Ｂがフリップチップ実装された後には、駆動ＩＣ６Ｂの複数の第１パッド部６２２の各々は、導電性接合部６４を介して、グレーズ層２上の複数の第２パッド部３６のいずれかに導通接続する。また、複数の嵩上げ部６７の各々は、グレーズ層２のグレーズ主面２１に密着する。なお、導電性接合部６４と第２パッド部３６とは、接合界面で互いに直接接した状態で接合されている。図２５および図１７において、導電性接合部６４と第２パッド部３６との境界面を明瞭に表しているが、導電性接合部６４と第２パッド部３６との接合界面が明瞭に表れない場合があり得る。
【0071】
フリップチップ実装される駆動ＩＣ６Ｂには、複数の導電性接合部６４および複数の嵩上げ部６５が設けられている。複数の導電性接合部６４の各々は、素子本体６１の第１面６１１上に配置された第１パッド部６２２に積層されている。複数の嵩上げ部６５は、絶縁膜６３に積層されており、絶縁膜６３よりもｚ方向（厚さ方向）に突出している。このような構成によれば、素子本体６１の第１面６１１において複数の導電性接合部６４が不均一に配置されていても、フリップチップ実装時に駆動ＩＣ６Ｂを基板１側に加圧する際、複数の導電性接合部６４および複数の嵩上げ部６５により加圧荷重を受け止めることができる。これにより、複数の導電性接合部６４それぞれにおける加圧状態のばらつきが抑制され、フリップチップ実装時における複数の導電性接合部６４の加圧状態のばらつきに起因する不具合を防止するのに適する。その他にも、上記実施施形態のサーマルプリントヘッドＡ１における駆動ＩＣ６と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
【0072】
本開示に係るサーマルプリントヘッドは、上述した実施形態に限定されるものではない。本開示に係るサーマルプリントヘッドの各部の具体的な構成は、種々に設計変更自在である。
【0073】
上記実施形態において、本開示に係る半導体素子の実装構造をサーマルプリントヘッドに適用した場合について説明したが、本開示の半導体素子の実装構造は他の電子装置等に適用してもよい。本開示に係る半導体素子において、嵩上げ部は必ずしも複数設ける必要はなく、一連につながる単一の嵩上げ部を設けてもよい。
【0074】
本開示は、以下の付記に関する構成を含む。
【0075】
〔付記１〕
厚さ方向を向く第１面を有する素子本体と、
前記第１面の上に配置された第１配線層と、
前記第１配線層の上に配置された絶縁膜と、を備え、
前記第１配線層は、複数の第１パッド部を含み、
前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、
前記複数の第１パッド部の各々に積層された複数の導電性接合部と、
前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える、半導体素子。
〔付記２〕
前記嵩上げ部は、前記素子本体の外周縁に沿って配置されている、付記１に記載の半導体素子。
〔付記３〕
前記素子本体は、前記厚さ方向に見て長矩形状であり、
前記嵩上げ部は、少なくとも一部が前記素子本体の長辺に沿って配置されている、付記２に記載の半導体素子。
〔付記４〕
前記導電性接合部の構成材料は、金を含む、付記１ないし３のいずれかに記載の半導体素子。
〔付記５〕
前記嵩上げ部は、前記導電性接合部と同じ導電性材料からなる、付記１ないし４のいずれかに記載の半導体素子。
〔付記６〕
前記導電性接合部は、第１めっき層を含み、
前記嵩上げ部は、前記第１めっき層と同じ構成材料からなる第２めっき層を含む、付記５に記載の半導体素子。
〔付記７〕
前記導電性接合部は、互いに積層された第１シード層および前記第１めっき層を含んで構成され、
前記嵩上げ部は、互いに積層された第２シード層および前記第２めっき層を含んで構成されており、
前記第１シード層と前記第２シード層とは、同じ構成材料からなる、付記６に記載の半導体素子。
〔付記８〕
前記第１配線層は、第１配線部および前記複数の第１パッド部を有する第１層からなり、
前記厚さ方向において、前記第１配線部、前記絶縁膜および前記嵩上げ部の順に積層されている、付記５ないし７のいずれかに記載の半導体素子。
〔付記９〕
前記第１層の構成材料は、アルミニウムを含む、付記８に記載の半導体素子。
〔付記１０〕
前記導電性接合部が前記第１面から前記厚さ方向に最も突出する位置までの第１寸法と、前記嵩上げ部が前記第１面から前記厚さ方向に最も突出する位置までの第２寸法とは、同一である、付記６または７に記載の半導体素子。
〔付記１１〕
前記嵩上げ部は、絶縁性材料により構成される、付記１ないし４のいずれかに記載の半導体素子。
〔付記１２〕
前記嵩上げ部の構成材料は、ポリイミド樹脂を含む、付記１１に記載の半導体素子。
〔付記１３〕
前記厚さ方向の一方側を向く第２面を有する基板、および前記第２面の上に配置された第２配線層を有する支持体と、
付記１ないし１２のいずれかに記載の半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、
前記第２配線層は、複数の第２パッド部を含み、
前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている、半導体素子の実装構造。
〔付記１４〕
前記第２配線層は、前記導電性接合部と同じ構成材料を含む、付記１３に記載の半導体素子の実装構造。
〔付記１５〕
前記第２面の上に配置され、主走査方向に配列された複数の発熱部を含む抵抗体層を備え、
前記第２配線層は、前記抵抗体層に導通しており、
前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである、付記１３または１４に記載の実装構造を有する、サーマルプリントヘッド。
〔付記１６〕
前記基板は、セラミックからなる、付記１５に記載のサーマルプリントヘッド。
厚さ方向を向く第１面を有する素子本体と、
前記第１面の上に配置された第１配線層と、
前記第１配線層の上に配置された絶縁膜と、を備え、
前記第１配線層は、複数の第１パッド部を含み、
前記絶縁膜は、前記複数の第１パッド部の各々を露出させる複数の開口部を有し、
前記複数の第１パッド部の各々に積層された複数の導電性接合部と、
前記絶縁膜に積層され、前記絶縁膜よりも前記厚さ方向に突出する嵩上げ部と、を備える、半導体素子。
〔付記２〕
前記嵩上げ部は、前記素子本体の外周縁に沿って配置されている、付記１に記載の半導体素子。
〔付記３〕
前記素子本体は、前記厚さ方向に見て長矩形状であり、
前記嵩上げ部は、少なくとも一部が前記素子本体の長辺に沿って配置されている、付記２に記載の半導体素子。
〔付記４〕
前記導電性接合部の構成材料は、金を含む、付記１ないし３のいずれかに記載の半導体素子。
〔付記５〕
前記嵩上げ部は、前記導電性接合部と同じ導電性材料からなる、付記１ないし４のいずれかに記載の半導体素子。
〔付記６〕
前記導電性接合部は、第１めっき層を含み、
前記嵩上げ部は、前記第１めっき層と同じ構成材料からなる第２めっき層を含む、付記５に記載の半導体素子。
〔付記７〕
前記導電性接合部は、互いに積層された第１シード層および前記第１めっき層を含んで構成され、
前記嵩上げ部は、互いに積層された第２シード層および前記第２めっき層を含んで構成されており、
前記第１シード層と前記第２シード層とは、同じ構成材料からなる、付記６に記載の半導体素子。
〔付記８〕
前記第１配線層は、第１配線部および前記複数の第１パッド部を有する第１層からなり、
前記厚さ方向において、前記第１配線部、前記絶縁膜および前記嵩上げ部の順に積層されている、付記５ないし７のいずれかに記載の半導体素子。
〔付記９〕
前記第１層の構成材料は、アルミニウムを含む、付記８に記載の半導体素子。
〔付記１０〕
前記導電性接合部が前記第１面から前記厚さ方向に最も突出する位置までの第１寸法と、前記嵩上げ部が前記第１面から前記厚さ方向に最も突出する位置までの第２寸法とは、同一である、付記６または７に記載の半導体素子。
〔付記１１〕
前記嵩上げ部は、絶縁性材料により構成される、付記１ないし４のいずれかに記載の半導体素子。
〔付記１２〕
前記嵩上げ部の構成材料は、ポリイミド樹脂を含む、付記１１に記載の半導体素子。
〔付記１３〕
前記厚さ方向の一方側を向く第２面を有する基板、および前記第２面の上に配置された第２配線層を有する支持体と、
付記１ないし１２のいずれかに記載の半導体素子と、を備え、前記半導体素子が前記支持体にフリップチップ実装された実装構造であって、
前記第２配線層は、複数の第２パッド部を含み、
前記半導体素子における前記複数の第１パッド部の各々は、前記導電性接合部を介して前記複数の第２パッド部のいずれかに導通接続されている、半導体素子の実装構造。
〔付記１４〕
前記第２配線層は、前記導電性接合部と同じ構成材料を含む、付記１３に記載の半導体素子の実装構造。
〔付記１５〕
前記第２面の上に配置され、主走査方向に配列された複数の発熱部を含む抵抗体層を備え、
前記第２配線層は、前記抵抗体層に導通しており、
前記半導体素子は、前記各発熱部に流す電流を制御するための駆動ＩＣである、付記１３または１４に記載の実装構造を有する、サーマルプリントヘッド。
〔付記１６〕
前記基板は、セラミックからなる、付記１５に記載のサーマルプリントヘッド。
【符号の説明】
【0076】
Ａ１ ：サーマルプリントヘッド
１ ：基板
１１ ：第２面
２ ：グレーズ層
２１ ：グレーズ主面
３ ：第２配線層
３１ ：共通電極
３１１ ：共通部
３１２ ：共通電極帯状部
３２ ：個別電極
３３ ：個別電極帯状部
３４ ：連結部
３５ ：信号配線部
３６ ：第２パッド部
４ ：抵抗体層
４１ ：発熱部
５ ：保護層
６，６Ａ，６Ｂ：駆動ＩＣ（半導体素子）
６１ ：素子本体
６１１ ：第１面
６１２ ：長辺
６１３ ：短辺
６２ ：第１配線層
６２Ａ ：第１層
６２１ ：第１配線部
６２２ ：第１パッド部
６３ ：絶縁膜
６３１ ：開口部
６４ ：導電性接合部
６４１ ：第１シード層
６４２ ：第１めっき層
６５，６７：嵩上げ部
６５１ ：第２シード層
６５２ ：第２めっき層
６６ ：回路部
６９ ：シード層
７１ ：保護樹脂
７２ ：コネクタ
８１ ：プラテンローラ
８２ ：印刷媒体
９１ ：マスク
９１ａ ：開口
Ｌ１ ：第１寸法
Ｌ２ ：第２寸法
１ ：基板
１１ ：第２面
２ ：グレーズ層
２１ ：グレーズ主面
３ ：第２配線層
３１ ：共通電極
３１１ ：共通部
３１２ ：共通電極帯状部
３２ ：個別電極
３３ ：個別電極帯状部
３４ ：連結部
３５ ：信号配線部
３６ ：第２パッド部
４ ：抵抗体層
４１ ：発熱部
５ ：保護層
６，６Ａ，６Ｂ：駆動ＩＣ（半導体素子）
６１ ：素子本体
６１１ ：第１面
６１２ ：長辺
６１３ ：短辺
６２ ：第１配線層
６２Ａ ：第１層
６２１ ：第１配線部
６２２ ：第１パッド部
６３ ：絶縁膜
６３１ ：開口部
６４ ：導電性接合部
６４１ ：第１シード層
６４２ ：第１めっき層
６５，６７：嵩上げ部
６５１ ：第２シード層
６５２ ：第２めっき層
６６ ：回路部
６９ ：シード層
７１ ：保護樹脂
７２ ：コネクタ
８１ ：プラテンローラ
８２ ：印刷媒体
９１ ：マスク
９１ａ ：開口
Ｌ１ ：第１寸法
Ｌ２ ：第２寸法
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】