特開2023-109931スケーラブルでプログラム可能なコヒーレント波形発生器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023109931
(43)【公開日】2023-08-08
(54)【発明の名称】スケーラブルでプログラム可能なコヒーレント波形発生器
(51)【国際特許分類】
G06N 10/40 20220101AFI20230801BHJP
G06F 9/00 20180101ALI20230801BHJP
G06F 7/38 20060101ALI20230801BHJP
G06F 1/10 20060101ALI20230801BHJP
【ＦＩ】
G06N10/40
G06F9/00
G06F7/38 510
G06F1/10 511
【審査請求】有
【請求項の数】24
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023085227
(22)【出願日】2023-05-24
(62)【分割の表示】P 2022503991の分割
【原出願日】2020-07-24
(31)【優先権主張番号】62/877,979
(32)【優先日】2019-07-24
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/936,755
(32)【優先日】2020-07-23
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】520132894
【氏名又は名称】イオンキュー インコーポレイテッド
(74)【代理人】
【識別番号】100120891
【弁理士】
【氏名又は名称】林 一好
(74)【代理人】
【識別番号】100165157
【弁理士】
【氏名又は名称】芝 哲央
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100126000
【弁理士】
【氏名又は名称】岩池 満
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】アピスドルフ ジョエル ズヴィ
(72)【発明者】
【氏名】ウィリアムズ ジェームズ マイケル
(72)【発明者】
【氏名】ソロモン フィリップ ダグラス
(72)【発明者】
【氏名】アミニ ジェイソン マディディ
(57)【要約】 （修正有）
【課題】量子情報処理（ＱＩＰ）システム用に実装されたスケーラブルでプログラム可能なデジタル・アナログ変換（ＤＡＣ）カード、ネットワーク等を提供する。
【解決手段】ＱＩＰシステムのネットワークで使用されるＤＡＣカードは、入力ＳＹＮＣピンを有するクロック分周器／複製器装置と、デジタル論理コンポーネントと、１つ以上のＤＡＣコンポーネント４７０と、を有し、ＤＡＣコンポーネントの各出力は、ＱＩＰシステムの別個の量子ビットのための光ビームを制御するために使用される。ネットワークは、クロック分周器／複製器装置にクロック信号を提供する第一の分配ネットワークと、ＤＡＣカードに起動信号を提供する第二の分配ネットワークを含む。起動信号は、デジタル論理コンポーネントによって使用され、起動信号がアサートされているときに、起動信号がデジタル論理コンポーネントによってマスクされない限り、入力ＳＹＮＣピンをアサートする。
【選択図】図４Ａ
【解決手段】ＱＩＰシステムのネットワークで使用されるＤＡＣカードは、入力ＳＹＮＣピンを有するクロック分周器／複製器装置と、デジタル論理コンポーネントと、１つ以上のＤＡＣコンポーネント４７０と、を有し、ＤＡＣコンポーネントの各出力は、ＱＩＰシステムの別個の量子ビットのための光ビームを制御するために使用される。ネットワークは、クロック分周器／複製器装置にクロック信号を提供する第一の分配ネットワークと、ＤＡＣカードに起動信号を提供する第二の分配ネットワークを含む。起動信号は、デジタル論理コンポーネントによって使用され、起動信号がアサートされているときに、起動信号がデジタル論理コンポーネントによってマスクされない限り、入力ＳＹＮＣピンをアサートする。
【選択図】図４Ａ
【特許請求の範囲】
【請求項1】
量子情報処理（ＱＩＰ）システムで複数のデジタル・アナログ変換器（ＤＡＣ）カードを同期するためのネットワークであって、
前記複数のＤＡＣカードであって、各ＤＡＣカードが、
入力ＳＹＮＣピンを有するクロック分周器／複製器装置と、
デジタル論理コンポーネントと、
１つ以上のＤＡＣコンポーネントであって、前記ＤＡＣコンポーネントの出力のそれぞれが、前記ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御するために使用される、１つ以上のＤＡＣコンポーネントと、
を含む、複数のＤＡＣカードと、
前記複数のＤＡＣカードのそれぞれのクロック分周器／複製器装置にクロック信号を提供するための第一の分配ネットワークと、
前記複数のＤＡＣカードのそれぞれに起動信号を提供するための第二の分配ネットワークと、
を備え、
前記複数のＤＡＣカードのそれぞれについて、前記起動信号は、前記ＤＡＣカード内の前記デジタル論理コンポーネントによって使用され、前記起動信号がアサートされていることに応答して、前記起動信号が前記デジタル論理コンポーネントによってマスクされない限り、前記ＤＡＣカードの前記クロック分周器／複製器装置の前記入力ＳＹＮＣピンをアサートする、ネットワーク。
前記複数のＤＡＣカードであって、各ＤＡＣカードが、
入力ＳＹＮＣピンを有するクロック分周器／複製器装置と、
デジタル論理コンポーネントと、
１つ以上のＤＡＣコンポーネントであって、前記ＤＡＣコンポーネントの出力のそれぞれが、前記ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御するために使用される、１つ以上のＤＡＣコンポーネントと、
を含む、複数のＤＡＣカードと、
前記複数のＤＡＣカードのそれぞれのクロック分周器／複製器装置にクロック信号を提供するための第一の分配ネットワークと、
前記複数のＤＡＣカードのそれぞれに起動信号を提供するための第二の分配ネットワークと、
を備え、
前記複数のＤＡＣカードのそれぞれについて、前記起動信号は、前記ＤＡＣカード内の前記デジタル論理コンポーネントによって使用され、前記起動信号がアサートされていることに応答して、前記起動信号が前記デジタル論理コンポーネントによってマスクされない限り、前記ＤＡＣカードの前記クロック分周器／複製器装置の前記入力ＳＹＮＣピンをアサートする、ネットワーク。
【請求項2】
前記複数のＤＡＣカードのそれぞれが単一の集積回路として実装され、前記クロック分周器／複製器装置、前記デジタル論理コンポーネント、及び前記１つ以上のＤＡＣコンポーネントが前記集積回路の一部である、請求項１に記載のネットワーク。
【請求項3】
前記複数のＤＡＣカードのうちの２つ以上が単一の集積回路として実装され、これらのＤＡＣカードのそれぞれの前記クロック分周器／複製器装置、前記デジタル論理コンポーネント、及び前記１つ以上のＤＡＣコンポーネントが前記単一の集積回路の一部である、請求項１に記載のネットワーク。
【請求項4】
前記複数のＤＡＣカードのそれぞれの前記クロック分周器／複製器装置、前記デジタル論理コンポーネント、及び前記１つ以上のＤＡＣコンポーネントのうちの１つ以上が単一の集積回路として実装される、請求項１に記載のネットワーク。
【請求項5】
各ＤＡＣカードは、前記デジタル論理コンポーネントを前記１つ以上のＤＡＣコンポーネントに接続するインターフェース論理をさらに含む、請求項１に記載のネットワーク。
【請求項6】
各ＤＡＣカード内の前記デジタル論理コンポーネントは、非同期論理を含み、前記非同期論理は、前記起動信号を受信し、そのＤＡＣカード内の前記クロック分周器／複製器装置の前記入力ＳＹＮＣピンをアサートするために別の信号を生成する、請求項１に記載のネットワーク。
【請求項7】
前記第一の分配ネットワークは、受動スプリッタを含み、前記受動スプリッタで前記クロック信号を受信するように構成され、前記受動スプリッタは、次いで、前記複数のＤＡＣカードのそれぞれの前記クロック分周器／複製器装置に前記クロック信号を提供するように構成される、請求項１に記載のネットワーク。
【請求項8】
前記第一の分配ネットワークは、同じ長さの複数の同軸ケーブルを含み、前記クロック信号は、前記複数の同軸ケーブルのそれぞれによって、前記受動スプリッタから前記複数のＤＡＣカードのそれぞれに提供される、請求項７に記載のネットワーク。
【請求項9】
前記第一の分配ネットワークは、乗算器論理を含み、前記乗算器論理で基準クロック信号を受信するように構成され、前記乗算器論理は、１つ以上の乗算器ステージを使用して前記基準クロック信号から前記クロック信号を生成するように構成される、請求項１に記載のネットワーク。
【請求項10】
前記第二の分配ネットワークは、スプリッタを含み、前記スプリッタで前記起動信号を受信するように構成され、前記スプリッタは、次いで、前記複数のＤＡＣカードに前記起動信号を提供するように構成される、請求項１に記載のネットワーク。
【請求項11】
前記第二の分配ネットワークは、シールドされた二軸ケーブルを介した複数の低電圧差動信号（ＬＶＤＳ）を含み、前記起動信号は、シールドされた二軸ケーブルを介して前記複数のＬＶＤＳのそれぞれによって前記スプリッタから前記複数のＤＡＣカードのそれぞれに提供される、請求項１０に記載のネットワーク。
【請求項12】
制御されている前記ＱＩＰシステムの各別個の量子ビットは、前記ＱＩＰシステムのトラップ内の原子又は原子イオンに対応する、請求項１に記載のネットワーク。
【請求項13】
量子情報処理（ＱＩＰ）システムで量子ビットを制御するためのデジタル・アナログ変換器（ＤＡＣ）カードであって、
デジタル論理コンポーネントであって、
前記ＤＡＣカードの各出力用の１つ以上のダイレクトデジタルシンセサイザ（ＤＤＳ）であって、各出力が、前記ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御する、１つ以上ＤＤＳと、
１つ以上のＤＤＳにコマンドを集合的に提供する表のペアであって、表の前記ペアの第一の表は関数表であり、表の前記ペアの第二の表は命令表であり、前記関数表は、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を定義し、前記命令表は、前記関数表へのサブルーチンコール又は前記関数表の条件付きループ命令を定義する、表のペアと、
を有する、デジタル論理コンポーネントと、
１つ以上のＤＡＣコンポーネントであって、各ＤＡＣコンポーネントは、前記ＤＡＣカードの前記出力の１つ以上を提供し、各ＤＡＣコンポーネントは、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を受け取り、前記１つ以上の出力を生成し、前記パラメータ化関数はデジタル形式であり、前記１つ以上の出力はアナログ形式である、１つ以上のＤＡＣコンポーネントと、
を備える、ＤＡＣカード。
デジタル論理コンポーネントであって、
前記ＤＡＣカードの各出力用の１つ以上のダイレクトデジタルシンセサイザ（ＤＤＳ）であって、各出力が、前記ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御する、１つ以上ＤＤＳと、
１つ以上のＤＤＳにコマンドを集合的に提供する表のペアであって、表の前記ペアの第一の表は関数表であり、表の前記ペアの第二の表は命令表であり、前記関数表は、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を定義し、前記命令表は、前記関数表へのサブルーチンコール又は前記関数表の条件付きループ命令を定義する、表のペアと、
を有する、デジタル論理コンポーネントと、
１つ以上のＤＡＣコンポーネントであって、各ＤＡＣコンポーネントは、前記ＤＡＣカードの前記出力の１つ以上を提供し、各ＤＡＣコンポーネントは、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を受け取り、前記１つ以上の出力を生成し、前記パラメータ化関数はデジタル形式であり、前記１つ以上の出力はアナログ形式である、１つ以上のＤＡＣコンポーネントと、
を備える、ＤＡＣカード。
【請求項14】
前記関数表によって定義されるパラメータ化関数はスプライン曲線であり、前記スプライン曲線の各セグメントのパラメータは、振幅、位相、又は周波数のうちの１つ以上を含む、請求項１２に記載のＤＡＣカード。
【請求項15】
前記振幅は、開始点又はゼロ次、勾配又は一次、加速度又は二次、あるいはジャーク又は三次のうちの１つ以上によって定義される、請求項１３に記載のＤＡＣカード。
【請求項16】
前記関数表によって定義されるパラメータ化関数はスプライン曲線であり、前記関数表が複数のスプラインノードを含み、各スプラインノードが前記スプライン曲線のそれぞれのセグメントを定義するためのパラメータを含む、請求項１２に記載のＤＡＣカード。
【請求項16】
各スプラインノードは、１つ以上の連続する行を含み、各行は、前記スプライン曲線の前記それぞれのセグメントの異なるパラメータを指定する、請求項１５に記載のＤＡＣカード。
【請求項17】
各行は、前記行によって定義されている前記異なるパラメータを識別する識別子を有する、請求項１６に記載のＤＡＣカード。
【請求項18】
前記識別子は、前記行によって定義されている２つ以上の異なるパラメータを識別する、請求項１７に記載のＤＡＣカード。
【請求項19】
各スプラインノードの端部が、前記スプラインノードの前記１つ以上の連続する行の最後の行で明示的に識別される、請求項１６に記載のＤＡＣカード。
【請求項20】
前記スプライン表の各行は、タイムスタンプフィールドを含み、前記最後の行の前記明示的な識別は、前記最後の行のそれぞれの前記タイムスタンプフィールドで行われる、請求項１９に記載のＤＡＣカード。
【請求項21】
前記スプラインノードの１つ以上の行で指定されていない前記スプライン曲線の前記それぞれのセグメントの１つ以上の異なるパラメータが、デフォルトで静的な値になるか、又は直前のスプラインノードの端部からの値を保持する、請求項１５に記載のＤＡＣカード。
【請求項22】
前記関数表で定義されたパラメータ化関数はスプライン曲線であり、前記スプライン曲線の各セグメントのパラメータは、振幅、位相、又は周波数の１つ以上を含み、
前記命令表は、振幅又は位相パラメータの一方又は両方を変更するための命令を含む、
請求項１２に記載のＤＡＣカード。
前記命令表は、振幅又は位相パラメータの一方又は両方を変更するための命令を含む、
請求項１２に記載のＤＡＣカード。
【請求項23】
前記命令表は、１つ以上のジャンプ命令を含み、各ジャンプ命令は、Ｎ個のカウンタのうちの１つを定数と比較し、前記定数以上の場合、次の命令にフォールスルーし、前記定数未満の場合、前記カウンタをインクリメントして、前記命令表のユーザ定義された行にジャンプする、請求項１２に記載のＤＡＣカード。
【請求項24】
前記１つ以上のジャンプ命令は、予約ビットを有することによって、又は特別な値を使用することによって、命令表の他の命令と区別可能である、請求項２３に記載のＤＡＣカード。
【請求項25】
前記命令表の行は、実験ショットの開始以降の追跡操作のためのグローバルタイムスタンプフィールドを含み、前記関数表の行は、パラメータ化関数のそれぞれのセグメントを定義するスプラインノードに関連付けられた操作を追跡するための相対的なタイムスタンプを含む、請求項１２に記載のＤＡＣカード。
【請求項26】
前記スプラインノードが実行される現在の時刻は、前記グローバルタイムスタンプの値と前記相対タイムスタンプの値との合計である、請求項２５に記載のＤＡＣカード
【請求項27】
前記ジャンプ命令とは異なる命令表内の命令について、ビットフラグ再同期は、前記命令表に関連する前記１つ以上のＤＤＳに、前記パラメータ化関数の境界で内部位相アキュムレータをリセットさせるように構成される、請求項１２に記載のＤＡＣカード。
【請求項28】
前記内部位相アキュムレータの前記リセットは、前記命令表内のグローバルタイムスタンプフィールドの値と、前記関数表内の相対タイムスタンプフィールドの値が現在の時刻と一致するときに発生する、請求項２７に記載のＤＡＣカード。
【請求項29】
各ＤＡＣコンポーネントの前記１つ以上の出力の振幅を制御するように構成された１つ以上の増幅器をさらに備える、請求項１２に記載のＤＡＣカード。
【請求項30】
前記デジタル論理コンポーネントは、プログラム可能な集積回路に実装され、前記関数表及び前記命令表は、前記プログラム可能な集積回路内の別個のメモリに実装される、請求項１２に記載のＤＡＣカード。
【請求項31】
前記ＤＡＣカードは、２つ以上の出力を有し、
前記ＤＡＣカードの各出力の前記デジタル論理コンポーネントに対して、ＤＤＳのペアがあり、
ＤＤＳの各ペアに対して、表のペアがある、
請求項１２に記載のＤＡＣカード。
前記ＤＡＣカードの各出力の前記デジタル論理コンポーネントに対して、ＤＤＳのペアがあり、
ＤＤＳの各ペアに対して、表のペアがある、
請求項１２に記載のＤＡＣカード。
【請求項32】
制御されている前記ＱＩＰシステムの各別個の量子ビットは、前記ＱＩＰシステムのトラップ内の原子又は原子イオンに対応する、請求項１２に記載のＤＡＣカード。
【請求項33】
前記デジタル論理コンポーネントを前記１つ以上のＤＡＣコンポーネントに接続するインターフェース論理をさらに備える、請求項１２に記載のＤＡＣカード。
【請求項34】
入力ＳＹＮＣピンを有するクロック分周器／複製器装置をさらに備え、前記デジタル論理コンポーネントは、起動信号を受信するように構成され、前記起動信号は、前記起動信号が前記デジタル論理コンポーネントによってマスクされない限り、前記クロック分周器／複製器装置の入力ＳＹＮＣピンをアサートするために使用される、請求項１２に記載のＤＡＣカード。
【請求項35】
前記デジタル論理コンポーネントは、前記起動信号を受信し、前記クロック分周器／複製器装置の前記入力ＳＹＮＣピンをアサートするために別の信号を生成するように構成される非同期論理コンポーネントを含む、請求項１２に記載のＤＡＣカード。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本出願は、２０１９年７月２４日に出願された米国仮特許出願第６２／８７７，９７９号の優先権を主張するものであり、当該仮特許出願の開示はその全体が参照により本明細書に組み込まれる。
本出願は、２０１９年７月２４日に出願された米国仮特許出願第６２／８７７，９７９号の優先権を主張するものであり、当該仮特許出願の開示はその全体が参照により本明細書に組み込まれる。
【0002】
本開示の態様は、一般に、波形又は信号発生器に関し、より具体的には、量子情報処理（ＱＩＰ）システム用に実装されたスケーラブルでプログラム可能なコヒーレント波形発生器に関する。
【背景技術】
【0003】
トラップされた原子（又は原子イオン）は、量子情報処理の主要な実装の１つであり、超電導デバイスも別の可能な実装である。原子ベースの量子ビットは、量子メモリとして、量子コンピュータ及びシミュレータの量子ゲートとして使用でき、量子通信ネットワークのノードとして機能することができる。これらの原子又は原子イオンは、ＱＩＰシステムにおいて、量子アルゴリズム／計算及び量子シミュレーションの実行を含む様々な操作の間に、変調された光ビームを適用することによって、少なくとも部分的に制御される。これらの光ビームは、光ビームを変調するために使用される音響光学変調器（ＡＯＭ）に提供される無線周波数（ＲＦ）信号によって少なくとも部分的に制御される。システム内の複数の量子ビット間で正しい動作を保証するために、ＲＦ信号を駆動する電子機器が十分に同期され、厳密に制御された位相関係を有することが重要である。ＱＩＰシステムで利用可能なトラップされた原子又は原子イオンの数がスケールアップする（例えば、増加する）場合、ＱＩＰシステムは、処理するためにより多くの電子機器が必要な場合でも、トラップされた原子又は原子イオンの数を増やすための追加のＲＦ信号及び光ビームをＲＦ信号の同期と位相関係を維持できる必要がある。
【0004】
さらに、これらの電子機器は、ＲＦ信号が光ビームを使用してトラップされた原子又は原子イオンに適用される適切な波形を有することを保証するために、効率的な方法で動作する必要がある。ＲＦ信号の波形は通常、デジタル・アナログ変換器（ＤＡＣ）によって生成されるため、これらのＤＡＣは、スケーラビリティのためだけでなく、ネットワークホストからのストリーミングによって波形情報を有することによって導入されるような遅延を克服するように動作するように構成されていることが望ましい。
【0005】
したがって、ＱＩＰシステムを含む様々なタイプのシステムで使用するためのコヒーレント波形又は信号発生器（ＤＤＳなど）をスケーラブルでプログラム可能にできる技術を開発して、実装することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【0006】
以下では、１つ以上の態様の簡略化された発明の概要を提示し、そのような態様の基本的な理解を提供する。この概要は、全ての企図された態様の広範な概観ではなく、全ての態様の主要又は重要な要素を識別することも、任意の又は全ての態様の範囲を線引きすることも意図するものでもない。その目的は、後に提示されるより詳細な説明の前置きとして、１つ以上の態様のいくつかの概念を簡略化された形態で提示することである。
【0007】
本開示は、波形又は信号発生器（例えば、ダイレクトデジタルシンセサイザ（ＤＤＳ））のスケーリング及びプログラミングに関連する技術を説明する。より具体的には、本開示は、量子情報処理（ＱＩＰ）システムのための波形又は信号発生器のスケーリング及びプログラミングに関連する技術を説明する。
【課題を解決するための手段】
【0008】
本開示の一態様では、ＱＩＰシステムにおいて複数のデジタル・アナログ変換器（ＤＡＣ）カードを同期するためのネットワークを説明する。ネットワークは、ＤＡＣカードを含み、各ＤＡＣカードが、入力ＳＹＮＣピンを有するクロック分周器／複製器装置と、デジタル論理コンポーネントと、１つ以上のＤＡＣコンポーネントであって、ＤＡＣコンポーネントの出力のそれぞれが、ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御するために使用される、１つ以上のＤＡＣコンポーネントと、を有する。ネットワークは、複数のＤＡＣカードのそれぞれのクロック分周器／複製器装置にクロック信号を提供するための第一の分配ネットワークと、複数のＤＡＣカードのそれぞれに中央起動信号を提供するための第二の分配ネットワークをさらに含む。複数のＤＡＣカードのそれぞれについて、中央起動信号は、ＤＡＣカード内のデジタル論理コンポーネントによって使用され、中央起動信号がアサートされていることに応答して、中央起動信号がデジタル論理コンポーネントによってマスクされない限り、ＤＡＣカードのクロック分周器／複製器装置の入力ＳＹＮＣピンをアサートする。
【0009】
本開示の別の態様では、ＱＩＰシステムにおいて量子ビットを制御するためのＤＡＣカードを説明する。ＤＡＣカードは、デジタル論理コンポーネントを含むことができ、デジタル論理コンポーネントは、ＤＡＣカードの各出力用の１つ以上のダイレクトデジタルシンセサイザ（ｄｉｒｅｃｔ ｄｉｇｉｔａｌ ｓｙｎｔｈｅｓｉｚｅｒ：ＤＤＳ）であって、各出力が、ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御する、１つ以上ＤＤＳと、１つ以上のＤＤＳにコマンドを集合的に提供する表のペアであって、表の前記ペアの第一の表は関数表であり、表の前記ペアの第二の表は命令表であり、関数表は、１つ以上のＤＤＳによって生成されたパラメータ化関数を定義し、命令表は、前記関数表へのサブルーチンコール又は前記関数表の条件付きループ命令を定義する、表のペアと、を有する。ＤＡＣカードは、１つ以上のＤＡＣコンポーネントをさらに含むことができ、各ＤＡＣコンポーネントは、ＤＡＣカードの１つ以上の出力を提供し、各ＤＡＣコンポーネントは、１つ以上のＤＤＳによって生成されたパラメータ化関数を受け取り、１つ以上の出力を生成し、パラメータ化関数はデジタル形式であり、１つ以上の出力はアナログ形式である。
【0010】
本明細書で説明されるのは、波形又は信号発生器のスケーリング及びプログラミングのための技術の実装に関連する様々な態様のための方法、装置、及びコンピュータ可読記憶媒体である。
【図面の簡単な説明】
【0011】
添付の図面は、いくつかの実施態様のみを示しており、したがって、範囲を限定するものと見なされるべきではない。
【0012】
【図1A】本開示の態様に従って、原子イオンを結晶にトラップするための電極を収容する真空チャンバの図を示す。
【図1B】本開示の態様に従って、状態初期化のためのレーザ放射（例えば、光ビーム）の印加を示す低減エネルギー準位図の一例を示すダイアグラムである。
【図1C】本開示の態様に従って、蛍光を介した量子ビット状態検出のためのレーザ放射（例えば、光ビーム）の印加を示す低減エネルギー準位図の一例を示すダイアグラムである。
【図2A】本開示の態様に従うラマンビーム幾何学形状の一例を示すダイアグラムである。
【図2B】本開示の態様に従って、量子ビット状態を結合するコヒーレント誘導ラマン遷移を示すエネルギー準位図を示すダイアグラムである。
【図3】本開示の態様に従って、音響光学変調器（ＡＯＭ）を使用する回折レーザ又は光ビームの周波数依存性の一例を示すダイアグラムである。
【図4A】本開示の態様に従って、デジタル・アナログ変換（ＤＡＣ）カードの一例を示す。
【図4B】本開示の態様に従って、ＤＡＣカードに複数のダイレクトデジタルシンセサイザ及び命令及びスプライン表を実装する一例を示す。
【図4C】本開示の態様に従って、量子ビットとして使用されるトラップされた原子イオンの動作を制御するために複数のＤＡＣカードを使用する一例を示す。
【図5A】本開示の態様に従って、複数のＤＡＣカードのための起動信号分配ネットワークの一例を示す。
【図5B】本開示の態様に従って、複数のＤＡＣカードのためのクロック分配ネットワークの一例を示す。
【図6】本開示の態様に従って、命令表と関数又はスプライン表とを組み合わせた動作の一例を示す。
【図7】本開示の態様に従うコンピュータ装置の一例を示すダイアグラムである。
【図8】本開示の態様に従うＱＩＰシステムの一例を示すブロック図である。
【発明を実施するための形態】
【0013】
添付の図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図されるもので、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図していない。詳細な説明は、様々な概念の完全な理解を提供する目的で、特定の詳細を含む。しかしながら、これらの概念は、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。場合によっては、そのような概念を曖昧にしないようにするために、周知のコンポーネントがブロック図の形態で示される。
【0014】
上述したように、トラップイオンは、量子情報処理システムを実装するために使用されてもよい。原子ベースの量子ビットは、量子メモリ、量子コンピュータやシミュレータの量子ゲート、量子通信ネットワークのノードなど、様々なタイプの装置として使用できる。トラップされた原子イオンに基づく量子ビットは、非常に良好なコヒーレンス特性を有することができ、ほぼ１００％の効率で準備して、測定することができ、光場及びマイクロ波場などの適切な外部制御場とのクーロン相互作用を変調することによって、互いに容易にもつれさせることができる。本開示で使用されるように、用語「原子イオン」、「原子」、及び「イオン」は、結晶、又は同様の配列もしくは構成を形成するためにトラップ内に閉じ込められることになるか、又は実際に閉じ込められている粒子で、量子計算やシミュレーションで量子ビットとして使用されるものを説明するために互換的に使用されることがある。本開示は、ＱＩＰシステムを含む、原子量子ビットに基づく異なるタイプのシステムで使用するためのコヒーレント波形又は信号発生器（例えば、ＤＤＳ）をスケーラブルでプログラム可能なものにすることのできる技術を説明する。
【0015】
量子情報及び計測目的に使用される典型的なイオントラップの幾何学的形状又は構造は、線形無線周波数（ＲＦ）パウルトラップ（Ｐａｕｌ ｔｒａｐ）（ＲＦトラップ、表面トラップ、又は単にパウルトラップとも呼ばれる）であり、ここで、近くの電極層は、イオンの効果的で不均一な高調波閉じ込めにつながる静的及び動的電位を保持する。ＲＦパウルトラップは、荷電粒子を特定の領域、位置、又は場所にトラップするために、又は閉じ込めるために電場を使用するタイプのトラップである。原子イオンがこのようなトラップで非常に低温までレーザ冷却されると、原子イオンは量子ビットの静止結晶（例えば、量子ビットの構造化配列）を形成し、クーロン斥力が外部閉じ込め力と釣り合う。十分なトラップ異方性のために、イオンは、閉じ込めの弱い方向に沿って結晶を形成することができ、これは、量子情報及び計測学における用途で典型的に採用される配列である。
【0016】
図１Ａは、例えば、線形ＲＦパウルトラップなどの線形トラップを使用して（真空チャンバ内の電極を使用して）、結晶１１０内の原子イオンのトラップを表すダイアグラム１００を示す。結晶１１０は、例えば、線形結晶又は線形格子であり得る。図１Ａに示す例では、量子システムの真空チャンバは、結晶１１０に閉じ込められたＮ（Ｎ≧１）個の原子イッテルビウムイオン（例えば、１７１Ｙｂ＋イオン）１２０を電極のセットを含むことができ、レーザ冷却して、ほぼ静止させることができる。トラップされる原子イオンの数は、構成可能であり得る。原子は、１７１Ｙｂ＋の共鳴に調整されたレーザ放射で照射され、原子イオンの蛍光がカメラに画像化される。一例として、原子イオンは、互いに約５マイクロメートル（μｍ）の距離２１５だけ離れており、これは、蛍光によって確認できる。原子イオンの分離は、外部閉じ込め力とクーロン反発力との間のバランスによって決定される。
【0017】
個々のトラップ原子イオンの強い蛍光は、光子の効率的なサイクルに依存し、したがって、イオンの原子構造は、運動のレーザ冷却、量子ビット状態の初期化、及び効率的な量子ビット読み出しを可能にする強い閉じた光学遷移を有さなければならない。これによって、アルカリ土類（Ｂｅ＋、Ｍｇ＋、Ｃａ＋、Ｓｒ＋、Ｂａ＋）及び特定の遷移金属（Ｚｎ＋、Ｈｇ＋、Ｃｄ＋、及びＹｂ＋）のように外殻電子が１つしかないシンプルな原子イオン以外の、多くの原子イオンが除外される可能性がある。これらの原子イオン内で、量子ビットは、２つの安定な電子準位によって表し、しばしば、２つの状態｜↑＞及び｜↓＞、又は等価である｜１＞及び｜０＞の有効スピンによって特徴付けることができる。図１Ｂ及び図１Ｃは、原子イオン１７１Ｙｂ＋に対する低減エネルギー準位図１２５及び１５５をそれぞれ示し、ここで、量子ビットレベル│↑＞及び│↓＞１３０は、基底電子状態における安定な超微細準位によって表され、周波数ω０／２π＝１２．６４ＧＨｚだけ分離される。１７１Ｙｂ＋の励起電子状態│ｅ＞及び│ｅ’＞１４０は、より小さな超微細結合によってそれら自身が分割され、３６９．５３ｎｍの光波長に対応するエネルギーを有する光間隔だけ基底状態から隔てられている。
【0018】
これらの光学遷移における共鳴の直下で調整されたレーザ放射は、ドップラーレーザ冷却によってトラップの底部近くに原子イオンを閉じ込めることが可能になる。他のより洗練された形態のレーザ冷却は、原子イオンをトラップ内でほぼ静止させることができる。
【0019】
二色性レーザ又は光ビーム（例えば、光変調から生じる側波帯によって生成される２つのトーンを有する光ビーム）が、│↑＞⇔│ｅ＞遷移及び│↓＞⇔│ｅ’＞遷移の両方と共鳴して原子に印加されると、それは、速やかに状態│↓＞になり、もはや光場と相互作用せず、本質的に１００％の忠実度で量子ビットの初期化を可能にする（例えば、図１Ｂ参照）。
【0020】
│↑＞⇔│ｅ＞遷移と共鳴する単一のレーザビームが印加されると、閉サイクル光学遷移により、│↑＞状態のイオンが強く蛍光を発するが、│↓＞状態のイオンは、レーザ周波数がその共鳴から離れているので、暗いままである（例えば、図１Ｃ参照）。この蛍光のごくわずかな部分の収集ですら、ほぼ完全な効率又は精度で原子量子ビット状態の検出を可能にする。他の原子種も同様の初期化／検出スキームを有することができる。
【0021】
図１Ｂ及び図１Ｃでは、励起電子状態│ｅ＞及び│ｅ’＞１４０からの許容される全ての遷移が、下向きの波打った矢印として示されている。一方、印加されたレーザ放射（上向きの直線矢印として示されている）は、これらの遷移を駆動して、図１Ｂに示されているように状態│↓＞に初期化し、また図１Ｃに示されているように量子ビット状態の蛍光（│↑＞＝蛍光あり、│↓＞＝蛍光なし）を検出する。
【0022】
【0023】
もつれ多重量子ビット操作に関しては、多くのトラップイオンの運動は、バネによって接続された振り子のアレイのように、クーロン相互作用を介して結合される。結晶内の原子イオン間で量子論理ゲートをもつれさせる自然な方法は、図２Ａに示すように、その運動を仲介物として使用することである。図２Ａは、ラマンビーム幾何学形状の一例を示すダイアグラム２００と、光ビームの印加によって量子ビット内に運動が生成される場所を示している。ダイアグラム２００には、原子イオン量子ビットを有する線形格子又は結晶１１０に向けられた光ビーム２１０及び２２０がある。同じ方向の光ビームは、共伝播光ビームと呼ばれることもあり、反対方向の光ビームは、非共伝播光ビーム又は対向伝播光ビームと呼ばれることもある。ビーム２１０（共伝搬する）は、集束ビーム又は個々にアドレス指定されたビームであるが、（ビーム２１０に対して対向伝搬する）ビーム２２０は、集束しないグローバルビームである。本明細書で使用する場合、レーザビーム、レーザ放射、光ビーム、光放射、ビーム、光フィールド、及びフィールドという用語は、同じ意味で使用されることがある。図１Ａ～図１Ｃ及び図２Ｂに関連して、図２Ｂのダイアグラム２３０は、量子ビットレベルがエネルギーにおいて分離されており、量子ビットレベルの遷移を可能にするための異なるアプローチがあり得ることを示している。
【0024】
上述の光ビームの周波数、位相、振幅、及び／又は偏光を操作又は制御するために、音響光学変調器（ＡＯＭ）が、量子計算及びシミュレーションのアプリケーションで使用される。１つ以上のＲＦ信号及びレーザビームがＡＯＭに印加され、ＲＦ信号がレーザビームの一部分にインプリントされる。その一部分は、影響を受けていないビームからＡＯＭによって偏向（「回折」）され、空間的に分離することができる。
【0025】
量子情報の必要な操作を生成するために、しばしば、変調ビームのペアを、同じ原子に同時に照射する必要がある。ＡＯＭは、各ＲＦ信号特定の周波数（例えば、ｆ１、ｆ２など）に関連付けられている２つ以上のＲＦ信号の和を適用することによって、複数の操作されたレーザビームを生成することができる。しかしながら、２つ以上のレーザビームが異なる周波数を有する場合、２つの変調ビームは、ＡＯＭによって回折された後は、重なり合わない。レーザビームは、両方のビームが原子で重なり合うように、原子又はイオン上に「再集束」（又は再結像）することができる。
【0026】
図３は、上述した回折レーザ又は光ビームの周波数依存性の一例を示すダイアグラム３００を示す。この例では、第一のＲＦ信号（例えば、変調信号）は、周波数又はトーンｆ１に基づいてＲＦ発生装置３１０ａによって生成され、第二のＲＦ信号は、周波数又はトーンｆ２に基づいてＲＦ発生装置３１０ｂによって生成される。これらの２つの信号は、加算器２３１５によって結合され、ＡＯＭ３２０ａに印加される。ＲＦ制御信号（第一のＲＦ信号及び第二のＲＦ信号）は、典型的には、デジタル波形をＲＦ制御信号に表されるアナログ波形に変換するアナログ・デジタル変換器（ＤＡＣ）によって生成されるアナログ信号である。
【0027】
ＡＯＭ３２０ａは、入射レーザビーム３２５を受け取るが、その一部は回折されない（例えば、ゼロ次回折によって生成される非回折レーザビーム３３０）。一方、２つの変調レーザビームは、ＡＯＭ３２０ａでの回折によって入射レーザビーム３２５から生成される（例えば、トーンｆ１については回折レーザビーム３３５ａで、トーンｆ２については回折レーザビーム３３５ｂであり、いずれも一次回折によって生成される高次回折ビームを空間的にフィルタリングすることができる）。この２つの回折レーザビームは、異なる角度で回折し、共伝搬しない。したがって、２つの回折レーザビームは、光学素子３４０（例えば、ｆ１については集束レーザビーム３４５ａ、及びｆ２については集束レーザビーム３４５ｂ）によって、量子処理のためにイオントラップ内に形成された格子又は結晶１１０内のそれぞれのイオン又は原子１２０上に集束される必要がある（例えば、図１Ａ参照）。再集束レーザビームは、同じ伝搬方向でイオン又は原子１２０に到達しない（例えば、共伝搬しない）場合があり、これは量子状態動作に誤差を生じさせないように技術を適用することができる。
【0028】
量子情報処理システムがスケールアップするにつれて、すなわち、原子又はイオン１２０の数が増加するにつれて、上述の光ビームの周波数、位相、振幅、及び／又は偏光を操作又は制御するときに、同期及び位相関係を維持するように、様々な原子又はイオン１２０内のＲＦ信号（例えば、ＲＦ制御信号）の同期及び位相関係を維持できることが重要である。
【0029】
図１Ａ～図３に関連して上述したように、例えば、量子コンピュータなどのトラップイオン量子情報処理システムは、結晶又は格子１１０内の原子又は原子イオン１２０のそれぞれに衝突するために、２つの非平行ラマンレーザビームを必要とし、同じトラップ内の他の原子又は原子イオン１２０に衝突する同様のレーザビームとの既知で安定な位相関係を有する。上述のように、レーザビームは、量子ビットに使用される原子種が１７１Ｙｂ＋である場合、３５５ナノメートルであり得る。１つのグローバルビーム（例えば、図２Ａのダイアグラム２００におけるグローバルビーム２２０）は、全ての量子ビットによって共有される。
【0030】
レーザ又は光ビームは、ＡＯＭを使用することによって、電子信号（例えば、図３のダイアグラム３００のＲＦ制御信号）から、それらにインプリントされた位相を有することができ、それによって、位相制御が純粋な光学ドメインからほとんど電子ドメインになる。量子ビットに使用されるのが１７１Ｙｂ＋の場合、レーザ又は光ビームを生成するために、３５５ｎｍ（例えば、紫外線）の光源を使用することができる。場合によっては、光源は、市販の半導体フォトリソグラフィのために使用され、トラップイオン量子情報処理に適応又は転用される光源であってもよい。光源によって生成された元のレーザ又は光ビームは、原子又は原子イオン１２０の各々を別々にアドレス指定するために、単一のグローバルビーム（例えば、図２Ａのダイアグラム２００のグローバルビーム２２０）及び複数の個々のビーム（例えば、図２Ａのダイアグラム２００のビーム２１０）に分割されてもよい。次いで、これらの光ビームは、図３のダイアグラム３００に示すように、１つ以上のＡＯＭを通過させてもよく、そこでは、光学系を使用して、全部の原子又は原子イオン１２０に広がることができ、個々のビームを、そのそれぞれの原子又は原子イオン１２０上に狙い又は焦点を合わせることができるように、全グローバルビーム広げることができる。いくつかの例では、結晶又は格子１１０は、３２個又はそれ以上の原子又は原子イオン１２０（例えば、１００個又はそれ以上の原子又は原子イオン１２０まで）を含むことができ、必要とされる光ビームの数（及びそれらのそれぞれの電子信号、例えば、ＲＦ制御信号）は、原子又は原子イオン１２０の数に比例する。図３のダイアグラム３００に示される例は、各光ビームに対して１つのＡＯＭのためのものであるが、マルチチャネルＡＯＭを使用することも可能であり、この場合、単一セットの光学系は、マルチチャネルＡＯＭによって生成される光ビームを操作するのに十分であり得る。量子ビットが１７１Ｙｂ＋を含み、典型的なＡＯＭが使用される場合、必要とされる電子信号は、例えば、１５０ＭＨｚ～２５０ＭＨｚの間の周波数を有するであろう。
【0031】
上述したように、ＡＯＭへの電気入力を駆動するＲＦ信号を生成するために使用される電子機器（例えば、制御信号の信号発生器）が、緊密に制御された位相関係を有することが重要である。これらの電子機器は、互いに対して特定の位相（例えば、１６°又は５６７ピコ秒）を有する必要はないが、位相は、適用される較正が変化しないように、一組の実験又は計算の持続時間の間、実質的に固定される必要がある。好ましい動作では、信号発生器が最終的に電源オフ又はリセットされる前に発生した較正は、同じ信号発生器に電源が再投入されるか、又はリセットが解除される後の時点でも有効である。
【0032】
厳密に制御された位相関係を達成するために本開示で説明される態様は、複数の信号発生器が、ＲＦ制御信号をいくつかのＡＯＭ（又はマルチチャネルＡＯＭ）に提供するために使用されるとき、信号発生器は、共通ソースからそれらのデジタルクロックを導出するように構成され、その結果、同じ周波数で始まる良好な発振器でさえ、同じ期間にわたって異なる量をドリフトする傾向があるので、それらの出力は、より長い期間にわたって、所定の位相に留まることができる。
【0033】
本開示の別の態様では、量子情報処理システムによる実験（例えば、量子計算又はアルゴリズム）又はシミュレーションの過程中に、結晶又は格子内の各量子ビットを制御するために生成される電気信号（例えば、波形）の１つ以上のパラメータを個別に変更する必要があり得る（例えば、図１Ａのダイアグラム１００の結晶又は格子１１０を参照）。量子ビットがどのように相互作用して進むべきかを示す特定の量子アルゴリズム又は量子シミュレーションのためのステートメント又は命令は、それに応じてパラメータを変化させるために、信号発生器に対する特定のコマンドセットにコンパイルされる必要がある。
【0034】
トラップイオン量子情報処理システムでは、使用され、制御する必要のあるレーザ又は光ビームには、いくつかの異なるタイプがあり得る。（１）運動を情報に伝達するためのパルスレーザ、１７１Ｙｂ＋量子ビットの場合、これは紫外線（ＵＶ）光（例えば、３５５ｎｍ）を含み得る、（２）情報を走査又は削除するための連続波（ＣＷ）レーザ（ドップラー冷却）、１７１Ｙｂ＋量子ビットの場合、これは３６９ｎｍ＋１４ＧＨｚのＵＶ光を含み得る）、（３）量子ビット状態を準備するためのＣＷレーザ、１７１Ｙｂ＋量子ビットの場合、これは３６９ｎｍ＋２．１０５ＧＨｚ光を含み得る、及び（４）量子ビット状態を検出するためのＣＷレーザ、１７１Ｙｂ＋量子ビットの場合、これは３６９ｎｍの光を含み得る。一例では、３６９ｎｍ（又は約３７０ｎｍ）のレーザ又は光ビームを、２Ｓ１／２と２Ｐ１／２との間で、図２Ｂのダイアグラム２３０に示される遷移において使用してもよい。
【0035】
さらに、トラップイオン量子情報処理システムでは、アルゴリズム又はシミュレーションは、典型的には、以下のフェーズ：（１）粗いドップラー冷却、（２）パルスレーザとＣＷレーザとを交互にすることによる微細（側波帯）冷却、（３）全ての原子又は原子イオン（量子ビット）の既知の状態への準備、（４）パルスレーザを使用するアルゴリズム又はシミュレーションのための量子ビットもつれ（これは複数のステップを含むことができる）、及び（５）状態検出のうちの１つ以上のフェーズを含む。そのようなアルゴリズム又はシミュレーションでは、用語「ショット」は、上述のフェーズのそれぞれを実行することを指すことができ、用語「実験」は、多数のショット、例えば、１００ショット～１０，０００ショットとの間のいずれかのショットを実行することを指すことができ、用語「パルス」は、単一量子ビット又はマルチ量子ビットコヒーレント演算を引き起こすためのアルゴリズム又はシミュレーションにおいて量子ビットもつれ中の信号発生器の動作を指すことができ、用語「パルス持続時間」は、単一量子ビット演算のための約１０マイクロ秒（μｓ）の持続時間、及び二量子ビット演算のための約１００μｓの持続時間、（また３つ以上の量子ビットが含まれる場合には、おそらく、より長くなる）を指すことができ、用語「もつれ」は、２つ以上の量子ビット相互作用を有することを指すことができ、コヒーレント演算のみが量子ビット上で実行される限り、一つの量子ビットでの演算が他の量子ビットの演算に影響を及ぼすように依然として接続されることになる。
【0036】
状態検出（上述のフェーズ（５））の間、│０＞状態と│１＞状態との任意の重ね合わせにあり得る原子又は原子イオン（量子ビット）は、「０」又は「１」（明るい又は暗い）古典的状態に折り畳まれる。「０」又は「１」を検出する確率は、元の量子重ね合わせによって制御されるが、各ショットは量子ビットあたり１つのサンプルしか提供しないため、実験では、所望のレベルの精度で元の重ね合わせを推定するのに十分な大きさの統計母集団を得るために、多くのショットを必要とする。
【0037】
上述のように、信号発生器は、量子演算（例えば、アルゴリズム／計算又はシミュレーション）で使用されるレーザ又は光ビームを制御する電気信号（例えば、ＲＦ信号制御信号）を提供するために使用される。これらの電気信号は、ＡＯＭを使用することによってレーザ又は光ビームを制御することができる。本開示に記載されたタイプの信号発生器は、例えば、上述のフェーズ（２）及び（４）（微細（側波帯）冷却及びもつれ）に関連して使用されてもよい。
【0038】
いくつかの実験では、実験の過程にわたる信号発生器の挙動（例えば、生成／提供される波形又は信号、あるいは波形又は信号を生成するために使用されるパラメータ）は、実験が始まる前でさえ知られている。他の種類の実験では、実験自体からのフィードバックに基づいて、信号発生器の挙動が実験中に変化することが必要な場合がある。量子情報処理システムは、どちらのタイプの実験も処理するように構成されてもよい。
【0039】
任意の波形発生器（ＡＷＧ）は、量子情報処理システムの信号発生器として使用されてきた。ＡＷＧは、典型的には、実験が実行される限り、対応するデジタル・アナログ変換器（ＤＡＣ）が経時的に出力する全ての出力を記憶するように構成される。これは、多くのデータであり得るので、サンプルをコンピュータからＡＷＧに転送するために長時間を消費し得る。この「アップロード時間」は、実験時間、実験が連続して何度も繰り返されてもよいかどうか、又は実験の各実行が短いか制限されているかどうかを支配することができる。したがって、ＡＷＧに依存するシステムは、特に、ＡＷＧに提供されるサンプルを生成するための情報がホスト又はネットワークからシステムにストリーミングされるときに、動作速度が制限される可能性がある。
【0040】
別のアプローチが提案されており、（例えば、Ａｒｔｉｑ ｐｒｏｊｅｃｔ、ｈｔｔｐｓ：／／ｍ－ｌａｂｓ．ｈｋ／ａｒｔｉｑ／を参照）、このアプローチでは、使用する波形又は信号の各サンプルを生成する代わりに、波形又は信号パラメータを明示的に指定している。すなわち、生成されるべき各アナログ電圧を指定するのではなく、ある期間にわたって信号又は波形を記述するために、いくつかのパラメータが指定される。この利点は、瞬間的なアナログ電圧よりもパラメータを指定するために必要なデータが少ないことである。パラメータが所与の間隔で変化する必要がない（例えば、振幅を優位に変化しても周波数が変化しない）場合、信号発生器ハードウェアは、外部の助けなくても、その周波数を自由に実行する方法を知っているので、空間を節約するために記述から省くことができる。
【0041】
さらに、信号パラメータに対する予測可能な変化（例えば、Ｔμｓ毎にＮＨｚずつ周波数が増加する、又はＴμｓ毎にフルスケール振幅のＭ千分の１ずつ振幅が増加する）も簡潔に記述することができる。したがって、信号発生器は、ある期間、新たな入力がなくても、正しいことを行うことができる。これらのタイプの変化が、所与の時間間隔の間、信号発生器の所望の挙動を完全に記述するのに十分である可能性は低く、したがって、追加のパラメータを設ける必要があるかもしれないが、利点は、これらの追加のパラメータ／変化が、しばしば提供される必要がないことであり、そのため、ここでも、信号発生器に押し込むデータが少なくて済むことである。
【0042】
一般に、「時間ＴにわたるＮステップによる変化パラメータＰ」のようなステートメントによって示される変化は、信号発生器に線形方程式を伝える。波形又は信号に記述する必要のある形状に応じて、二乗又は三乗など、あるいはそれ以上の高次の項を有する複雑な方程式も役立つ。これらのパラメータの変化を記述する方法は、「スプライン」と呼ばれるか、又は称される。三次方程式の場合は、「三次スプライン」と呼ばれるか、又は称される。
【0043】
信号パラメータ及び／又は信号パラメータの変化を示すことによって波形又は信号を制御するために使用することができるハードウェアのタイプ（例えば、信号発生器）の一例は、ダイレクトデジタルシンセサイザ又はＤＤＳとも呼ばれるダイレクトデジタル合成装置である。例えば、ＤＤＳは、要求された周波数を無限に生成することができる。ＤＤＳは、周波数及び／又は位相がいつでも指定されることを可能にし、ＤＡＣに供給され得るサンプルを、新たに指定されたパラメータに一致するように、非常に迅速に変更する。振幅は、ＤＤＳが（典型的にはフルスケール振幅で動作することがあるように）本質的に変化を可能にするパラメータではなくてもよいが、振幅パラメトリック変調は、ＤＤＳの出力とＤＡＣの入力との間にデジタル乗算ユニットを挿入することによって、ＤＤＳの外部で容易に取り扱うことができる。内部的には、ＤＤＳは、正弦波ＤＡＣサンプルのルックアップ表（ＬＵＴ）と、精度を高めるためのいくつかの数学的能力とを含むことができる。ＤＤＳの数学的能力のいくつかの例には、テイラー級数（展開）、直線補間、及びローパスフィルタリングが含まれるが、これらに限定される必要はない。ＤＤＳ装置又はＤＤＳの典型的な動作に関するさらなる詳細は、一般に利用可能である（例えば、ｈｔｔｐｓ：／／ｗｗｗ．ａｎａｌｏｇ．ｃｏｍ／ｅｎ／ａｎａｌｏｇ－ｄｉａｌｏｇｕｅ／ａｒｔｉｃｌｅｓ／ａｌｌ－ａｂｏｕｔ－ｄｉｒｅｃｔ－ｄｉｇｉｔａｌ－ｓｙｎｔｈｅｓｉｓ．ｈｔｍｌ， ｈｔｔｐｓ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｄｉｒｅｃｔ＿ｄｉｇｉｔａｌ＿ｓｙｎｔｈｅｓｉｓを参照）。
【0044】
ＤＤＳは、スタンドアロン集積回路（「チップ」）として、又は他の処理ブロックを有する集積回路に挿入するための知的財産（ＩＰ）ブロックとして実装することができ、通常、ＤＤＳのデジタル論理が内部又は外部ＤＡＣに供給される。このようなＩＰブロックは、例えば、システムオンチップ（ＳＯＣ）ソリューションを実装するために、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）で使用できる。例えば、上記のＡｒｔｉｑ ｐｒｏｊｅｃｔでは、ＤＤＳ ｓｏｆｔ ＩＰを無料で使用できる。さらに、ＸｉｌｉｎｘやＩｎｔｅｌ／ＡｌｔｅｒａなどのＦＰＧＡメーカーもＤＤＳ ＩＰブロックを販売しており、チップメーカーのＡｎａｌｏｇ ＤｅｖｉｃｅｓもオープンソースのＤＤＳ ＩＰブロックを有する。
【0045】
場合によっては、ＤＡＣによって出力されるサンプルよりも遅いクロックレートでＦＰＧＡ（又はＡＳＩＣ）のデジタル論理を実行することが望ましい。例えば、ＤＡＣチャネルは、デジタル論理（例えば、ＤＤＳ）から毎秒１０億サンプルを受け入れることができるが、例えば、２５０ＭＨｚよりも速く動作しないように、ＦＰＧＡ上にデジタル論理を実装し、動作させることが望ましい場合がある。
【0046】
１つのアプローチは、より遅いクロックレートでＤＤＳの並列コピーを実行することであり得る。例えば、単一のＤＤＳの代わりに、ＤＤＳ（又はサブＤＤＳ）の４つのインスタンスを実装し、毎秒１０億サンプルを生成するために使用することができるが、各ＤＤＳは、実際には２５０ＭＨｚでクロックされる。複数のサブＤＤＳは、０度、９０度、１８０度、及び２７０度の位相オフセットで開始され、全て同じ周波数が与えられる。次に、それらは、通常、シリアライザ・デシリアライザ（ＳＥＲＤＥＳ）のような高速でデータをオフチップで供給するように特別に設計されたＦＰＧＡ又はＡＳＩＣのある小さな部分を使用して、４つのサンプル（各サブＤＤＳから１つ）が１クロック当たりＤＡＣに供給されるように、波形の異なる１／４部分をそれぞれ掃引する。
【0047】
この例では、ＦＰＧＡ又はＡＳＩＣ内部の論理、ランダムアクセスメモリ（ＲＡＭ）、及びクロックリソースの約４倍を使用するＤＤＳの４つのインスタンス（例えば、４つのＤＤＳ ＩＰブロック）があるので、より高速のクロックレートでより少ないインスタンスを実行することが好ましい場合がある。この場合も、４つのサブＤＤＳを使用する代わりに、毎秒１０億個のＤＡＣサンプルの例を使用して、３３３ＭＨｚで３つのインスタンス、又は５００ＭＨｚで２つのインスタンスを使用することが好ましい場合がある。上述のアプローチは、３つのインスタンスに対して（０、１２０、２４０）度、２つのインスタンスに対して（０、１８０）度の異なる位相オフセットを用いて、依然として使用される。クロックドメインを使用するゲートが少ない場合、チップ全体よりも高速に動作することが多いことに留意されたい。デュアル変化率先入れ先出し（ＦＩＦＯ）を使用して、小さい高速変化率ドメインと、より遅いクロックレート（おそらく２５０ＭＨｚ）で動作するチップの多数との間でデータを通信することができる。
【0048】
量子情報処理システムの文脈において生じる可能性のある別の問題は、例えば、図１Ａのダイアグラム１００内の結晶又は格子１１０内の全ての量子ビットを制御するのに十分な信号を生成するのに十分なＤＡＣチップを駆動できる単一のＦＰＧＡ又はＡＳＩＣを見つけることができない可能性があることである。あるいは、１つのそのようなＦＰＧＡが利用可能である場合、そのコストは法外に高くなる可能性がある。さらに、そのようなＦＰＧＡを使用して基板を構築するのに必要な時間又はコストも、法外なものとなり得る。これらの場合の全てにおいて、システム中の原子又は原子イオン（量子ビット）の全体を制御するために、おそらくは別個の基板上で、多くの別個のＦＰＧＡを使用することが望ましい場合がある。システムはスケーラブルであり得る（例えば、量子ビットの数が増加され得る）ので、モジュール式又はスケーラブルなアプローチを有することは、システムが容易に展開されることを可能にし得る。全ての基板にわたる全てのＤＡＣの出力は同期される必要があり、その結果、これらの出力の相対位相は、好ましくは、電源投入とリセットの間で静的に保たれる。
【0049】
上述の問題に鑑みて、本開示は、スケーラブルな数の量子ビットを制御するのにＱＩＰシステムで使用するために、物理的に別個のＤＡＣカードにわたってクロックを同期させる様々な態様又は技術を説明する。１つのそのような態様では、中央又は共通クロックは、受動スプリッタ（例えば、１：Ｎスプリッタ）を介して実行され、ＱＩＰシステム内の各ＤＡＣカードに分配され、その結果、ＤＡＣカードは、同時にクロックの立ち上がりエッジを見ることができる（例えば、図５Ｂを参照）。ＤＡＣカードは、また、ＤＡＣボードと呼ばれてもよく、量子ビットを操作するためにレーザ又は光ビームを制御するのに使用されるＤＡＣ出力（例えば、アナログ電気信号）を提供する１つ以上のＤＡＣコンポーネント（例えば、ＤＡＣ集積回路又はモジュール）を含んでもよい。全てのＤＡＣカードにクロックの立ち上がりエッジを同時に見せることを達成する１つの方法は、全て同じ長さの同軸ケーブルを使用することである。別のそのような態様では、ＤＡＣカード上で、クロックは、クロック分周器／複製器装置を通って実行され、その結果、関連するクロック（例えば、ＤＡＣカード上のローカルクロック）が、ＤＡＣコンポーネントと、１つ以上のＤＤＳが実装され得るＦＰＧＡ又はＡＳＩＣのような接続されたデジタル論理との両方に到達することができる（例えば、図４Ａ及び図４Ｂを参照）。クロック分周器／複製器装置は、全ての出力を既知の値に保持し、その出力のいくつかを駆動することができるカウンタをクリアする入力ＳＹＮＣピンを有する。さらに別のそのような態様では、中央又は共通の起動信号も、ＱＩＰシステム内の全てのＤＡＣカードに分配される。この起動信号は、ＤＡＣコンポーネントを駆動するために使用され、したがって、ＤＡＣカードが同時に起動信号を得ることが望ましい。良好な信号完全性と高速の立ち上がり時間で起動信号を分配する１つの方法は、シールドされた二軸ケーブルを介する低電圧差動信号（ＬＶＤＳ）を使用することである（例えば、図５Ａを参照）。一例は、Ｓａｍｔｅｃ Ｃ２８Ｓケーブルである（例えば、ｈｔｔｐｓ：／／ｗｗｗ．ｓａｍｔｅｃ．ｃｏｍ／ｒｆ／ｃｏｍｐｏｎｅｎｔｓ／ｏｒｉｇｉｎａｌ／ｂａｙｏｎｅｔ－ｔｗｉｎａｘを参照）。さらに別のそのような態様では、分周器／複製器装置のＳＹＮＣ入力ピンは、起動信号がアサートするたびに、（起動信号がマスクされない限り）アサートするようにプログラムされたデジタル論理（ＦＰＧＡ／ＡＳＩＣなど）の出力から駆動できる（例えば、図４Ａ参照）。この場合のＦＰＧＡ／ＡＳＩＣは、ＤＤＳが実装されるものと同じであってもよい。
【0050】
ＤＤＳを搭載するデジタル論理（ＦＰＧＡ又はＡＳＩＣなど）で遅いクロックを優先する理由の１つは、入力クロックレートを１ＧＨｚから２５０ＭＨｚに下げた後、多くの分周器／複製器装置を全て同じクロックサイクルでクリアする（したがって、出力間の位相がゼロになる）方が簡単なためである。
【0051】
【0052】
図４Ａは、本開示の態様に従うＤＡＣボード又はカード４１０の一例を示すダイアグラム４００ａを示す。個々の動作、装置、又は要素がＤＡＣカードを使用して制御され得るＱＩＰシステム、又は他の何らかの同様のシステムは、ＤＡＣカード４１０のうちの１つ以上を含むことができる。ＤＡＣカード４１０の出力４８０の各々は、ＱＩＰシステム内の特定の量子ビットとともに使用される別個のレーザ又は光ビームを制御するために使用される。例えば、出力４８０の各々は、図３のダイアグラム３００において上述したように、ＡＯＭに印加されるＲＦ制御信号のような、１つ以上の波形又は信号を含むことができる。この例におけるＤＡＣカード４１０は、８つの出力４８０を提供し、その結果、この単一のＤＡＣカード４１０がＱＩＰシステムにおいて、８つまでの量子ビットを操作又は制御するために使用され得る。より多数の量子ビットの場合、追加のＤＡＣカード４１０をシステムに追加することができる。
【0053】
各ＤＡＣカード４１０は、ＳＹＮＣ入力を有する分周器／複製器装置４２０と、デジタル論理コンポーネント４３０と、インターフェース論理４６０と、１つ以上のＤＡＣコンポーネント４７０（例えば、ＤＡＣ－１、…、ＤＡＣ－ｎ）とを含む。ＤＡＣコンポーネント４７０の各々は、サンプル、すなわち、デジタル波形又は信号を表すデジタル電圧を受け取り、サンプルを対応するアナログ波形又は信号（例えば、ＲＦ制御信号）を表すアナログ電圧に変換するように構成される。デジタル波形又は信号は、パラメータ化関数に基づいてデジタル論理コンポーネント４３０によって生成され、ＤＡＣコンポーネント４７０への入力との互換性のためにインターフェース論理コンポーネント４６０によって適合される。
【0054】
分周器／複製器装置４２０は、上述の中央又は共通クロックに対応し得るクロック信号４２１を受信するように構成される。分周器／複製器装置４２０は、クロック信号４２１の変化率を分周するように構成されてもよく（例えば、クロック分周器として動作してもよく）、又はローカルクロック信号４２５を生成するときに、クロック信号４２１の変化率を単に複製するか、又は維持するように構成されてもよい。ローカルクロック信号４２５は、同期動作のために、デジタル論理コンポーネント４３０、インターフェース論理４６０、及び／又はＤＡＣコンポーネント４７０に供給される。
【0055】
デジタル論理コンポーネント４３０は、インターフェース論理コンポーネント４６０を介してＤＡＣコンポーネント４７０に提供されるサンプルを生成するように構成され得る。デジタル論理コンポーネント４３０は、非同期論理コンポーネント４３５、ＤＤＳコンポーネント４４０、及び表コンポーネント４５０を含むことができる。
【0056】
非同期論理コンポーネント４３５は、上述の中央起動信号又は共通起動信号に対応し得る起動信号４３６を受信し得、起動信号４３６が非同期論理コンポーネント４３５によってマスクされない限り、起動信号４３６がアサートされることに応答して、起動信号４３６を使用して、クロック分周器／複製器装置４２０の入力ＳＹＮＣピンをアサートし得る。起動信号４３６は、また、複数のＤＡＣカード４１０にわたってＤＡＣコンポーネント４７０を同期させるために使用される。言い換えれば、起動信号４３６は、２つの目的に役立ち、システム内の全てのＤＡＣカード４１０に対して調整された起動を提供し、この場合、起動信号４３６は、非同期論理コンポーネント４３５によってマスクされ、分周器／複製器装置４２０に提供されないか、あるいはクロック分周器／複製器装置４２０の入力ＳＹＮＣピンをアサートするために使用され得、この場合、起動信号４３６は、非同期論理コンポーネント４３５によってクロック分周器／複製器装置４２０からマスクされない。非同期論理コンポーネント４３５は、起動信号４３６に基づいて、クロック分周器／複製器装置４２０の入力ＳＹＮＣピンをアサートするための別個の信号を生成することができる。
【0057】
ＤＤＳコンポーネント４４０は、ＤＡＣカード４１０（例えば、図４Ｂ参照）の各出力４８０に対して１つ以上の直接デジタル合成又はシンセサイザ（ＤＤＳ）を実装するように構成される。上述したように、ＤＤＳは、一旦、位相及び周波数パラメータが与えられれば、無限にサンプルを構成することができる一種の信号発生器であってもよい。特定の出力４８０に対するＤＤＳの各々は、出力４８０によってアナログ形式で提供されるべき波形又は信号のデジタル版に対応するパラメータ化関数を生成する。例えば、出力４８０は、図３のダイアグラム３００に例示されているように、ＡＯＭに印加される２つのトーン（ｆ１、ｆ２）に関連付けられた２つのＲＦ制御信号を提供することができる。そのような場合、ＤＤＳコンポーネント４４０は、各出力４８０について２つのＤＤＳ、すなわち、第一のトーン（ｆ１）に関連するＲＦ制御信号に変換されるパラメータ化関数を生成する１つのＤＤＳと、第二のトーン（ｆ２）に関連するＲＦ制御信号に変換されるパラメータ化関数を生成するもう１つのＤＤＳとを含むことができる。ＤＡＣカード４１０の異なる出力４８０に対して、異なるＤＤＳのセットを実装することもできる。
【0058】
表コンポーネント４５０は、ＤＡＣカード４１０の各出力に表のペアを記憶するように構成され、表のペアは、まとめて、その出力４８０のためにＤＤＳコンポーネント４４０内の１つ以上のＤＤＳにコマンドを提供する。表のペアは、関数表である第一の表と、命令表である第二の表とを含み、関数表は、各ＤＤＳによって生成されるパラメータ化関数（例えば、波形又は信号のデジタルサンプル）を定義し、命令表は、関数表に対するサブルーチンコール又は関数表に対する条件付きループ命令を定義する。いくつかの態様では、関数表によって定義されるパラメータ化関数は、スプライン曲線である。振幅、位相、又は周波数のうちの１つ以上を含む、スプライン曲線の複数のセグメントのそれぞれを定義又は特徴付けるために、様々なパラメータを使用することができる。図４Ａのダイアグラム４００ａに示すように、デジタル論理コンポーネント４３０は、パラメータ／構成情報４３１を受信することができ、パラメータ／構成情報４３１は、表コンポーネント４５０に記憶された様々な表内のパラメータをポピュレート及び／又は更新するために使用され得、ＤＤＳによってパラメータ化関数を生成するための基礎として使用される、
【0059】
デジタル論理コンポーネント４３０は、ＦＰＧＡ又はＡＳＩＣを用いて実装されるものとして上述されているが、ＤＡＣカード４１０の部品又はコンポーネントのいくつかは、同じ集積回路（例えば、ＦＰＧＡ又はＡＳＩＣ）内に実装されてもよいことが理解されるべきである。例えば、デジタル論理コンポーネント４３０は、分割器／複製器装置４２０、インターフェース論理コンポーネント４６０、又はＤＡＣコンポーネント４７０のうちの１つ以上とともに、単一の集積回路内に実装することができる。また、ＤＡＣカード４１０全体を単一の集積回路に実装することも可能であり、場合によっては、２つ以上のＤＡＣカード４１０を単一の集積回路に実装してもよい。
【0060】
図４Ｂは、ＤＡＣカード４１０のようなＤＡＣカード内に複数のＤＤＳ及び命令及びスプライン表を実装する例を示すダイアグラム４００ｂを示す。この例では、ＤＡＣカード４１０は、２つのＤＡＣコンポーネント４７０（例えば、ＤＡＣ－１及びＤＡＣ－２）を含むと仮定され、ＤＡＣコンポーネント４７０のそれぞれは、ＤＡＣカード４１０に対する合計８つの出力４８０のための４つの出力４８０を提供する。デジタル論理コンポーネント４３０内のＤＤＳコンポーネント４４０は、８つの出力４８０をサポートするために複数のＤＤＳを含む。例えば、ＤＤＳ４４１の第一のセットは、第一のＤＡＣコンポーネント４７０の４つの出力４８０の各々に対して２つずつ、８つのＤＤＳを含むことができ、ＤＤＳ４４２の第二のセットは、第二のＤＡＣコンポーネント４７０の４つの出力４８０のそれぞれに対して２つずつ、８つのＤＤＳを含むこともできる。セット４４１内のサブセット４４３は、第一のＤＡＣコンポーネント４７０の４つの出力４４０のうちの１つに対応する。サブセット４４３は、第一のトーン（ｆ１）に関連する第一のＲＦ制御信号を生成するために使用されるパラメータ化関数を生成するための第一のＤＤＳ４４４（ＤＤＳ１Ａ）と、第二のトーン（ｆ２）に関連するＲＦ制御信号を生成するために使用されるパラメータ化関数を生成するための第二のＤＤＳ４４５（ＤＤＳ１Ｂ）とを含む。同様に、ＤＤＳ２Ａ及びＤＤＳ２Ｂは、第一のＤＡＣコンポーネントの異なる出力４８０とともに使用され、ＤＤＳ３Ａ及びＤＤＳ３Ｂも、ＤＤＳ４Ａ及びＤＤＳ４Ｂも同様である。上述と同様の構成は、ＤＤＳ４４２の第二のセットにも使用され、これは、ＤＤＳ５Ａ及びＤＤＳ５Ｂ、ＤＤＳ６Ａ及びＤＤＳ６Ｂ、ＤＤＳ７Ａ及びＤＤＳ７Ｂ、ならびにＤＤＳ８Ａ及びＤＤＳ８Ｂのペアを含む。これらのペアは、第二のＤＡＣコンポーネント４７０の４つの出力４８０においてＲＦ制御信号を生成するために使用されるパラメータ化関数を生成する、
【0061】
デジタル論理コンポーネント４３０内の表コンポーネント４５０は、ＤＤＳコンポーネント４４０内のＤＤＳをサポートするために複数の表を含む。例えば、表４５１の第一のセットは、第一のＤＡＣコンポーネント４７０の４つの出力４８０に関連するＤＤＳの各ペアに対して２つずつ、８つの表を含むことができ、表４５２の第二のセットも、第二のＤＡＣコンポーネント４７０の４つの出力４８０に関連するＤＤＳの各ペアに対して２つずつ、８つの表を含むことができる。セット４５１内のサブセット４５３は、ＤＤＳコンポーネント４４０内のＤＤＳ（ＤＤＳ１Ａ及びＤＤＳ１Ｂ）のサブセット４４３とともに使用される２つの表に対応する。この例では、サブセット４５３は、第一の表４５４（表１Ａ）と第二の表４５５（表１Ｂ）とを含み、ここで、第一の表４５４は関数表であり、第二の表４５５は命令表である。同様に、セット４５１内の残りの表については、表２Ａ（関数表）及び表２Ｂ（命令表）がＤＤＳ２Ａ及びＤＤＳ２Ｂとともに使用され、表３Ａ（関数表）及び表３Ｂ（命令表）がＤＤＳ３Ａ及びＤＤＳ３Ｂとともに使用され、表４Ａ（関数表）及び表４Ｂ（命令表）がＤＤＳ４Ａ及びＤＤＳ４Ｂとともに使用される。上記と同様の配置は、表４５２の第二のセットでも使用され、この表４５２は、ＤＤＳ５Ａ及びＤＤＳ５Ｂで使用される表５Ａ（関数表）及び表５Ｂ（命令表）、ＤＤＳ６Ａ及びＤＤＳ６Ｂで使用される表６Ａ（関数表）及び表６Ｂ（命令表）、ＤＤＳ７Ａ及びＤＤＳ７Ｂで使用される表７Ａ（関数表）及び表７Ｂ（命令表）、ならびにＤＤＳ８Ａ及びＤＤＳ８Ｂで使用される表８Ａ（関数表）及び表８Ｂ（命令表）を含む。関数表によって定義されるパラメータ化関数は、スプライン曲線であってもよいので、関数表は、例えば、スプライン表と呼ばれることもある。
【0062】
ＤＤＳコンポーネント４４０に示されるＤＤＳのそれぞれは、ＦＰＧＡ又はＡＳＩＣにおけるＤＤＳ ＩＰブロックの別個の異なるインスタンス化であってもよく、一方、表コンポーネント４５０における表のそれぞれは、ＦＰＧＡ又はＡＳＩＣにおけるメモリの別個の異なる部分に実装されてもよい。
【0063】
図４Ｃは、本開示の態様に従って、量子ビットとして使用されるトラップされた原子又は原子イオン（例えば、図１Ａのダイアグラム１００における原子又は原子イオン１２０）の動作を制御するために複数のＤＡＣカード４１０を使用する例を示すダイアグラム４００ｃを示す。この例では、ＱＩＰシステムで使用されるＮ個のＤＡＣカード４１０（例えば、ＤＡＣカード４１０－１、…、ＤＡＣカード４１０－Ｎ）があり、ここでＮ≧１である。ＤＡＣカード４１０のそれぞれは、図４Ａのダイアグラム４００ａに示すように実装又は構成されてもよく、ＤＡＣカード４１０の各々は、８つの出力４８０を有してもよい。次いで、出力４８０は、原子又は原子イオン１２０に印加されるレーザ又は光ビームを変調するために、それぞれのＡＯＭ又はマルチチャネルＡＯＭに供給される。ＱＩＰシステムが３２個までの原子又は原子イオン１２０をサポートする場合、４つのＤＡＣカード４１０（Ｎ＝４）を使用して、必要とされる３２個の出力４８０を提供することができる。ＱＩＰシステムがスケーラブルであり、原子又は原子イオン１２０の数が増加する場合、追加のＤＡＣカード４１０を使用して、適切な数の出力４８０を提供することができる。
【0064】
上述のように、ＤＡＣカード４１０の各々は、クロック信号４２１（中央又は共通クロック信号とも呼ばれる）及び起動信号４３６（中央又は共通起動信号とも呼ばれる）を受信する。複数のＤＡＣカード４１０にわたる適切な同期を可能にするために、これらの信号は、ＱＩＰシステム全体の一部である分配ネットワークによって提供される。
【0065】
図５Ａは、本開示の態様に従って、複数のＤＡＣカード４１０のための起動信号分配ネットワークの一例を示すダイアグラム５００ａを示す。ダイアグラム５００ａは、主制御信号５１２をデジタル論理コンポーネント５１５と交換する起動信号分配ネットワークの頂部にある主制御システム５１０を示す。主制御信号５１２は、主制御システム５１０からデジタル論理コンポーネント５１５へのＳＴＡＲＴ１信号及びＳＴＡＲＴ２信号と、デジタル論理コンポーネント５１５から主制御システム５１０へのＤＯＮＥ信号とを含む。ＳＴＡＲＴ１信号及びＳＴＡＲＴ２信号は、デジタル論理コンポーネント５１５によって使用され、ＳＴＡＲＴ＋信号及びＳＴＡＲＴ－信号を有する差動スタート信号４３６を生成する。デジタル論理コンポーネント５１５は、ＦＰＧＡを使用して実装されてもよい。一例では、デジタル論理コンポーネント５１５は、Ｘｉｌｉｎｘ Ｋｉｎｔｅｘ７ ＦＰＧＡを使用して実装され得る。
【0066】
起動信号４３６は、デジタル論理コンポーネント５１５によってスプリッタ５２０に提供され、スプリッタ５２０は、起動信号４３６を分割して、ＱＩＰ装置で使用されるＤＡＣカード４１０（例えば、ＤＡＣカード４１０－１、…、ＤＡＣカード４１０－Ｎ）のそれぞれに、さらに提供されるように構成される。ここで、Ｎ≧１である。起動信号４３６は、図４Ａのダイアグラム４００ａに記載されているように、ＤＡＣカード４１０のそれぞれに提供される。ＱＩＰシステムにはＮ個までのＤＡＣカード４１０が存在し得るので、スプリッタ５２０は、１：Ｎスプリッタと呼ばれ得る。上述したように、良好な信号完全性及び高速立ち上がり時間で起動信号４３６を分配する１つの方法は、シールドされた二軸ケーブルを介してＬＶＤＳのようなＬＶＤＳケーブル配線を使用することである。ダイアグラム５００ａに示すケーブル５３０（破線）のそれぞれは、起動信号４３６が種々のＤＡＣカード４１０に同時に到着するようにするのに必要な信号完全性と立ち上がり時間の種類を達成するために、ＬＶＤＳベースのケーブルであってもよい。
【0067】
図５Ｂは、本開示の態様に従って、複数のＤＡＣカード４１０のためのクロック分配ネットワークの一例を示すダイアグラム５００ｂを示す。ダイアグラム５００ｂは、基準クロック信号５４１を乗算器コンポーネント（ｍｕｌｔｉｐｌｉｅｒ ｃｏｍｐｏｎｅｎｔ）５４５に提供するクロック分配ネットワークの最上部にある基準クロック源５４０を示す。基準クロック源５４０は、クロック分配ネットワークの一部でなくてもよいが、基準クロック信号５４１を提供するためにクロック分配ネットワークに接続されてもよい。
【0068】
乗算器コンポーネント５４５は、基準クロック信号５４１を受信し、１つ以上の乗算器ステージを使用して基準クロック信号５４１からクロック信号４２１を生成するように構成されてもよい。一例では、乗算器コンポーネント５４５は、例えば、２００ＭＨｚ～１２ＧＨｚの範囲の信号を生成するために、１つ以上の低ノイズ乗算器ステージを有するＷｅｎｚｅｌ Ａｓｓｏｃｉａｔｅｓ社のゴールデン逓倍水晶発振器（ＧＭＸＯ－ＰＬＤ）であってもよい。
【0069】
一例において、基準クロック源５４０は原子時計源であり、基準クロック信号５４１は１０ＭＨｚの信号であり、乗算器コンポーネント５４５によって生成されるクロック信号４２１は２５０ＭＨｚの信号である。
【0070】
クロック信号４２１は、乗算器コンポーネント５１５によってスプリッタ５５０に提供され、このスプリッタは、クロック信号４２１を分割して、ＱＩＰシステムで使用されるＤＡＣカード４１０（例えば、ＤＡＣカード４１０－１、…、ＤＡＣカード４１０－Ｎ）のそれぞれにさらに提供されるように構成され、ここで、Ｎ≧１である。クロック信号４２１は、図４Ａのダイアグラム４００ａに記載されているように、ＤＡＣカード４１０のそれぞれの分周器／複製器装置４２０に提供される。ＱＩＰシステムにはＮ個までのＤＡＣカード４１０が存在し得るので、スプリッタ５５０は、１：Ｎスプリッタと呼ばれ得る。上述のように、全てのＤＡＣカード４１０にクロック信号４２１の立ち上がりエッジを同時に見せることを達成する１つの方法は、全て同じ長さである同軸ケーブルの使用を通じてである。ダイアグラム５００ｂに示すケーブル５６０（破線）のそれぞれは、同じ長さの同軸ケーブルであってもよい。
【0071】
ＤＡＣカード及びそれらの出力を同期させることに関する上記の態様及び技術に加えて、本開示は、スプライン曲線の表現を強化するための態様及び技術も説明する。このスプライン曲線は、次いで、パラメータ化関数を生成するためにＤＤＳによって使用される。この強化されたスプライン曲線表現は、シーケンスを再使用する２つの方法、（１）サブルーチン呼出しによる方法と、（２）条件付きループ命令による方法がある。
【0072】
これを達成するために、１つの表を使用する代わりに、上述のように２つの表（スプライン又は関数表及び命令表）を使用する（例えば、図４Ｂを参照）。スプライン又は関数表内の列は、振幅、位相、周波数と、それらが発生すべき相対時間などのパラメータを指定する。命令表の列は、通常、スプライン表の一部のサブセクションに対する「サブルーチンコール」として機能するが、代わりに、ループ反復子として機能することもできる。
【0073】
空間を節約するために、単一のスプライン行（例えば、スプライン表内の単一の行）は、全てのパラメータを指定することができない。各行は、例えば、周波数勾配、初期位相、又は振幅加速度などの既知のパラメータセットのうちのどれを含むかを記述するためのオペコードフィールドを有する。スプライン表では、「スプラインノード」は、多くの連続したスプライン行からなる。スプラインノードの最後ではない行は、何らかの方法でマークされる。おそらく、常に存在する特殊なビット、又は通常は何らかの他の目的を持つフィールドの特殊な値、例えば、相対タイムスタンプフィールドにある全ての「１」である。さらに、全てのフィールドが、通常、ほとんどのスプラインノードで指定されるわけではない。指定されていないフィールドは、デフォルトでゼロ（「０」）のような静的値になるか、又は前のスプラインノードの端部に有していた値を保持する。これは、空間圧縮を達成するのに役立つ。例えば、振幅スプラインのゼロ次と二次の係数に対してゼロ以外の値を指定したいだけで、一次と三次の係数がゼロ（「０」）であるように完全に微細であるとき、一次と三次の２つの係数は省略することができる。別の例では、単一のスプラインオペコードが同じ行に２つ以上のパラメータを指定できる場合、パラメータが共通に使用されると、スペースを節約することができる。
【0074】
別の態様では、命令行（例えば、命令表内の行）は、スプライン行が指定できる振幅又は位相に対するモディファイア（ｍｏｄｉｆｉｅｒｓ）などの追加情報を有することが、時には有用である。
【0075】
別の態様では、命令表内の命令は、Ｎ個のカウンタのうちの１つを定数と比較する代替の「ジャンプ」変形例を有することができる。定数以上であれば、オペレーションは次の命令に進む。それ以外の場合は、カウンタをインクリメントしてから、命令表のユーザ定義の行にジャンプする。ジャンプ命令は、スプライン表への「サブルーチンコール」を引き起こさない。さらに、ジャンプ命令は、その目的のための全ての命令に予約ビットを有することによって、又は特別な値を使用することによって、非ジャンプ命令と区別することができる。
【0076】
さらに別の態様では、関数又はスプライン表及び命令表に関連して使用される２種類のタイムスタンプが存在し得る。例えば、各命令行は、グローバルタイムスタンプ（例えば、実験ショットが始まってからの時間の追跡に関連するタイムスタンプ）を使用することができ、一方、各スプライン行は、より狭い相対タイムスタンプ（例えば、スプラインサブルーチンが始まってからの時間の追跡に関連するタイムスタンプ）を有する。ただし、最後の行のタイムスタンプのみが、実行時間を制御するために使用できる。最後の行以外の行は、タイムスタンプのフィールドを使用して、例えば、最後の行ではないなど、他のことを示すことができる。グローバルタイムスタンプと相対タイムスタンプとの合計は、スプラインサブルーチンの第一の部分が実行されるために、実験ショットが開始されたときに、ワイドカウンタがクリアされるときである現在の時間に正確に対応する必要がある。
【0077】
上述の技法は、スプライン又は関数表に加えて、スプライン表をどのように再使用するかを示す命令表を使用することによって、スプライン関数を生成するときに、あるレベルの間接化を提供する。
【0078】
図６は、本開示の態様に従って、命令表６１０と関数又はスプライン表６２０との組み合わせ動作の一例を示すダイアグラム６００を示す。命令表６１０は、表コンポーネント４５０内の命令表（例えば、図４Ａのダイアグラム４００ａ及び図４Ｂのダイアグラム４００ｂを参照）に対応することができ、一方、スプライン表６２０は、表コンポーネント４５０内のスプライン表に対応することができる。
【0079】
この例の命令表６１０は、「コール（ｃａｌｌ）」と「ジャンプ（ｊｕｍｐ）」の２つのパラメータを有する。上述したように、「ジャンプ」は、命令表内で繰り返すために使用され、任意の数のカウンタを命令内にある値と比較し、ジャンプして繰り返す場合に、インクリメントすることができる。この例では、プログラム命令に１つの「コール」、１つの「ジャンプ」、及び１つの「終了」がある。「終了」は、タイムスタンプフィールド（例えば、絶対タイムスタンプ）内の「０」によって示されているが、他のフィールド又は特別な値を使用して、命令表６１０内の「終了」を示すことも可能である。
【0080】
「コール」と「ジャンプ」との違いは、フィールド内の特別な値によって示される。フィールドは、「ジャンプ先」フィールドと呼ばれてもよく、例えば、１２ビットフィールドであってもよい。一例では、「ジャンプ先」フィールドの最大値は、「コール」ではなく「ジャンプ」であることを示すために予約され得る。
【0081】
この例の「コール」は、スプライン表６２０内の位置「１２３」を呼び出し、３行後にスプライン表６２０から戻るように意図されている。したがって、スプライン表６２０において明示的なリターンを使用するのではなく、命令表６１０内の「コール」において、サブルーチンがどれくらいの長さであるかを示すことが可能である。
【0082】
命令表６１０の右側には、対応するタイムスタンプ（絶対タイムスタンプ）があり、これは「コール」が発生する時刻である。それが現在時刻でない場合、この例では、それが値「１１」になるまで、大きなカウンタを待つ。この値「１１」は、使用される値ではなく、むしろ、これらの表の操作を実行しているエンジンは、命令表６１０内の値「１１」を使用し、スプライン表６２０内の相対タイムスタンプフィールド（例えば、スプライン表６２０内の第三の列又は右の列）から対応する値をフェッチする。スプライン表６２０の第三の列の数「４」が「１１」に加算されて「１５」が得られ、これは、絶対タイムスタンプと相対タイムスタンプとによって与えられる組み合わされた時間値であり、実行を開始するためにシステムによって使用される値である（例えば、実行は「１５」ティックで始まる）。
【0083】
スプライン表６２０は、どのパラメータが指定されているかを示す「Ｏｐコード」フィールド（スプライン表６２０の第一の列又は左の列）を有する。このアプローチは、ホストからのストリーミングによって定義されるスプライン関数又は波形を有することとは対照的であり、大量のメモリが必要とされる。ここでの意図は、表内のコンテンツをできるだけ圧縮して、共通の操作、パラメータなどを表すために使用されるメモリのビットを少なくすることである。例えば、スプライン表６２０について示される第一の行（例えば、ライン「１２３」）では、単一の行を使用して、周波数値、この場合は「２００ＭＨｚ」を指定することができる。別の例では、スプライン表６２０について示される第二の行（例えば、ライン「１２４」）では、単一の行を使用して、利得パラメータのゼロ次及び三次の値を指定することができる。ゲインパラメータの場合、ゼロ次は開始点と呼ばれ、一次は勾配と呼ばれ、二次は加速度と呼ばれ、三次はジャークと呼ばれる。この例では、第二の行は、ゼロ次又は開始点の値を「３２ｋ」として識別し、三次又はジャークを「０」（例えば、ジャークがない）として識別する。別の例では、スプライン表６２０の第三の行も「４８°」の位相値が指定される。スプライン表６２０の第一の行及び第二の行の右列（例えば、相対タイムスタンプ）の「－１」は、これらの行がサブルーチンの最後の行ではないことを示す。行が最後の行ではないことを示すために、ビットフィールド又は何らかの特殊な値も使用されている可能性がある。
【0084】
一般に、一緒に行われる多くの行グループがあり、それらはスプライン表６２０内で同時に起こる何かの一部である。つまり、同じ行グループで行われる複数の修正は、同じクロックサイクルで行われる。したがって、全てのコマンドは、最後のコマンドにフラット化される。
【0085】
タイミングに関して関連するこれらの行のうちの唯一の行は、値「４」を有する最後の行（例えば、ライン「１２５」）である。表操作を実線しているエンジンは、相対タイムスタンプで「－１」のない１つの行であるライン「１２５」に到達するまで、様々な行を介して実行する。エンジンは、最後の行まで全てのコマンドを累積し、適切な時間に行われる全てのコマンド操作を展開する。様々な行で指定されていないパラメータは、システムがどのように動作するように設定されているかに応じて、デフォルトでゼロ値及び／又は以前の値に設定される可能性がある。
【0086】
上述の様々な態様に加えて、本開示の別の態様は、埋め込まれたＤＤＳ（例えば、ＤＤＳコンポーネント４３０内のＤＤＳ）を細かい粒度でリセットすることを可能にする関数を命令表に追加することを含む。これは、パルス境界を実現する場合に有用であり得る。例えば、各非ジャンプ命令位置は、命令のグローバルタイムスタンプと相対タイムスタンプとが現在の時刻と一致するときに、ＤＤＳにその内部位相アキュムレータをリセットするように命令させるビットフラグ（例えば、「再同期」ビットフラグ）を有することができる。
【0087】
この点に関して、命令表６１０は、別の列、例えば、単一ビットフィールドを含むことができ、これは、実行時間に達したときに表を実行するエンジンによって番号付けし直されることができ、実行され得ることのうちの１つは、ＤＤＳのための位相アキュムレータをクリアすることである。すなわち、実行時間が最終的に到達すると（例えば、図６のダイアグラム６００の例では、加算値が「１５」である）、エンジンは、その内部位相を「０°」にクリアするようにそれぞれのＤＤＳに指示するだけでなく、ライン「１２５」に示す位相に設定する、すなわち、代わりに、その位相を「４８°」に設定するように指示してもよい。
【0088】
さらに別の態様では、特定の原子又は原子イオンの信号発生器（例えば、ＤＤＳ）のための新たなスプラインをダウンロード又は更新する必要なしに、パラメータをグローバルにスケーリングすることができるように、上記で概説したスプライン機構以外のいくつかのパラメータを修正することも可能であり得る。そのような修正の一例は、原子又は原子イオンによって見られる光パワーを較正することであってもよい。あらゆる実験の「ショット」毎に電気的振幅を変化させることが望ましい場合があり、できるだけ遅れを少なくして明るさへの変化を追跡することができる。制御ループ内の帯域幅を増加させる技法を使用して、レイテンシを低下させることができ、その結果、明るさの急速な変化を、見逃すことなく追跡することができる。
【0089】
例えば、ＤＤＳは、通常、フルスケールで動作するので、パラメータ化関数がＤＤＳによって提供された後に、乗算又はスケーリングによって、任意のより小さい値を達成することができる。ＤＤＳがＦＰＧＡ又はＡＳＩＣに実装される場合、ＤＤＳは、そのような関数を実行するための乗算器を含むことができる。そうでない場合には、外部乗算器が必要とされてもよい。いずれの場合も、命令表６１０内のパラメータを調整するために乗算器を使用することができ、スプライン表６２０内のパラメータを調整するために異なる乗算器を使用することができ、及び／又はいずれか又は両方の表からのパラメータを調整するためにグローバル乗算器を使用することができる。
【0090】
図６Ａのダイアグラム６００に示される例は、ＤＤＳによって生成される波形又はパラメータ化関数のためのパラメータに関連して説明されたが、表の各ペア（例えば、命令表６１０及びスプライン表６２０）は、２つ以上のＤＤＳの操作を制御するために使用され得る。このような場合、追加のフィールド又は列を使用して、サポートされている複数のＤＤＳのどれが制御されているかを示すことができる。
【0091】
図７は、本開示の態様に従うコンピュータ装置７０５の一例を示すダイアグラム７００である。コンピュータ装置７０５は、ＱＩＰシステムのためのスケーラブルでプログラム可能なコヒーレント波形発生器の態様を実装するために使用され得る。一例では、コンピュータ装置７００は、本明細書で説明する特徴のうちの１つ以上に関連する処理機能を実行するためのプロセッサ７１０を含むことができる。例えば、コンピュータ装置７０５は、図４Ａ～図６に関連して上述したＤＡＣカード４１０、ダイアグラム５００ａ及び５００ｂの分配ネットワーク、及び／又は表６１０及び６２０の動作を制御及び／又は管理するために使用され得る。プロセッサ７１０は、単一又は複数セットのプロセッサ又はマルチコアプロセッサを含んでもよい。さらに、プロセッサ７１０は、統合処理システム及び／又は分散処理システムとして実装されてもよい。プロセッサ７１０は、中央処理ユニット（ＣＰＵ）、量子処理ユニット（ＱＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、又はこれらのタイプのプロセッサの組合せを含むことができる。一態様では、プロセッサ７１０は、コンピュータ装置７００の一般的なプロセッサを意味することができ、一般的なプロセッサには、より具体的な機能を実行する追加のプロセッサ７１０を含むこともできる。
【0092】
一例では、コンピュータ装置７０５は、本明細書に記載する機能を実行するために、プロセッサ７１０によって実行可能な命令を記憶するメモリ７２０を含んでもよい。一つの実装では、例えば、メモリ７２０は、本明細書に記載する１つ以上の機能又は操作を実行するためのコード又は命令を記憶するコンピュータ可読記憶媒体に対応することができる。一例では、メモリ７２０は、命令表及びスプライン表を含むことができる。プロセッサ７１０と同様に、メモリ７２０は、コンピュータ装置７０５の汎用メモリを指すことができ、このメモリは、より特定機能のための命令及び／又はデータを記憶する追加のメモリ７２０を含むこともできる。
【0093】
さらに、コンピュータ装置７０５は、ハードウェア、ソフトウェア、及びサービスを利用する１つ以上のパーティとの通信を確立して、維持するために提供する通信コンポーネント７３０を含んでもよい。通信コンポーネント７３０は、コンピュータ装置７０５上のコンポーネント間でも、コンピュータ装置７０５と、通信網を介して配置された装置及び／又はコンピュータ装置７０５にシリアル又はローカルに接続された装置のような外部装置との間でも通信を実行することができる。例えば、通信コンポーネント７３０は、１つ以上のバスを含むことができ、外部装置とインターフェースするために操作可能な送信機及び受信機にそれぞれ関連する送信鎖コンポーネント及び受信鎖コンポーネントをさらに含むことができる
【0094】
さらに、コンピュータ装置７０５は、データストア７４０を含むことができ、本明細書で説明する実装に関連して使用される情報、データベース、及びプログラムの大容量記憶を提供するハードウェア及び／又はソフトウェアの任意の適切な組合せとすることができる。例えば、データストア７４０は、オペレーティングシステム７６０（例えば、従来ＯＳ、又は量子ＯＳ）のためのデータリポジトリであってもよい。一つの実装では、データストア７４０は、メモリ７２０を含んでもよい。
【0095】
コンピュータ装置７０５は、また、コンピュータ装置７０５のユーザから入力を受信するように操作可能であり、さらにユーザに提示するための出力を生成するように、又は異なるシステムに（直接的又は間接的に）提供するように操作可能なユーザインタフェースコンポーネント７５０を含むことができる。ユーザインタフェースコンポーネント７５０は、１つ以上の入力装置を含むことができる。入力装置には、キーボード、ナンバーパッド、マウス、タッチセンシティブディスプレイ、デジタイザ、ナビゲーションキー、ファンクションキー、マイクロフォン、音声認識コンポーネント、ユーザからの入力を受信することができる任意の他の機構、又はそれらの任意の組合せが含まれるが、これらに限定されない。さらに、ユーザインタフェースコンポーネント７５０は、１つ以上の出力装置を含むことができる。出力装置には、ディスプレイ、スピーカ、触覚フィードバック機構、プリンタ、ユーザに出力を提示することができる任意の他の機構、又はそれらの任意の組合せが含まれるが、これらに限定されない。
【0096】
一つの実装では、ユーザインタフェースコンポーネント７５０は、オペレーティングシステム７６０の操作に対応するメッセージを送信及び／又は受信することができる。さらに、プロセッサ７１０は、オペレーティングシステム７６０及び／又はアプリケーション、プログラム、又はアルゴリズムを実行することができ、メモリ７２０又はデータストア７４０は、それらを格納することができる。
【0097】
コンピュータ装置７０５がクラウドベースのインフラ解決策の一部として実装される場合、ユーザインタフェースコンポーネント７５０を使用して、クラウドベースのインフラ解決策のユーザがコンピュータ装置７０５とリモートで対話できるようにすることが可能になる。
【0098】
図８は、本開示の態様に従うＱＩＰシステム６０５の一例を示すブロック図である。ＱＩＰシステム８０５は、量子計算システム、量子コンピュータ、コンピュータ装置などと呼ばれることもある。一態様では、ＱＩＰシステム８０５は、図７のコンピュータ装置７０５の量子コンピュータ実装の複数部分に対応し得る。
【0099】
ＱＩＰシステム８０５は、原子種（例えば、中性原子のフラックス）を、イオントラップ８７０を有するチャンバ８５０に提供するソース８６０を含むことができ、イオントラップ８７０は、光学コントローラ８２０によって一旦イオン化された（例えば、光イオン化された）原子種をトラップする。イオントラップ８７０は、（図１Ａのダイアグラム１００ａに図示されているように）結晶内にイオンをトラップするために使用されてもよい。光学コントローラ８２０内の光源８３０は、１つ以上のレーザ又は光ビーム源を含むことができ、これは、原子種のイオン化、原子イオンの制御（例えば、位相制御）のために、光学コントローラ８２０内の撮像システム８４０内で操作する画像処理アルゴリズムによって監視し、追跡することができる原子イオンの蛍光のために、及び／又は上述の技術と関連する他の光学制御機能を実行するために使用することができる。一態様では、光源８３０は、光学コントローラ８２０とは別個に実装することができる。
【0100】
撮像システム８４０は、イオントラップに提供されている間、又はイオントラップ８７０に提供された後に、原子イオンを監視するための高分解能撮像装置（例えば、ＣＣＤカメラ）を含んでもよい。一態様では、撮像システム８４０は、光学コントローラ８２０とは別個に実装することができるが、画像処理アルゴリズムを使用して原子イオンを検出し、識別し、ラベル付けするための蛍光の使用は、光学コントローラ８２０と調整する必要がある場合もある。
【0101】
音響光学変調器（ＡＯＭ）８４５は、光源８３０によって生成されるレーザ又は光ビームの変調を実行するために使用されてもよい。これに関して、光学コントローラ８２０は、また、上記のＤＡＣカード４１０の例となり得るＤＡＣカード８４６を含むことができ、これは、ＡＯＭ８４５を変調するために無線周波数（ＲＦ）源８４７を駆動するための出力を生成するために使用することができる。
【0102】
ＱＩＰシステム８０５は、またアルゴリズムコンポーネント８１０も含むことができ、アルゴリズムコンポーネント８１０は、ＱＩＰシステム８０５の他の部分（図示せず）とともに操作して、単一量子ビット演算又はマルチ量子ビット演算及び拡張量子計算を含む量子アルゴリズム又は量子演算を実行することができる。そのように、アルゴリズムコンポーネント８１０は、量子アルゴリズム又は量子演算の実装を有効にするために、ＱＩＰシステム８０５の様々なコンポーネント（例えば、光学コントローラ８２０）に命令を提供し、その結果、本明細書に記載される様々な技法を実装することができる。
【0103】
ＱＩＰシステム８０５は、また分配ネットワーク８８０を含むことができ、分配ネットワーク８８０は、図５Ｂのダイアグラム５００ｂに関連して上述した分配ネットワークに対応するクロック信号ネットワーク８８２と、図５Ａのダイアグラム５００ａに関連して上述した分配ネットワークに対応する起動信号ネットワーク８８３とを含み得る。分配ネットワーク８８０は、複数のＤＡＣカード４８６及び／又はＱＩＰシステム８０５の他の部分に共通の信号を提供するために使用され得る。
【0104】
本開示は、図示された実装に従って提供されたが、当業者は、実施形態にバリエーションがあり得ることも、それらのバリエーションも本開示の範囲内にあることも容易に認識するであろう。したがって、添付の特許請求の範囲から逸脱することなく、当業者は多くの修正を行うことができる。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2023-05-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
量子情報処理（ＱＩＰ）システムで量子ビットを制御するためのデジタル・アナログ変換器（ＤＡＣ）カードであって、
デジタル論理コンポーネントであって、
前記ＤＡＣカードの各出力用の１つ以上のダイレクトデジタルシンセサイザ（ＤＤＳ）であって、各出力が、前記ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御する、１つ以上ＤＤＳと、
１つ以上のＤＤＳにコマンドを集合的に提供する表のペアであって、表の前記ペアの第一の表は関数表であり、表の前記ペアの第二の表は命令表であり、前記関数表は、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を定義し、前記命令表は、前記関数表へのサブルーチンコール又は前記関数表の条件付きループ命令を定義する、表のペアと、
を有する、デジタル論理コンポーネントと、
１つ以上のＤＡＣコンポーネントであって、各ＤＡＣコンポーネントは、前記ＤＡＣカードの前記出力の１つ以上を提供し、各ＤＡＣコンポーネントは、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を受け取り、前記１つ以上の出力を生成し、前記パラメータ化関数はデジタル形式であり、前記１つ以上の出力はアナログ形式である、１つ以上のＤＡＣコンポーネントと、
を備える、ＤＡＣカード。
デジタル論理コンポーネントであって、
前記ＤＡＣカードの各出力用の１つ以上のダイレクトデジタルシンセサイザ（ＤＤＳ）であって、各出力が、前記ＱＩＰシステムの別個の量子ビットのための１つ以上の光ビームを制御する、１つ以上ＤＤＳと、
１つ以上のＤＤＳにコマンドを集合的に提供する表のペアであって、表の前記ペアの第一の表は関数表であり、表の前記ペアの第二の表は命令表であり、前記関数表は、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を定義し、前記命令表は、前記関数表へのサブルーチンコール又は前記関数表の条件付きループ命令を定義する、表のペアと、
を有する、デジタル論理コンポーネントと、
１つ以上のＤＡＣコンポーネントであって、各ＤＡＣコンポーネントは、前記ＤＡＣカードの前記出力の１つ以上を提供し、各ＤＡＣコンポーネントは、前記１つ以上のＤＤＳによって生成されたパラメータ化関数を受け取り、前記１つ以上の出力を生成し、前記パラメータ化関数はデジタル形式であり、前記１つ以上の出力はアナログ形式である、１つ以上のＤＡＣコンポーネントと、
を備える、ＤＡＣカード。
【請求項2】
前記関数表によって定義されるパラメータ化関数はスプライン曲線であり、前記スプライン曲線の各セグメントのパラメータは、振幅、位相、又は周波数のうちの１つ以上を含む、請求項１に記載のＤＡＣカード。
【請求項3】
前記振幅は、開始点又はゼロ次、勾配又は一次、加速度又は二次、あるいはジャーク又は三次のうちの１つ以上によって定義される、請求項２に記載のＤＡＣカード。
【請求項4】
前記関数表によって定義されるパラメータ化関数はスプライン曲線であり、前記関数表が複数のスプラインノードを含み、各スプラインノードが前記スプライン曲線のそれぞれのセグメントを定義するためのパラメータを含む、請求項１に記載のＤＡＣカード。
【請求項5】
各スプラインノードは、１つ以上の連続する行を含み、各行は、前記スプライン曲線の前記それぞれのセグメントの異なるパラメータを指定する、請求項４に記載のＤＡＣカード。
【請求項6】
各行は、前記行によって定義されている前記異なるパラメータを識別する識別子を有する、請求項５に記載のＤＡＣカード。
【請求項7】
前記識別子は、前記行によって定義されている２つ以上の異なるパラメータを識別する、請求項６に記載のＤＡＣカード。
【請求項8】
各スプラインノードの端部が、前記スプラインノードの前記１つ以上の連続する行の最後の行で明示的に識別される、請求項４に記載のＤＡＣカード。
【請求項9】
スプライン表の各行は、タイムスタンプフィールドを含み、前記最後の行の前記明示的な識別は、前記最後の行のそれぞれの前記タイムスタンプフィールドで行われる、請求項８に記載のＤＡＣカード。
【請求項10】
前記スプラインノードの１つ以上の行で指定されていない前記スプライン曲線の前記それぞれのセグメントの１つ以上の異なるパラメータが、デフォルトで静的な値になるか、又は直前のスプラインノードの端部からの値を保持する、請求項４に記載のＤＡＣカード。
【請求項11】
前記関数表で定義されたパラメータ化関数はスプライン曲線であり、前記スプライン曲線の各セグメントのパラメータは、振幅、位相、又は周波数の１つ以上を含み、
前記命令表は、振幅又は位相パラメータの一方又は両方を変更するための命令を含む、
請求項１に記載のＤＡＣカード。
前記命令表は、振幅又は位相パラメータの一方又は両方を変更するための命令を含む、
請求項１に記載のＤＡＣカード。
【請求項12】
前記命令表は、１つ以上のジャンプ命令を含み、各ジャンプ命令は、Ｎ個のカウンタのうちの１つを定数と比較し、前記定数以上の場合、次の命令にフォールスルーし、前記定数未満の場合、前記カウンタをインクリメントして、前記命令表のユーザ定義された行にジャンプする、請求項１に記載のＤＡＣカード。
【請求項13】
前記１つ以上のジャンプ命令は、予約ビットを有することによって、又は特別な値を使用することによって、前記命令表の他の命令と区別可能である、請求項１２に記載のＤＡＣカード。
【請求項14】
前記命令表の行は、実験ショットの開始以降の追跡操作のためのグローバルタイムスタンプフィールドを含み、前記関数表の行は、前記パラメータ化関数のそれぞれのセグメントを定義するスプラインノードに関連付けられた操作を追跡するための相対タイムスタンプを含む、請求項１に記載のＤＡＣカード。
【請求項15】
前記スプラインノードが実行される現在の時刻は、グローバルタイムスタンプの値と前記相対タイムスタンプの値との合計である、請求項１４に記載のＤＡＣカード。
【請求項16】
ジャンプ命令とは異なる、前記命令表内の命令について、ビットフラグ再同期は、前記命令表に関連する前記１つ以上のＤＤＳに、前記パラメータ化関数の境界で内部位相アキュムレータをリセットさせるように構成される、請求項１に記載のＤＡＣカード。
【請求項17】
前記内部位相アキュムレータの前記リセットは、前記命令表内のグローバルタイムスタンプフィールドの値と、前記関数表内の相対タイムスタンプフィールドの値が現在の時刻と一致するときに発生する、請求項１６に記載のＤＡＣカード。
【請求項18】
各ＤＡＣコンポーネントの前記１つ以上の出力の振幅を制御するように構成された１つ以上の増幅器をさらに備える、請求項１に記載のＤＡＣカード。
【請求項19】
前記デジタル論理コンポーネントは、プログラム可能な集積回路に実装され、前記関数表及び前記命令表は、前記プログラム可能な集積回路内の別個のメモリに実装される、請求項１に記載のＤＡＣカード。
【請求項20】
前記ＤＡＣカードは、２つ以上の出力を有し、
前記ＤＡＣカードの各出力の前記デジタル論理コンポーネントに対して、ＤＤＳのペアがあり、
ＤＤＳの各ペアに対して、表のペアがある、
請求項１に記載のＤＡＣカード。
前記ＤＡＣカードの各出力の前記デジタル論理コンポーネントに対して、ＤＤＳのペアがあり、
ＤＤＳの各ペアに対して、表のペアがある、
請求項１に記載のＤＡＣカード。
【請求項21】
制御されている前記ＱＩＰシステムの各別個の量子ビットは、前記ＱＩＰシステムのトラップ内の原子又は原子イオンに対応する、請求項１に記載のＤＡＣカード。
【請求項22】
前記デジタル論理コンポーネントを前記１つ以上のＤＡＣコンポーネントに接続するインターフェース論理をさらに備える、請求項１に記載のＤＡＣカード。
【請求項23】
入力ＳＹＮＣピンを有するクロック分周器／複製器装置をさらに備え、前記デジタル論理コンポーネントは、起動信号を受信するように構成され、前記起動信号は、前記起動信号が前記デジタル論理コンポーネントによってマスクされない限り、前記クロック分周器／複製器装置の入力ＳＹＮＣピンをアサートするために使用される、請求項１に記載のＤＡＣカード。
【請求項24】
前記デジタル論理コンポーネントは、前記起動信号を受信し、前記クロック分周器／複製器装置の前記入力ＳＹＮＣピンをアサートするために別の信号を生成するように構成される非同期論理コンポーネントを含む、請求項２３に記載のＤＡＣカード。
【外国語明細書】