特開 2023-110192 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023110192

(43)【公開日】2023-08-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230802BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301H

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022011480

(22)【出願日】2022-01-28

(71)【出願人】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100140958

【弁理士】

【氏名又は名称】伊藤 学

(74)【代理人】

【識別番号】100137888

【弁理士】

【氏名又は名称】大山 夏子

(74)【代理人】

【識別番号】100154036

【弁理士】

【氏名又は名称】久保 貴弘

(72)【発明者】

【氏名】鈴木 毅

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA05

5F140AA19

5F140AA29

5F140AB01

5F140AB03

5F140BA01

5F140BA02

5F140BA05

5F140BA06

5F140BA20

5F140BB02

5F140BB05

5F140BC12

5F140BC15

5F140BD05

5F140BD07

5F140BD09

5F140BD11

5F140BD13

5F140BE07

5F140BF04

5F140BF05

5F140BF07

5F140BH06

5F140BK17

5F140CB04

5F140CE07

(57)【要約】

【課題】フィン構造の微細化に依らずに駆動能力をより高める。
【解決手段】基板の主面から前記主面の法線方向に延在するチャネル層と、前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、を備え、前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板の主面から前記主面の法線方向に延在するチャネル層と、
前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、
前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、
を備え、
前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置。

【請求項2】

前記凸構造の前記角の大きさは、６０°以上１５０°以下である、請求項１に記載の半導体装置。

【請求項3】

前記凸構造の前記角の大きさは、６０°以上９０°以下である、請求項２に記載の半導体装置。

【請求項4】

前記ゲート電極は、前記凸構造の前記角を形成する２面にて前記チャネル層と前記ゲート絶縁膜を介して接する、請求項１に記載の半導体装置。

【請求項5】

前記凸構造の前記角は、面取りされている、請求項１に記載の半導体装置。

【請求項6】

前記一対の凸構造は、前記法線方向に複数設けられる、請求項１に記載の半導体装置。

【請求項7】

前記一対の凸構造の各々は、前記一方向の両側面の同一の高さから突出する、請求項１に記載の半導体装置。

【請求項8】

前記一対の凸構造の各々は、前記一方向の両側面の互いに異なる高さから突出する、請求項１に記載の半導体装置。

【請求項9】

前記チャネル層の前記法線方向の端部は、平坦である、請求項１に記載の半導体装置。

【請求項10】

前記チャネル層の前記一方向と直交する方向の両側面で前記チャネル層とそれぞれ接するソース層及びドレイン層をさらに備える、請求項１に記載の半導体装置。

【請求項11】

前記チャネル層は、単結晶の半導体で構成される、請求項１に記載の半導体装置。

【請求項12】

前記半導体は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体を含む、請求項１１に記載の半導体装置。

【請求項13】

前記凸構造の前記角を形成する２面は、前記半導体の結晶面である、請求項１１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

近年、プレーナ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）よりも駆動能力を高めることが可能な三次元構造のＦｉｎＦＥＴ（Fin Field-Effect Transistor）が実用化されている。ＦｉｎＦＥＴは、チャネルの２面以上をゲートで三次元的に囲み、チャネルに対するゲート支配力を強めることで、電流駆動能力を向上させることができる。

【0003】

例えば、下記の特許文献１には、六角形の断面形状を有するチャネルの５面をゲートで囲んだＦｉｎＦＥＴが開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－２０３７９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

このようなＦｉｎＦＥＴは、チャネルであるフィン構造の幅をより狭くすることで、より高い駆動能力を得ることができる。しかしながら、フィン構造のさらなる微細化は、ＦｉｎＦＥＴの製造プロセスの難度及びコストをより増大させてしまう。

【0006】

そこで、本開示では、フィン構造の微細化に依らずに駆動能力を向上させることが可能な、新規かつ改良された半導体装置を提案する。

【課題を解決するための手段】

【0007】

本開示によれば、基板の主面から前記主面の法線方向に延在するチャネル層と、前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、を備え、前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置が提供される。

【図面の簡単な説明】

【0008】

【図1】本開示の一実施形態に係る半導体装置の全体構成を示す透過斜視図である。

【図2】図１に示す半導体装置の断面構成を示す縦断面図である。

【図3】チャネル層の凸構造に設定された領域の各々を説明する模式図である。

【図4】図３に示した各領域の電界を表す数式の導出方法を説明する模式図である。

【図5】凸構造の頂角の角度と、凸構造に印加される電界強度との対応関係を示すグラフ図である。

【図6】チャネル層の形状に依存する電界強度を表す形状因子αと、凸構造の頂角の角度との対応関係を示すグラフ図である。

【図7】第１の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。

【図8】第２の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。

【図9】第３の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。

【図10】第４の変形例に係る半導体装置のチャネル幅方向の断面構成を示す縦断面図である。

【発明を実施するための形態】

【0009】

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

【0010】

なお、説明は以下の順序で行うものとする。
１．構成例
２．作用効果
３．変形例

【0011】

＜１．構成例＞
まず、図１及び図２を参照して、本開示の一実施形態に係る半導体装置の構成例について説明する。図１は、本実施形態に係る半導体装置１００の全体構成を示す透過斜視図である。図２は、図１に示す半導体装置１００の断面構成を示す縦断面図である。なお、図２に示す断面は、チャネル幅（又は、フィン幅）方向に半導体装置１００を切断した断面である。

【0012】

図１に示すように、半導体装置１００は、例えば、基板１１０と、チャネル層１２０と、ゲート電極１４０と、ゲート絶縁膜１３０と、ソース層１５０Ｓと、ドレイン層１５０Ｄとを備える。

【0013】

基板１１０は、半導体装置１００の支持体である。基板１１０は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体にて構成された基板であってもよい。また、図２に示すように、基板１１０には、絶縁性材料で構成された素子分離層１１１が設けられる。素子分離層１１１は、基板１１０の一部に絶縁性材料を埋め込むことで設けられ、半導体装置１００と、他の素子とを電気的に分離することができる。

【0014】

チャネル層１２０は、半導体材料で構成され、基板１１０の主面から該主面の法線方向に延在して設けられる。チャネル層１２０は、例えば、導電型不純物を導入したＳｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体にて構成されてもよい。チャネル層１２０は、格子欠陥を低減するためには、基板１１０を構成する半導体材料と格子定数が近い半導体材料で構成されることが好ましい。例えば、チャネル層１２０は、基板１１０を構成する半導体材料と同一の半導体材料で構成されてもよい。

【0015】

図２に示すように、本実施形態に係る半導体装置１００では、チャネル層１２０は、チャネル幅方向の両側面から角を成すように突出する少なくとも一対の凸構造１２１を有する。凸構造１２１は、基板１１０との間に凹構造１２２が形成されるようにチャネル層１２０の側面から突出して設けられることで、基板１１０の主面の法線方向に傾斜した２面による稜線を有する。

【0016】

すなわち、凸構造１２１のチャネル幅方向の切断面の形状（図２に示す断面形状）は、チャネル層１２０の側面から突出する頂角が鋭角、直角、又は鈍角となる三角形形状となる。また、凸構造１２１のチャネル幅方向と直交するチャネル長方向の形状は、上記三角形形状を底面とする三角柱形状となる。

【0017】

このような場合、凸構造１２１では、凸構造１２１を形成する傾斜した２面でチャネル層１２０にゲート電極１４０から電界が印加される。これによれば、凸構造１２１では、傾斜した２面からの電界が重ね合わされてチャネル層１２０に印加されるため、同じゲート電圧であっても、より強い電界をチャネル層１２０に印加することができる。したがって、半導体装置１００は、チャネル層１２０に対するゲート支配力を向上させることができるため、電流駆動能力を向上させることができる。

【0018】

凸構造１２１のチャネル幅方向の三角形形状の頂角は、６０度以上１５０度以下の角度であることが好ましく、６０度以上９０度以下の角度であることがより好ましい。このような場合、半導体装置１００は、後段の作用効果の項で詳述するように、同じゲート電圧であっても、チャネル層１２０にさらに強い電界を印加することができるため、電流駆動能力を向上させることができる。

【0019】

また、一対の凸構造１２１は、基板１１０の主面の法線方向に重なって、チャネル層１２０の両側面から複数突出して設けられてもよい。このような場合、チャネル層１２０のチャネル幅方向の切断面の外形は、複数の凸構造１２１によってジグザグ形状（すなわち、鋸刃状の形状）となる。これによれば、半導体装置１００は、複数対の凸構造１２１の各々でより強い電界をチャネル層１２０に印加することができるため、形成された凸構造１２１の数に比例して駆動能力を向上させることができる。

【0020】

なお、一対の凸構造１２１は、チャネル層１２０の両側面から同一の高さで突出してもよい。このような場合、半導体装置１００は、一対の凸構造１２１をチャネル層１２０の両側面に同一工程で同時に形成することができるため、一対の凸構造１２１を有するチャネル層１２０をより容易に形成することができる。

【0021】

このようなチャネル層１２０は、例えば、上述した半導体材料を単結晶としてエピタキシャル成長させることで形成されてもよい。具体的には、チャネル層１２０は、凸構造１２１を形成する２面が半導体材料の結晶面となるように結晶成長を制御して、上述した半導体材料をエピタキシャル成長させることで形成されてもよい。

【0022】

例えば、凸構造１２１は、凸構造１２１の下面が結晶面となるように半導体材料をエピタキシャル成長させた後、プロセス条件を変更して、凸構造１２１の上面が結晶面となるように半導体材料をエピタキシャル成長させることで形成されてもよい。また、図２に示す複数対の凸構造１２１は、一対の凸構造１２１を形成した後のチャネル層１２０の上端部をＣＭＰ（Chemical Mechanical Polishing）等で平坦化した後、上記のエピタキシャル成長を繰り返し行うことで形成されてもよい。

【0023】

ただし、上記のチャネル層１２０は、結晶面方位を用いたエピタキシャル成長以外の方法で形成されてもよい。例えば、チャネル層１２０は、リソグラフィ、ＣＶＤ（Chemical Vapor Deposition）又はＡＬＤ（Atomic Layer Deposition）などの蒸着、及びエッチングなどの各種の微細加工プロセスを用いて形成されてもよい。

【0024】

ゲート電極１４０は、導電性材料で構成され、チャネル層１２０のチャネル幅方向（すなわち、チャネル層１２０の凸構造１２１が突出する方向）にてチャネル層１２０を跨ぐように設けられる。ゲート電極１４０は、例えば、Ｓｉ、ｐｏｌｙ－Ｓｉ、Ａｌ、Ｃｕ、Ａｕ、Ｗ、Ｔａ、Ｔｉ、Ｍｏ、又はＲｕなどの単体又は化合物を含む導電性材料で構成されてもよい。ゲート電極１４０は、チャネル層１２０の凸構造１２１の角を形成する２面にてチャネル層１２０とゲート絶縁膜１３０を介して接することで、チャネル層１２０の凸構造１２１に上面及び下面の２面から電界を印加することができる。

【0025】

ゲート絶縁膜１３０は、絶縁性材料で構成され、チャネル層１２０及びゲート電極１４０の間に介在して設けられる。具体的には、ゲート絶縁膜１３０は、チャネル層１２０のチャネル幅方向の表面を覆うように設けられてもよい。ゲート絶縁膜１３０は、例えば、ＳｉＯ_ｘ、ＳｉＮ、又はＳｉＯＮで構成されてもよく、ＨｆＯ_ｘ、ＨｆＡｌＯＮ、Ｙ_２Ｏ_３、ＺｒＯ_ｘ、Ａｌ_２Ｏ_３、又はＮｂＯ_ｘなどの高誘電率材料（Ｈｉｇｈ－ｋ材料）で構成されてもよい。

【0026】

他の例として、ゲート絶縁膜１３０は、チャネル層１２０を構成する半導体材料の酸化物にて構成されてもよい。このような場合、半導体装置１００は、チャネル層１２０の表面酸化によってゲート絶縁膜１３０を容易に形成することができるため、製造工程をより簡略化することができる。

【0027】

ソース層１５０Ｓ及びドレイン層１５０Ｄは、チャネル層１２０のチャネル長方向（すなわち、チャネル幅方向と直交する方向）の両側面でチャネル層１２０とそれぞれ接するように設けられる。また、ソース層１５０Ｓ及びドレイン層１５０Ｄと、ゲート電極１４０とは、間隙又は絶縁層が間に設けられることで、電気的に絶縁される。例えば、ソース層１５０Ｓ及びドレイン層１５０Ｄは、チャネル層１２０とは異なる導電型の不純物を導入してエピタキシャル成長させたＳｉ、ＳｉＧｅ、又はＧｅなどの半導体材料で構成されてもよい。

【0028】

＜２．作用効果＞
続いて、図３～図７を参照して、本実施形態に係る半導体装置１００の作用効果についてより詳細に説明する。

【0029】

まず、図３及び図４を参照して、チャネル層１２０の凸構造１２１に印加される電界について説明する。図３は、チャネル層１２０の凸構造１２１に設定された領域の各々を説明する模式図である。図４は、図３に示した各領域の電界を表す数式の導出方法を説明する模式図である。

【0030】

図３に示すように、チャネル層１２０の側面から突出する凸構造１２１に印加される電界は、Ａ領域、Ｂ領域、及びＣ領域の３つの領域に分けて考えることができる。Ｃ領域は、凸構造１２１を形成する上面のａ電極の垂直方向に広がる領域と、凸構造１２１を形成する下面のｂ電極の垂直方向に広がる領域とが重なり合う領域である。Ａ領域は、凸構造１２１を形成する上面のａ電極の垂直方向に広がる領域からＣ領域を除いた領域である。Ｂ領域は、凸構造１２１を形成する下面のｂ電極の垂直方向に広がる領域からＣ領域を除いた領域である。

【0031】

ここで、ＦｉｎＦＥＴでは、チャネル層１２０における導電型不純物の濃度が低いため、チャネル層１２０中の導電型不純物の電荷が発生させる電界は近似的に無視することができる。したがって、ゲート電極１４０から発生する電界は、１つの平行平板電極が発生させる、深さ方向一定の電界とみなすことができる。

【0032】

図４に示すように座標及び変数を設定すると、ａ電極から発生する電界は、以下の数式１で表すことができる。なお、Ｌはゲート長であり、Ｑはゲート電極１４０に与えられた電荷であり、εは誘電率である。

【0033】

【数1】

【0034】

したがって、ａ電極が発生させる電界の等電位面での電界強度Ｅａ’は、近似的に以下の数式２で表すことができる。

【0035】

【数2】

【0036】

よって、Ａ領域とＣ領域との合算領域（Y<X*tan(θ/2),Y>-X/tan(θ/2)）では、ａ電極が発生させる電界強度（Ｅａｘ，Ｅａｙ）は以下の数式３で表される。

【0037】

【数3】

【0038】

また、Ｂ領域（Y>-X*tan(θ/2),Y<-X/tan(θ/2)）では、ａ電極が発生させる電界強度（Ｅａｘ，Ｅａｙ）は以下の数式４で表される（ただし、d=√(x^2+y^2））。

【0039】

【数4】

【0040】

ｂ電極が発生させる電界強度についても同様に考えることができる。したがって、｜Ｅａ｜＝｜Ｅｂ｜＝Ｅ０として、ａ電極及びｂ電極が発生させる電界強度を合成すると、Ａ領域（Y<X*tan(θ/2),Y>X/tan(θ/2)）では、ａ電極及びｂ電極が発生させる電界強度の合計（Ｅｘ，Ｅｙ）は、以下の数式５で表される（ただし、d=√(x^2+y^2））。

【0041】

【数5】

【0042】

また、Ｂ領域（Y>-X*tan(θ/2),Y<-X/tan(θ/2)）では、ａ電極及びｂ電極が発生させる電界強度の合計（Ｅｘ，Ｅｙ）は、以下の数式６で表される（ただし、d=√(x^2+y^2））。

【0043】

【数6】

【0044】

さらに、Ｃ領域（Y<X/tan(θ/2),Y>-X/tan(θ/2)）では、ａ電極及びｂ電極が発生させる電界強度の合計（Ｅｘ，Ｅｙ）は、以下の数式７で表される（ただし、d=(X*tan(θ/2)-Y)/cos(θ/2)）。

【0045】

【数7】

【0046】

上記の数式５～７に基づいて算出された凸構造１２１に印加される電界強度と、チャネル層１２０の側面から突出する凸構造１２１の頂角の角度との関係を図５に示す。図５は、凸構造１２１に印加される電界強度と、凸構造１２１の頂角の角度との対応関係を示すグラフ図である。なお、図５の縦軸の電界強度は、角度１８０°の場合（すなわち、凸構造１２１が形成されない場合）の電界強度を１とした相対値で表す。

【0047】

なお、角度０°超９０°以下の範囲では、凸構造１２１全体がチャネルとして機能するため、チャネルに作用する電界強度は、数式７で表されるＣ領域の電界強度である。一方、角度９０°超１８０°以下の範囲では、凸構造１２１の最表面がチャネルとして機能するため、チャネルに作用する電界強度は、数式５で表されるＡ領域の電界強度と、数式６で表されるＢ領域の電界強度との合計となる。

【0048】

図５に示すように、凸構造１２１に作用する電界強度は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲において、角度１８０°の場合（凸構造１２１が形成されない場合）よりも高くなることがわかる。したがって、半導体装置１００は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲で、ゲート支配力をより高めることができる。特に、凸構造１２１の頂角の角度が６０°以上９０°以下の範囲では、半導体装置１００は、凸構造１２１全体をチャネルとして機能させることができるため、さらに、チャネル層１２０におけるオン抵抗を減少させることも可能である。

【0049】

また、半導体装置１００のオン状態時に流れる電流Ｉは、形状に依存するチャネル層１２０への電界印加の様態を形状因子αとして表現すると、以下の数式８のようにモデル化することができる。なお、μは電荷の移動度であり、Ｃはゲート容量であり、Ｗはゲート幅であり、Ｌはゲート長である。Ｖｇはゲート電圧であり、Ｖｔｈはスレッショルド電圧であり、Ｖｄはドレイン電圧である。

【0050】

【数8】

【0051】

上記の数式８によれば、半導体装置１００では、ゲート電圧に対するドレイン電流の変化量を表す相互コンダクタンスｇｍは、（Ｖｇ－Ｖｔｈ－Ｖｄ／２）の係数として、ｇｍ＝μＣＷ／Ｌ＊α＊Ｖｄと表される。一方、通常のＦｉｎＦＥＴ（すなわち、凸構造の頂角の角度が１８０°の場合）の相互コンダクタンスｇｍ_０は、ｇｍ_０＝μＣＷ／Ｌ＊Ｖｄである。よって、半導体装置１００の相互コンダクタンスｇｍは、通常のＦｉｎＦＥＴの相互コンダクタンスｇｍ_０を用いて、ｇｍ＝ｇｍ_０＊αと表される。

【0052】

すなわち、チャネル層１２０の形状に依存する電界強度を表す形状因子αと、上述した凸構造１２１の頂角の角度との対応関係は、図６に示すグラフのようになる。図６は、チャネル層１２０の形状に依存する電界強度を表す形状因子αと、凸構造１２１の頂角の角度との対応関係を示すグラフ図である。

【0053】

図６に示すように、形状因子α（ｇｍ／ｇｍ_０）は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲において、角度１８０°の場合（凸構造１２１が形成されない、通常のＦｉｎＦＥＴの場合）よりも高くなることがわかる。したがって、半導体装置１００は、凸構造１２１の頂角の角度が６０°以上１５０°以下の範囲で、通常のＦｉｎＦＥＴよりも相互コンダクタンスを高めることができるため、通常のＦｉｎＦＥＴよりも高い電流駆動能力を得られることがわかる。

【0054】

上述したように、本実施形態に係る半導体装置１００は、チャネル層１２０の幅を微細化せずとも凸構造１２１を形成することで、電流駆動能力を向上させることが可能である。本実施形態に係る半導体装置１００は、例えば、ＣＭＯＳイメージセンサなどの固体撮像装置において、画素のアンプトランジスタに用いられることで、画素をより高速で駆動させることが可能である。

【0055】

＜３．変形例＞
次に、図７～図１０を参照して、本実施形態に係る半導体装置１００の第１～第４の変形例について説明する。

【0056】

（第１の変形例）
図７は、第１の変形例に係る半導体装置１０１のチャネル幅方向の断面構成を示す縦断面図である。図７に示すように、半導体装置１０１では、チャネル層１２０は、凸構造１２１を一対だけ有してもよい。このような場合でも、半導体装置１０１は、凸構造１２１の各々で強い電界をチャネル層１２０に印加することができるため、チャネル層１２０に対するゲート支配力を向上させることで、電流駆動能力を向上させることができる。

【0057】

チャネル層１２０に設けられる一対の凸構造１２１の数は、要求される電流駆動能力と、チャネル層１２０の形成プロセスのコストとのバランスによって適宜選択され得る。例えば、チャネル層１２０に設けられる一対の凸構造１２１の数が増加するほど、チャネル層１２０に対するゲート支配力を向上させることができる一方で、チャネル層１２０の形成プロセスの工程数が増加することでコストが増加してしまう。そのため、チャネル層１２０の形成プロセスのコストをより抑制するためには、一対の凸構造１２１の数は、１つとしてもよい。一方で、チャネル層１２０に対するゲート支配力をより向上させるためには、一対の凸構造１２１の数は、３つとしてもよい。

【0058】

（第２の変形例）
図８は、第２の変形例に係る半導体装置１０２のチャネル幅方向の断面構成を示す縦断面図である。図８に示すように、半導体装置１０２では、チャネル層１２０の延在方向の上端部は、平坦化されておらず、角を成して突出する稜線部１２３として設けられてもよい。具体的には、チャネル層１２０の延在方向の上端部は、一方の側面から突出する凸構造１２１の傾斜した上面と、他方の側面から突出する凸構造１２１の傾斜した上面とによって刑された稜線を含む稜線部１２３として設けられてもよい。このような場合、稜線部１２３では、一対の凸構造１２１の両上面から成る稜線がチャネル長方向に延在することになる。

【0059】

第２の変形例によれば、半導体装置１０２は、一対の凸構造１２１を有するチャネル層１２０を形成した後に、チャネル層１２０の上端部をＣＭＰ等で平坦化する工程を省略することができる。したがって、半導体装置１０２は、チャネル層１２０の形成プロセスのコストをより低減することができる。

【0060】

（第３の変形例）
図９は、第３の変形例に係る半導体装置１０３のチャネル幅方向の断面構成を示す縦断面図である。図９に示すように、半導体装置１０３では、凸構造１２１は、チャネル層１２０の側面から突出する頂角が面取りされて（すなわち、角を丸められて）設けられてもよい。例えば、凸構造１２１は、結晶面方位を用いたエピタキシャル成長によってチャネル層１２０を形成した後に、エッチング又は熱酸化されることで角を丸められることで設けられてもよい。

【0061】

第３の変形例によれば、半導体装置１０３は、チャネル層１２０の側面から突出する凸構造１２１の頂角に過度の電界集中が生じることを抑制することができる。したがって、半導体装置１０３は、過度の電界集中によるゲート絶縁膜１３０の破壊等を抑制することができるため、動作時の信頼性をより向上させることができる。

【0062】

（第４の変形例）
図１０は、第４の変形例に係る半導体装置１０４のチャネル幅方向の断面構成を示す縦断面図である。図１０に示すように、半導体装置１０４では、一対の凸構造１２１は、チャネル層１２０の両側面から異なる高さで突出してもよい。このような場合であっても、半導体装置１０４は、同様に、凸構造１２１の各々で強い電界をチャネル層１２０に印加することができるため、電流駆動能力を向上させることができる。

【0063】

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

【0064】

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

【0065】

なお、以下のような構成も本開示の技術的範囲に属する。
（１）
基板の主面から前記主面の法線方向に延在するチャネル層と、
前記主面の面内の一方向に前記チャネル層に跨って設けられたゲート電極と、
前記チャネル層及び前記ゲート電極の間に介在するゲート絶縁膜と、
を備え、
前記チャネル層は、前記一方向の両側面から、前記一方向の切断面においてそれぞれ角を成すように突出する少なくとも一対の凸構造と、前記一対の凸構造と前記基板との間に設けられた一対の凹構造とを有する、半導体装置。
（２）
前記凸構造の前記角の大きさは、６０°以上１５０°以下である、前記（１）に記載の半導体装置。
（３）
前記凸構造の前記角の大きさは、６０°以上９０°以下である、前記（２）に記載の半導体装置。
（４）
前記ゲート電極は、前記凸構造の前記角を形成する２面にて前記チャネル層と前記ゲート絶縁膜を介して接する、前記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
前記凸構造の前記角は、面取りされている、前記（１）～（４）のいずれか一項に記載の半導体装置。
（６）
前記一対の凸構造は、前記法線方向に複数設けられる、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
前記一対の凸構造の各々は、前記一方向の両側面の同一の高さから突出する、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
前記一対の凸構造の各々は、前記一方向の両側面の互いに異なる高さから突出する、前記（１）～（６）のいずれか一項に記載の半導体装置。
（９）
前記チャネル層の前記法線方向の端部は、平坦である、前記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
前記チャネル層の前記一方向と直交する方向の両側面で前記チャネル層とそれぞれ接するソース層及びドレイン層をさらに備える、前記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
前記チャネル層は、単結晶の半導体で構成される、前記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
前記半導体は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＩＩＩ－Ｖ族化合物半導体を含む、前記（１１）に記載の半導体装置。
（１３）
前記凸構造の前記角を形成する２面は、前記半導体の結晶面である、前記（１１）又は（１２）に記載の半導体装置。

【符号の説明】

【0066】

１００，１０１，１０２，１０３、１０４ 半導体装置
１１０ 基板
１１１ 素子分離層
１２０ チャネル層
１２１ 凸構造
１２２ 凹構造
１２３ 稜線部
１３０ ゲート絶縁膜
１４０ ゲート電極
１５０Ｄ ドレイン層
１５０Ｓ ソース層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】