特開 2023-110952 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023110952

(43)【公開日】2023-08-10

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230803BHJP

   H01L 29/12 20060101ALI20230803BHJP

   H01L 29/872 20060101ALI20230803BHJP

   H01L 29/47 20060101ALI20230803BHJP

   H01L 21/336 20060101ALI20230803BHJP

   H01L 29/739 20060101ALI20230803BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/78 657D

H01L29/78 652Q

H01L29/86 301F

H01L29/86 301D

H01L29/48 F

H01L29/48 D

H01L29/78 658E

H01L29/78 655F

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022012509

(22)【出願日】2022-01-31

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】馬場 正和

(72)【発明者】

【氏名】原田 信介

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104BB14

4M104CC03

4M104DD35

4M104DD84

4M104FF07

4M104FF27

4M104GG03

4M104GG18

(57)【要約】

【課題】順方向電圧の劣化やターンオン時の損失を減少できる半導体装置を提供することを目的とする。
【解決手段】縦型ＭＯＳＦＥＴは、第１導電型の半導体基板２と、第１導電型の第１半導体層１と、第２導電型の第２半導体層と、第１導電型の第１半導体領域と、第１トレンチ３１および第２トレンチ３２と、第１トレンチ３１の内部にゲート絶縁膜を介して設けられたゲート電極と、第２トレンチ３２の内部に設けられたショットキー電極と、をオン状態のときに電流が流れる活性領域４０に備える。第２トレンチ３２は、活性領域４０と活性領域４０の周囲を囲んで耐圧を保持するエッジ領域４２との間のツナギ領域４１にも設けられている。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチおよび第２トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２トレンチの内部に設けられたショットキー電極と、
をオン状態のときに電流が流れる活性領域に備え、
前記第２トレンチは、前記活性領域と前記活性領域の周囲を囲んで耐圧を保持するエッジ領域との間のツナギ領域にも設けられていることを特徴とする半導体装置。

【請求項2】

前記ツナギ領域に設けられている前記第２トレンチの長手方向は、前記活性領域に設けられている前記第２トレンチの長手方向と平行であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記ツナギ領域に設けられている前記第２トレンチの長手方向は、前記活性領域に設けられている前記第２トレンチの長手方向と垂直であることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記ツナギ領域に設けられている前記第２トレンチ間の間隔は、前記活性領域に設けられている前記第２トレンチ間の間隔以上であることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。

【請求項5】

前記ツナギ領域に設けられている前記第２トレンチは、前記活性領域に設けられている前記第２トレンチの長手方向に複数設けられていることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面において有利である。

【0003】

縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディダイオードとしてｐ型ベース層とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、順方向劣化やターンオン損失の増加が生じる。

【0004】

この問題について、回路上にショットキーバリアダイオード （ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）をＭＯＳＦＥＴと並列に接続し、還流時にはＳＢＤに電流が流れ、寄生ｐｎダイオードに電流が流れないようにすることができる。しかしながら、ＳＢＤのチップがＭＯＳＦＥＴと同数程度必要になるためコスト増になる。

【0005】

このため、基板表面にｐ型のチャネル部を貫通するコンタクトトレンチを形成し、トレンチ内壁にＳＢＤを内包させ、還流時の電流をＰｉＮダイオードではなく内蔵ＳＢＤに流す技術が提案されている（例えば、下記特許文献１参照）。

【0006】

図１６は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す上面図である。図１７は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す図１６のＣ－Ｃ’部分の断面図である。図１８は、従来のＳＤＢ内蔵の炭化珪素半導体装置の構造を示す図１６のＢ－Ｂ’部分の断面図である。図１６に示すように、ＳＢＤ内蔵の炭化珪素半導体装置１５０は、素子構造が形成されオン状態のときに電流が流れる活性領域１４０と、活性領域１４０の周囲を囲んで耐圧を保持するエッジ領域１４２と、活性領域１４０とエッジ領域１４２との間のツナギ領域１４１と、を備える。活性領域１４０は図１６で黒線で囲まれた領域である。

【0007】

図１６に示すように、活性領域１４０に、ストライプ形状のトレンチゲート１３１と、ストライプ形状のトレンチＳＢＤ１３２とが交互に設けられている。ツナギ領域１４１には、トレンチゲート１３１とゲート電極パッド１４５とを電気的に接続するゲートコンタクト１４３が活性領域１４０を囲むように設けられている。また、トレンチゲート１３１とゲートコンタクト１４３は、ツナギ領域１４１に設けられたポリシリコン１４４により、電気的に接続されている。

【0008】

また、図１７に示すように、ＳＢＤ内蔵の炭化珪素半導体装置１５０は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（後述するｐ型ベース層１１６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０２上にｎ^-型ドリフト層１０１、電流拡散領域であるｎ型領域１１５およびｐ型ベース層１１６となる各炭化珪素層を順にエピタキシャル成長させてなる。

【0009】

ｎ⁺型炭化珪素基板１０２上にｎ^-型ドリフト層１０１となるｎ^-型層をエピタキシャル成長させて、ｎ⁺型炭化珪素基板１０２のおもて面（ｎ^-型ドリフト層１０１側の面）側に、ｐ型ベース層１１６、ｎ⁺型ソース領域１１７、トレンチゲート１３１、ゲート絶縁膜１１９およびゲート電極１２０からなるＭＯＳゲート構造が設けられている。また、符号１１８、１２１および１２２は、それぞれｐ⁺⁺型コンタクト領域、層間絶縁膜およびソース電極である。

【0010】

ｎ型領域１１５には、トレンチゲート１３１の底面全体を覆うように第１ｐ⁺型領域１０３が選択的に設けられている。また、ｎ型領域１１５には、トレンチＳＢＤ１３２の底面全体を覆うように第１ｐ⁺型領域１０３が選択的に設けられている。第１ｐ⁺型領域１０３は、ｎ^-型ドリフト層１０１に達しない深さで設けられている。また、図１８に示すように、エッジ領域１４２では、第１ｐ⁺型領域１０３の全面上に第２ｐ⁺型領域１０４が設けられている。

【0011】

また、トレンチＳＢＤ１３２は、内壁がソース電極１２２と接続するショットキーメタル１２６で覆われ、内壁に露出する半導体領域と当該ショットキーメタル１２６とのショットキーを形成したトレンチである。このように、図１７では、ソース・ドレイン間に寄生ｐｎダイオードと並列に寄生ショットキーダイオード（内蔵ＳＢＤ）を設けている。

【0012】

同一の半導体基板にＳＢＤを内蔵したＭＯＳＦＥＴでは、ＭＯＳＦＥＴのスイッチング動作時に、ＭＯＳＦＥＴのベース領域とドリフト領域とのｐｎ接合で形成される寄生ダイオード（ボディーダイオード）よりも順方向電圧の低い内蔵ＳＢＤが優先的に動作する。このため、寄生ダイオードの逆回復損失が低減される。

【0013】

ソース電極１２２に正電圧が印加され、ｎ⁺型炭化珪素基板１０２の裏面に設けられたドレイン電極（不図示）に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース層１１６とｎ^-型ドリフト層１０１との間のｐｎ接合が順バイアスされる。図１７において、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計することで、寄生ｐｎダイオードのバイポーラ動作を抑止し、バイポーラ動作による経年劣化を防止することができる。

【0014】

また、外周耐圧部に、トレンチと、トレンチ内に備えられドリフト層に電気的に接続されたショットキー電極とを有するショットキーダイオードが備えられている半導体装置が公知である（例えば、下記特許文献２参照）。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開平８－２０４１７９号公報

【特許文献2】特開２０１２－７９７９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

ここで、図１８に示すように、ツナギ領域１４１では、第１ｐ⁺型領域１０３上に第２ｐ⁺型領域１０４が設けられている。また、ｐ型ベース層１１６の表面層に、トレンチＳＢＤ１３２と接するｐ⁺⁺型コンタクト領域１１８が設けられている。このため、ツナギ領域１４１において、トレンチＳＢＤ１３２は、周囲がｐ型領域（ｐ型ベース層１１６、ｐ⁺⁺型コンタクト領域１１８、第１ｐ⁺型領域１０３および第２ｐ⁺型領域１０４）で囲まれている構造となっている。

【0017】

ツナギ領域１４１では、寄生ｐｎダイオードによる逆回復損失が発生する。これにより、ツナギ領域１４１では、トレンチＳＢＤ１３２は寄生ショットキーダイオードとして機能せず、寄生ｐｎダイオードのバイポーラ動作を抑止することができない。寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により、ホール電流が図１８の経路Ｄのように流れ、ホール電流と電子電流による再結合によって発生したエネルギーにより、積層欠陥が発生・拡張する。

【0018】

このため、ツナギ領域１４１は、活性領域１４０の内部よりも、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、順方向劣化やターンオン損失の増加が生じるという課題がある。

【0019】

この発明は、上述した従来技術による問題点を解消するため、逆回復損失、順方向電圧の劣化やターンオン時の損失を減少できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0020】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチおよび第２トレンチが設けられる。前記第１トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２トレンチの内部にショットキー電極が設けられる。これらをオン状態のときに電流が流れる活性領域に備える。前記第２トレンチは、前記活性領域と前記活性領域の周囲を囲んで耐圧を保持するエッジ領域との間のツナギ領域にも設けられている。

【0021】

また、この発明にかかる半導体装置は、上述した発明において、前記ツナギ領域に設けられている前記第２トレンチの長手方向は、前記活性領域に設けられている前記第２トレンチの長手方向と平行であることを特徴とする。

【0022】

また、この発明にかかる半導体装置は、上述した発明において、前記ツナギ領域に設けられている前記第２トレンチの長手方向は、前記活性領域に設けられている前記第２トレンチの長手方向と垂直であることを特徴とする。

【0023】

また、この発明にかかる半導体装置は、上述した発明において、前記ツナギ領域に設けられている前記第２トレンチ間の間隔は、前記活性領域に設けられている前記第２トレンチ間の間隔以上であることを特徴とする。

【0024】

また、この発明にかかる半導体装置は、上述した発明において、前記ツナギ領域に設けられている前記第２トレンチは、前記活性領域に設けられている前記第２トレンチの長手方向に複数設けられていることを特徴とする。

【0025】

上述した発明によれば、ツナギ領域に、トレンチＳＢＤが配置されている。これにより、ツナギ領域でも、トレンチＳＢＤを寄生ショットキーダイオードとして機能させることができる。このため、ＳＢＤ内蔵の炭化珪素半導体装置のドレイン側に負バイアスがかかった際、ツナギ領域でも寄生ショットキーダイオードを動作させることによって寄生ｐｎダイオードのバイポーラ動作を抑止することができ、順方向劣化やターンオン損失の増加を抑制できる。ＳＢＤをトレンチで形成することでショットキー接合と寄生ｐｎダイオードの距離を縮めることができ、より効果的に寄生ｐｎダイオードの動作を抑制できる。また、ＭＯＳＦＥＴスイッチング動作時の逆回復損失を低減することができる。

【発明の効果】

【0026】

本発明にかかる半導体装置によれば、逆回復損失、順方向電圧の劣化やターンオン時の損失を減少できるという効果を奏する。

【図面の簡単な説明】

【0027】

【図1】実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。

【図2】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の１．部分の断面図である。

【図3】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の２．部分の断面図である。

【図4】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の３．部分の断面図である。

【図5】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の４．部分の断面図である。

【図6】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の５．部分の断面図である。

【図7】実施の形態１にかかる炭化珪素半導体装置のソース電極パッドを示す上面図である。

【図8】実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。

【図9】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図10】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図11】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図12】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図13】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図14】実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。

【図15】実施の形態２にかかる炭化珪素半導体装置のソース電極パッドを示す上面図である。

【図16】従来のＳＤＢ内蔵の炭化珪素半導体装置の構造を示す上面図である。

【図17】従来のＳＤＢ内蔵の炭化珪素半導体装置の構造を示す図１６のＣ－Ｃ’部分の断面図である。

【図18】従来のＳＤＢ内蔵の炭化珪素半導体装置の構造を示す図１６のＢ－Ｂ’部分の断面図である。

【発明を実施するための形態】

【0028】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0029】

（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の１．部分の断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の２．部分の断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の３．部分の断面図である。図５は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の４．部分の断面図である。図６は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１の５．部分の断面図である。実施の形態１にかかる炭化珪素半導体装置の活性領域の断面図は、従来のＳＤＢ内蔵の炭化珪素半導体装置と同じであるため、記載は省略している。

【0030】

図１に示すように、ＳＢＤ内蔵の炭化珪素半導体装置５０は、素子構造が形成されオン状態のときに基板の厚さ方向に主電流が流れる活性領域４０と、活性領域４０の周囲を囲んで耐圧を保持するエッジ領域４２と、活性領域４０とエッジ領域４２との間のツナギ領域４１と、から構成される。活性領域４０は図１で黒線で囲まれた領域である。ツナギ領域４１とは、図２に示すように、後述するトレンチゲート３１の側面がｐ型領域で覆われＭＯＳとして機能していない領域である。図４および図５には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１～６に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（後述するｐ型ベース層１６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。

【0031】

炭化珪素基体は、炭化珪素からなるｎ⁺型支持基板（第１導電型の半導体基板）２上にｎ^-型ドリフト層（第１導電型の第１半導体層）１およびｐ型ベース層（第２導電型の第２半導体層）１６となる各炭化珪素層を順にエピタキシャル成長させてなる。活性領域４０において、ＭＯＳゲートは、ｐ型ベース層１６と、ｎ⁺型ソース領域（第１導電型の第１半導体領域）１７、ゲート絶縁膜１９およびゲート電極２０で構成される。具体的には、ｎ^-型ドリフト層１のソース側（後述するソース電極２２側）の表面層には、ｐ型ベース層１６に接するようにｎ型領域１５が設けられていてもよい。ｎ型領域１５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域１５は、例えば、基体おもて面（炭化珪素基体のおもて面）に平行な方向に一様に設けられている。

【0032】

ｎ型領域１５（ｎ型領域１５が設けられていない場合は、ｎ^-型ドリフト層１、以下（１）と称する）の内部には、第１ｐ⁺型領域３が選択的に設けられている。活性領域４０では、第１ｐ⁺型領域３は、後述するトレンチゲート（第１トレンチ）３１の底面および後述するトレンチＳＢＤ（第２トレンチ）３２の底面に接するように設けられている。また、ｎ型領域１５（１）の表面層には、第２ｐ⁺型領域４が選択的に設けられている。第２ｐ⁺型領域４は、底面が第１ｐ⁺型領域３と接するように設けられている。

【0033】

ｎ型領域１５が設けられている場合、第１ｐ⁺型領域３は、ｐ型ベース層１６とｎ型領域１５との界面よりもドレイン側に深い位置から、ｎ型領域１５とｎ^-型ドリフト層１との界面に達しない深さで設けられている。第１ｐ⁺型領域３を設けることで、トレンチゲート３１、トレンチＳＢＤ３２の底面付近に、第１ｐ⁺型領域３とｎ型領域１５（１）との間のｐｎ接合を形成することができる。第１ｐ⁺型領域３および第２ｐ⁺型領域４は、ｐ型ベース層１６よりも不純物濃度が高い。

【0034】

また、ｐ型ベース層１６の内部には、ｎ⁺型ソース領域（第１導電型の第１半導体領域）１７が選択的に設けられている。互いに接するようにｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８がそれぞれ選択的に設けられていてもよい。この場合、ｐ⁺⁺型コンタクト領域１８の深さは例えばｎ⁺型ソース領域１７と同じ深さでもよいし、ｎ⁺型ソース領域１７よりも深くてもよい。

【0035】

図１に示すように、トレンチＳＢＤ３２およびトレンチゲート３１は、ｎ⁺型炭化珪素基板１の結晶方向が＜１１－２０＞である方向にストライプ状に設けられている。トレンチゲート３１は、基体おもて面からｎ⁺型ソース領域１７およびｐ型ベース層１６を貫通してｎ型領域１５（１）に達する。トレンチゲート３１の内部には、トレンチゲート３１の側壁に沿ってゲート絶縁膜１９が設けられ、ゲート絶縁膜１９の内側にゲート電極２０が設けられている。ゲート電極２０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極２０は、ゲート電極パッド４５に電気的に接続されている。層間絶縁膜２１は、トレンチゲート３１に埋め込まれたゲート電極２０を覆うように基体おもて面全面に設けられている。また、トレンチゲート３１は、ツナギ領域４１でＭＯＳとして機能させないため、トレンチゲート３１の側壁および底面は第１、第２ｐ⁺型領域３、４と接している。

【0036】

トレンチＳＢＤ３２は、基体おもて面からｎ⁺型ソース領域１７およびｐ型ベース層１６を貫通してｎ型領域１５（１）に達する。トレンチＳＢＤ３２の内部には、トレンチＳＢＤ３２の側壁に沿って、ソース電極２２と接続するショットキーメタル２６で覆われ、内壁に露出する半導体領域と当該ショットキーメタル２６とのショットキー接合を形成する。また、ショットキーメタル２６の内側には酸化膜、例えば、二酸化珪素（ＳｉＯ₂）が設けられてもよい。

【0037】

ツナギ領域４１には、トレンチゲート３１とゲート電極パッド４５とを電気的に接続するゲートコンタクト４３が活性領域４０を囲むように設けられている。また、トレンチゲート３１とゲートコンタクト４３は、ツナギ領域４１に設けられたポリシリコン４４により、電気的に接続されている。

【0038】

ここで、図１に示すように、トレンチＳＢＤ３２は、活性領域４０と同じセルピッチでツナギ領域４１にも配置されている。このようにすることで、トレンチＳＢＤ３２により、ツナギ領域４１でも活性領域４０と同様に寄生ｐｎダイオード動作を抑制する効果が得られる。このため、実施の形態１では、チップ全体で順方向通電による特性劣化を抑制することができる。また、ツナギ領域４１に配置されたトレンチＳＢＤ３２間の間隔は、活性領域４０に配置されたトレンチＳＢＤ３２間の間隔と同じでもよいが、より広くてもよい。

【0039】

また、ツナギ領域４１に配置されているトレンチＳＢＤ３２間にポリシリコン３４が配線され、トレンチゲート３１をエッジ領域４２のゲートコンタクト４３と電気的に接続している。ポリシリコン３４の配線は、ＳＢＤ内蔵の炭化珪素半導体装置５０の端部からゲートコンタクト４３まで直線状に伸びるように配置されている。このように、ＳＢＤ内蔵の炭化珪素半導体装置５０のトレンチＳＢＤ３２端部からゲートコンタクト４３までの経路を複雑にしないことで、ゲート抵抗の増加を防ぐことができる。

【0040】

また、図４および図５に示すように、ツナギ領域４１でも、耐圧低下を抑制するためにＪＦＥＴ幅（隣り合う第１ｐ⁺型領域間３の間の幅）、トレンチＳＢＤ３２底の第１ｐ⁺型領域３、第２ｐ⁺型領域４のレイアウトは活性領域４０と同じとしている。

【0041】

ソース電極２２は、層間絶縁膜２１に開口されたコンタクトホールを介してｎ⁺型ソース領域１７に接するとともに、層間絶縁膜２１によってゲート電極２０と電気的に絶縁されている。ｐ⁺⁺型コンタクト領域１８が設けられている場合、ソース電極２２は、ｐ⁺⁺型コンタクト領域１８とも接する。ソース電極２２と層間絶縁膜２１との間に、例えばソース電極２２からゲート電極２０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極２２上には、ソース電極パッド４６が設けられている。図７は、実施の形態１にかかる炭化珪素半導体装置のソース電極パッドを示す上面図である。図７に示すように、ソース電極パッド４６は、活性領域４０と、トレンチＳＢＤ３２が配置されたツナギ領域４１上に設けられている。炭化珪素半導体装置５０の裏面（ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。

【0042】

図８は、実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。図８では、活性領域４０とツナギ領域４１の一部分のみを示している。図８に示すように、ツナギ領域４１のトレンチＳＢＤ３２は、長さを短くして、複数に分けていてもよい。この場合、複数のトレンチＳＢＤ３２の間には、ポリシリコン４４が配置されている。

【0043】

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図９～図１３は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板２を用意する。次に、ｎ⁺型炭化珪素基板２のおもて面に、上述したｎ^-型ドリフト層１をエピタキシャル成長させる。例えば、ｎ^-型ドリフト層１を形成するためのエピタキシャル成長の条件を、ｎ^-型ドリフト層１の不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定してもよい。ここまでの状態が図９に記載される。

【0044】

次に、ｎ^-型ドリフト層１の上に、下側ｎ型領域１５ａ（ｎ型領域１５を形成しない場合、ｎ^-型ドリフト層１と同程度の不純物のｎ型層、以下ｎ型層と略する）をエピタキシャル成長させる。例えば、下側ｎ型領域１５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域１５ａの不純物濃度が１×１０¹⁷／ｃｍ³程度となるように設定してもよい。この下側ｎ型領域１５ａは、ｎ型領域１５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域１５ａ（ｎ型層）の表面層に、第１ｐ⁺型領域３を選択的に形成する。例えば、第１ｐ⁺型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０¹⁸／ｃｍ³程度となるように設定してもよい。ツナギ領域４１およびエッジ領域４２でも、同様に第１ｐ⁺型領域３を選択的に形成する。ここまでの状態が図１０に記載される。

【0045】

次に、下側ｎ型領域１５ａ（ｎ型層）、第１ｐ⁺型領域３の上に、上側ｎ型領域１５ｂ（ｎ型層）をエピタキシャル成長させる。例えば、上側ｎ型領域１５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域１５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域１５ｂは、ｎ型領域１５の一部であり、下側ｎ型領域１５ａと上側ｎ型領域１５ｂを合わせて、ｎ型領域１５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域１５ｂ（ｎ型層）の表面層に、第２ｐ⁺型領域４を選択的に形成する。例えば、第２ｐ⁺型領域４を形成するためのイオン注入時のドーズ量を、不純物濃度が第１ｐ⁺型領域３と同程度となるように設定してもよい。第１ｐ⁺型領域３と第２ｐ⁺型領域４とをあわせた領域を第１、第２ｐ⁺型領域３、４と称する。ツナギ領域４１およびエッジ領域４２でも、同様に第２ｐ⁺型領域４を選択的に形成する。第２ｐ⁺型領域４を形成する際に、ツナギ領域４１でトレンチＳＢＤ３２の側壁が第２ｐ⁺型領域４と接しないように形成する。ここまでの状態が図１１に記載される。

【0046】

次に、上側ｎ型領域１５ｂおよび第２ｐ⁺型領域４の上に、ｐ型ベース層１６をエピタキシャル成長させる。例えば、ｐ型ベース層１６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層１６の不純物濃度が４×１０¹⁷／ｃｍ³程度となるように設定してもよい。

【0047】

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層１６の表面層にｎ⁺型ソース領域１７を選択的に形成する。例えば、ｎ⁺型ソース領域１７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０²⁰／ｃｍ³程度となるように設定してもよい。

【0048】

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層１６の表面層に、ｎ⁺型ソース領域１７に接するようにｐ⁺⁺型コンタクト領域１８を選択的に形成してもよい。例えば、ｐ⁺⁺型コンタクト領域１８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０²⁰／ｃｍ³程度となるように設定してもよい。ｎ⁺型ソース領域１７とｐ⁺⁺型コンタクト領域１８との形成順序を入れ替えてもよい。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ領域４２にＪＴＥ領域４３を形成する。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図１２に記載される。

【0049】

次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域１７およびｐ型ベース層１６を貫通して、ｎ型領域１５（１）に達するトレンチゲート３１を形成する。トレンチゲート３１の底部は、第１ｐ⁺型領域３に達してもよいし、ｐ型ベース層１６と第１ｐ⁺型領域３に挟まれたｎ型領域１５（１）内に位置していてもよい。続いて、トレンチゲート３１を形成するために用いたマスクを除去する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチゲート３１のダメージを除去するための等方性エッチングや、トレンチゲート３１の底部およびトレンチゲート３１の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。

【0050】

次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域１７およびｐ型ベース層１６を貫通して、ｎ型領域１５（１）に達するトレンチＳＢＤ３２を形成する。トレンチＳＢＤ３２の底部は、第１ｐ⁺型領域３に達してもよいし、ｐ型ベース層１６と第１ｐ⁺型領域３に挟まれたｎ型領域１５（１）内に位置していてもよい。続いて、トレンチＳＢＤ３２を形成するために用いたマスクを除去する。この際、トレンチＳＢＤ３２は、ツナギ領域４１にも形成する。ここまでの状態が図１３に記載される。

【0051】

次に、炭化珪素基体のおもて面およびトレンチゲート３１の内壁に沿ってゲート絶縁膜１９を形成する。次に、トレンチゲート３１に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチゲート３１の内部にゲート電極２０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。

【0052】

次に、ゲート電極２０を覆うように、炭化珪素基体のおもて面全面に層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜２１およびゲート絶縁膜１９をパターニングしてコンタクトホールを形成し、ｎ⁺型ソース領域１７を露出させる。ｐ⁺⁺型コンタクト領域１８を形成した場合、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８を露出させる。

【0053】

次に、層間絶縁膜２１を覆うようにバリアメタルを形成してパターニングし、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８を再度露出させる。次に、ｎ⁺型ソース領域１７に接するように、ソース電極２２を形成する。ソース電極２２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。

【0054】

次に、トレンチＳＢＤ３２内壁に沿って金属膜を、例えばチタン（Ｔｉ）で形成する。次に、例えば５００℃以下程度の温度の窒素（Ｎ₂）雰囲気で熱処理（アニール）することで、トレンチＳＢＤ３２の内壁に金属膜と半導体領域とのショットキー接合を形成する。

【0055】

次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲート電極パッドとしてもよい。ｎ⁺型炭化珪素基板２の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。

【0056】

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１～図６に示すＭＯＳＦＥＴが完成する。

【0057】

以上、説明したように、実施の形態１によれば、ツナギ領域に、トレンチＳＢＤが配置されている。これにより、ツナギ領域でも、トレンチＳＢＤを寄生ショットキーダイオードとして機能させることができる。このため、ＳＢＤ内蔵の炭化珪素半導体装置のドレイン側に負バイアスがかかった際、ツナギ領域でも寄生ショットキーダイオードを動作させることによって寄生ｐｎダイオードのバイポーラ動作を抑止することができ、順方向劣化やターンオン損失の増加を抑制できる。

【0058】

（実施の形態２）
次に、実施の形態２について説明する。図１４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。実施の形態２にかかる炭化珪素半導体装置が、実施の形態１にかかる炭化珪素半導体装置と異なる点は、ツナギ領域４１に設けられたトレンチＳＢＤ３２の長手方向が、活性領域４０に配置されたトレンチＳＢＤ３２の長手方向と垂直方向に設けられていることである。

【0059】

また、ツナギ領域４１に配置されたトレンチＳＢＤ３２間の間隔は、活性領域４０に配置されたトレンチＳＢＤ３２間の間隔と同じでもよいが、より広くてもよい。実施の形態２でも、トレンチＳＢＤ３２により、ツナギ領域４１でも活性領域４０と同様に寄生ｐｎダイオード動作を抑制する効果が得られる。このため、実施の形態２では、チップ全体で順方向通電による特性劣化を抑制することができる。

【0060】

また、トレンチゲート３１の長手方向に設けられたトレンチＳＢＤ３２は、長くするとポリシリコン４４とトレンチゲート３１が接続できなくなるため、このトレンチＳＢＤ３２の長さは、トレンチゲート３１間の間隔よりも短くすることが好ましい。

【0061】

一方、トレンチゲート３１の長手方向と垂直な方向に設けられたトレンチＳＢＤ３２は、図１４のように長くてもよいが、長さを短くして、複数に分けていてもよい。この場合、複数のトレンチＳＢＤ３２の間には、ポリシリコン４４が配置されている。

【0062】

図１５は、実施の形態２にかかる炭化珪素半導体装置のソース電極パッドを示す上面図である。実施の形態２でも実施の形態１と同様に、ソース電極パッド４６は、活性領域４０と、トレンチＳＢＤ３２が配置されたツナギ領域４１上に設けられている。

【0063】

実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ツナギ領域４１に配置されたトレンチＳＢＤ３２の長手方向を変えることにより、製造できる。このため、実施の形態２にかかる半導体装置の製造方法の詳細な説明は省略する。

【0064】

以上、説明したように、実施の形態２によれば、ツナギ領域４１において、トレンチＳＢＤ３２が配置されている。これにより、実施の形態１と同様の効果を有する。

【0065】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0066】

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。

【符号の説明】

【0067】

１、１０１ ｎ^-型ドリフト層
２、１０２ ｎ⁺型炭化珪素基板
３、１０３ 第１ｐ⁺型領域
４、１０４ 第２ｐ⁺型領域
５ ｐ⁺型領域
１５、１１５ ｎ型領域
１５ａ 下側ｎ型領域
１５ｂ 上側ｎ型領域
１６、１１６ ｐ型ベース層
１７、１１７ ｎ⁺型ソース領域
１８、１１８ ｐ⁺⁺型コンタクト領域
１９、１１９ ゲート絶縁膜
２０、１２０ ゲート電極
２１、１２１ 層間絶縁膜
２２、１２２ ソース電極
２６、１２６ ショットキーメタル
３１、１３１ トレンチゲート
３２、１３２ トレンチＳＢＤ
４０、１４０ 活性領域
４１、１４１ ツナギ領域
４２、１４２ エッジ領域
４３、１４３ ゲートコンタクト
４４、１４４ ポリシリコン
４５、１４５ ゲート電極パッド
５０、１５０ ＳＢＤ内蔵の炭化珪素半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】