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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023110981
(43)【公開日】2023-08-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230803BHJP
H01L 21/336 20060101ALI20230803BHJP
H01L 29/06 20060101ALI20230803BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 653C
H01L29/78 658H
H01L29/78 652K
H01L29/78 652M
H01L29/78 652L
H01L29/06 301F
H01L29/06 301V
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022012548
(22)【出願日】2022-01-31
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】久保 佑介
(57)【要約】
【課題】逆回復時間を短縮可能としたスプリットゲート構造のＭＩＳＦＥＴを実現する半導体装置を提供すること。
【解決手段】半導体装置１０は、半導体基板１２と、半導体基板１２の主面１２Ａに接するとともにゲートトレンチ４２を含む半導体層１４と、ゲートトレンチ４２内に設けられたスプリットゲート構造ＳＧと、ゲートトレンチ４２に充填されるとともに半導体層１４を覆う絶縁層１６，４８とを備える。半導体装置１０はさらに、半導体層１４から移動するキャリアをトラップするべく半導体層１４内および半導体基板１２内のいずれか一方に形成されたトラップレベル領域ＴＬを備える。
【選択図】図１
【解決手段】半導体装置１０は、半導体基板１２と、半導体基板１２の主面１２Ａに接するとともにゲートトレンチ４２を含む半導体層１４と、ゲートトレンチ４２内に設けられたスプリットゲート構造ＳＧと、ゲートトレンチ４２に充填されるとともに半導体層１４を覆う絶縁層１６，４８とを備える。半導体装置１０はさらに、半導体層１４から移動するキャリアをトラップするべく半導体層１４内および半導体基板１２内のいずれか一方に形成されたトラップレベル領域ＴＬを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
主面および前記主面とは反対側の裏面を含む半導体基板と、
前記半導体基板の前記主面に接する第１面および前記第１面とは反対側の第２面を含むとともに、前記第２面に凹設されたゲートトレンチを含む半導体層と、
前記ゲートトレンチ内に設けられたスプリットゲート構造と、
前記ゲートトレンチに充填されるとともに前記半導体層の前記第２面を覆う絶縁層と、
前記半導体層から移動するキャリアをトラップするべく前記半導体層内および前記半導体基板内のいずれか一方に形成されたトラップレベル領域と、
を備える半導体装置。
前記半導体基板の前記主面に接する第１面および前記第１面とは反対側の第２面を含むとともに、前記第２面に凹設されたゲートトレンチを含む半導体層と、
前記ゲートトレンチ内に設けられたスプリットゲート構造と、
前記ゲートトレンチに充填されるとともに前記半導体層の前記第２面を覆う絶縁層と、
前記半導体層から移動するキャリアをトラップするべく前記半導体層内および前記半導体基板内のいずれか一方に形成されたトラップレベル領域と、
を備える半導体装置。
【請求項2】
前記トラップレベル領域は、前記ゲートトレンチの底面と前記半導体層の前記第１面との間の位置において前記半導体層内に形成されている、請求項１に記載の半導体装置。
【請求項3】
前記トラップレベル領域は、前記ゲートトレンチの前記底面と前記半導体層の前記第１面との間の中心位置から前記半導体層の前記第１面までの間の位置に形成されている、請求項２に記載の半導体装置。
【請求項4】
前記トラップレベル領域は、前記ゲートトレンチの前記底面と前記半導体層の前記第１面との間の中心位置から前記ゲートトレンチの前記底面までの間の位置に形成されている、請求項２に記載の半導体装置。
【請求項5】
前記トラップレベル領域は、前記半導体層の前記第２面から前記第１面に向かう前記ゲートトレンチの深さ方向において、前記ゲートトレンチの前記底面から１０μｍ以内の深さ位置に形成されている、請求項４に記載の半導体装置。
【請求項6】
前記半導体層は、
前記半導体層の前記第１面を含み、前記半導体基板の前記主面上に形成されたドリフト領域と、
前記ドリフト領域上に形成されたボディ領域と、
前記半導体層の前記第２面を含み、前記ボディ領域上に形成されたソース領域と、を含み、
前記トラップレベル領域は前記ドリフト領域に形成されている、請求項１に記載の半導体装置。
前記半導体層の前記第１面を含み、前記半導体基板の前記主面上に形成されたドリフト領域と、
前記ドリフト領域上に形成されたボディ領域と、
前記半導体層の前記第２面を含み、前記ボディ領域上に形成されたソース領域と、を含み、
前記トラップレベル領域は前記ドリフト領域に形成されている、請求項１に記載の半導体装置。
【請求項7】
前記トラップレベル領域は、前記半導体基板の前記主面から前記裏面に向かう方向において前記半導体基板の前記主面から１５μｍ以内の深さ位置に形成されている、請求項１に記載の半導体装置。
【請求項8】
前記トラップレベル領域は、第１重粒子、前記第１重粒子よりも粒子質量が大きい第２重粒子、および電子線のうちのいずれか一つの照射によって形成されている、請求項１～７のうちのいずれか一項に記載の半導体装置。
【請求項9】
前記第１重粒子がプロトンを含む、請求項８に記載の半導体装置。
【請求項10】
前記第２重粒子が３Ｈｅ＋＋または４Ｈｅ＋＋を含む、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
半導体装置を用いたトレンチゲート型のトランジスタの一つに、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）がある。特許文献１は、このようなスプリットゲート構造のＭＩＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１２９３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＭＩＳＦＥＴはドレイン－ソース間にボディダイオードを含む。このボディダイオードに順方向に電流が流れる状態（オン状態）からボディダイオードがターンオフすると、逆回復電流がボディダイオードに流れる。逆回復電流は、ＭＩＳＦＥＴのスイッチング損失（電力損失）を増加させる要因となる。このようなターンオフに伴うスイッチング損失を低減するには、逆回復時間を短縮することが求められる。したがって、スプリットゲート構造を有するＭＩＳＦＥＴにおいても逆回復時間を短縮する上で未だ改善の余地がある。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、主面および前記主面とは反対側の裏面を含む半導体基板と、前記半導体基板の前記主面に接する第１面および前記第１面とは反対側の第２面を含むとともに、前記第２面に凹設されたゲートトレンチを含む半導体層と、前記ゲートトレンチ内に設けられたスプリットゲート構造と、前記ゲートトレンチに充填されるとともに前記半導体層の前記第２面を覆う絶縁層と、前記半導体層から移動するキャリアをトラップするべく前記半導体層内および前記半導体基板内のいずれか一方に形成されたトラップレベル領域とを備える。
【発明の効果】
【0006】
一態様による半導体装置は、逆回復時間を短縮可能としたスプリットゲート構造のＭＩＳＦＥＴを提供することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。また、図示を明瞭にするために、断面図ではハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。また、図示を明瞭にするために、断面図ではハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
［スプリットゲート構造を有する半導体装置（ＭＩＳＦＥＴ）の構造］
図１および図２は、一実施形態による例示的な半導体装置の概略断面図である。なお、図１は図２の一部拡大図である。ただし、理解を容易にするために、図１と図２との間で一部の構成要素は異なる寸法比率で示されている。
図１および図２は、一実施形態による例示的な半導体装置の概略断面図である。なお、図１は図２の一部拡大図である。ただし、理解を容易にするために、図１と図２との間で一部の構成要素は異なる寸法比率で示されている。
【0011】
図２に示されるように、半導体装置１０は、スプリットゲート構造ＳＧを有するトレンチゲート型の金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）として形成されている。半導体装置１０は、半導体基板１２、半導体層１４、および絶縁層１６を含む。半導体基板１２は、例えばシリコン（Ｓｉ）基板である。半導体基板１２は、主面１２Ａ（図２では上面）と、主面１２Ａとは反対側の裏面１２Ｂ（図２では下面）とを含む。
【0012】
以下、本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、互いに直交するＸＹＺ軸（例えば図２）のＺ軸方向に対象物（半導体装置１０またはその構成要素）を視ることをいう。Ｚ軸は、半導体基板１２の主面１２Ａ（および裏面１２Ｂ）に直交する方向に対応する。以下では、説明を分かり易くするために、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
【0013】
半導体層１４は、半導体基板１２の主面１２Ａ上に設けられている。半導体層１４は、第１面１４Ａ（図２では下面）と、第１面１４Ａとは反対側の第２面１４Ｂ（図２では上面）とを含む。半導体層１４の第１面１４Ａは、半導体基板１２の主面１２Ａに接している。例えば、半導体層１４は、半導体基板１２の主面１２Ａの全面を覆うように形成され得る。半導体層１４は、例えばＳｉエピタキシャル層により形成されている。
【0014】
絶縁層１６は、半導体層１４の第２面１４Ｂ上に設けられている。図２では、絶縁層１６は単一層として示されているが、複数層を含んでもよい。例えば、絶縁層１６は、酸化シリコン（ＳｉＯ２）層および窒化シリコン（ＳｉＮ）層のうちの少なくとも１つを含み得る。絶縁層１６は、層間絶縁膜（Inter-layer dielectric：ＩＬＤ）とも呼ばれる。
【0015】
半導体装置１０はさらに、ソース電極層２２、ドレイン電極層２４、およびパッシベーション層２６を含む。ソース電極層２２は、絶縁層１６上に設けられている。なお、図示していないが、半導体装置１０はさらに、絶縁層１６上に設けられたゲート電極層も含む。ドレイン電極層２４は、半導体基板１２の裏面１２Ｂ上に設けられている。例えば、ドレイン電極層２４は、半導体基板１２の裏面１２Ｂの全面を覆うように形成され得る。
【0016】
パッシベーション層２６は、詳細な図示は省略するが、ソース電極層２２とゲート電極層を覆いつつ、ソース電極層２２の一部とゲート電極層の一部をそれぞれ電極パッドとして露出するように形成されている。パッシベーション層２６は、例えば、ＳｉＯ２層およびＳｉＮ層のうちの少なくとも１つを含み得る。
【0017】
ドレイン電極層２４が設けられた半導体基板１２は、半導体装置１０（ＭＩＳＦＥＴ）のドレイン領域として機能する。半導体層１４は、半導体基板１２（ドレイン領域）上に形成されたドリフト領域３２と、ドリフト領域３２上に形成されたボディ領域３４と、ボディ領域３４上に形成されたソース領域３６とを含む。
【0018】
例えば、ドレイン領域に相当する半導体基板１２は、ｎ型不純物を含むｎ型領域として形成されている。ドリフト領域３２は、半導体基板１２（ドレイン領域）よりも低い濃度のｎ型不純物を含むｎ型領域として形成されている。ボディ領域３４は、ｐ型不純物を含むｐ型領域として形成されている。ソース領域３６は、ドリフト領域３２よりも高い濃度のｎ型不純物を含むｎ型領域として形成されている。ｎ型不純物の例としては、リン（Ｐ）およびヒ素（Ａｓ）等が挙げられる。ｐ型不純物の例としては、ホウ素（Ｂ）およびアルミニウム（Ａｌ）等が挙げられる。
【0019】
半導体層１４は、半導体層１４の第２面１４Ｂ（図２では上面）に凹設された複数のゲートトレンチ４２を含む。図２に示されるように、複数のゲートトレンチ４２のうちの少なくともいくつかは、等間隔で互いに平行に配置されている。
【0020】
スプリットゲート構造ＳＧは、各ゲートトレンチ４２内に設けられている。スプリットゲート構造ＳＧは、ゲートトレンチ４２内において互いに分離して設けられた埋込ゲート電極４４とフィールドプレート電極４６とを含む。また、スプリットゲート構造ＳＧは、ゲートトレンチ４２内に充填されたトレンチ絶縁層４８を含む。なお、各ゲートトレンチ４２内のスプリットゲート構造ＳＧは同じ構成であるため、１つのスプリットゲート構造ＳＧとその周囲の関連構造とについて以下に説明する。
【0021】
スプリットゲート構造ＳＧにおいて、埋込ゲート電極４４とフィールドプレート電極４６は、トレンチ絶縁層４８によって互いに分離されている。埋込ゲート電極４４は、ゲートトレンチ４２内においてフィールドプレート電極４６よりも上方に位置している。トレンチ絶縁層４８は、ゲートトレンチ４２の側壁４２Ａおよび底壁４２Ｂを覆っている。
【0022】
埋込ゲート電極４４およびフィールドプレート電極４６は、例えば導電性ポリシリコンによって形成され得る。トレンチ絶縁層４８は、例えばＳｉＯ２によって形成され得る。なお、トレンチ絶縁層４８は、絶縁層１６と同じ材料で形成されてもよいし、絶縁層１６とは異なる材料で形成されてもよい。言い換えれば、ゲートトレンチ４２内に充填されるとともに半導体層１４の第２面１４Ｂ（図２では上面）を覆う絶縁層は、単一の絶縁層で形成されてもよいし、複数の絶縁層によって形成されてもよい。
【0023】
絶縁層１６は、ゲートトレンチ４２内に設けられた埋込ゲート電極４４とトレンチ絶縁層４８とを覆っている。絶縁層１６は、平面視においてゲートトレンチ４２の両側（図２において左右側）に並設された複数のソーストレンチ５２を含む。各ソーストレンチ５２は、絶縁層１６とソース領域３６とを貫通してボディ領域３４にまで達している。このソーストレンチ５２の底部には、コンタクト領域５４が形成されている。例えば、コンタクト領域５４は、ボディ領域３４よりも高い濃度のｐ型不純物を含むｐ型領域として形成されている。ソーストレンチ５２には、ソース接続導体５６が充填されている。このソース接続導体５６は、ソース電極層２２に接続されている。したがって、コンタクト領域５４は、ソース接続導体５６を介してソース電極層２２に電気的に接続されている。
【0024】
ゲートトレンチ４２において、トレンチ絶縁層４８は、埋込ゲート電極４４と半導体層１４との間にも介在している。言い換えれば、埋込ゲート電極４４と半導体層１４とは、トレンチ絶縁層４８によって（図２においてＹ方向に）互いに離間している。詳細な図示は省略するが、埋込ゲート電極４４は、絶縁層１６を貫通するゲート接続導体を介して、絶縁層１６上のゲート電極層に電気的に接続されている。したがって、埋込ゲート電極４４には、ゲート電極層およびゲート接続導体を通じて制御電圧が印加される。埋込ゲート電極４４に所定の閾値電圧以上の制御電圧が印加されると、ボディ領域３４（ｐ型領域）内にチャネルが（図２においてＺ方向に）形成される。このチャネルによりソース領域３６（ｎ型領域）とドリフト領域３２（ｎ型領域）とが導通することにより、ＭＩＳＦＥＴがオン状態となる。
【0025】
また、トレンチ絶縁層４８は、フィールドプレート電極４６の周囲を囲んでいる。詳細な図示は省略するが、フィールドプレート電極４６は、絶縁層１６とトレンチ絶縁層４８とを貫通するフィールドプレート接続導体を介して、ソース電極層２２に電気的に接続されている。したがって、半導体装置１０の動作時、フィールドプレート電極４６にはソース電極層２２およびフィールドプレート接続導体を通じてソース電圧が印加される。フィールドプレート電極４６にソース電圧を印加することにより、ゲートトレンチ４２の底部における電界集中を緩和してＭＩＳＦＥＴの耐圧を向上させることができる。
【0026】
［ボディダイオードの逆回復動作］
半導体装置１０によって形成されるＭＩＳＦＥＴは構造上、そのドレイン－ソース間にボディダイオードを含む。図２の構造の場合には、ボディダイオードは、ボディ領域３４（ｐ型領域）とドリフト領域３２（ｎ型領域）と半導体基板１２（ｎ型領域）とによって形成されている。このボディダイオードに順方向に電流が流れる状態（ボディダイオードのオン状態）からボディダイオードがターンオフすると、ボディダイオードに逆回復電流が流れる。
半導体装置１０によって形成されるＭＩＳＦＥＴは構造上、そのドレイン－ソース間にボディダイオードを含む。図２の構造の場合には、ボディダイオードは、ボディ領域３４（ｐ型領域）とドリフト領域３２（ｎ型領域）と半導体基板１２（ｎ型領域）とによって形成されている。このボディダイオードに順方向に電流が流れる状態（ボディダイオードのオン状態）からボディダイオードがターンオフすると、ボディダイオードに逆回復電流が流れる。
【0027】
例えば、半導体装置１０は、インバータ回路などのスイッチング素子に適用され得る。この場合、半導体装置１０（ＭＩＳＦＥＴ）のボディダイオードに順方向に電流が流れる動作状態が発生し得る。このボディダイオードがオン状態にあるとき、ドリフト領域３２は多数のキャリアで満たされる状態となる。この状態でボディダイオードに逆バイアスが印加されると、すなわちソース電極層２２がドレイン電極層２４よりも低電位となると、ボディダイオードがターンオフする。
【0028】
ボディダイオードに逆バイアスが印加されると、ドリフト領域３２に存在するキャリアのうちホールはソース電極層２２に向かって移動する一方、ドリフト領域３２に存在するキャリアのうち電子はドレイン電極層２４に向かって移動するようになる。このキャリアの移動によってボディダイオードに逆方向に電流が流れる。その結果、ボディ領域３４とドリフト領域３２との境界におけるｐｎ接合部から半導体層１４の第１面１４Ａに向かって、ドリフト領域３２内に空乏層が広がるようになる。
【0029】
このようにターンオフ時にボディダイオードに逆方向に流れる電流は、逆回復電流と呼ばれる。この逆回復電流は、一旦増加した後に、ドリフト領域３２から排出されるキャリアの減少に伴って減少する。ダイオードの順方向電流が０（ゼロ）となってから、逆回復電流がその最大値の１０％にまで減少するまでの時間は、逆回復時間と呼ばれる。また、逆回復時間の期間にわたる電流を積分した値は、逆回復電荷量と呼ばれる。
【0030】
［半導体装置のトラップレベル領域］
図１に示されるように、半導体装置１０によって形成されるＭＩＳＦＥＴは、トラップレベル領域ＴＬを含む。なお、図１では、ドレイン電極層２４（図２参照）の図示は省略されている。
図１に示されるように、半導体装置１０によって形成されるＭＩＳＦＥＴは、トラップレベル領域ＴＬを含む。なお、図１では、ドレイン電極層２４（図２参照）の図示は省略されている。
【0031】
トラップレベル領域ＴＬは、半導体層１４から移動するキャリアをトラップするべく、半導体層１４内および半導体基板１２内のいずれか一方に形成されている。トラップレベル領域ＴＬは、半導体基板１２の裏面１２Ｂから荷電粒子を照射することにより形成された結晶欠陥に起因する領域である。トラップレベル領域ＴＬには、キャリアをトラップして再結合させることにより消失させる再結合中心が多く存在しているため、半導体装置１０のボディダイオードがターンオフしたときに半導体層１４から移動するキャリア（電子）を速やかに消失させることができる。これにより、逆回復電流および逆回復時間を低減することができる。
【0032】
トラップレベル領域ＴＬは、半導体層１４内または半導体基板１２内における荷電粒子の照射位置に領域中心を有しており、その領域中心から厚さ方向に所定の広がり範囲（例えば、１μｍ以上３μｍ以下程度の厚さ）で広がるように局所的に形成されている。なお、厚さ方向とは、荷電粒子を照射する半導体基板１２の裏面１２Ｂに対して垂直な方向（すなわち、Ｙ軸方向）のことである。
【0033】
図１の例では、トラップレベル領域ＴＬは、半導体層１４に形成されている。例えば、トラップレベル領域ＴＬは、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａ（図１では下面）との間の位置において半導体層１４内に形成され得る。上記したように、ボディダイオードのターンオフ時にはｐｎ接合部から半導体層１４の第１面１４Ａに向けてドリフト領域３２内に空乏層が広がる。この空乏層が最大に広がったときの空乏層端部はゲートトレンチ４２の底面を越え得る。したがって、トラップレベル領域ＴＬをゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の位置に形成することにより、逆回復動作時に半導体層１４からドレイン電極層２４に向かって移動するキャリア（電子）のトラップ効果を高めることができる。
【0034】
ここで、ボディダイオードのターンオフ時に空乏層が最大に広がったときの空乏層端部の位置は、半導体装置１０の設計条件および動作条件に応じてある程度予測することができる。図１の例では、トラップレベル領域ＴＬは、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の中心位置から半導体層１４の第１面１４Ａまでの間の位置にトラップレベル領域ＴＬの領域中心を有するように形成されている。この場合、トラップレベル領域ＴＬの領域中心は、例えば、空乏層の最大広がり時における空乏層端部付近の位置となるように設定され得る。空乏層端部付近の位置にトラップレベル領域ＴＬ（すなわち、荷電粒子の照射位置）を設定することで、逆回復動作時におけるキャリアトラップ効果を高めることができる。
【0035】
例えば、トラップレベル領域ＴＬは、荷電粒子の照射後、低温の熱処理（低温アニール）を行うことにより形成される。荷電粒子としては、例えば、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋、または電子線などが用いられる。プロトンは、第１重粒子の一例であり、３Ｈｅ＋＋または４Ｈｅ＋＋は、第１重粒子よりも粒子質量が大きい第２重粒子の一例である。質量の大きなヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができるため、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができる。
【0036】
また、低温アニールを行うことによって、照射された荷電粒子が活性化される。例えば、荷電粒子としてヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）を選択した場合には、例えば、３２０℃以上３８０℃以下（例えば３５０℃）で３０分以上１２０分以下（例えば６０分）の熱処理を行うことにより、導入されたヘリウム原子核を活性化できる。
【0037】
ここで、荷電粒子を照射するときのエネルギーを大きくすれば、荷電粒子の飛程が長くなるため、半導体基板１２の裏面１２Ｂから遠い位置にトラップレベル領域ＴＬが形成される。反対に、荷電粒子を照射するときのエネルギーを小さくすれば、荷電粒子の飛程が短くなるため、半導体基板１２の裏面１２Ｂに近い位置にトラップレベル領域ＴＬが形成される。したがって、トラップレベル領域ＴＬの配置に応じて荷電粒子の照射エネルギーが設定される。荷電粒子の照射量は、例えば、５×１０１１個／ｃｍ２以上５×１０１２個／ｃｍ２以下に設定することができる。
【0038】
［トラップレベル領域の取り得る位置］
図３は、キャリアトラップ効果を有するトラップレベル領域のとり得る位置の例を示す半導体装置１０の概略断面図である。なお、図３は、例として４つのトラップレベル領域ＴＬ１～ＴＬ４を示しているが、とり得る位置は、図３に示された位置に限定されない。また、位置の比較を容易にするために、図３は４つのトラップレベル領域ＴＬ１～ＴＬ４を一緒に示しているが、半導体層１４内および半導体基板１２内のいずれか一方に一つのトラップレベル領域（例えば、図１のトラップレベル領域ＴＬ）が形成される。
図３は、キャリアトラップ効果を有するトラップレベル領域のとり得る位置の例を示す半導体装置１０の概略断面図である。なお、図３は、例として４つのトラップレベル領域ＴＬ１～ＴＬ４を示しているが、とり得る位置は、図３に示された位置に限定されない。また、位置の比較を容易にするために、図３は４つのトラップレベル領域ＴＬ１～ＴＬ４を一緒に示しているが、半導体層１４内および半導体基板１２内のいずれか一方に一つのトラップレベル領域（例えば、図１のトラップレベル領域ＴＬ）が形成される。
【0039】
図３において、トラップレベル領域ＴＬ１は、図１に示されたトラップレベル領域ＴＬに対応する。図１を参照して説明したように、このトラップレベル領域ＴＬ１は、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の中心位置から半導体層１４の第１面１４Ａまでの間の位置にトラップレベル領域ＴＬ１の領域中心を有するように形成されている。
【0040】
荷電粒子を照射する観点から言えば、トラップレベル領域ＴＬ１は、半導体基板１２の裏面１２Ｂから距離Ｄ１の位置において半導体層１４内に形成されている。言い換えれば、トラップレベル領域ＴＬ１は、半導体層１４の第２面１４Ｂ（図３では上面）から第１面１４Ａ（図３では下面）に向かうゲートトレンチ４２の深さ方向において、ゲートトレンチ４２の底面から距離Ｄ１１の深さ位置に形成されている。この距離Ｄ１（距離Ｄ１１）の位置、すなわちトラップレベル領域ＴＬ１の位置は、例えば、上記した空乏層の最大広がり時における空乏層端部付近の位置に設定され得る。
【0041】
トラップレベル領域ＴＬ２は、ゲートトレンチ４２の底面に隣接する位置に形成されている。なお、この例では、トラップレベル領域ＴＬ２は、ゲートトレンチ４２とは交差していない。トラップレベル領域ＴＬ２は、半導体基板１２の裏面１２Ｂから距離Ｄ２（＝Ｄ１＋Ｄ１１）の位置において半導体層１４内に形成されている。言い換えれば、トラップレベル領域ＴＬ２は、ゲートトレンチ４２の開口面（半導体層１４の第２面１４Ｂ）からゲートトレンチ４２の深さＤ１２（またはそれよりもわずかに大きい距離）に相当する位置に形成されている。このようにゲートトレンチ４２の底面に隣接する位置に形成されたトラップレベル領域ＴＬ２もキャリアをトラップする効果を有する。
【0042】
トラップレベル領域ＴＬ３は、半導体基板１２の裏面１２Ｂから距離Ｄ３の位置において半導体基板１２内に形成されている。また、トラップレベル領域ＴＬ４は、半導体基板１２の裏面１２Ｂから距離Ｄ４（＜距離Ｄ３）の位置において半導体基板１２内に形成されている。ボディダイオードのターンオフ時において、キャリア（電子）は半導体層１４から半導体基板１２を通じてドレイン電極層２４に向けて移動する。したがって、半導体基板１２内に形成されたトラップレベル領域ＴＬ３，ＴＬ４も、キャリアをトラップする効果を有する。
【0043】
一例として、スプリットゲート構造ＳＧを有する半導体装置１０が１５０Ｖ程度の素子耐圧を有するものとして製造される場合、半導体基板１２の厚さ（主面１２Ａから裏面１２Ｂまでの距離）は約９３μｍ程度、半導体層１４の厚さ（第１面１４Ａから第２面１４Ｂまでの距離）は約１５μｍ程度、パッシベーション層２６の上面から半導体層１４の第２面１４Ｂまでの距離は６μｍ程度、ゲートトレンチ４２の深さＤ１２（深さ方向の距離）は約３μｍ以上１０μｍ以下（例えば、約７μｍ程度）であり得る。
【0044】
この場合、例えば、距離Ｄ１は約９６μｍ程度に設定され得るとともに、距離Ｄ１１は約５μｍ程度に設定され得る。また、距離Ｄ２は、例えば約１０１（＝９６（Ｄ１）＋５（Ｄ１１））μｍ程度に設定され得る。例えば、トラップレベル領域が半導体層１４に形成される場合、トラップレベル領域は、ゲートトレンチ４２の深さ方向において、ゲートトレンチ４２の底面から１０μｍ以内の深さ位置に形成され得る。また、例えば、距離Ｄ３は約８７μｍ程度に設定され得るとともに、距離Ｄ４は約８２μｍ程度に設定され得る。例えば、トラップレベル領域が半導体基板１２に形成される場合、トラップレベル領域は、半導体基板１２の主面１２Ａから裏面１２Ｂに向かう方向において半導体基板１２の主面１２Ａから１５μｍ以内の深さ位置に形成され得る。
【0045】
［トラップレベル領域の形成条件と逆回復特性との関係］
次に、図４～図１２を参照してトラップレベル領域の形成条件と逆回復特性との関係について説明する。ここでは、異なる７つの条件で形成された７種類のトラップレベル領域についての逆回復特性とトラップレベル領域がない場合の逆回復特性とを比較して説明する。
次に、図４～図１２を参照してトラップレベル領域の形成条件と逆回復特性との関係について説明する。ここでは、異なる７つの条件で形成された７種類のトラップレベル領域についての逆回復特性とトラップレベル領域がない場合の逆回復特性とを比較して説明する。
【0046】
図４および図５は、第１条件１Ａ、第２条件１Ｂ、および第３条件１Ｃで形成された３種類のトラップレベル領域についての逆回復特性と、トラップレベル領域がない場合（第４条件１Ｄ）の逆回復特性とを示すグラフである。なお、図４は、半導体装置１０（ＭＩＳＦＥＴ）のボディダイオードに流れる順方向電流ＩＦと時間との関係を示す電流波形図であり、図５は、半導体装置１０のドレイン－ソース間電圧Ｖｄｓと時間との関係を示す電圧波形図である。図４および図５のグラフは、順方向電流ＩＦが例えば５Ａ（図４参照）の場合の測定結果を示している。
【0047】
図１２に示されるように、第１～第３条件１Ａ～１Ｃでは、トラップレベル領域を形成する荷電粒子としてヘリウム原子核（例えば４Ｈｅ＋＋）が使用されている。また、第１および第２条件１Ａ，１Ｂでは照射量が５×１０１１個／ｃｍ２に設定され、第３条件１Ｃでは照射量が１×１０１２個／ｃｍ２に設定されている。第４条件１Ｄでは、荷電粒子は照射されていないためトラップレベル領域は形成されていない。
【0048】
また、第１および第３条件１Ａ，１Ｃでは、図３において距離Ｄ４の位置（すなわち、半導体基板１２内）にトラップレベル領域が形成されている。第２条件１Ｂでは、図３において距離Ｄ３の位置（すなわち、半導体基板１２内）にトラップレベル領域が形成されている。
【0049】
図４および図１２に示されるように、第１～第４条件１Ａ～１Ｄを比較すると、逆回復電流Ｉｒｒ、逆回復時間ｔｒｒ、および逆回復電荷量Ｑｒｒは、第３条件１Ｃの時に最も低減されている。この結果から、荷電粒子が半導体基板１２の裏面１２Ｂからより離れた照射位置（停止位置）において半導体基板１２内に照射されかつその照射量が高いとき、逆回復特性がより向上することが分かる。また、第１～第３条件１Ａ～１Ｃの間では、ソフトリカバリー係数も第３条件１Ｃの時に最も低くなっておりノイズ耐性に優れるソフトリカバリー性が得られていることを示している。なお、第１～第３条件１Ａ～１Ｃのいずれも、第４条件１Ｄよりも優れた逆回復特性を示している。したがって、トラップレベル領域がキャリアトラップ効果を生じさせて逆回復特性を向上させていることが分かる。
【0050】
図６および図７は、第５条件２Ａ、第６条件２Ｂ、第７条件２Ｃ、および第８条件２Ｄで形成された４種類のトラップレベル領域についての逆回復特性と、トラップレベル領域がない場合（第４条件１Ｄ）の逆回復特性とを示すグラフである。なお、図６は、半導体装置１０（ＭＩＳＦＥＴ）のボディダイオードに流れる順方向電流ＩＦと時間との関係を示す電流波形図であり、図７は、半導体装置１０のドレイン－ソース間電圧Ｖｄｓと時間との関係を示す電圧波形図である。図６および図７のグラフは、順方向電流ＩＦが例えば５Ａ（図６参照）の場合の測定結果を示している。
【0051】
図１２に示されるように、第５～第８条件２Ａ～２Ｄでは、トラップレベル領域を形成する荷電粒子としてヘリウム原子核（例えば４Ｈｅ＋＋）が使用されている。また、第５および第６条件２Ａ，２Ｂでは照射量が５×１０１１個／ｃｍ２に設定され、第７条件２Ｃでは照射量が１×１０１２個／ｃｍ２に設定され、第８条件２Ｄでは照射量が５×１０１２個／ｃｍ２に設定されている。
【0052】
また、第５および第７条件２Ａ，２Ｃでは、図３において距離Ｄ１の位置（すなわち、半導体層１４内における空乏層端部付近）にトラップレベル領域が形成されている。第６条件２Ｂでは、図３において距離Ｄ２の位置（すなわち、半導体層１４内におけるゲートトレンチ４２の底面付近）にトラップレベル領域が形成されている。第８条件２Ｄでは、図３において距離Ｄ３の位置（すなわち、半導体基板１２内）にトラップレベル領域が形成されている。
【0053】
図６および図１２に示されるように、第４～第８条件１Ｄ，２Ａ～２Ｄを比較すると、逆回復電流Ｉｒｒ、逆回復時間ｔｒｒ、および逆回復電荷量Ｑｒｒは、第５～第７条件２Ａ～２Ｃの間でほぼ同じである。一方、これらの第５～第７条件２Ａ～２Ｃは、上述した第１～第３条件１Ａ～１Ｃのときよりも優れた逆回復特性を示している。この結果から、荷電粒子が半導体層１４内に照射されるとき、逆回復特性が（半導体基板１２内に照射されるときよりも）向上することが分かる。また、第５～第７条件２Ａ～２Ｃは、第１～第３条件１Ａ～１Ｃのときよりも優れたソフトリカバリー性を示している。一方、第８条件２Ｄは、第５～第７条件２Ａ～２Ｃとほぼ同じ逆回復特性を示しているが、ソフトリカバリー性については第５～第７条件２Ａ～２Ｃよりも低くなっている。
【0054】
ここで、図１２を参照して第１～第３条件１Ａ～１Ｃおよび第５～第８条件２Ａ～２Ｄについての逆回復特性以外の他の特性について検討する。図１２に示されるように、荷電粒子が半導体基板１２の裏面１２Ｂからより離れた照射位置（停止位置）に照射されかつその照射量が高くなると、ドレイン－ソース間耐圧ＢＶｄｓｓ（降伏電圧）が向上する傾向にあることが分かる。一方で、オン抵抗Ｒｏｎおよびボディダイオードの順方向電圧ＶＦは徐々に上昇する傾向にあり、ＭＩＳＦＥＴの閾値電圧Ｖｔｈは徐々に低下する傾向にあることが分かる。ボディダイオードの順方向電圧ＶＦの上昇は、ドレイン－ソース間のリーク電流を増加させる要因となり、閾値電圧Ｖｔｈの低下は、セルフターンオン現象の発生等の信頼性低下を招く要因となり得る。
【0055】
したがって、良好なオン抵抗特性、耐電流リーク特性、および良好な閾値電圧を維持しつつ、逆回復特性を向上する観点からは、第５条件２Ａで形成されたトラップレベル領域が最も望ましい。
【0056】
図８～図１１は、上記した第１～第４条件１Ａ～１Ｄおよび第５～第８条件２Ａ～２Ｄについて順方向電流ＩＦが例えば２０Ａ（図８および図１０参照）の場合の逆回復特性の測定結果を示すグラフである。図８および図１０に示されるように、順方向電流ＩＦが２０Ａの場合にも、順方向電流ＩＦが５Ａの場合と同様に、第１～第３条件１Ａ～１Ｃおよび第５～第８条件２Ａ～２Ｄのいずれも、第４条件１Ｄよりも優れた逆回復特性を示している。したがって、トラップレベル領域がキャリアトラップ効果を生じさせて逆回復特性を向上させていることが分かる。なお、ここでは図示は省略しているが、逆回復特性以外の他の特性の測定結果についても、順方向電流ＩＦが５Ａの場合に得られる結果（図１２参照）と同様な傾向を示す結果が得られている。したがって、良好なオン抵抗特性、耐電流リーク特性、および良好な閾値電圧を維持しつつ、逆回復特性を向上する観点からは、第５条件２Ａで形成されたトラップレベル領域が最も望ましい。
【0057】
［半導体装置の作用］
スプリットゲート構造ＳＧを含む半導体装置１０は、半導体層１４から移動するキャリアをトラップするべく半導体層１４内および半導体基板１２内のいずれか一方に形成されたトラップレベル領域ＴＬを含む。図１の例では、トラップレベル領域ＴＬは、半導体層１４内に形成されている。
スプリットゲート構造ＳＧを含む半導体装置１０は、半導体層１４から移動するキャリアをトラップするべく半導体層１４内および半導体基板１２内のいずれか一方に形成されたトラップレベル領域ＴＬを含む。図１の例では、トラップレベル領域ＴＬは、半導体層１４内に形成されている。
【0058】
半導体装置１０のボディダイオードに逆バイアスが印加されると、ボディダイオードに逆回復電流が流れる。このような逆回復動作時、トラップレベル領域ＴＬは半導体層１４から移動するキャリアをトラップして逆回復電流を減少させる。これにより、逆回復時間を減少させることができる。
【0059】
一実施形態の半導体装置１０は、以下の利点を有する。
（１）スプリットゲート構造ＳＧを含む半導体装置１０は、半導体層１４から移動するキャリアをトラップするべく半導体層１４内に形成されたトラップレベル領域ＴＬ（ＴＬ１）を含む。半導体装置１０のボディダイオードの逆回復動作時、トラップレベル領域ＴＬ（ＴＬ１）は、半導体層１４から移動するキャリアをトラップして逆回復電流を減少させる。これにより、逆回復時間を減少させることができる。
（１）スプリットゲート構造ＳＧを含む半導体装置１０は、半導体層１４から移動するキャリアをトラップするべく半導体層１４内に形成されたトラップレベル領域ＴＬ（ＴＬ１）を含む。半導体装置１０のボディダイオードの逆回復動作時、トラップレベル領域ＴＬ（ＴＬ１）は、半導体層１４から移動するキャリアをトラップして逆回復電流を減少させる。これにより、逆回復時間を減少させることができる。
【0060】
（２）トラップレベル領域ＴＬ（ＴＬ１）は、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の位置において半導体層１４内に形成されている。この構成では、半導体層１４を移動するキャリアをトラップする効果を高めて逆回復電流および逆回復時間を減少させることができる。
【0061】
（３）トラップレベル領域ＴＬ（ＴＬ１）は、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の中心位置から半導体層１４の第１面１４Ａまでの間の位置に形成されている。例えば、トラップレベル領域ＴＬ（ＴＬ１）は、ボディダイオードの逆回復動作時に，半導体層１４内において空乏層が最も広がったときの空乏層端部付近の位置に形成され得る。この構成では、半導体層１４を移動するキャリアをトラップする効果をより高めて逆回復電流および逆回復時間を減少させることができる。
【0062】
（４）トラップレベル領域ＴＬ２は、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の中心位置からゲートトレンチ４２の底面までの間の位置に形成されている。例えば、トラップレベル領域ＴＬ２は、半導体層１４の第２面１４Ｂから第１面１４Ａに向かうゲートトレンチ４２の深さ方向において、ゲートトレンチ４２の底面から１０μｍ以内の深さ位置に形成されている。この構成でも、半導体層１４を移動するキャリアをトラップする効果によって、逆回復電流および逆回復時間を減少させることができる。
【0063】
（５）トラップレベル領域ＴＬ３，ＴＬ４は、半導体基板１２の主面１２Ａから裏面１２Ｂに向かう方向において半導体基板１２の主面１２Ａから１５μｍ以内の深さ位置に形成されている。このように、トラップレベル領域ＴＬ３，ＴＬ４が半導体基板１２に形成されている場合でも、半導体層１４から半導体基板１２に移動したキャリアをトラップする効果によって、逆回復電流および逆回復時間を減少させることができる。
【0064】
（６）トラップレベル領域ＴＬ（ＴＬ１，ＴＬ２，ＴＬ３，またはＴＬ４）を形成する荷電粒子としてヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）を用いることで、再結合中心の厚さ方向の分布域を狭くすることができる。これにより、トラップレベル領域ＴＬの厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができる。
【0065】
［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0066】
・トラップレベル領域の位置は、上記実施形態で説明した位置（すなわち、各トラップレベル領域ＴＬ１～ＴＬ４の位置）に限定されない。トラップレベル領域は、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の位置において半導体層１４内に形成されていればよい。したがって、トラップレベル領域は、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の中心位置から半導体層１４の第１面１４Ａまでの間の位置に形成されてもよいし、あるいは、ゲートトレンチ４２の底面と半導体層１４の第１面１４Ａとの間の中心位置からゲートトレンチ４２の底面までの間の位置に形成されてもよい。
【0067】
・逆回復特性を向上させる観点から、トラップレベル領域は、スプリットゲート構造ＳＧの動作に影響を及ばさない範囲において、スプリットゲート構造ＳＧと交差する位置において半導体層１４内に形成されてもよい。
【0068】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば、「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
【0069】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図６に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0070】
本開示で使用される「第１～」、「第２～」などの数詞は単に構成部品を明確に区別するために用いたものであり、必ずしも順番どおりの構成部品を備えることが必須とされるものではない。
【0071】
［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0072】
（付記Ａ１）
主面（１２Ａ）および前記主面（１２Ａ）とは反対側の裏面（１２Ｂ）を含む半導体基板（１２）と、
前記半導体基板（１２）の前記主面（１２Ａ）に接する第１面（１４Ａ）および前記第１面（１４Ａ）とは反対側の第２面（１４Ｂ）を含むとともに、前記第２面（１４Ｂ）に凹設されたゲートトレンチ（４２）を含む半導体層（１４）と、
前記ゲートトレンチ（４２）内に設けられたスプリットゲート構造（ＳＧ）と、
前記ゲートトレンチ（４２）に充填されるとともに前記半導体層（１４）の前記第２面（１４Ｂ）を覆う絶縁層（１６，４８）と、
前記半導体層（１４）から移動するキャリアをトラップするべく前記半導体層（１４）内および前記半導体基板（１２）内のいずれか一方に形成されたトラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）と、
を備える半導体装置（１０）。
主面（１２Ａ）および前記主面（１２Ａ）とは反対側の裏面（１２Ｂ）を含む半導体基板（１２）と、
前記半導体基板（１２）の前記主面（１２Ａ）に接する第１面（１４Ａ）および前記第１面（１４Ａ）とは反対側の第２面（１４Ｂ）を含むとともに、前記第２面（１４Ｂ）に凹設されたゲートトレンチ（４２）を含む半導体層（１４）と、
前記ゲートトレンチ（４２）内に設けられたスプリットゲート構造（ＳＧ）と、
前記ゲートトレンチ（４２）に充填されるとともに前記半導体層（１４）の前記第２面（１４Ｂ）を覆う絶縁層（１６，４８）と、
前記半導体層（１４）から移動するキャリアをトラップするべく前記半導体層（１４）内および前記半導体基板（１２）内のいずれか一方に形成されたトラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）と、
を備える半導体装置（１０）。
【0073】
（付記Ａ２）
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２）は、前記ゲートトレンチ（４２）の底面と前記半導体層（１４）の前記第１面（１４Ａ）との間の位置において前記半導体層（１４）内に形成されている、付記Ａ１に記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２）は、前記ゲートトレンチ（４２）の底面と前記半導体層（１４）の前記第１面（１４Ａ）との間の位置において前記半導体層（１４）内に形成されている、付記Ａ１に記載の半導体装置（１０）。
【0074】
（付記Ａ３）
前記トラップレベル領域（ＴＬ；ＴＬ１）は、前記ゲートトレンチ（４２）の前記底面と前記半導体層（１４）の前記第１面（１４Ａ）との間の中心位置から前記半導体層（１４）の前記第１面（１４Ａ）までの間の位置に形成されている、付記Ａ２に記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ；ＴＬ１）は、前記ゲートトレンチ（４２）の前記底面と前記半導体層（１４）の前記第１面（１４Ａ）との間の中心位置から前記半導体層（１４）の前記第１面（１４Ａ）までの間の位置に形成されている、付記Ａ２に記載の半導体装置（１０）。
【0075】
（付記Ａ４）
前記トラップレベル領域（ＴＬ２）は、前記ゲートトレンチ（４２）の前記底面と前記半導体層（１４）の前記第１面（１４Ａ）との間の中心位置から前記ゲートトレンチ（４２）の前記底面までの間の位置に形成されている、付記Ａ２に記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ２）は、前記ゲートトレンチ（４２）の前記底面と前記半導体層（１４）の前記第１面（１４Ａ）との間の中心位置から前記ゲートトレンチ（４２）の前記底面までの間の位置に形成されている、付記Ａ２に記載の半導体装置（１０）。
【0076】
（付記Ａ５）
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２）は、前記半導体層（１４）の前記第２面（１４Ｂ）から前記第１面（１４Ａ）に向かう前記ゲートトレンチ（４２）の深さ方向において、前記ゲートトレンチ（４２）の前記底面から１０μｍ以内の深さ位置に形成されている、付記Ａ４に記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２）は、前記半導体層（１４）の前記第２面（１４Ｂ）から前記第１面（１４Ａ）に向かう前記ゲートトレンチ（４２）の深さ方向において、前記ゲートトレンチ（４２）の前記底面から１０μｍ以内の深さ位置に形成されている、付記Ａ４に記載の半導体装置（１０）。
【0077】
（付記Ａ６）
前記半導体層（１４）は、
前記半導体層（１４）の前記第１面（１４Ａ）を含み、前記半導体基板（１２）の前記主面（１２Ａ）上に形成されたドリフト領域（３２）と、
前記ドリフト領域（３２）上に形成されたボディ領域（３４）と、
前記半導体層（１４）の前記第２面（１４Ｂ）を含み、前記ボディ領域（３４）上に形成されたソース領域（３６）と、を含み、
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２）は前記ドリフト領域（３２）に形成されている、付記Ａ１に記載の半導体装置（１０）。
前記半導体層（１４）は、
前記半導体層（１４）の前記第１面（１４Ａ）を含み、前記半導体基板（１２）の前記主面（１２Ａ）上に形成されたドリフト領域（３２）と、
前記ドリフト領域（３２）上に形成されたボディ領域（３４）と、
前記半導体層（１４）の前記第２面（１４Ｂ）を含み、前記ボディ領域（３４）上に形成されたソース領域（３６）と、を含み、
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２）は前記ドリフト領域（３２）に形成されている、付記Ａ１に記載の半導体装置（１０）。
【0078】
（付記Ａ７）
前記トラップレベル領域（ＴＬ；ＴＬ１）は、逆回復動作時に前記半導体層（１４）内に空乏層が最も広がるときの空乏層端部付近に形成されている、付記Ａ１～Ａ６のうちのいずれか一つに記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ；ＴＬ１）は、逆回復動作時に前記半導体層（１４）内に空乏層が最も広がるときの空乏層端部付近に形成されている、付記Ａ１～Ａ６のうちのいずれか一つに記載の半導体装置（１０）。
【0079】
（付記Ａ８）
前記トラップレベル領域（ＴＬ３；ＴＬ４）は、前記半導体基板（１２）の前記主面（１２Ａ）から前記裏面（１２Ｂ）に向かう方向において前記半導体基板（１２）の前記主面（１２Ａ）から１５μｍ以内の深さ位置に形成されている、付記Ａ１に記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ３；ＴＬ４）は、前記半導体基板（１２）の前記主面（１２Ａ）から前記裏面（１２Ｂ）に向かう方向において前記半導体基板（１２）の前記主面（１２Ａ）から１５μｍ以内の深さ位置に形成されている、付記Ａ１に記載の半導体装置（１０）。
【0080】
（付記Ａ９）
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）は、前記半導体層（１４）内または前記半導体基板（１２）内において前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）の領域中心から厚さ方向に所定の広がり範囲で形成されている、付記Ａ１～Ａ８のうちのいずれか一つに記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）は、前記半導体層（１４）内または前記半導体基板（１２）内において前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）の領域中心から厚さ方向に所定の広がり範囲で形成されている、付記Ａ１～Ａ８のうちのいずれか一つに記載の半導体装置（１０）。
【0081】
（付記Ａ１０）
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）は、第１重粒子、前記第１重粒子よりも粒子質量が大きい第２重粒子、および電子線のうちのいずれか一つの照射によって形成されている、付記Ａ１～Ａ９のうちのいずれか一つに記載の半導体装置（１０）。
前記トラップレベル領域（ＴＬ；ＴＬ１；ＴＬ２；ＴＬ３；ＴＬ４）は、第１重粒子、前記第１重粒子よりも粒子質量が大きい第２重粒子、および電子線のうちのいずれか一つの照射によって形成されている、付記Ａ１～Ａ９のうちのいずれか一つに記載の半導体装置（１０）。
【0082】
（付記Ａ１１）
前記第１重粒子がプロトンを含む、付記Ａ１０に記載の半導体装置（１０）。
（付記Ａ１２）
前記第２重粒子が３Ｈｅ＋＋または４Ｈｅ＋＋を含む、付記Ａ１０に記載の半導体装置（１０）。
前記第１重粒子がプロトンを含む、付記Ａ１０に記載の半導体装置（１０）。
（付記Ａ１２）
前記第２重粒子が３Ｈｅ＋＋または４Ｈｅ＋＋を含む、付記Ａ１０に記載の半導体装置（１０）。
【0083】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0084】
１０…半導体装置
１２…半導体基板
１２Ａ…主面
１２Ｂ…裏面
１４…半導体層
１４Ａ…第１面
１４Ｂ…第２面
１６…絶縁層
２２…ソース電極層
２４…ドレイン電極層
２６…パッシベーション層
３２…ドリフト領域
３４…ボディ領域
３６…ソース領域
４２…ゲートトレンチ
４４…埋込ゲート電極
４６…フィールドプレート電極
４８…トレンチ絶縁層
ＳＧ…スプリットゲート構造
ＴＬ…トラップレベル領域
ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４…トラップレベル領域
１２…半導体基板
１２Ａ…主面
１２Ｂ…裏面
１４…半導体層
１４Ａ…第１面
１４Ｂ…第２面
１６…絶縁層
２２…ソース電極層
２４…ドレイン電極層
２６…パッシベーション層
３２…ドリフト領域
３４…ボディ領域
３６…ソース領域
４２…ゲートトレンチ
４４…埋込ゲート電極
４６…フィールドプレート電極
４８…トレンチ絶縁層
ＳＧ…スプリットゲート構造
ＴＬ…トラップレベル領域
ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４…トラップレベル領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】