特開 2023-111073 圧電素子アレイ基板の製造方法、圧電素子アレイ基板及び分極装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023111073

(43)【公開日】2023-08-10

(54)【発明の名称】圧電素子アレイ基板の製造方法、圧電素子アレイ基板及び分極装置

(51)【国際特許分類】

   H10N 30/045 20230101AFI20230803BHJP

   H10N 30/30 20230101ALI20230803BHJP

【ＦＩ】

H01L41/257

H01L41/113

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022012710

(22)【出願日】2022-01-31

(71)【出願人】

【識別番号】518078142

【氏名又は名称】上海天馬微電子有限公司

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】世良 賢二

(72)【発明者】

【氏名】林 健一

(72)【発明者】

【氏名】芳賀 浩史

(72)【発明者】

【氏名】竹内 伸

(57)【要約】

【課題】好適に圧電素子アレイ基板を製造する。
【解決手段】圧電素子アレイ基板の製造方法は、基板上に、１以上の薄膜トランジスタを含む、複数の圧電素子制御回路を形成する。製造方法は、基板上に、複数の圧電素子を形成する。製造方法は、複数の圧電素子及び複数の圧電素子制御回路を形成した後に、１以上の薄膜トランジスタを、リーク電流が増加した状態に維持して、複数の圧電素子の圧電材料層に電界を与えて圧電材料を分極させる。
【選択図】図５

【特許請求の範囲】

【請求項1】

圧電素子アレイ基板の製造方法であって、
基板上に、１以上の薄膜トランジスタを含む、複数の圧電素子制御回路を形成し、
前記基板上に、複数の圧電素子を形成し、
前記複数の圧電素子及び前記複数の圧電素子制御回路を形成した後に、前記１以上の薄膜トランジスタを、リーク電流が増加した状態に維持して、前記複数の圧電素子の圧電材料層に電界を与えて圧電材料を分極させる、
圧電素子アレイ基板の製造方法。

【請求項2】

請求項１に記載の圧電素子アレイ基板の製造方法であって、
前記圧電素子アレイ基板を加熱することで、前記１以上の薄膜トランジスタを前記リーク電流が増加する状態に維持する、
圧電素子アレイ基板の製造方法。

【請求項3】

請求項２に記載の圧電素子アレイ基板の製造方法であって、
前記圧電素子アレイ基板を、６０℃以上１００℃以下の状態に維持する、
圧電素子アレイ基板の製造方法。

【請求項4】

請求項３に記載の圧電素子アレイ基板の製造方法であって、
前記圧電素子アレイ基板を、７０℃以上９０℃以下の状態に維持する、
圧電素子アレイ基板の製造方法。

【請求項5】

請求項１に記載の圧電素子アレイ基板の製造方法であって、
前記１以上の薄膜トランジスタに光を照射することによって、前記１以上の薄膜トランジスタを前記リーク電流が増加する状態に維持する、
圧電素子アレイ基板の製造方法。

【請求項6】

請求項５に記載の圧電素子アレイ基板の製造方法であって、
前記基板側から前記１以上の薄膜トランジスタに光を照射する、
圧電素子アレイ基板の製造方法。

【請求項7】

請求項１に記載の圧電素子アレイ基板の製造方法であって、
前記１以上の薄膜トランジスタに光を照射すると共に前記圧電素子アレイ基板を加熱することによって、前記１以上の薄膜トランジスタを前記リーク電流が増加する状態に維持する、
圧電素子アレイ基板の製造方法。

【請求項8】

請求項１に記載の圧電素子アレイ基板の製造方法であって、
増加された前記リーク電流は、前記圧電素子の面積×０．１Ａ以上である、
圧電素子アレイ基板の製造方法。

【請求項9】

圧電素子アレイ基板であって、
基板と、
前記基板上の、複数の圧電素子を含む圧電素子アレイと、
前記基板上の、前記複数の圧電素子を制御する薄膜トランジスタアレイと、
を含み、
薄膜トランジスタアレイは、前記複数の圧電素子それぞれを制御する、複数の圧電素子制御回路を含み、
前記１以上の薄膜トランジスタそれぞれの、８０℃におけるリーク電流は、前記圧電素子の面積×０．１Ａ以上である、
圧電素子アレイ基板。

【請求項10】

請求項８に記載の圧電素子アレイ基板であって、
前記１以上の薄膜トランジスタそれぞれの、８０℃におけるリーク電流は、２．５Ｅ－１１Ａ以上である、
圧電素子アレイ基板。

【請求項11】

圧電素子アレイ基板の圧電材料を分極させる分極装置であって、
前記圧電素子アレイ基板は、
絶縁基板と、
前記絶縁基板上の、１以上の薄膜トランジスタを含む、複数の圧電素子制御回路と、
前記絶縁基板上の、圧電材料層を含む複数の圧電素子と、
を含み、
前記分極装置は、
プラズマ放電装置と、
前記圧電素子アレイ基板を前記絶縁基板側から支持する光透過性ステージと、
前記圧電素子アレイ基板を加熱する加熱装置と、
前記光透過性ステージの裏側から前記圧電素子アレイ基板に光を照射する光源システムと、
を含み、
前記プラズマ放電装置は、前記圧電素子アレイ基板に前記光を照射しかつ加熱した状態において、前記圧電素子アレイ基板を帯電させることで前記複数の圧電素子の圧電材料層を分極させる、
分極装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、圧電素子アレイ基板の製造方法及び圧電素子アレイ基板及び分極装置に関する。

【背景技術】

【0002】

圧電素子アレイは、超音波センサ、超音波トランスデューサアレイ、指紋センサ等、様々な装置で利用されている。近年、圧電素子と、その圧電素子を駆動制御する薄膜トランジスタ（ＴＦＴ）画素回路とを、アレイ化し構成した、アクティブマトリクス超音波指紋センサが製品化された。

【0003】

ＬＣＤ等に使用されている低温ポリシリコン（ＬＴＰＳ）ＴＦＴアレイの上部に薄膜圧電素子を作成することで、超音波指紋センサを構成する。超音波指紋センサの製造工程は、通常のＬＴＰＳの工程を用いてＴＦＴアレイを作成したのちに圧電素子を作成する。そして、最後に、圧電素子の圧電性発現のために、１０００Ｖ程度の高電圧処理（分極）が必要である。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０１８／００４６８３６号

【特許文献2】米国特許出願公開第２０１８／００３１６８６号

【発明の概要】

【発明が解決しようとする課題】

【0005】

圧電素子の製造は、圧電材料に抗電界より高い電界を印加することで、材料を分極させる処理を含む。具体的には、通常圧電性能を発現させるため、１００Ｖ／μｍ程度（実電圧１０００Ｖ）の高電界が必要である。一方、ＴＦＴアレイにより圧電素子アレイを駆動制御する超音波センサ等では、圧電素子にＴＦＴが接続されている。圧電素子からの信号の読み出し検出のためには、これらＴＦＴのＯＦＦ電流が小さいことが求められる。しかしＴＦＴのリーク電流が小さいと、分極処理中にＴＦＴにかかる電圧が高くなり、分極処理中工程で破損しやすい。

【課題を解決するための手段】

【0006】

本開示の一態様は、圧電素子アレイ基板の製造方法であって、基板上に、１以上の薄膜トランジスタを含む、複数の圧電素子制御回路を形成し、前記基板上に、複数の圧電素子を形成し、前記複数の圧電素子及び前記複数の圧電素子制御回路を形成した後に、前記１以上の薄膜トランジスタを、リーク電流が増加した状態に維持して、前記複数の圧電素子の圧電材料層に電界を与えて圧電材料を分極させる、ことを含む。

【0007】

本開示の一態様は、圧電素子アレイ基板であって、基板と、前記基板上の、複数の圧電素子を含む圧電素子アレイと、前記基板上の、前記複数の圧電素子を制御する薄膜トランジスタアレイと、を含み、薄膜トランジスタアレイは、前記複数の圧電素子それぞれを制御する、複数の圧電素子制御回路を含み、前記１以上の薄膜トランジスタそれぞれの、８０℃におけるリーク電流は、前記圧電素子の面積×０．１Ａ以上である。

【0008】

本開示の一態様は、圧電素子アレイ基板の圧電材料を分極させる分極装置であって、前記圧電素子アレイ基板は、絶縁基板と、前記絶縁基板上の、１以上の薄膜トランジスタを含む、複数の圧電素子制御回路と、前記絶縁基板上の、圧電材料層を含む複数の圧電素子と、を含む。前記分極装置は、プラズマ放電装置と、前記圧電素子アレイ基板を前記絶縁基板側から支持する圧電素子アレイ光透過性ステージと、前記圧電素子アレイ基板を加熱する加熱装置と、前記光透過性ステージの裏側から前記圧電素子アレイ基板に光を照射する光源システムと、を含む。前記プラズマ放電装置は、前記圧電素子アレイ基板に前記光を照射しかつ加熱した状態において、前記圧電素子アレイを帯電させることで前記複数の圧電素子の圧電材料層を分極させる。

【発明の効果】

【0009】

本開示の一態様によれば、好適に圧電素子アレイ基板を製造できる。

【図面の簡単な説明】

【0010】

【図1】実施形態の超音波センサの構成を示したブロック図である。

【図2】実施形態の圧電素子アレイ基板の画素の回路構成を示した回路図である。

【図3】本開示の超音波センサで、超音波を発振し、さらに、反射超音波を受信するための動作を示したタイミングチャートである。

【図4】超音波センサの断面構造の一部を模式的に示す。

【図5】超音波センサの製造方法の一例のフローチャートを示す。

【図6】分極処理における画素回路の構成を模式的に示す。

【図7】Ｐチャネル型の薄膜トランジスタの、異なる温度における、ゲート電圧とドレイン電流との関係を示す。

【図8】異なる温度における、圧電素子への印加電界Ｅと電荷密度Ｄのヒステリシス曲線（Ｄ－Ｅヒステリシス曲線）の測定結果を示す。

【図9】圧電素子の抗電界Ｅｃと温度の関係、及び、残留分極Ｐｒと温度の関係を示す。

【図10】光を照射した状態での分極処理を模式的に示す。

【図11】圧電素子アレイ基板の薄膜トランジスタのＯＦＦ電流とその破壊電界との関係を示す。

【図12】光を照射した状態での分極処理を行う装置の構成例を模式的に示す。

【発明を実施するための形態】

【0011】

以下において、本開示のイメージセンサについて図面を参照して詳細に説明する。各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。また、スイッチング素子あるいは増幅素子として用いられる非線形素子についてトランジスタという呼称を用いるが、トランジスタはＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）を含む。

【0012】

本開示の圧電素子アレイ基板は、例えば、医療又は産業用の検査分野で利用される超音波センサや、指紋や物体の検出のために超音波センサに利用可能である。また様々用途で利用され得る音波発生装置に適用することができる。現在実用化されている超音波センサは孤立の圧電素子を複数配列し構成されているが、薄型で高精細な超音波センサのために薄膜トランジスタのアレイで駆動するアクティブマトリクス型の超音波センサの実用化がはじまっている。

【0013】

圧電素子の製造は、圧電材料に抗電界より高い電界を印加することで、材料を分極させる処理を含む。具体的には、通常圧電性能を発現させるため、１００Ｖ／μｍ程度（実電圧１０００Ｖ）の高電界が必要である。一方、ＴＦＴアレイにより圧電素子アレイを駆動制御する圧電素子アレイ基板では、圧電素子に薄膜トランジスタが接続されている。圧電素子からの信号の読み出し検出のためには、これら薄膜トランジスタのＯＦＦ電流が小さいことが求められる。しかし薄膜トランジスタのリーク電流が小さいと、分極処理中に薄膜トランジスタにかかる電圧が高くなり、破損しやすい。

【0014】

本明細書一実施形態は、圧電素子の分極処理において薄膜トランジスタが所望のリーク電流を有するように、圧電素子アレイ基板を構成又は製造する。これにより、圧電素子アレイ基板の製造における薄膜トランジスタの破損の可能性を大きく低減することができる。

【0015】

［装置構成］
図１は実施形態１に係る超音波センサの構成例を示したブロック図である。本開示の超音波センサ１０は、圧電素子アレイ基板１１と制御回路を含む。制御回路は、マルチプレクサ回路１５、駆動回路１４、信号検出回路１６、主制御回路１８を含む。

【0016】

圧電素子アレイ基板１１は、絶縁性基板（たとえばガラス基板）と、絶縁性基板上に画素１３が縦横のマトリクス状に配置された画素領域１２を含む。マルチプレクサ回路１５は、圧電素子アレイ基板１１の絶縁性基板上に形成されており、図１における縦方向に配列した画素列の各々の信号線に接続され、マルチプレクサ回路で時系列に変換することにより、信号線の本数を削減したうえで、信号検出回路で検出を行う。

【0017】

駆動回路１４は、画素１３による超音波の生成及び検出ため、画素１３を駆動制御する。マルチプレクサ回路１５は、信号線が伝送する画素１３からの超音波検出信号を受けて、信号検出回路１６に対して出力する。信号検出回路１６は、マルチプレクサ回路で時系列に変換された信号線それぞれからの信号を検出する。主制御回路１８は、駆動回路１４及びマルチプレクサ回路１５、信号検出回路１６を制御する。駆動回路１４、信号検出回路１６及び主制御回路１８は、圧電素子アレイ基板１１上に、又は、圧電素子アレイ基板１１と別の部品として実装されよい。

【0018】

［画素回路］
図２は一つの画素１３及びその画素回路（圧電素子制御回路）の構成を示した回路図である。画素１３は、圧電素子ＰＥである。この圧電素子ＰＥは超音波の発振と受信の両方の機能を有する。圧電素子ＰＥの上部電極が符号ＴＸで指示されている。圧電素子ＰＥにおいて、受信した反射超音波振動に応じた電圧ＶＲＸが誘起される。本開示の超音波センサ１０の一つの画素回路は、３つの薄膜トランジスタＴＲ１、ＴＲ２、ＴＲ３、及びダイオードＤ１を含んでいる。薄膜トランジスタの半導体材料は、例えば、低温ポリシリコン、酸化物半導体、又はアモルファスシリコンである。

【0019】

ダイオードＤ１のカソード端子が、トランジスタＴＲ１のゲート端子とトランジスタＴＲ３のソース／ドレイン端子との間のノードＮ１に接続されている。アノード端子は、ダイオードバイアス線ＰＡに接続されている。トランジスタＴＲ１のソース／ドレイン端子の一方は電源線ＰＰに接続され、ソース／ドレイン端子の他方は、トランジスタＴＲ２のソース／ドレイン端子の一方に接続されている。

【0020】

トランジスタＴＲ２のゲート端子は制御線Ｇｎに接続されている。トランジスタＴＲ２のソース／ドレイン端子の他法は、信号線Ｄｍに接続されている。トランジスタＴＲ３のゲート端子は制御線Ｒｎに接続されている。トランジスタＴＲ３のソース／ドレイン端子は、ダイオードＤ１のアノード端子及びカソード端子に接続されている。

【0021】

トランジスタＴＲ１（増幅トランジスタ）は、圧電素子ＰＥの一端の電位を増幅する機能を実現する。トランジスタＴＲ２は、スイッチ素子であって、画素回路からの出力を制御する機能を実現する。トランジスタＴＲ３はスイッチ素子であって、圧電素子ＰＥの一端及びトランジスタＴＲ１のゲート電極の電位をリセットする機能を実現する。

【0022】

図１に示した超音波センサ１０では、縦方向に複数の画素１３が配列した画素列１つに対して１本の信号線Ｄｍが存在する。同一画素列の画素１３は、すべて信号線Ｄｍに接続されている。この信号線Ｄｍは、圧電素子アレイ基板１１端部において、一つのマルチプレクサ回路１５に接続されている。

【0023】

図３は、本開示の超音波センサ１０で、超音波を発振し、さらに、反射超音波を受信するための動作を示したタイミングチャートである。時刻Ｔ１から時刻Ｔ２の期間は、超音波発振期間である。

【0024】

時刻Ｔ１において、駆動回路１４は、制御線Ｒｎの電位を、ローレベルからハイレベルに変化させる。これにより、トランジスタＴＲ３はＯＮとなる。駆動回路１４は、ダイオードバイアス線ＰＡの電位をローレベルに維持する。この結果、圧電素子ＰＥの下部電極の電位が固定される。トランジスタＴＲ３ＯＮした後、駆動回路１４は、圧電素子ＰＥの上部電極ＴＸに励起信号を与える。これにより、全ての圧電素子ＰＥが振動して、超音波が発振される。その後、駆動回路１４は、上部電極ＴＸへの信号を停止する。

【0025】

上部電極ＴＸへの信号を停止した後、時刻Ｔ２において、駆動回路１４は、制御線Ｒｎの電位を、ハイレベルからローレベルに変化させる。これにより、トランジスタＴＲ３はＯＦＦとなる。

【0026】

時刻Ｔ２から、圧電素子ＰＥは、反射超音波を受信する。ＴＲ３がＯＦＦの状態なので下部電極がフローティングになり超音波の受信によって下部電極に誘起電圧ＶＲＸが発生する。図３において、圧電素子ＰＥが超音波を受信していない場合、誘起電圧ＶＲＸは０であり、超音波を受信している場合、誘起電圧ＶＲＸは０より大きい。

【0027】

時刻Ｔ２において、駆動回路１４は、ダイオードバイアス線ＰＡの電位を、ローレベルからハイレベルに変化させる。ダイオードバイアスは、誘起電位ＶＲＸを、トランジスタＴＲ１が信号線Ｄｍに出力する最適なバイアス電圧に調整する。

【0028】

時刻Ｔ２において、駆動回路１４は制御線Ｇｎの電位をローレベルからハイレベルに変化させる。これにより、トランジスタＴＲ２がＯＮ状態になり、トランジスタＴＲ１は、誘起電位ＶＲＸを増幅して、信号線Ｄｍに出力する。

【0029】

時刻Ｔ３において、駆動回路１４は制御線Ｇｎの電位をハイレベルからローレベルに変化させる。これにより、トランジスタＴＲ２がＯＦＦ状態になり、誘起電圧ＶＲＸの読み取りが終了する。本タイミングチャートは１画素のみの動作を説明したものであるが、複数の画素を有する場合複数の制御線Ｒｎ、Ｇｎ及び複数の信号線Ｄｍを用いて各画素のＶｒｘを読み取る。

【0030】

［素子構造］
図４は、超音波センサ１０の断面構造の一部を模式的に示す。以下の説明において、上下は、図面における上下を示す。超音波センサ１０は、絶縁基板１５１と、絶縁基板１５１と対向する媒体２００とを含む。媒体２００は、例えば、樹脂又はガラスの可撓性又は不当性の絶縁基板である。均一な絶縁体の他、超音波に影響をあたえない薄型ディスプレイ基板を用いることも可能である。超音波センサ１０から発信された超音波は、媒体２００の超音波センサに対抗する面で反射され超音波センサ１０にもどってくる。媒体２００の表面に例えば人体の皮膚などが存在すると、超音波の反射率が変化する。反射超音波の強弱で、皮膚の有無をセンスすることができる。

【0031】

超音波センサ１０は、絶縁基板１５１上に、複数の下部電極１６２と、１つの上部電極１６６と、圧電材料層１６５とを含む。圧電材料は有機又は無機材料であってよく、例えば、ポリフッ化ビニリデン（ＰＶＤＦ）やチタン酸ジルコン酸鉛（ＰＺＴ）を使用できる。

【0032】

一つの下部電極１６２、上部電極１６６の一部、及び圧電材料層１６５の一部が、一つの圧電素子（画素とも呼ぶ）を構成する。上部電極や圧電材料層は、圧電素子毎に分離されていてもよい。上部電極１６６と下部電極１６２との間に、１つの圧電材料層１６５が配置されている。複数の下部電極１６２は、平坦化膜１６１の面上に配置され、下部電極１６２の上に圧電材料層１６５が配置されている。

【0033】

超音波センサ１０は、それぞれが複数のスイッチを含む複数の回路を含む。複数の回路の各々は、圧電素子を駆動制御し、画素回路とも呼ぶ。画素回路は、絶縁基板１５１と下部電極１６２との間に形成され、複数の下部電極１６２の各々に供給する電位を制御する。図２に示す構成例は、超音波を発し、反射波を受ける側（図面上側）に、複数の圧電素子に共通の上部電極１６６が配置される。上部電極１６６は、画素領域１２の全面を完全に覆う形状を有する。なお、圧電素子と回路の積層位置関係が逆であってもよい。

【0034】

図４は、画素回路において、トランジスタＴＲ３と、トランジスタＴＲ１のゲート電極１５７Ｂとを示す。絶縁基板１５１は、例えばガラス又は樹脂で形成されており、不撓性又は可撓性基板である。なお、以下の説明において、絶縁基板１５１に近い側を下側、遠い側を上側と記す。絶縁体の下地絶縁層１５２が、絶縁基板１５１上に形成され、その上に、半導体活性層１５５が積層されている。半導体活性層１５５は、低抵抗のソース／ドレイン領域と、それらの間の高抵抗のチャネル領域とを含む。

【0035】

半導体活性層１５５は、ゲート絶縁層１５６で覆われている。ゲート絶縁層１５６を介して、半導体活性層１５５の上にゲート電極が形成されている。図４は、トランジスタＴＲ３のゲート電極１５７Ａと、トランジスタＴＲ１のゲート電極１５７Ｂとを示す。ゲート電極１５７Ａ、１５７Ｂの層上に層間絶縁膜１５８が形成されている。

【0036】

画素領域１２内において、層間絶縁膜１５８上にソース／ドレイン電極１５９、１６０が形成されている。ソース／ドレイン電極１５９、１６０は、例えば、Ａｌ系合金で形成される。ソース／ドレイン電極１５９、１６０は、層間絶縁膜１５８のコンタクトホールに形成されたコンタクト部１６８、１６９によって、半導体活性層１５５に接続されている。

【0037】

配線部１７１が、トランジスタＴＲ３のソース／ドレイン電極１６０から延びており、層間絶縁膜１５８のコンタクトホールに形成されたコンタクト部１７２によって、トランジスタＴＲ１のゲート電極１５７Ｂに接続されている。配線部１７１とソース／ドレイン電極１６０とは、同一金属層含まれ、連続している。

【0038】

ソース／ドレイン電極１５９、１６０及び配線部１７１の上に、絶縁性の平坦化膜１６１が形成される。絶縁性の平坦化膜１６１の上に、下部電極１６２が形成されている。下部電極１６２は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部によってソース／ドレイン電極１６０に接続されている。画素回路は、下部電極１６２の下側に形成されている。

【0039】

下部電極１６２の上に、圧電材料層１６５が形成されている。圧電材料層１６５は、下部電極１６２の上面及び平坦化膜の上面に接触している。圧電材料層１６５の上に、接触して、上部電極１６６が形成されている。下部電極１６２、圧電材料層１６５の一部及び上部電極１６６の一部の積層膜が、圧電素子を構成する。

【0040】

［製造方法］
超音波センサ１０の製造方法の一例を説明する。以下の説明において、同一工程で（同時に）形成される要素は、同一層の要素である。図５は、超音波センサ１０の製造方法の一例のフローチャートを示す。

【0041】

超音波センサ１０の製造は、まず、ＴＦＴアレイを絶縁基板１５１上に形成する（Ｓ１１）。具体的に説明する。製造は、まず、絶縁基板１５１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって例えばシリコン窒化物やシリコン酸化物を堆積して、下地絶縁層１５２を形成する。

【0042】

次に、公知の低温ポリシリコンＴＦＴ製造技術を用いて、半導体活性層１５５を含む層（ポリシリコン層）を形成する。例えば、ＣＶＤ法によってアモルファスシリコンを堆積し、ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）により結晶化してポリシリコン層を形成できる。

【0043】

次に、半導体活性層１５５を含むポリシリコン層上に、ＣＶＤ法等によって、例えばシリコン酸化膜を付着してゲート絶縁層１５６を形成する。更に、スパッタ法等により金属材料を堆積し、パターニングを行って、ゲート電極１５７Ａ、１５Ｂを含む金属層を形成する。

【0044】

金属層は、ゲート電極１５７の他、配線を含むことができる。金属層は、例えばＭｏ、Ｗ、Ｎｂ、ＭｏＷ、ＭｏＮｂ、Ａｌ、Ｎｄ、Ｔｉ、Ｃｕ、Ｃｕ合金、Ａｌ合金、Ａｇ、Ａｇ合金からなる群より選択される一つの物質の単一層で形成する、又は、配線抵抗を減少させるために低抵抗物質であるＭｏ、Ｃｕ、Ａｌ、またはＡｇの２層構造またはそれ以上の多重膜構造からなる群より選択される一つの積層であってもよい。

【0045】

次に、Ｎ型ＴＦＴを形成するためには、ゲート電極１５７Ａ、１５７Ｂの形成前にＮ型の高濃度不純物をドーピングしておいた半導体活性層１５５に、ゲート電極１５７Ａをマスクとして追加不純物ドーピングを施して低濃度不純物層を形成することにより、ＴＦＴにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成する。次にＰ型ＴＦＴを形成するためＮ型ＴＦＴを作成した部分以外に、ゲート電極１５７Ａをマスクとして、Ｐ型の不純物をドーピングしてソースドレイン構造を形成する。次に、ＣＶＤ法等によって、例えばシリコン酸化膜等を堆積して層間絶縁膜１５８を形成する。

【0046】

層間絶縁膜１５８及びゲート絶縁層１５６、に異方性エッチングを行い、コンタクトホールを開口する。ソース／ドレイン電極１５９、１６０と半導体活性層１５５とを接続するコンタクト部１６８、１６９、並びに、配線部１７１とゲート電極１５７Ｂとを接続するコンタクト部１７２等のためのコンタクトホールが、層間絶縁膜１５８及びゲート絶縁層１５６に形成される。

【0047】

次に、スパッタ法等によって、例えば、Ｔｉ／Ａｌ／Ｔｉ等のアルミ合金を堆積し、パターニングを行って、金属層を形成する。金属層は、ソース／ドレイン電極１５９、電極１６０、配線部１７１、及びコンタクト部１６８、１６９、１７２を含む。この他の配線も形成される。

【0048】

次に、感光性の有機材料を堆積し、平坦化膜１６１を形成する。ＴＦＴのソース／ドレイン電極１６０等に接続するためのコンタクトホールを開口する。コンタクトホールを形成した平坦化膜１６１上に、下部電極１６２を形成する。下部電極１６２は、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ等を使用した単層又は積層であってよい。下部電極１６２は、コンタクト部を介して、ソース／ドレイン電極１６０と接続される。

【0049】

上述のようにＴＦＴアレイが形成されると、製造方法は、次に、圧電素子形成工程Ｓ１２～Ｓ１４を実行する。具体的には、製造方法は、厚電材料層を形成する（Ｓ１２）。厚電材料層の形成は、例えば、スピンコート法、印刷法、インクジェット印刷法等によって、ＰＶＤＦを付着して、圧電材料層１６５を成膜する。なお、ＰＶＤＦと異なる圧電材料が、それに適した方法により成膜されてよい。

【0050】

次に、製造方法は、圧電材料層１６５上に上部電極を形成する（Ｓ１３）。上部電極の形成は、圧電材料層１６５上に、上部電極１６６のための金属材料を付着する。上部電極１６６の層は、例えば、Ａｌ及び／又はＡｇを、スパッタ、蒸着、印刷法、又はインクジェット印刷法によって成膜する。圧電材料層１６５及び上部電極１６６は、例えば、画素領域１２の外側の配線等に影響を与えない範囲で、画素領域１２の全面を覆う。

【0051】

次に、製造方法は、基板上に形成されている圧電材料層１６５の分極処理を実行する（Ｓ１４）。分極処理Ｓ１４は、圧電材料層１６５の厚電性を発現させるため、圧電材料層１６５に高電圧を与えて分極させる。所望の圧電性能を発現させるためには、１００Ｖ/μｍ程（実電圧１０００Ｖ程）の高電界（高電圧）が印加される。

【0052】

図６は、分極処理における画素回路の構成を模式的に示す。薄膜トランジスタアレイ（画素回路アレイ）の全線が共通線３１により結線され、接地されている。具体的には、電源線ＰＰ、制御線Ｒｎ、Ｇｎ、ダイオードバイアス線ＰＡ、信号線Ｄｍが接地されている。分極処理は、薄膜トランジスタアレイの配線の接地した状態で上部電極ＴＸに対して高電圧を与え、圧電材料層１６５を分極させる。

【0053】

なお、一般に、圧電素子アレイ基板の製造は、一つのマザー基板上に、複数の圧電素子アレイ基板の画素アレイ及び薄膜トランジスタアレイを形成して、複数の圧電素子アレイ基板それぞれを切り出す。分極処理は、マザー基板上の全ての薄膜トランジスタアレイの配線を結線して接地する。

【0054】

上述のように、圧電素子には薄膜トランジスタアレイが接続されている。圧電材料層１６５への高電圧印加において、薄膜トランジスタアレイ内の薄膜トランジスタが破壊されない条件が必要となる。

【0055】

圧電素子からの信号の読み出し検出のためには、画素回路内の薄膜トランジスタのＯＦＦ電流（リーク電流）は、小さいことが望ましい。しかし、薄膜トランジスタのＯＦＦ電流が小さいことは、分極処理中に薄膜トランジスタにかかる電圧が高くなり、破損しやすいという問題点がある。

【0056】

本明細書の一実施形態は、分極処理において、薄膜トランジスタのＯＦＦ電流が増加する状態（条件）において、高電圧を圧電材料層に加える。これにより、分極処理における薄膜トランジスタの破損の可能性を大きく低減できる。薄膜トランジスタのＯＦＦ電流を増加させる方法は、例えば、加熱又は光照射である。

【0057】

薄膜トランジスタを室温より高い温度に加熱することで、ＯＦＦ電流を増加させ、分極処理のための高電圧印加時の破損の可能性が低減される。図７は、Ｐチャネル型の薄膜トランジスタの、異なる温度における、ゲート電圧とドレイン電流との関係を示す。横軸はゲート電圧を示し、縦軸はドレイン電流を示す。Ｐチャネル型の薄膜トランジスタのドレイン電流は、ゲート電圧の減少共に増加する。０より大きいゲート電圧におけるドレイン電流が、ＯＦＦ電流を示す。

【0058】

説明の容易のために、図７のグラフが示す異なる温度における一部の温度の線が、符号により指示されている。線４１１は、－４０℃におけるゲート電圧とドレイン電流との関係を示す。線４１２は、０℃におけるゲート電圧とドレイン電流との関係を示す。線４１３は、２０℃におけるゲート電圧とドレイン電流との関係を示す。線４１４は、５０℃におけるゲート電圧とドレイン電流との関係を示す。線４１５は、８０℃におけるゲート電圧とドレイン電流との関係を示す。図７に示すように、薄膜トランジスタの温度の上昇と共に、ＯＦＦ電流が増加する。

【0059】

さらに、加熱により圧電材料の分極に必要な電圧（電界）を下げることができる。温度上昇に伴い圧電材料の分子が動きやすくなるため、分極に必要な電圧（電界）が低下する。図８は、異なる温度における、圧電素子への印加電界Ｅと電荷密度Ｄのヒステリシス曲線（Ｄ－Ｅヒステリシス曲線）の測定結果を示す。使用した圧電材料はＰＶＤＦである。他の材料についても同様の変化を示す。図８は、室温、６０℃、７０℃、８０℃、９０℃及び１００℃におけるＤ－Ｅヒステリシス曲線を示す。

【0060】

説明の容易のため、一部の温度におけるＤ－Ｅヒステリシス曲線が符号で指示されている。図８において、線４３１は、室温におけるＤ－Ｅヒステリシス曲線を示す。線４３３は、６０℃におけるＤ－Ｅヒステリシス曲線を示す。線４３５は、１００℃におけるＤ－Ｅヒステリシス曲線を示す。

【0061】

抗電界Ｅｃと呼ばれる分極開始電界（分極が反転する電界）は、Ｄ－Ｅヒステリシス曲線において、電荷密度Ｄが０である正の外部電界である。圧電性能を示す分極後の残留分極Ｐｒは、Ｄ－Ｅヒステリシス曲線において、外部電界０における電荷密度で表すことができる。図８に示すように、温度上昇に伴い、抗電界Ｅｃの絶対値が小さくなる。特に、室温から６０℃まで抗電界Ｅｃが大きく低下し、６０℃から１００℃まで抗電界Ｅｃの変化は小さい。

【0062】

図９は、図８に示す測定値による、圧電素子の抗電界Ｅｃと温度の関係、及び、残留分極Ｐｒと温度の関係を示す。横軸は温度を示す。左縦軸は抗電界Ｅｃを示し、右縦軸は残留分極Ｐｒを示す。実線４５１は、抗電界Ｅｃの温度変化の測定値を示す。実線４５３は、残留分極Ｐｒの温度変化の測定値を示す。破線４５４は、残留分極Ｐｒの温度変化の理論値を示す。残留分極Ｐｒは、キュリ温度に近づくにつれて大きく低下し、キュリ温度において０となる。

【0063】

図７から９を参照した説明から理解されるように、薄膜トランジスタのＯＦＦ電流を増加させると共に、圧電材料の分極を助けるためには、高い温度において分極処理を行うことが好ましい。一方、圧電材料の適切な残留分極を維持するためには、特定の温度以下において分極処理を行うことが必要である。

【0064】

上記発明者らの研究によれば、６０℃～１００℃（６０℃以上１００℃以下）の基板温度範囲において、圧電素子の分極と薄膜トランジスタの破損防止を好適に両立することができる。そのため、本明細書の一実施形態は、６０℃～１００℃の基板温度範囲内で、圧電材料層の分極処理を実行する。例えば、加熱チャンバ内で分極処理を行うことで、所望温範囲内での分極処理が可能である。さらに、薄膜トランジスタの破損防止の観点及びプロセスマージンの観点から、７０℃～９０℃（７０℃以上９０℃以下）の温度範囲において、圧電材料層の分極処理を実行することができる。

【0065】

分極処理工程Ｓ１４は、圧電材料層に高電圧を与える方法として、プラズマ放電を用いた非接触分極を使用してもよい。この方法は上部電極に高電圧を直接加える方法の代わりに、コロナ放電により電荷を帯電させて電界を加える。高電圧を与えるための接続が不要であるので、生産性に優れる。なお、この方法においても、薄膜トランジスタアレイの配線は接地されていることが望ましい。またこのプラズマ放電を用いた非接触分極方法ではＰＶＤＦ形成後、上部電極形成前にプラズマ放電分極を行う方法が一般的である

【0066】

上述のように、薄膜トランジスタのリーク電流を増加させる方法として、加熱の他に、薄膜トランジスタへの光照射が存在する。本明細書の一実施形態の分極処理は、圧電素子アレイの薄膜トランジスタに光を照射した状態において分極処理を行う。これにより、薄膜トランジスタのＯＦＦ電流を増加させて、分極処理における薄膜トランジスタの破損の可能性を低減できる。

【0067】

図１０は、光を照射した状態での分極処理を模式的に示す。分極処理は、絶縁基板１５１側から光５０１を圧電素子アレイ基板に照射する。薄膜トランジスタのＯＦＦ電流を増加させる任意の波長の光を使用することができるが、例えば、緑から青の波長域内の波長の光を使用することができる。絶縁基板１５１は、照射する光を透過する。絶縁基板１５１側から光を照射することで、上部電極１６６に圧電素子に対して適切な任意材料を選択することができる。

【0068】

圧電材料層の分極処理工程Ｓ１４は、加熱と光照射を同時に行ってもよい。つまり、分極処理工程は、圧電素子アレイ基板を加熱し、かつ、薄膜トランジスタに光を照射した状態において、分極処理のための電圧を圧電素子アレイ基板に与える。これにより、薄膜トランジスタの破損をより効果的に避けることができる。また、光強度又は加熱温度を小さくすることができる。

【0069】

圧電素子の画素回路内の薄膜トランジスタは、分極処理において大きいＯＦＦ電流を有することが求められる。発明者らの研究によれば、薄膜トランジスタが、所定の特性を有することで、分極処理における破損の可能性を大きく低減することができる。

【0070】

図１１は、圧電素子アレイ基板の薄膜トランジスタのＯＦＦ電流とその破壊電界との関係を示す。実験結果の実線が示すように、ＯＦＦ電流が増加すると破壊電界も増加する。ここでの破壊電界は、圧電素子に加えられる電界と考えてよい。圧電素子の適切な分極のためには、１００ＭＶ／ｍ以上の電界が求められる。製造マージンを考慮すると、２．５Ｅ－１１（Ａ）以上のＯＦＦ電流により、薄膜トランジスタの破壊を効果的に防ぐことができる。なお、通常動作温度（室温：例えば２５℃）において、薄膜トランジスタは、１．０Ｅ－１２（Ａ）以下のＯＦＦ電流を有する。

【0071】

薄膜トランジスタに係る電圧は、図２に示す回路図において、ノードＮ１における電圧である。ノードＮ１の電圧は、圧電素子ＰＥにおいて発生する電荷と薄膜トランジスタのリーク電流に依存する。圧電素子（の下部電極）の面積が小さければ発生する電荷が小さくなり、薄膜トランジスタに必要とされるＯＦＦ電流も小さくなる。

【0072】

図１１に示すデータを取得した圧電素子の面積と上記ＯＦＦ電流の値から、下記の関係が導出される。ノードＮ１の電圧は、分極のために加える電圧によってＰＶＤＦの容量に蓄積される電荷量と薄膜トランジスタのリーク電流によって減少する電荷量の相対比で決定される。ＰＶＤＦの容量は画素面積に比例するため、薄膜トランジスタのリーク電流と面積がある比率になる点で電圧が決まる。発明者らは実験結果から係数を求めて、以下の式となることを明らかにした。
Ｉｏｆｆ＠８０℃≧０．０１×Ｓ
ここで、Ｉｏｆｆ＠８０℃は、８０℃におけるＯＦＦ電流であり、Ｓは圧電素子（下部電極又は画素電極）の面積である。ＯＦＦ電流の単位はＡであり、面積の単位はｍ²である。

【0073】

圧電素子アレイ基板の製造について説明したように、例えば分極処理を６０℃から１００℃の範囲内で実行する場合、上記特性の薄膜トランジスタは、分極処理において、破損しないための十分なＯＦＦ電流を示すことができる。また、分極処理時に０．０１×Ｓ（Ａ）又は２．５Ｅ－１１（Ａ）以上のＯＦＦ電流を示す薄膜トランジスタは、より確実に破損を避けることができる。

【0074】

図１２は、光を照射した状態での分極処理を行う装置の構成例を模式的に示す。分極装置は、光源６０１、加熱光透過性ステージ６０３、及び放電装置６０４を含む。放電装置６０４は、高電圧電源６０８に接続された放電電極６０５及び高電圧電源６０９に接続された制御グリッド６０７を含む。図１２に示す分極装置は、プラズマ放電を用いた非接触分極を行う。本方法は上部電極に高電圧を直接加える代わりに、コロナ放電により帯電させて電界を加える。個々のデバイスに電極接続する必要がないので、生産性に優れる。

【0075】

圧電素子アレイ基板１１は、加熱光透過性ステージ６０３上に、絶縁基板１５１を下にして、設置される。図１２の例において、圧電素子アレイ基板１１内の端子は接地されている。加熱光透過性ステージ６０３は、圧電素子アレイ基板１１を加熱する。つまり、加熱光透過性ステージ６０３は、圧電素子アレイ基板１１を加熱する加熱装置として機能する。例えば、加熱光透過性ステージ６０３は、ヒータを含む又は分極処理前に赤外線によって高温状態にされてもよい。なお、ステージに代えてチャンバ内を加熱装置によって加熱してもよい。

【0076】

分極装置は、加熱光透過性ステージ６０３側から、光源６０１からの光を圧電素子アレイ基板１１に照射する。光源６０１は、加熱光透過性ステージ６０３の直下に配置されている。なお、光源６０１は、加熱光透過性ステージ６０３の直下に配置する必要はないが、プラズマ放電にさらされる領域に光が照射されるように配置する。装置は、光源６０１からの光を加熱光透過性ステージ６０３の裏側に照射する光学システム（光源システム）を含んでよい。

【0077】

加熱光透過性ステージ６０３は、照射する光を透過する。光源の光は、ガラス基板や透過性ステージを透過し半導体活性層が吸収しやすい波長３００ｎｍから６００ｎｍの間の光を使用することができる。分極装置は、圧電素子アレイ基板１１を加熱光透過性ステージ６０３により加熱し、かつ、薄膜トランジスタに光源６０１からの光を照射した状態において、プラズマ放電を行う。

【0078】

放電電極６０５と圧電素子アレイ基板１１との間で放電が起き、マイナスイオン（電荷）が圧電素子アレイ基板１１の表面に帯電する。これにより、電界が圧電材料に与えられる。制御グリッド６０７は、帯電分布を好適に制御することができる。

【0079】

上述のように、プラズマ分極装置は、圧電材料薄膜及びスイッチ素子を形成した絶縁性基板を支持する、加熱機能付きの光透過性ステージを含み、光透過性ステージの裏面より光を照射する。プラズマ分極装置は、圧電素子アレイ基板に光を照射しかつ加熱した状態で、プラズマ放電による電界を印加する。これにより、圧電材料を分極させる。

【0080】

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

【符号の説明】

【0081】

１０ 超音波センサ、１１ 圧電素子アレイ基板、１２ 画素領域、１３ 画素、１４ 駆動回路、１５ マルチプレクサ回路、１６ 信号検出回路、１８ 主制御回路、ＴＲ１、ＴＲ２、ＴＲ３ トランジスタ、Ｄ１ ダイオード、Ｇｎ、Ｒｎ 制御線、Ｄｍ 信号線、ＰＥ 圧電素子、ＴＸ 上部電極、ＰＡ ダイオードバイアス線、ＰＰ 電源線、１５１ 絶縁基板、１５２ 下地絶縁層、１５５ 半導体活性層、１５６ ゲート絶縁層、１５７Ａ、１５７Ｂ ゲート電極、１５８ 層間絶縁膜、１５９、１６０ ソース／ドレイン電極、１６２ 下部電極、１６５ 圧電材料層、１７１ 配線部、２００ 媒体

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】