特開 2023-111106 半導体装置、および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023111106

(43)【公開日】2023-08-10

(54)【発明の名称】半導体装置、および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20230803BHJP

   H01L 21/3205 20060101ALI20230803BHJP

   H01L 21/60 20060101ALI20230803BHJP

【ＦＩ】

H01L21/90 P

H01L21/88 T

H01L21/60 301N

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022012760

(22)【出願日】2022-01-31

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】青木 崇

(72)【発明者】

【氏名】上田 岳洋

【テーマコード（参考）】

5F033

5F044

【Ｆターム（参考）】

5F033HH08

5F033MM13

5F033RR06

5F033RR08

5F033RR22

5F033SS11

5F033SS15

5F033VV07

5F033XX03

5F044EE01

5F044EE11

(57)【要約】

【課題】チップサイズのシュリンク化を実現する。
【解決手段】半導体装置１００は、アルミ層ＡＬと、パッシベーション膜１５０と、アルミ層ＡＬとパッシベーション膜１５０の間に配置される保護膜１４０と、を備える。アルミ層ＡＬには、複数のアルミ領域が形成されている。隣り合うアルミ領域間の隙間１の幅は、保護膜１４０の厚みの２倍以下である。隙間１は、保護膜１４０で充填される。
【選択図】図４

【特許請求の範囲】

【請求項1】

アルミ層と、
パッシベーション膜と、
前記アルミ層と、前記パッシベーション膜の間に配置される保護膜と、
を備え、
前記アルミ層には、複数のアルミ領域が形成されており、
隣り合うアルミ領域間の隙間の幅は、前記保護膜の厚みの２倍以下であり、
前記隙間は、前記保護膜で充填される、
半導体装置。

【請求項2】

前記保護膜は、窒化膜または酸化膜である、
請求項１に記載の半導体装置。

【請求項3】

前記複数のアルミ領域は、第１のアルミ電極、第２のアルミ電極、および前記第１のアルミ電極と前記第２のアルミ電極の間に配置されたダミーアルミ領域を含む、
請求項１または２のいずれかに記載の半導体装置。

【請求項4】

前記複数のアルミ領域は、第１のアルミ電極、第２のアルミ電極、および前記第１のアルミ電極と第２のアルミ電極の間に並べられた複数のダミーアルミ領域を含む、
請求項１または２のいずれかに記載の半導体装置。

【請求項5】

前記複数のアルミ領域は、隣り合う２つのアルミ電極を含む、
請求項１または２のいずれかに記載の半導体装置。

【請求項6】

前記アルミ層には、前記複数のアルミ領域の他に、第３のアルミ電極および第４のアルミ電極が形成されており、
前記第３のアルミ電極と第４のアルミ電極の間には、アルミスライド量を考慮した緩衝領域が設けられている、
請求項１から５のいずれか１項に記載の半導体装置。

【請求項7】

アルミ層を成膜する工程と、
前記アルミ層に複数のアルミ領域を形成する工程と、
前記複数のアルミ領域を形成したアルミ層の上に、隣り合うアルミ領域間の隙間の幅の（１／２）倍以上の厚みの保護膜を成膜する工程と、
前記保護膜の上にパッシベーション膜を成膜する工程と、
を含む半導体装置の製造方法。

【請求項8】

前記保護膜は、窒化膜または酸化膜である、
請求項７に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置、および半導体装置の製造方法に関する。

【背景技術】

【0002】

プロセスの微細化が進み、半導体デバイスに対して要求される性能が上昇している。しかし、半導体デバイス（例えば、パワーディスクリート半導体デバイス）の外周構造（非アクティブセル領域）は、プロセスの更新による寸法の減少が小さい。特に、アルミとアルミの配線間隔は、プロセスの更新に関わらず、アルミスライド量を考慮して比較的広い寸法で設計される。アルミスライドとは、温度の変化を伴う事象（例えば、温度サイクル）において、チップとモールド樹脂の熱膨張係数の違いによる内部応力が発生し、アルミが動く現象である。

【0003】

チップ厚の薄化に伴い、チップ上面のモールド樹脂が厚化するため、モールド樹脂からの応力が増加する可能性がある。したがって、半導体デバイスの外周構造として、応力変化に強い構造が求められている。

【0004】

なお、特許文献１は、アルミパットの近傍にダミーアルミを配し、アルミ間を酸化シリコン膜で被膜する技術を開示している。また、特許文献２には、半導体チップの周辺領域にダミー領域を設けることが記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１５―１７０７７８号公報

【特許文献2】特開昭６２―１７４９５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

異なる電極間の隙間には、アルミスライド量を考慮して、緩衝領域が設けられる。例えば、温度サイクル試験では、１０００サイクル後のアルミスライド量が一定の値以下であることが期待されている。アルミスライド量は、例えば、アルミ配線間の幅の５０％以下と規定される。半導体装置のアルミ配線間の間隔は、当該規定を考慮して、比較的広い寸法で設計されている。これにより、チップサイズが大きくなってしまうという問題がある。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施の形態によれば、半導体装置は、
アルミ層と、
パッシベーション膜と、
前記アルミ層と、前記パッシベーション膜の間に配置される保護膜と、
を備え、
前記アルミ層には、複数のアルミ領域が形成されており、
隣り合うアルミ領域間の隙間の幅は、前記保護膜の厚みの２倍以下であり、
前記隙間は、前記保護膜で充填される。

【0009】

一実施の形態によれば、半導体装置の製造方法は、
アルミ層を成膜する工程と、
前記アルミ層に複数のアルミ領域を形成する工程と、
前記複数のアルミ領域を形成したアルミ層の上に、隣り合うアルミ領域間の隙間の幅の（１／２）倍以上の厚みの保護膜層を成膜する工程と、
前記保護膜層の上にパッシベーション膜を成膜する工程と、
を含む。

【発明の効果】

【0010】

前記一実施の形態によれば、チップサイズのシュリンク化を実現できる。

【図面の簡単な説明】

【0011】

【図1】関連技術にかかる半導体装置のアルミ層を示す上面図である。

【図2】関連技術にかかる半導体装置の構成を示す模式図である。

【図3】アルミスライドの概要を説明するための図である。

【図4】実施形態１にかかる半導体装置の構成を示す概略図である。

【図5】実施形態１の効果を説明するための図である。

【図6】実施形態２にかかる半導体装置の構成を示す概略図である。

【図7】実施形態３にかかる半導体装置の構成を示す概略図である。

【図8】実施形態４にかかる半導体装置の構成を示す概略図である。

【図9】スリット数とアルミ電極幅の関係を説明するための図である。

【発明を実施するための形態】

【0012】

まず、本願の発明者が行った検討内容について説明する。図１は、関連技術にかかる半導体装置２００（例えば、半導体チップ）のアルミ層ＡＬ（アルミ配線層とも称される）の模式上面図である。半導体装置２００のアルミ層は、ソースアルミ電極ＳＡおよびゲートアルミ電極ＧＡを備えている。以下では、ソースアルミ電極ＳＡとゲートアルミ電極ＧＡを互いに区別しない場合、単にアルミ電極、またはアルミ配線と称する場合がある。ソースアルミ電極ＳＡとゲートアルミ電極ＧＡの間には、緩衝領域２が設けられている。符号Ａは、緩衝領域２の幅を示している。

【0013】

上述の通り、温度サイクル試験では、１０００サイクル後のアルミスライド量が一定の値以下であることが期待されている。アルミスライド量は、例えば、アルミ配線間の幅Ａの５０％以下と規定される。したがって、緩衝領域２の幅Ａは、規定を考慮して比較的広い寸法で設計される。アルミスライドを抑止すると同時に、緩衝領域２の寸法を縮小し、チップサイズのシュリンク化を図ることが望まれている。

【0014】

図２は、半導体装置２００の断面構造を示す概略図であり、図１のＥ－Ｅ断面図を含んでいる。半導体装置２００は、基板１１０（例えば、シリコン基板）、層間膜１２０、バリアメタル１３０、アルミ層ＡＬ、および保護膜１４０、パッシベーション膜１５０、およびモールド樹脂１６０を備えている。

【0015】

アルミ層ＡＬには、ゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡが形成されている。各アルミ電極の上面および側面には、保護膜１４０が成膜されている。関連技術では、保護膜１４０として、ポリイミド膜が用いられる場合がある。３つの白抜き矢印は、アルミスライド発生時に、内部応力が発生する位置を示している。

【0016】

関連技術では、アルミ電極は、アルミ配線間隔として一定の寸法（幅Ａ）を空けて設計される。ここでは、アルミ配線間隔は、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの間の距離で定義される。

【0017】

図３は、半導体装置２００において、アルミスライドが発生した状態（例えば、温度サイクルを実施した後の状態）を示す概略図である。図３では、パッシベーション膜１５０およびモールド樹脂１６０の図示を省略している。ゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡの位置がスライドしており、保護膜１４０が破壊されている。白抜き矢印は、ゲートアルミ電極ＧＡの移動方向を示している。スライド前のゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡの位置を一点鎖線で示している。最悪の場合、アルミスライドによってアルミ電極間がショートしてしまう。

【0018】

アルミスライドとは、チップ（例えば、シリコン基板１１０）と、モールド樹脂１６０の熱膨張係数の違いにより、モールド樹脂１６０からの応力の影響を受けてアルミが変形する現象である。アルミ電極は、外力により容易に変形するため、外部からの応力を支えることはできない。チップ表面の中心部においてアルミ電極が水平に力を受けた場合、その力を支えるのはアルミ電極でなく表面の保護膜１４０である。アルミ電極の幅が太い場合、構造的に強度が低い保護膜１４０は破壊され、アルミ電極がスライドする。

【0019】

したがって、アルミスライドを抑止するためには、保護膜１４０が重要であると考えられる。また、アルミ層ＡＬの表面をフラット化すること、換言すると緩衝領域２およびアルミ電極に対応する凹凸を低減すること、がアルミスライドを抑止するために重要であると考えられる。発明者は、以上の検討に基づき、実施形態にいたる発明に想到した。以下、発明の実施の形態を通じて本発明を説明するが、特許請求の範囲に係る発明を以下の実施形態に限定するものではない。また、実施形態で説明する構成の全てが課題を解決するための手段として必須であるとは限らない。

【0020】

（実施形態１）
実施形態１にかかる半導体装置１００の構成について、図４を用いて説明する。図４は、半導体装置１００の構造を示す概略図である。図４に示す半導体装置１００は、基板１１０、層間膜１２０、バリアメタル１３０、アルミ層ＡＬ、保護膜１４０、およびパッシベーション膜１５０を備えている。図４では、上述したモールド樹脂１６０の図示を省略している。半導体装置１００は、例えば、パワーディスクリート半導体装置であってもよい。

【0021】

層間膜１２０は、基板１１０（例えば、シリコン基板）上に形成されている。バリアメタル１３０は、層間膜１２０上に形成されており、後述するゲートアルミ電極ＧＡ、ダミーアルミＤＡ、ソースアルミ電極ＳＡの底面を覆っている。

【0022】

アルミ層ＡＬには、ゲートアルミ電極ＧＡ、ダミーアルミＤＡ、およびソースアルミ電極ＳＡが形成されている。ダミーアルミＤＡは、ダミーアルミ領域とも称される。ダミーアルミＤＡは、フローティングとすることができる。

【0023】

以下では、ゲートアルミ電極ＧＡ、ダミーアルミＤＡ、およびソースアルミ電極ＳＡを互いに区別しない場合、単にアルミ領域と称する。また、ゲートアルミ電極およびソースアルミ電極を互いに区別しない場合、単にアルミ電極と称する場合がある。上述の通り、各アルミ領域の底面は、バリアメタル１３０で覆われている。なお、実施形態１にかかる半導体装置１００は２種類のアルミ電極（第１のアルミ電極、第２のアルミ電極と称される）を備えていればよく、２種類のアルミ電極はゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡには限定されない。

【0024】

ダミーアルミＤＡは、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの間に配置されている。ダミーアルミＤＡは、ゲートアルミ電極ＧＡおよびソースアルミ電極と隣り合っている。

【0025】

符号１は、アルミ領域間の隙間を示している。ダミーアルミＤＡとゲートアルミ電極ＧＡの間の隙間１の幅（例えば、２μｍ以下）は、後述する保護膜１４０の厚みの２倍以下である。ダミーアルミＤＡとソースアルミ電極ＳＡの間の隙間１の幅（例えば、２μｍ以下）は、後述する保護膜１４０の厚みの２倍以下である。アルミ領域間の隙間１は、アルミスリット構造とも呼ばれる。

【0026】

アルミ領域間の隙間１は、後述する保護膜１４０で充填されている。ダミーアルミＤＡは、側面が保護膜１４０で覆われており、ゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡと電気的に絶縁されている。

【0027】

保護膜１４０は、アルミ層ＡＬとパッシベーション膜１５０の間に配置される。保護膜１４０は、ゲートアルミ電極ＧＡ、ダミーアルミＤＡ、およびソースアルミ電極ＳＡ上に成膜される。保護膜１４０の厚みは、隣り合うアルミ領域間（例えば、ゲートアルミ電極ＧＡとダミーアルミＤＡの間）の隙間１の幅の（１／２）倍以上である。したがって、アルミ領域間の隙間１は、保護膜１４０によって充填される。保護膜１４０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、等方的に成膜されてもよい。

【0028】

具体的には、保護膜１４０は、窒化膜であってもよい。窒化膜は、関連技術で用いられるポリイミド膜よりも固く、アルミスライドに対する耐性を向上できる。窒化膜は、パワーＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で一般的に使用されているシリコン窒化膜（ＳｉＮ／ＳｉＯＮ）であってもよい。なお、絶縁性や硬度の観点から、保護膜１４０として、窒化膜の代わりに酸化膜（ＳｉＯ２）が用いられてもよい。

【0029】

なお、特許文献１にも、ダミーアルミを保護膜で被膜することが記載されている。しかし、特許文献１で開示された構造は、半導体装置１００の構造とは大きく異なっている。

【0030】

特許文献１では、アルミパットの近傍にダミーアルミを配置し、アルミ間を酸化シリコン膜で被膜している。特許文献１に記載された技術では、ＨＤＰ－ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ－ＣＶＤ）が用いられ、時間をかけて厚い膜を成膜しているため、コストが高いという問題がある。アルミ層ＡＬが厚い場合（例えば、半導体装置１００がパワー半導体である場合）、コストの観点から、このような構造を取りにくい。半導体装置１００では、例えば、Ｐ－ＣＶＤ（Ｐｌａｓｍａ－ＣＶＤ）が用いられ、アルミ領域間を薄い保護膜１４０で充填できる。保護膜１４０の厚みは、例えば、アルミ層ＡLの厚みの（１／４）以下であってもよい。特許文献１には、アルミ領域間の幅と保護膜の厚みの具体的な数値が開示されておらず、アルミ領域間の幅を保護膜１４０の厚みの２倍以下とすることは開示されていない。

【0031】

図４に戻り説明を続ける。パッシベーション膜１５０は、保護膜１４０の上に成膜される。パッシベーション膜１５０は、例えば、ポリイミドである。パッシベーション膜１５０の上には、図示しないモールド樹脂１６０がモールドされる。

【0032】

次に、実施形態１にかかる半導体装置１００の製造方法の一例を説明する。まず、層間膜１２０が設けられた基板１１０が提供される。なお、製造方法は、基板１１０に層間膜を成膜する工程を含んでもよい。次に、提供された基板１１０に、バリアメタル１３０およびＡＬ層が成膜される。次に、エッチングにより、アルミ層ＡＬに複数のアルミ領域（例えば、ゲートアルミ電極ＧＡ、ダミーアルミＤＡ、ソースアルミ電極ＳＡ）が形成される。次に、複数のアルミ領域を形成したアルミ層ＡＬの上に、隣り合うアルミ領域間の隙間１の幅の（１／２）倍以上の厚みの保護膜１４０が成膜される。次に、保護膜１４０の上にパッシベーション膜１５０が成膜される。最後に、パッシベーション膜１５０の上にモールド樹脂１６０がモールドされる。

【0033】

次に、図５を参照して、実施形態１が奏する効果について説明する。図５の上側は関連技術にかかる半導体装置２００の構成を示し、図５の下側は実施形態１にかかる半導体装置１００の構成を示している。半導体装置２００のアルミ電極ＧＡとアルミ電極ＳＡの間には、アルミスライド量に基づく緩衝領域２が設けられている。半導体装置２００がパワーＭＯＳ半導体装置である場合、緩衝領域２は十数μｍ以上（例えば、１４μｍ以上）に設計されるのが通例となっている。ゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡは異なる電位で動作し、電気的に絶縁される必要がある。

【0034】

実施形態１にかかる半導体装置１００と、関連技術にかかる半導体装置２００とを比較すると、拡散の工程数の増減はなく、製造コストの増減も少ない。ゲートアルミ電極ＧＡ、ダミーアルミＤＡ、およびソースアルミ電極ＳＡは、同一工程で成膜され、同一工程でエッチングされる。

【0035】

半導体装置１００では、アルミ電極ＧＡとアルミ電極ＳＡの間にダミーアルミＤＡが配置され、スリット構造（上述した隙間１）には窒化膜（ＳｉＯ／ＳｉＯＮ）などが充填される。スリット構造に充填される窒化膜と、各アルミ領域の上面に成膜される窒化膜は、同一工程で成膜されるため、工程数の増減はない。符号Ｃは、スリット構造（隙間１）の幅、つまり、アルミ領域間に充填される保護膜１４０の幅（例えば、２μｍ以下）を示している。

【0036】

ダミーアルミ領域の幅Ｄ（例えば、５μｍ以下）は、緩衝領域２の幅Ａ（例えば、１４μｍ以上）よりも小さい。これにより、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの間の幅をシュリンクできる。符号Ｂは、チップのシュリンク幅（例えば、５μｍ以上）を示している。

【0037】

また、半導体装置１００では、アルミ領域間が充填されているため、保護膜１４０が平坦になっている。図５の白抜き矢印は、応力が発生する位置を示している。実施形態１によると、応力のかかる点の数を減少させ、アルミスライドに対する耐性を向上できる。

【0038】

（実施形態２）
図６は、実施形態２にかかる半導体装置１００ａの構成を示す概略図である。実施形態２の説明において、実施形態１と同等の構成要素については実施の形態１と同じ符号を付して説明を省略する。なお、図６では、パッシベーション膜１５０の図示が省略されている。

【0039】

実施形態１と同様に、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡは電気的に絶縁されている。図４に示す半導体装置１００はスリット構造（上述した隙間１）を２つ備えていたが、図６に示す半導体装置１００ａはスリット構造を３つ備えている。スリット構造の数を増やすことで、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの電気的な絶縁性を確保できる場合がある。

【0040】

半導体装置１００ａは、ゲートアルミ電極ＧＡ、ダミーアルミＤＡ１、ダミーアルミＤＡ２、およびソースアルミ電極ＳＡを備えている。以下では、ダミーアルミＤＡ１およびダミーアルミＤＡ２を互いに区別しない場合には、単にダミーアルミＤＡと称する場合がある。

【0041】

ダミーアルミＤＡ１およびダミーアルミＤＡ２は、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの間に並べられている。ゲートアルミ電極ＧＡとダミーアルミＤＡ１が隣り合い、ダミーアルミＤＡ１とダミーアルミＤＡ２が隣り合い、ダミーアルミＤＡ２とソースアルミ電極ＤＡ２が隣り合っている。隣り合うアルミ領域間の隙間１の幅は、保護膜１４０の厚みの２倍以下である。

【0042】

なお、図６に示す半導体装置１００ａは２つのダミーアルミＤＡを含んでいるが、実施形態２にかかる半導体装置は、３つ以上のダミーアルミＤＡを備えていてもよい。ダミーアルミＤＡの数が３である場合、スリット構造の数は４であり、ダミーアルミＤＡの数が４である場合、スリット構造の数は５である。窒化膜や酸化膜がスリット構造に充填される場合、スリット構造の数の増加に応じて、ゲートアルミ電極ＡＬとソースアルミ電極ＳＬの間の絶縁性が向上する。

【0043】

実施形態２にかかる半導体装置も、実施形態１と同様の効果を奏する。実施形態２にかかる半導体装置は、複数のダミーアルミを含み、３つ以上のスリット構造を含んでいることから、アルミ電極間の絶縁性をさらに向上できる。

【0044】

（実施形態３）
図７は、実施形態３にかかる半導体装置１００ｂの構成を示す概略図である。実施形態３の説明において、実施形態１～２と同等の構成要素については実施の形態１～２と同じ符号を付して説明を省略する。なお、図７においても、実施形態２と同様に、パッシベーション膜１５０の図示を省略している。

【0045】

図７に示す半導体装置１００ｂと図４に示す半導体装置１００とを比較すると、ゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡが、アルミ電極ＥＡ１およびＥＡ２に置き換わっている。アルミ電極ＥＡ１およびＥＡ２の具体例については後述する。また、図７に示す半導体装置１００ｂは、ダミーアルミＤＡを備えていない。

【0046】

アルミ電極ＥＡ１とアルミ電極ＥＡ２は隣り合っている。以下では、アルミ電極ＥＡ１およびアルミ電極ＥＡ２を互いに区別しない場合、単にアルミ電極ＥＡと称する場合がある。

【0047】

アルミ電極ＥＡ１とアルミ電極ＥＡ２は、互いに同電位で動作する。または、アルミ電極ＥＡ１とアルミ電極ＥＡ２の電位差は小さい。このような場合、アルミ電極ＥＡ１とアルミ電極ＥＡ２の間に１つのスリット構造（隙間１）を配置することで、十分絶縁性を確保することができる。

【0048】

実施形態３にかかる半導体装置１００ｂも、実施形態１と同様の効果を奏する。実施形態３において、ダミーアルミＤＡを形成する必要はない。アルミ電極間の幅は、例えば２μｍ以下である。

【0049】

最後に、アルミ電極ＥＡ１およびＥＡ２の具体例について説明する。例えば、アルミ電極ＥＡ１がメインＭＯＳのソース電位と同電位の電極であり、アルミ電極ＥＡ２がセンスＭＯＳのソース電位と同電位の電極であってもよい。半導体装置１００ｂに、メインＭＯＳとセンスＭＯＳが混載されているものとする。メインＭＯＳのサイズは大きく、センスＭＯＳはサイズが小さい。ゲート端子およびドレイン端子は両者で共通しており、両者は同じタイミングで動作する。両者のソース電極は独立して駆動されるが、一般的には同電位で駆動される。

【0050】

また、アルミ電極ＥＡ１がセンスＭＯＳのセンス端子（電圧検出用端子）に接続するためのアルミ配線であり、アルミ電極ＥＡ２がセンスＭＯＳのフォース端子（送電用端子）に接続するためのアルミ配線であってもよい。両者は、センスＭＯＳのソースアルミから分岐してアルミ配線接続されており、同電位である。

【0051】

さらに、アルミ電極ＥＡ１がメインＭＯＳのソースケルビン端子に接続するためのアルミ配線であり、アルミ電極ＥＡ２がメインＭＯＳのソースアルミ電極であってもよい。ソースケルビン端子とソースアルミ電極はアルミで接続されているため、ほぼ同電位である。

【0052】

なお、電極ＥＡ１およびＥＡ２は同電位である必要はない。１箇所のスリット構造により電極ＥＡ１と電極ＥＡ２の間の絶縁性を確保できる程度に、電極ＥＡ１の電位と電極ＥＡ２の電位の差が小さければよい。

【0053】

（実施形態４）
図８は、実施形態４にかかる半導体装置１００ｃの概要を示す概略図である。実施形態４の説明において、実施形態１～３と同等の構成要素については実施の形態１～３と同じ符号を付して説明を省略する。

【0054】

上述した実施形態２にかかる半導体装置１００ａは、緩衝領域２に複数のダミーアルミＤＡを配置して、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの間の絶縁性を確保する。このとき、追加するダミーアルミＤＡの数によっては、ゲートアルミ電極ＧＡとソースアルミ電極ＳＡの間の幅Ａ’が、もとの緩衝領域２の幅Ａよりも大きくなってしまう。

【0055】

実施形態４にかかる半導体装置１００ｃは、スリット構造（隙間１）を含む部分とスリット構造を含まない部分の両方が混載されたハイブリッド構造を有する。半導体装置１００ｃは、保護膜１４０の厚みの２倍以下の幅を有する隙間１と、保護膜１４０の厚みの２倍以上の幅を有する緩衝領域２の両方を備えている。緩衝領域２を挟むゲートアルミ電極ＧＡおよびソースアルミ電極ＳＡは、第３のアルミ電極および第４のアルミ電極とも称される。つまり、第３のアルミ電極と第４のアルミ電極の間には、アルミスライド量を考慮した緩衝領域２が設けられる。

【0056】

図９は、スリット構造の数（スリット数とも称される）と、幅Ａ’の関係を示した表である。図８に示すアルミ領域間の隙間１の幅Ｃを２μｍとし、ダミーアルミＤＡの幅Ｄを５μｍとする。図９に戻って、スリット構造の数が２である場合、幅Ａ’は９μｍである。スリット構造の数が３である場合、幅Ａ’は１６μｍである。スリット構造の数が４である場合、幅Ａ’は２３μｍである。スリット構造の数が５である場合、幅Ａ’は３０μｍである。例えば、関連技術における緩衝領域２の幅Ａよりも幅Ａ’が小さい場合にのみ、ダミーアルミＤＡを設けてもよい。

【0057】

実施形態４にかかる半導体装置１００ｃも、実施形態１と同様の効果を奏する。実施形態４によると、ダミーアルミの数を適切に設定できる。

【0058】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0059】

半導体装置 １００、１００ａ、１００ｂ、１００ｃ
半導体装置 ２００
基板 １１０
層間膜 １２０
バリアメタル １３０
保護膜 １４０
パッシベーション膜 １５０
モールド樹脂 １６０
アルミ層 ＡL
ゲートアルミ電極 ＧＡ
ソースアルミ電極 ＳＡ
ダミーアルミ ＤＡ、ＤＡ１、ＤＡ２
アルミ電極 ＥＡ１、ＥＡ２
隙間 １
緩衝領域 ２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】