特開 2023-112797 電圧生成回路、および不揮発性メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023112797

(43)【公開日】2023-08-15

(54)【発明の名称】電圧生成回路、および不揮発性メモリ装置

(51)【国際特許分類】

   G05F 3/24 20060101AFI20230807BHJP

   G05F 1/10 20060101ALI20230807BHJP

   G11C 16/30 20060101ALI20230807BHJP

【ＦＩ】

G05F3/24 B

G05F1/10 303B

G11C16/30

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022014737

(22)【出願日】2022-02-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】竹中 省治

【テーマコード（参考）】

5B225

5H410

5H420

【Ｆターム（参考）】

5B225CA01

5B225EG08

5B225EG12

5B225FA02

5H410BB04

5H410CC02

5H410DD02

5H410EA11

5H410EB37

5H410FF03

5H410FF23

5H410HH01

5H410KK02

5H420BB04

5H420BB12

5H420CC02

5H420DD02

5H420EA12

5H420EA39

5H420EB37

5H420FF03

5H420FF23

5H420HJ01

(57)【要約】

【課題】不揮発性メモリ素子用の電源回路に供給するソフトスタートのための電圧を効果的に生成することが可能となる電圧生成回路を提供する。
【解決手段】電圧生成回路（１５）は、不揮発性メモリ素子（１７）用の電源回路（１６）に供給する出力電圧（Ｖｏｕｔ）を生成可能に構成される電圧生成回路であって、定電流回路（１）と、第１ＭＯＳトランジスタ（１０）と、を備え、前記定電流回路により生成される出力電流（Ｉｏｕｔ）により前記第１ＭＯＳトランジスタのゲート容量を充電可能に構成され、前記第１ＭＯＳトランジスタのゲート電圧が前記出力電圧として出力可能である。
【選択図】図３

【特許請求の範囲】

【請求項1】

不揮発性メモリ素子用の電源回路に供給する出力電圧を生成可能に構成される電圧生成回路であって、
定電流回路と、
第１ＭＯＳトランジスタと、を備え、
前記定電流回路により生成される出力電流により前記第１ＭＯＳトランジスタのゲート容量を充電可能に構成され、前記第１ＭＯＳトランジスタのゲート電圧が前記出力電圧として出力可能である、電圧生成回路。

【請求項2】

前記第１ＭＯＳトランジスタは、ＮＭＯＳトランジスタにより構成され、
前記ＮＭＯＳトランジスタのドレインおよびソースは、グランド電位の印加端に接続可能である、請求項１に記載の電圧生成回路。

【請求項3】

前記定電流回路は、
少なくとも１段の第２ＭＯＳトランジスタを有するトランジスタ段と、
前記トランジスタ段に発生する電圧を一定に制御する定電圧回路と、を有し、
前記トランジスタ段に流れる第１電流と、前記出力電流は、相関を有する、請求項１または請求項２に記載の電圧生成回路。

【請求項4】

前記定電流回路は、
駆動トランジスタと、
前記トランジスタ段に発生する電圧と、第１基準電圧との差分に基づき前記駆動対象トランジスタを駆動する差動アンプと、
前記駆動トランジスタの制御により流れる第２電流を前記第１電流にミラーリングする第１カレントミラーと、
前記第２電流を前記出力電流にミラーリングする第２カレントミラーと、
を有する、請求項３に記載の電圧生成回路。

【請求項5】

前記定電流回路は、前記第２電流をミラーリングして前記駆動トランジスタに流れる第３電流とするミラーリング回路を有する、請求項４に記載の電圧生成回路。

【請求項6】

前記定電流回路は、温度傾斜を有する前記第１基準電圧を生成する温特傾斜回路を有する、請求項４または請求項５に記載の電圧生成回路。

【請求項7】

前記温特傾斜回路は、
第２基準電圧の印加端に接続可能なベースを有するＮＰＮトランジスタと、
第２基準電圧の印加端に接続可能な第１端を有する第１抵抗と、
前記第１抵抗の第２端に接続される第１端を有する第２抵抗と、
前記ＮＰＮトランジスタのエミッタに接続される第１端を有する第３抵抗と、
前記第３抵抗の第２端に接続される第１端を有する第４抵抗と、
前記第１抵抗の第２端と前記第３抵抗の第２端との間に接続される第５抵抗と、
を有する、請求項６に記載の電圧生成回路。

【請求項8】

請求項１から請求項７のいずれか１項に記載の電圧生成回路と、
前記電圧生成回路から出力される前記出力電圧を供給される電源回路と、
前記電源回路から出力される電源電圧を供給される不揮発性メモリ素子と、
を備える、不揮発性メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電圧生成回路、および不揮発性メモリ装置に関する。

【背景技術】

【0002】

従来、ＤＣ／ＤＣコンバータにおいて、エラーアンプに入力させる基準電圧をソフトスタートのために生成する基準電圧源が設けられることが知られている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－１５８７２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、不揮発性メモリ装置においては、不揮発性メモリ素子に書き込みを行うために上記不揮発性メモリ素子に電源電圧を印加させる電源回路（チャージポンプなど）が設けられる。不揮発性メモリ素子の耐圧を下げるため、あるいは不揮発性メモリ素子の故障率を下げるためには、上記電源回路の起動時にはソフトスタートが行われることが必要となる。当該ソフトスタートの起動時間は、短縮されることが要望される。

【0005】

本開示は、不揮発性メモリ素子用の電源回路に供給するソフトスタートのための電圧を効果的に生成することが可能となる電圧生成回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

例えば、本開示に係る電圧生成回路は、不揮発性メモリ素子用の電源回路に供給する出力電圧を生成可能に構成される電圧生成回路であって、
定電流回路と、
第１ＭＯＳトランジスタと、を備え、
前記定電流回路により生成される出力電流により前記第１ＭＯＳトランジスタのゲート容量を充電可能に構成され、前記第１ＭＯＳトランジスタのゲート電圧が前記出力電圧として出力可能である構成としている。

【発明の効果】

【0007】

本開示に係る電圧生成回路によれば、不揮発性メモリ素子用の電源回路に供給するソフトスタートのための電圧を効果的に生成することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、比較例に係る電圧生成回路の構成を示す図である。

【図2】図２は、比較例に係る電圧生成回路により生成される出力電圧の波形例を示す図である。

【図3】図３は、本開示の実施形態に係る不揮発性メモリ装置の構成を概略的に示す図である。

【図4】図４は、本開示に係る電圧生成回路により生成される出力電圧の波形例を示す図である。

【図5】図５は、定電流回路の構成例を示す回路図である。

【発明を実施するための形態】

【0009】

以下、例示的な実施形態について、図面を参照して説明する。

【0010】

＜１．比較例＞
ここでは、本開示の実施形態について説明する前に、比較例について説明する。比較例を説明することで、本開示の実施形態の意義が明らかになる。

【0011】

図１は、比較例に係る電圧生成回路１０５の構成を示す図である。電圧生成回路１０５は、電源回路１１０に供給する出力電圧Ｖｏｕｔを生成する回路である。電源回路１１０は、ＤＣ／ＤＣコンバータにより構成され、図示しないエラーアンプおよび出力コンデンサなどを有する。出力電圧Ｖｏｕｔが上記エラーアンプに入力されることで、電源回路１１０においてソフトスタートが行われる。

【0012】

電圧生成回路１０５は、定電流回路１００と、コンデンサ１０１と、を備える。定電流回路１００により生成される出力電流Ｉｏｕｔによりコンデンサ１０１が充電される。コンデンサ１０１の充電により、定電流回路１００とコンデンサ１０１とが接続されるノードＮ１０に発生する出力電圧Ｖｏｕｔが上昇する。

【0013】

図２は、電圧生成回路１０５により生成される出力電圧Ｖｏｕｔの波形例を示す図である。このように、出力電圧Ｖｏｕｔは、一定の上昇速度（Ｖｏｕｔの時間に対する傾き）で直線的に上昇して、時間に対して一定となる電圧（定常的な電圧）に到達する。これにより、電源回路１１０における出力コンデンサへ供給される電流が一定となり、ラッシュ電流の発生を抑制できる。

【0014】

しかしながら、このような比較例では、出力電圧Ｖｏｕｔが上昇して定常的な電圧に到達するまでの起動時間Ｔｓ１（図２）が長くなる課題があった。

【0015】

＜２．不揮発性メモリ装置＞
図３は、本開示の実施形態に係る不揮発性メモリ装置１８の構成を概略的に示す図である。不揮発性メモリ装置１８は、半導体装置（半導体ＩＣ）に設けられる。

【0016】

不揮発性メモリ装置１８は、電圧生成回路１５と、内部電源回路１６と、メモリ素子１７と、を備える。メモリ素子１７は、例えばＭＯＳトランジスタにより構成され、データを書き込むこと（プログラム動作）が可能である。書き込みは、例えばホットキャリアのサイドウォールへのトラップによりトランジスタの特性を変化させたり、あるいは、フローティングゲートに電子を注入することでトランジスタの特性をさせることで実行される。

【0017】

内部電源回路１６は、電源電圧ＶＨを生成する。メモリ素子１７に電源電圧ＶＨが印加されることで、書き込みが実行される。内部電源回路１６は、例えばチャージポンプにより構成される。チャージポンプは、電圧生成回路１５により生成される出力電圧Ｖｏｕｔを所定の倍率で昇圧して電源電圧ＶＨを生成する。

【0018】

電圧生成回路１５は、定電流回路１と、ＭＯＳトランジスタ１０と、を備える。ＭＯＳトランジスタ１０は、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））により構成される。定電流回路１は、ＭＯＳトランジスタ１０のゲートとノードＮ１で接続される。ＭＯＳトランジスタ１０のドレインおよびソースは、グランド電位の印加端に接続される。

【0019】

定電流回路１により生成される出力電流Ｉｏｕｔは、ＭＯＳトランジスタ１０のゲートに供給される。これにより、ＭＯＳトランジスタ１０のゲート容量が充電され、ノードＮ１に発生する出力電圧Ｖｏｕｔが上昇する。

【0020】

図４は、電圧生成回路１５により生成される出力電圧Ｖｏｕｔの波形例を示す図である。なお、図４において、電圧生成回路１５により生成される出力電圧Ｖｏｕｔを実線で示し、比較例に係る構成を用いた場合の出力電圧Ｖｏｕｔを破線で示す。

【0021】

ＭＯＳトランジスタ１０のゲート容量は、ゲート電圧がＶｔｈ（ゲート閾値電圧）に到達するまでは小さい容量値である。これにより、図４の実線で示すように、初期には出力電圧Ｖｏｕｔは、速い上昇速度（傾き大）で上昇する。ゲート電圧がＶｔｈを超えると、ゲート容量の容量値が指数関数的に増加する。これにより、図４の実線で示すように、出力電圧Ｖｏｕｔは、徐々に上昇速度が低下しつつ（傾きが緩やかになりつつ）上昇する。そして、出力電圧Ｖｏｕｔは、定常的な電圧に達する。

【0022】

メモリ素子１７の耐圧を下げたり、あるいはメモリ素子１７の故障率を下げるためには、内部電源回路１６においてソフトスタートを行う必要がある。ただし、起動時の初期で電源電圧ＶＨが低い期間では、ソフトスタートを行う必要がないため、本実施形態のように出力電圧Ｖｏｕｔは初期で上昇速度を速めている。これにより、出力電圧Ｖｏｕｔの起動時間Ｔｓ２（図４）を短くしている。そして、電源電圧ＶＨが高い期間ではソフトスタートを行うため、出力電圧Ｖｏｕｔの上昇速度を途中から徐々に低下させている。すなわち、本実施形態によれば、起動時間の短縮とソフトスタートを両立させることを可能としている。図４に示すように、比較例に係る構成を用いた場合の起動時間Ｔｓ１よりも本実施形態では起動時間を短縮できる。

【0023】

＜３．定電流回路＞
図５は、定電流回路１の構成例を示す回路図である。定電流回路１は、差動アンプ２と、駆動トランジスタ３と、カレントミラー４と、トランジスタ段５と、カレントミラー６と、カレントミラー７と、カレントミラー８と、温特傾斜回路９と、を有する。

【0024】

差動アンプ２は、入力トランジスタ２１，２２と、ＮＭＯＳトランジスタ２３，２４と、を有する。入力トランジスタ２１，２２は、いずれもＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）により構成される。

【0025】

入力トランジスタ２１のゲートには、基準電圧Ｖｒｅｆ２が印加される。基準電圧Ｖｒｅｆ２は、後述する温特傾斜回路９により生成される。入力トランジスタ２１のドレインは、ＮＭＯＳトランジスタ２３のドレインに接続される。ＮＭＯＳトランジスタ２３のゲートとドレインは、短絡される。ＮＭＯＳトランジスタ２３のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ２３のゲートと、ＮＭＯＳトランジスタ２４のゲートは接続される。ＮＭＯＳトランジスタ２４のソースは、グランド電位の印加端に接続される。入力トランジスタ２２のドレインは、ＮＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２３，２４によりカレントミラーが構成される。入力トランジスタ２１，２２のドレイン同士は、ＰＭＯＳトランジスタＰＭ５のドレインに接続される。ＰＭＯＳトランジスタＰＭ５のソースは、電源電圧ＶＤＤの印加端に接続される。

【0026】

駆動トランジスタ３は、ＮＭＯＳトランジスタにより構成される。ＮＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２２とが接続されるノードＮ２は、駆動トランジスタ３のゲートに接続される。カレントミラー４は、入力側のＰＭＯＳトランジスタＰＭ１と、出力側のＰＭＯＳトランジスタＰＭ２と、を有する。駆動トランジスタ３のドレインは、ＰＭＯＳトランジスタＰＭ１に接続される。なお、ＰＭＯＳトランジスタＰＭ１とＰＭＯＳトランジスタＰＭ５は、カレントミラーを構成する。このようなカレントミラーを設けることで、差動アンプ２のための定電流源を別途設ける必要がなくなる。

【0027】

トランジスタ段５は、ＮＭＯＳトランジスタ５１を複数段接続して構成される。各ＮＭＯＳトランジスタ５１のゲートは、ノードＮ２に接続される。最も高電位側のＮＭＯＳトランジスタ５１のドレインは、ＰＭＯＳトランジスタＰＭ２のドレインとノードＮ３で接続される。最も低電位側のＮＭＯＳトランジスタ５１のソースは、グランド電位の印加端に接続される。ノードＮ３は、入力トランジスタ２２のゲートに接続される。これにより、ノードＮ３に発生するセンス電圧Ｖｓｎｓが入力トランジスタ２２のゲートに印加される。トランジスタ段５における最も高電位側のＮＭＯＳトランジスタ５１を除くＮＭＯＳトランジスタ５１により、後述するＮＭＯＳトランジスタ８２のドレイン・ソース間電圧に相当する電圧を生成している。

【0028】

差動アンプ２は、センス電圧Ｖｓｎｓと基準電圧Ｖｒｅｆ２との差分に基づき駆動トランジスタ３を駆動する。駆動トランジスタ３の駆動によりＰＭＯＳトランジスタＰＭ１に流れる電流Ｉ４が制御される。電流Ｉ４は、カレントミラー４によりミラーリングされて電流Ｉ５とされる。電流Ｉ５は、トランジスタ段５を流れる。トランジスタ段５のオン抵抗と電流Ｉ５により、センス電圧Ｖｓｎｓが発生する。これにより、センス電圧Ｖｓｎｓが基準電圧Ｖｒｅｆ２と一致するように帰還制御される。すなわち、差動アンプ２、駆動トランジスタ３、カレントミラー４、およびトランジスタ段５により、センス電圧Ｖｓｎｓを一定に制御する定電圧回路が構成される。

【0029】

カレントミラー６は、入力側のＰＭＯＳトランジスタＰＭ１と、出力側のＰＭＯＳトランジスタＰＭ３と、を有する。ＰＭＯＳトランジスタＰＭ３は、ＭＯＳトランジスタ１０のゲートにノードＮ１で接続される。電流Ｉ４は、カレントミラー６によりミラーリングされて出力電流Ｉｏｕｔとされる。

【0030】

このように、電流Ｉ５と出力電流Ｉｏｕｔはともに、電流Ｉ４をミラーリングして生成され、電流Ｉ５と出力電流Ｉｏｕｔは相関を有する。すなわち、電流Ｉ５と出力電流Ｉｏｕｔは、同じであるか、または比例する。

【0031】

ここで、ＭＯＳトランジスタ１０の酸化膜の厚みは、不揮発性メモリ装置１８ごとにばらつく。ＭＯＳトランジスタ１０の酸化膜の厚みが大きいと、ＭＯＳトランジスタ１０のゲート容量は小さくなる。また、ＭＯＳトランジスタ１０の酸化膜の厚みが大きいと、トランジスタ段５におけるＮＭＯＳトランジスタ５１の酸化膜の厚みも大きくなり、ＮＭＯＳトランジスタ５１のオン抵抗が大きくなる。センス電圧Ｖｓｎｓは一定に制御されるため、トランジスタ段５を流れる電流Ｉ５は、小さくなる。従って、ＭＯＳトランジスタ１０のゲート容量が小さいと、出力電流Ｉｏｕｔが小さく制御される。このように、ＭＯＳトランジスタ１０のゲート容量に応じて出力電流Ｉｏｕｔが制御されるため、ＭＯＳトランジスタ１０の酸化膜の厚みのばらつきによる出力電圧Ｖｏｕｔの上昇速度のばらつきを抑制できる。

【0032】

なお、センス用のトランジスタ段５と電流出力用の駆動トランジスタ３は、共通の一つのトランジスタとしてもよい。しかしながら、この場合、電流出力用のトランジスタは電流能力が必要となるが、そのためにはセンス用のトランジスタのオン抵抗値（すなわちセンス電圧Ｖｓｎｓ）が低くなりすぎ、差動アンプ２による制御を行いにくい。そこで、図５に示す構成のように、電流出力用の駆動トランジスタ３とセンス用のトランジスタ５１を分け、トランジスタ５１を複数段接続することでオン抵抗値を高くしている。また、制御される電流Ｉ５と、ＭＯＳトランジスタ１０のゲート容量の充電に使用する出力電流Ｉｏｕｔをともに電流Ｉ４をミラーリングしたものとすることで、電源電圧ＶＤＤの変動によりＰＭＯＳトランジスタＰＭ２，ＰＭ３のドレイン・ソース間電圧が変動することによる電流変動の影響を受ける状況がＩ５とＩｏｕｔで同じとなるため、出力電流Ｉｏｕｔの精度を向上できる。

【0033】

また、カレントミラー７は、入力側のＰＭＯＳトランジスタＰＭ１と、出力側のＰＭＯＳトランジスタＰＭ４と、を有する。ＰＭＯＳトランジスタＰＭ４は、カレントミラー８における入力側のＮＭＯＳトランジスタ８１に接続される。カレントミラー８における出力側のＮＭＯＳトランジスタ８２は、駆動トランジスタ３のソースに接続される。これにより、電流Ｉ４がカレントミラー７，８によりミラーリングされて駆動トランジスタ３に流れる電流Ｉ３とされる。従って、シンク電流である電流Ｉ３は、電流Ｉ４と同じとなる（Ｉ３＝Ｉ４）。これにより、Ｉ３＝Ｉ５となり、駆動トランジスタ３のＶｇｓ（ゲート・ソース間電圧）とＮＭＯＳトランジスタ５１のＶｇｓを合わせることができる。駆動トランジスタ３とＮＭＯＳトランジスタ５１のサイズを同じにすると、Ｖｇｓを合わせることでオン抵抗値を合わせることができる。

【0034】

温特傾斜回路９は、抵抗９１～９５と、ＮＰＮトランジスタ９６と、を有する。抵抗９１の一端は、基準電圧Ｖｒｅｆの印加端に接続される。抵抗９１の他端は、抵抗９５の一端とともに抵抗９２の一端に接続される。抵抗９２の他端は、グランド電位の印加端に接続される。ＮＰＮトランジスタ９６のベースは、基準電圧Ｖｒｅｆの印加端に接続される。ＮＰＮトランジスタ９６のコレクタは、電源電圧ＶＤＤの印加端に接続される。ＮＰＮトランジスタ９６のエミッタは、抵抗９３の一端に接続される。抵抗９３の他端は、抵抗９５の他端とともに抵抗９４の一端に接続される。抵抗９４の他端は、グランド電位の印加端に接続される。抵抗９１と抵抗９２とが接続されるノードＮ４は、入力トランジスタ２１のゲートに接続される。

【0035】

これにより、基準電圧Ｖｒｅｆと、ＮＰＮトランジスタ９６における順電圧Ｖｆに基づき、ノードＮ４に基準電圧Ｖｒｅｆ２が生成される。順電圧Ｖｆの温度特性により、基準電圧Ｖｒｅｆ２は、温度傾斜を有する。従って、トランジスタ段５におけるＮＭＯＳトランジスタ５１のオン抵抗の温度特性による影響を補正することができる。

【0036】

＜４．その他＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

【0037】

＜５．付記＞
以上のように、例えば、本開示に係る電圧生成回路（１５）は、不揮発性メモリ素子（１７）用の電源回路（１６）に供給する出力電圧（Ｖｏｕｔ）を生成可能に構成される電圧生成回路であって、
定電流回路（１）と、
第１ＭＯＳトランジスタ（１０）と、を備え、
前記定電流回路により生成される出力電流（Ｉｏｕｔ）により前記第１ＭＯＳトランジスタのゲート容量を充電可能に構成され、前記第１ＭＯＳトランジスタのゲート電圧が前記出力電圧として出力可能である構成としている（第１の構成）。

【0038】

また、上記第１の構成において、前記第１ＭＯＳトランジスタ（１０）は、ＮＭＯＳトランジスタにより構成され、前記ＮＭＯＳトランジスタのドレインおよびソースは、グランド電位の印加端に接続可能である構成としてもよい（第２の構成）。

【0039】

また、上記第１または第２の構成において、前記定電流回路（１）は、
少なくとも１段の第２ＭＯＳトランジスタ（５１）を有するトランジスタ段（５）と、
前記トランジスタ段に発生する電圧（Ｖｓｎｓ）を一定に制御する定電圧回路と、を有し、
前記トランジスタ段に流れる第１電流（Ｉ５）と、前記出力電流（Ｉｏｕｔ）は、相関を有する構成としてもよい（第３の構成）。

【0040】

また、上記第３の構成において、前記定電流回路（１）は、
駆動トランジスタ（３）と、
前記トランジスタ段（５）に発生する電圧（Ｖｓｎｓ）と、第１基準電圧（Ｖｒｅｆ２）との差分に基づき前記駆動対象トランジスタを駆動する差動アンプ（２）と、
前記駆動トランジスタの制御により流れる第２電流（Ｉ４）を前記第１電流（Ｉ５）にミラーリングする第１カレントミラー（４）と、
前記第２電流を前記出力電流（Ｉｏｕｔ）にミラーリングする第２カレントミラー（６）と、を有する構成としてもよい（第４の構成）。

【0041】

また、上記第４の構成において、前記定電流回路（１）は、前記第２電流（Ｉ４）をミラーリングして前記駆動トランジスタ（３）に流れる第３電流（Ｉ３）とするミラーリング回路（７，８）を有する構成としてもよい（第５の構成）。

【0042】

また、上記第４または第５の構成において、前記定電流回路（１）は、温度傾斜を有する前記第１基準電圧（Ｖｒｅｆ２）を生成する温特傾斜回路（９）を有する構成としてもよい（第６の構成）。

【0043】

また、上記第６の構成において、前記温特傾斜回路（９）は、
第２基準電圧（Ｖｒｅｆ）の印加端に接続可能なベースを有するＮＰＮトランジスタ（９６）と、
第２基準電圧の印加端に接続可能な第１端を有する第１抵抗（９１）と、
前記第１抵抗の第２端に接続される第１端を有する第２抵抗（９２）と、
前記ＮＰＮトランジスタのエミッタに接続される第１端を有する第３抵抗（９３）と、
前記第３抵抗の第２端に接続される第１端を有する第４抵抗（９４）と、
前記第１抵抗の第２端と前記第３抵抗の第２端との間に接続される第５抵抗（９５）と、を有する構成としてもよい（第７の構成）。

【0044】

また、本開示の一態様は、上記いずれかの構成の電圧生成回路（１５）と、
前記電圧生成回路から出力される前記出力電圧（Ｖｏｕｔ）を供給される電源回路（１６）と、
前記電源回路から出力される電源電圧（ＶＨ）を供給される不揮発性メモリ素子（１７）と、を備える不揮発性メモリ装置（１８）である。

【産業上の利用可能性】

【0045】

本開示は、例えば、各種の半導体装置に搭載される不揮発性メモリ装置に利用することが可能である。

【符号の説明】

【0046】

１ 定電流回路
２ 差動アンプ
３ 駆動トランジスタ
４ カレントミラー
５ トランジスタ段
６ カレントミラー
７ カレントミラー
８ カレントミラー
９ 温特傾斜回路
１０ ＭＯＳトランジスタ
１５ 電圧生成回路
１６ 内部電源回路
１７ メモリ素子
１８ 不揮発性メモリ装置
２１，２２ 入力トランジスタ
２３，２４ ＮＭＯＳトランジスタ
２４ ＮＭＯＳトランジスタ
５１ ＮＭＯＳトランジスタ
８１ ＮＭＯＳトランジスタ
８２ ＮＭＯＳトランジスタ
９１～９５ 抵抗
９６ ＮＰＮトランジスタ
１００ 定電流回路
１０１ コンデンサ
１０５ 電圧生成回路
１１０ 電源回路
ＰＭ１～ＰＭ５ ＰＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】