特開 2023-112860 レベルシフタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023112860

(43)【公開日】2023-08-15

(54)【発明の名称】レベルシフタ

(51)【国際特許分類】

   H03K 19/0185 20060101AFI20230807BHJP

   H03K 19/0175 20060101ALI20230807BHJP

【ＦＩ】

H03K19/0185 210

H03K19/0175 210

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022014835

(22)【出願日】2022-02-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】竹中 省治

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA37

5J056BB46

5J056BB51

5J056CC02

5J056DD13

5J056DD28

5J056DD55

5J056FF08

(57)【要約】

【課題】レベルシフタの内部素子を低耐圧化する。
【解決手段】レベルシフタ２０は、例えば、第１電圧Ｖ２１が印加される第１電圧ラインＬ２１と、第２電圧Ｖ２２が印加される第２電圧ラインＬ２２と、第３電圧Ｖ２３が印加される第３電圧ラインＬ２３と、第１電圧ラインＬ２１と第２電圧ラインＬ２２との間に設けられるカレントミラー２８と、第２電圧Ｖ２２と第３電圧Ｖ２３との間でパルス駆動される入力信号ＩＮ２（本図では反転入力信号ＩＮ２Ｂ）を受け付ける第１ノードｎ２１と、カレントミラー２８の出力端から出力信号ＯＵＴを引き出す第２ノードｎ２２と、カレントミラー２８の入力端と第２電圧ラインＬ２２との間に設けられる第１抵抗２６と、第１ノードｎ２１と第２ノードｎ２２との間に設けられる第２抵抗２７と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電圧が印加されるように構成された第１電圧ラインと、
第２電圧が印加されるように構成された第２電圧ラインと、
第３電圧が印加されるように構成された第３電圧ラインと、
前記第１電圧ラインと前記第２電圧ラインとの間に設けられるように構成されたカレントミラーと、
前記第２電圧と前記第３電圧との間でパルス駆動される入力信号を受け付けるように構成された第１ノードと、
前記カレントミラーの出力端から出力信号を引き出すように構成された第２ノードと、
前記カレントミラーの入力端と前記第２電圧ラインとの間に設けられるように構成された第１抵抗と、
前記第１ノードと前記第２ノードとの間に設けられるように構成された第２抵抗と、
を備える、レベルシフタ。

【請求項2】

前記第１ノードと前記第２ノードとの間に設けられるように構成されたダイオード接続トランジスタをさらに備える、請求項１に記載のレベルシフタ。

【請求項3】

前記ダイオード接続トランジスタのゲート・ソース間電圧は、前記カレントミラーを形成するトランジスタのゲート・ソース間電圧よりも高い電圧値に設定されている、請求項２に記載のレベルシフタ。

【請求項4】

前記ダイオード接続トランジスタは、Ｎチャネル型である、請求項２又は３に記載のレベルシフタ。

【請求項5】

前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値以上である、請求項１～４のいずれか一項に記載のレベルシフタ。

【請求項6】

単一の前記第１抵抗は、複数組の前記第１ノード、前記第２ノード及び前記第２抵抗に共有される、請求項１～５のいずれか一項に記載のレベルシフタ。

【請求項7】

前記第１電圧＞前記第２電圧＞前記第３電圧である、請求項１～６のいずれか一項に記載のレベルシフタ。

【請求項8】

前記第１電圧＜前記第２電圧＜前記第３電圧である、請求項１～６のいずれか一項に記載のレベルシフタ。

【請求項9】

前記第２電圧ラインと前記第３電圧ラインとの間に設けられて前記第１ノードに前記入力信号を出力するように構成されたインバータをさらに備える、請求項１～８のいずれか一項に記載のレベルシフタ。

【請求項10】

ゲートが前記第２ノードに接続されるように構成された出力トランジスタをさらに備える、請求項１～９のいずれか一項に記載のレベルシフタ。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、レベルシフタに関する。

【背景技術】

【0002】

従来、異なる電圧ドメイン間で信号を伝達するレベルシフタが種々のアプリケーションで用いられている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２－７０３３３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のレベルシフタは、内部素子の低耐圧化（延いては小型化）について更なる検討の余地があった。

【0006】

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、内部素子を低耐圧化することのできるレベルシフタを提供することを目的とする。

【課題を解決するための手段】

【0007】

本明細書中に開示されているレベルシフタは、第１電圧が印加されるように構成された第１電圧ラインと、第２電圧が印加されるように構成された第２電圧ラインと、第３電圧が印加されるように構成された第３電圧ラインと、前記第１電圧ラインと前記第２電圧ラインとの間に設けられるように構成されたカレントミラーと、前記第２電圧と前記第３電圧との間でパルス駆動される入力信号を受け付けるように構成された第１ノードと、前記カレントミラーの出力端から出力信号を引き出すように構成された第２ノードと、前記カレントミラーの入力端と前記第２電圧ラインとの間に設けられるように構成された第１抵抗と、前記第１ノードと前記第２ノードとの間に設けられるように構成された第２抵抗とを備える。

【0008】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0009】

本明細書中に開示されている発明によれば、内部素子を低耐圧化することのできるレベルシフタを提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】図１は、レベルシフタの比較例を示す図である。

【図2】図２は、レベルシフタの第１実施形態を示す図である。

【図3】図３は、レベルシフタの第２実施形態を示す図である。

【図4】図４は、レベルシフタの第３実施形態を示す図である。

【図5】図５は、レベルシフタの第４実施形態を示す図である。

【図6】図６は、レベルシフタの第５実施形態を示す図である。

【発明を実施するための形態】

【0011】

＜レベルシフタ（比較例）＞
図１は、レベルシフタの比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例のレベルシフタ１０は、インバータ１１及び１２と、トランジスタ１３及び１４（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、トランジスタ１５～１９（ＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、第１電圧ラインＬ１１と、第２電圧ラインＬ１２と、第３電圧ラインＬ１３と、第４電圧ラインＬ１４と、を備える。

【0012】

第１電圧ラインＬ１１には、第１電圧Ｖ１１（例えば２０Ｖ）が印加される。第２電圧ラインＬ１２には、第２電圧Ｖ１２（例えば５Ｖ）が印加される。第３電圧ラインＬ１３には、第３電圧Ｖ１３（例えば０Ｖ）が印加される。第４電圧ラインＬ１４には、第４電圧Ｖ１４（例えば１４Ｖ）が印加される。

【0013】

インバータ１１は、第２電圧Ｖ１２の供給を受けて動作し、入力信号ＩＮ１を論理反転して出力する。インバータ１２は、インバータ１１の出力信号を論理反転して出力する。

【0014】

トランジスタ１３のゲートは、インバータ１１の出力端に接続されている。トランジスタ１４のゲートは、インバータ１２の出力端に接続されている。トランジスタ１３及び１４それぞれのソースは、いずれも第３電圧ラインＬ１３に接続されている。

【0015】

トランジスタ１５のドレインは、トランジスタ１３のドレインに接続されている。トランジスタ１６のドレインは、トランジスタ１４のドレインに接続されている。トランジスタ１５及び１６それぞれのゲートは、いずれも第４電圧ラインＬ１４に接続されている。

【0016】

トランジスタ１７のドレインとトランジスタ１８のゲートは、いずれもトランジスタ１５のソースに接続されている。トランジスタ１８のドレインとトランジスタ１７のゲートは、いずれもトランジスタ１６のドレインに接続されている。トランジスタ１７及び１８それぞれのソースは、いずれも第１電圧ラインＬ１１に接続されている。

【0017】

トランジスタ１９のゲートは、トランジスタ１８のドレイン（＝出力信号ＯＵＴ１の出力端に相当）に接続されている。

【0018】

本比較例のレベルシフタ１０において、入力信号ＩＮ１がハイレベル（＝Ｖ１２）であるときには、出力信号ＯＵＴ１がローレベル（＝Ｖ１４＋Ｖｇｓ１６、ただしＶｇｓ１６はトランジスタ１６のゲート・ソース間電圧）となる。一方、入力信号ＩＮ１がローレベル（＝Ｖ１３）であるときには、出力信号ＯＵＴ１がハイレベル（＝Ｖ１１）となる。

【0019】

すなわち、本比較例のレベルシフタ１０は、低電圧ドメイン（例えば５Ｖ／０Ｖ）の入力信号ＩＮ１をレベルシフトして高電圧ドメイン（例えば２０Ｖ／１５Ｖ）の出力信号ＯＵＴ１を生成する。

【0020】

ただし、本比較例のレベルシフタ１０では、トランジスタ１３～１６それぞれのドレイン・ソース間に高電圧（＝Ｖ１１－Ｖ１３）が印加され得る。そのため、トランジスタ１３～１６として高耐圧素子を用いる必要があり、マスク枚数の追加に繋がる。

【0021】

上記の考察に鑑み、以下では、レベルシフタの内部素子を低耐圧化することのできる新規な実施形態を提案する。

【0022】

＜レベルシフタ（第１実施形態）＞
図２は、レベルシフタの第１実施形態を示す図である。本実施形態のレベルシフタ２０は、インバータ２１と、トランジスタ２２（例えばＮＭＯＳＦＥＴ）と、トランジスタ２３～２５（例えばＰＭＯＳＦＥＴ）と、第１抵抗２６と、第２抵抗２７と、第１電圧ラインＬ２１と、第２電圧ラインＬ２２と、第３電圧ラインＬ２３と、第１ノードｎ２１と、第２ノードｎ２２と、を備える。

【0023】

第１電圧ラインＬ２１には、第１電圧Ｖ２１（例えば２０Ｖ）が印加される。第２電圧ラインＬ２２には、第２電圧Ｖ２２（例えば５Ｖ）が印加される。第３電圧ラインＬ２３には、第３電圧Ｖ２３（例えば０Ｖ）が印加される。なお、本実施形態のレベルシフタ２０では、Ｖ２１＞Ｖ２２＞Ｖ２３が成立している。

【0024】

インバータ２１は、第２電圧ラインＬ２２と第３電圧ラインＬ２３との間に設けられており、入力信号ＩＮ２の論理レベルを反転させた反転入力信号ＩＮ２Ｂを生成して第１ノードｎ２１に出力する。なお、反転入力信号ＩＮ２Ｂは、入力信号ＩＮ２がハイレベルであるときにローレベル（＝Ｖ２３）となり、入力信号ＩＮ２がローレベルであるときにハイレベル（＝Ｖ２２）となる。このように、第１ノードｎ２１は、第２電圧Ｖ２２と第３電圧Ｖ２３との間でパルス駆動される反転入力信号ＩＮ２Ｂを受け付けるための入力ノードに相当する。

【0025】

トランジスタ２２のソースは、第１ノードｎ２１（＝反転入力信号ＩＮ２Ｂの印加端）に接続されている。トランジスタ２２のゲート及びドレインは、互いに短絡されている。このように接続されたトランジスタ２２は、第１ノードｎ２１と第２ノードｎ２２（＝出力信号ＯＵＴ２の印加端）との間に設けられるダイオード接続トランジスタに相当する。

【0026】

なお、レベルシフタ２０の製造ばらつきに依ることなくトランジスタ２５を確実にオフ状態とするためには、トランジスタ２２のゲート・ソース間電圧Ｖｇｓ２２をトランジスタ２３のゲート・ソース間電圧Ｖｇｓ２３よりも高い電圧値に設定することが望ましい。

【0027】

トランジスタ２３及び２４それぞれのソースは、いずれも第１電圧ラインＬ２１に接続されている。トランジスタ２３及び２４それぞれのゲートは、いずれもトランジスタ２３のドレインに接続されている。このように接続されたトランジスタ２３及び２４は、第１電圧ラインＬ２１と第２電圧ラインＬ２２との間に設けられてトランジスタ２３のドレイン電流をトランジスタ２４のドレイン電流としてミラーするカレントミラー２８を形成している。なお、トランジスタ２４のドレインは、第２ノードｎ２２に接続されている。また、トランジスタ２５（＝出力トランジスタに相当）のゲートは、第２ノードｎ２２に接続されている。このように、第２ノードｎ２２は、カレントミラー２８の出力端から出力信号ＯＵＴ２を引き出すための出力ノードに相当する。

【0028】

第１抵抗２６は、トランジスタ２３のドレイン（＝カレントミラー２８の入力端）と第２電圧ラインＬ２２との間に設けられている。第２抵抗２７は、トランジスタ２４のドレイン（＝カレントミラー２８の出力端に相当）とトランジスタ２２のドレインとの間、延いては、第１ノードｎ２１と第２ノードｎ２２との間に設けられている。本実施形態のレベルシフタ２０において、第１抵抗２６及び第２抵抗２７それぞれの抵抗値は同値であってもよい。例えば、第１抵抗２６及び第２抵抗２７それぞれの抵抗値は、いずれも５～１０ＭΩ（１Ｖ当たり１ＭΩ程度）に設定してもよい。

【0029】

本実施形態のレベルシフタ２０において、入力信号ＩＮ２がハイレベルであり、反転入力信号ＩＮ２Ｂがローレベル（＝Ｖ２３）であるときには、出力信号ＯＵＴ２がローレベル（＝Ｖ２３＋Ｖｇｓ２２＋Ｖ２７、ただしＶｇｓ２２はトランジスタ２２のゲート・ソース間電圧とし、Ｖ２７は第２抵抗２７の両端間電圧とする）となる。一方、入力信号ＩＮ２がローレベルであり、反転入力信号ＩＮ２Ｂがハイレベル（＝Ｖ２２）であるときには、出力信号ＯＵＴ２がハイレベル（＝Ｖ２２＋Ｖｇｓ２２＋Ｖ２７）となる。

【0030】

ここで、トランジスタ２２のゲート・ソース間電圧Ｖｇｓ２２と第２抵抗２７の両端間電圧Ｖ２７との和（＝Ｖｇｓ２２＋Ｖ２７）は、カレントミラー２８の働きにより、トランジスタ２３のゲート・ソース間電圧Ｖｇｓ２３と第１抵抗２６の両端間電圧Ｖ２６との和（＝Ｖｇｓ２３＋Ｖ２６）と一致する。

【0031】

すなわち、第１ノードｎ２１と第２ノードｎ２２との間に印加される電圧（＝ＯＵＴ２－ＩＮ２Ｂ）は、第１電圧ラインＬ２１と第２電圧ラインＬ２２との間に印加される電圧（＝Ｖ２１－Ｖ２２）と一致する。

【0032】

従って、出力信号ＯＵＴ２のローレベルは、例えば１５Ｖ（＝Ｖ２３＋（Ｖ２１－Ｖ２２））となる。一方、出力信号ＯＵＴ２のハイレベルは、例えば２０Ｖ（＝Ｖ２２＋（Ｖ２１－Ｖ２２））となる。

【0033】

このように、本実施形態のレベルシフタ２０は、低電圧ドメイン（例えば５Ｖ／０Ｖ）の反転入力信号ＩＮ２Ｂをレベルシフトして高電圧ドメイン（例えば２０Ｖ／１５Ｖ）の出力信号ＯＵＴ２を生成することができる。

【0034】

また、本実施形態のレベルシフタ２０では、第１抵抗２６及び第２抵抗２７それぞれの両端間にのみ高電圧が印加される。逆に言うと、トランジスタ２２及び２３にはそれぞれのゲート・ソース間電圧Ｖｇｓ２２及びＶｇｓ２３（それぞれ１Ｖ未満）しか印加されることがなく、トランジスタ２４にも最高５Ｖ程度しか印加されない。

【0035】

従って、レベルシフタ２０の内部素子を低耐圧化することができるので、先出の比較例（図１）よりもマスク枚数を減らして回路規模を縮小することが可能となる。

【0036】

なお、本実施形態のレベルシフタ２０は、比較的低速なデバイス（不揮発メモリなど）に好適である。

【0037】

＜レベルシフタ（第２実施形態）＞
図３は、レベルシフタの第２実施形態を示す図である。本実施形態のレベルシフタ２０は、先出の第１実施形態（図２）を基本としつつ、トランジスタ２２が省略されている。そこで、既出の構成要素については、図２と同一の符号を付すことにより重複した説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的に説明する。

【0038】

本構成を採用する場合、第２抵抗２７の抵抗値は、第１抵抗２６の抵抗値よりも高い値に設定すればよい。より具体的に述べると、第２抵抗２７の抵抗値は、第２抵抗２７の両端間電圧Ｖ２７がトランジスタ２３のゲート・ソース間電圧Ｖｇｓ２３と第１抵抗２６の両端間電圧Ｖ２６との和（＝Ｖｇｓ２３＋Ｖ２６）に等しくなるように設定すればよい。

【0039】

本実施形態のレベルシフタ２０であれば、先出の第１実施形態（図２）と同様の効果を享受しつつ、さらにトランジスタ２２の省略分だけ回路規模を縮小することができる。

【0040】

＜レベルシフタ（第３実施形態）＞
図４は、レベルシフタの第３実施形態を示す図である。本実施形態のレベルシフタ２０は、先出の第１実施形態（図２）を基本としつつ、Ｎチャネル型のトランジスタ２２に代えて、Ｐチャネル型のトランジスタ２９（例えばＰＭＯＳＦＥＴ）が設けられている。そこで、既出の構成要素については、図２と同一の符号を付すことにより重複した説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的に説明する。

【0041】

トランジスタ２９のソースは、第２抵抗２７に接続されている。トランジスタ２９のゲート及びドレインは、いずれも第１ノードｎ２１に接続されている。

【0042】

このように、Ｎチャネル型のトランジスタ２２をＰチャネル型のトランジスタ２９に置換しても、先出の第１実施形態（図２）と同様の効果を享受することが可能である。ただし、Ｐチャネル型のトランジスタ２９は、バックゲートとなるＮウェルを他のＮウェルから分離して形成する必要がある。そのため、Ｎチャネル型のトランジスタ２２を用いる第１実施形態（図２）９よりもレイアウト面積が大きくなり易い点には留意が必要である。

【0043】

＜レベルシフタ（第４実施形態）＞
図５は、レベルシフタの第４実施形態を示す図である。本実施形態のレベルシフタ２０は、先出の第１実施形態（図２）を基本としつつ、複数の入出力系統を備えている。本図に即して述べると、本実施形態のレベルシフタ２０は、インバータ２１ｘ及び２１ｙと、トランジスタ２２ｘ及び２２ｙと、トランジスタ２３と、トランジスタ２４ｘ及び２４ｙと、トランジスタ２５ｘ及び２５ｙと、第１抵抗２６と、第２抵抗２７ｘ及び２７ｙと、第１電圧ラインＬ２１と、第２電圧ラインＬ２２と、第３電圧ラインＬ２３と、第１ノードｎ２１ｘ及びｎ２１ｙと、第２ノードｎ２２ｘ及びｎ２２ｙと、を備える。

【0044】

インバータ２１ｘは、第２電圧ラインＬ２２と第３電圧ラインＬ２３との間に設けられており、入力信号ＩＮ２ｘの論理レベルを反転させた反転入力信号ＩＮ２ｘＢを生成して第１ノードｎ２１ｘに出力する。なお、反転入力信号ＩＮ２ｘＢは、入力信号ＩＮ２ｘがハイレベルであるときにローレベル（＝Ｖ２３）となり、入力信号ＩＮ２ｘがローレベルであるときにハイレベル（＝Ｖ２２）となる。このように、第１ノードｎ２１ｘは、第２電圧Ｖ２２と第３電圧Ｖ２３との間でパルス駆動される反転入力信号ＩＮ２ｘＢを受け付けるための入力ノードに相当する。

【0045】

インバータ２１ｙは、第２電圧ラインＬ２２と第３電圧ラインＬ２３との間に設けられており、入力信号ＩＮ２ｙの論理レベルを反転させた反転入力信号ＩＮ２ｙＢを生成して第１ノードｎ２１ｙに出力する。なお、反転入力信号ＩＮ２ｙＢは、入力信号ＩＮ２ｙがハイレベルであるときにローレベル（＝Ｖ２３）となり、入力信号ＩＮ２ｙがローレベルであるときにハイレベル（＝Ｖ２２）となる。このように、第１ノードｎ２１ｙは、第２電圧Ｖ２２と第３電圧Ｖ２３との間でパルス駆動される反転入力信号ＩＮ２ｙＢを受け付けるための入力ノードに相当する。

【0046】

トランジスタ２２ｘのソースは、第１ノードｎ２１ｘ（＝反転入力信号ＩＮ２ｘＢの印加端）に接続されている。トランジスタ２２ｘのゲート及びドレインは、互いに短絡されている。このように接続されたトランジスタ２２ｘは、第１ノードｎ２１ｘと第２ノードｎ２２ｘ（＝出力信号ＯＵＴ２ｘの印加端）との間に設けられるダイオード接続トランジスタに相当する。

【0047】

トランジスタ２２ｙのソースは、第１ノードｎ２１ｙ（＝反転入力信号ＩＮ２ｙＢの印加端）に接続されている。トランジスタ２２ｙのゲート及びドレインは、互いに短絡されている。このように接続されたトランジスタ２２ｙは、第１ノードｎ２１ｙと第２ノードｎ２２ｙ（＝出力信号ＯＵＴ２ｙの印加端）との間に設けられるダイオード接続トランジスタに相当する。

【0048】

なお、レベルシフタ２０の製造ばらつきに依ることなくトランジスタ２５ｘ及び２５ｙをそれぞれ確実にオフ状態とするためには、トランジスタ２２ｘ及び２２ｙそれぞれのゲート・ソース間電圧Ｖｇｓ２２ｘ及びＶｇｓ２２ｙをトランジスタ２３のゲート・ソース間電圧Ｖｇｓ２３よりも高い電圧値に設定することが望ましい。

【0049】

トランジスタ２３、２４ｘ及び２４ｙそれぞれのソースは、いずれも第１電圧ラインＬ２１に接続されている。トランジスタ２３、２４ｘ及び２４ｙそれぞれのゲートは、いずれもトランジスタ２３のドレインに接続されている。このように接続されたトランジスタ２３、２４ｘ及び２４ｙは、第１電圧ラインＬ２１と第２電圧ラインＬ２２との間に設けられてトランジスタ２３のドレイン電流をトランジスタ２４ｘ及び２４ｙそれぞれのドレイン電流としてミラーするカレントミラー２８を形成している。

【0050】

なお、トランジスタ２４ｘのドレインは、第２ノードｎ２２ｘに接続されている。トランジスタ２５ｘ（＝出力トランジスタに相当）のゲートは、第２ノードｎ２２ｘに接続されている。このように、第２ノードｎ２２ｘは、カレントミラー２８の第１出力端から出力信号ＯＵＴ２ｘを引き出すための出力ノードに相当する。

【0051】

また、トランジスタ２４ｙのドレインは、第２ノードｎ２２ｙに接続されている。トランジスタ２５ｙ（＝出力トランジスタに相当）のゲートは、第２ノードｎ２２ｙに接続されている。このように、第２ノードｎ２２ｙは、カレントミラー２８の第２出力端から出力信号ＯＵＴ２ｙを引き出すための出力ノードに相当する。

【0052】

第１抵抗２６は、トランジスタ２３のドレイン（＝カレントミラー２８の入力端）と第２電圧ラインＬ２２との間に設けられている。一方、第２抵抗２７ｘは、トランジスタ２４ｘのドレイン（＝カレントミラー２８の第１出力端）とトランジスタ２２ｘのドレインとの間、延いては、第１ノードｎ２１ｘと第２ノードｎ２２ｘとの間に設けられている。また、第２抵抗２７ｙは、トランジスタ２４ｙのドレイン（＝カレントミラー２８の第２出力端）とトランジスタ２２ｙのドレインとの間、延いては、第１ノードｎ２１ｙと第２ノードｎ２２ｙとの間に設けられている。本実施形態のレベルシフタ２０において、第１抵抗２６と第２抵抗２７ｘ及び２７ｙそれぞれの抵抗値は同値であってもよい。

【0053】

このように、複数の入出力系統を備えている場合には、単一の第１抵抗２６を複数組の第１ノードｎ２１ｘ並びにｎ２１ｙ、第２ノードｎ２２ｘ並びにｎ２２ｙ、及び、第２抵抗２７ｘ並びに２７ｙで共有するとよい。

【0054】

なお、本実施形態のレベルシフタ２０において、第２実施形態（図３）に倣いトランジスタ２２ｘ及び２２ｙを省略したり、第３実施形態（図４）のようにトランジスタ２２ｘ及び２２ｙをＮチャネル型からＰチャネル型に置換してもよい。

【0055】

＜レベルシフタ（第５実施形態）＞
図６は、レベルシフタの第５実施形態を示す図である。本実施形態のレベルシフタ３０は、インバータ３１と、トランジスタ３２～３５（例えばＮＭＯＳＦＥＴ）と、第１抵抗３６と、第２抵抗３７と、第１電圧ラインＬ３１と、第２電圧ラインＬ３２と、第３電圧ラインＬ３３と、第１ノードｎ３１と、第２ノードｎ３２と、を備える。

【0056】

第１電圧ラインＬ３１には、第１電圧Ｖ３１（例えば－２０Ｖ）が印加される。第２電圧ラインＬ３２には、第２電圧Ｖ３２（例えば－５Ｖ）が印加される。第３電圧ラインＬ３３には、第３電圧Ｖ３３（例えば０Ｖ）が印加される。なお、本実施形態のレベルシフタ３０では、Ｖ３１＜Ｖ３２＜Ｖ３３が成立している。

【0057】

インバータ３１は、第２電圧ラインＬ３２と第３電圧ラインＬ３３との間に設けられており、入力信号ＩＮ３の論理レベルを反転させた反転入力信号ＩＮ３Ｂを生成して第１ノードｎ３１に出力する。なお、反転入力信号ＩＮ３Ｂは、入力信号ＩＮ３がハイレベルであるときにローレベル（＝Ｖ３２）となり、入力信号ＩＮ３がローレベルであるときにハイレベル（＝Ｖ３３）となる。このように、第１ノードｎ３１は、第２電圧Ｖ３２と第３電圧Ｖ３３との間でパルス駆動される反転入力信号ＩＮ３Ｂを受け付けるための入力ノードに相当する。

【0058】

トランジスタ３２のゲート及びドレインは、いずれも第１ノードｎ３１（＝反転入力信号ＩＮ３Ｂの印加端）に接続されている。トランジスタ３２のソースは、第２抵抗３７に接続されている。このように接続されたトランジスタ３２は、第１ノードｎ３１と第２ノードｎ３２（＝出力信号ＯＵＴ３の印加端）との間に設けられるダイオード接続トランジスタに相当する。

【0059】

なお、レベルシフタ３０の製造ばらつきに依ることなくトランジスタ３５を確実にオフ状態とするためには、トランジスタ３２のゲート・ソース間電圧Ｖｇｓ３２をトランジスタ３３のゲート・ソース間電圧Ｖｇｓ３３よりも高い電圧値に設定することが望ましい。

【0060】

トランジスタ３３及び３４それぞれのソースは、いずれも第１電圧ラインＬ３１に接続されている。トランジスタ３３及び３４それぞれのゲートは、いずれもトランジスタ３３のドレインに接続されている。このように接続されたトランジスタ３３及び３４は、第１電圧ラインＬ３１と第２電圧ラインＬ３２との間に設けられてトランジスタ３３のドレイン電流をトランジスタ３４のドレイン電流としてミラーするカレントミラー３８を形成している。なお、トランジスタ３４のドレインは、第２ノードｎ３２に接続されている。また、トランジスタ３５（＝出力トランジスタに相当）のゲートは、第２ノードｎ３２に接続されている。このように、第２ノードｎ３２は、カレントミラー３８の出力端から出力信号ＯＵＴ３を引き出すための出力ノードに相当する。

【0061】

第１抵抗３６は、トランジスタ３３のドレイン（＝カレントミラー３８の入力端）と第２電圧ラインＬ３２との間に設けられている。第２抵抗３７は、トランジスタ３４のドレイン（＝カレントミラー３８の出力端に相当）とトランジスタ３２のソースとの間、延いては、第１ノードｎ３１と第２ノードｎ３２との間に設けられている。本実施形態のレベルシフタ３０において、第１抵抗３６及び第２抵抗３７それぞれの抵抗値は同値であってもよい。

【0062】

本実施形態のレベルシフタ３０において、入力信号ＩＮ３がハイレベルであり、反転入力信号ＩＮ３Ｂがローレベル（＝Ｖ３２）であるときには、出力信号ＯＵＴ２がローレベル（＝Ｖ３２－Ｖｇｓ３２－Ｖ３７、ただしＶｇｓ３２はトランジスタ３２のゲート・ソース間電圧とし、Ｖ３７は第２抵抗３７の両端間電圧とする）となる。一方、入力信号ＩＮ３がローレベルであり、反転入力信号ＩＮ３Ｂがハイレベル（＝Ｖ３３）であるときには、出力信号ＯＵＴ３がハイレベル（＝Ｖ３３－Ｖｇｓ３２－Ｖ３７）となる。

【0063】

ここで、トランジスタ３２のゲート・ソース間電圧Ｖｇｓ３２と第２抵抗３７の両端間電圧Ｖ３７との和（＝Ｖｇｓ３２＋Ｖ３７）は、カレントミラー３８の働きにより、トランジスタ３３のゲート・ソース間電圧Ｖｇｓ３３と第１抵抗３６の両端間電圧Ｖ３６との和（＝Ｖｇｓ３３＋Ｖ３６）と一致する。

【0064】

すなわち、第１ノードｎ３１と第２ノードｎ３２との間に印加される電圧（＝ＩＮ３Ｂ－ＯＵＴ３）は、第１電圧ラインＬ３１と第２電圧ラインＬ３２との間に印加される電圧（＝Ｖ３２－Ｖ３１）と一致する。

【0065】

従って、出力信号ＯＵＴ３のローレベルは、例えば－２０Ｖ（＝Ｖ３２－（Ｖ３２－Ｖ３１））となる。一方、出力信号ＯＵＴ３のハイレベルは、例えば－１５Ｖ（＝Ｖ３３－（Ｖ３２－Ｖ３１））となる。

【0066】

このように、本実施形態のレベルシフタ３０では、低電圧ドメイン（例えば０Ｖ／－５Ｖ）の反転入力信号ＩＮ３Ｂをレベルシフトして高電圧ドメイン（例えば－１５Ｖ／－２０Ｖ）の出力信号ＯＵＴ３を生成することができる。

【0067】

また、本実施形態のレベルシフタ３０では、第１抵抗３６及び第２抵抗３７それぞれの両端間にのみ高電圧が印加される。逆に言うと、トランジスタ３２及び３３にはそれぞれのゲート・ソース間電圧Ｖｇｓ３２及びＶｇｓ３３（それぞれ１Ｖ未満）しか印加されることがなく、トランジスタ３４にも最高５Ｖ程度しか印加されない。

【0068】

従って、レベルシフタ３０の内部素子を低耐圧化することができるので、先出の比較例（図１）よりもマスク枚数を減らして回路規模を縮小することが可能となる。

【0069】

なお、本実施形態のレベルシフタ３０は、先出の第１実施形態（図２）におけるＰチャネル型のトランジスタ２３～２５をＮチャネル型に置き換えて極性反転することにより、負出力に対応した形であると言える。

【0070】

また、本実施形態のレベルシフタ３０において、第２実施形態（図３）に倣いトランジスタ３２を省略したり、第３実施形態（図４）のようにトランジスタ３２をＮチャネル型からＰチャネル型に置換したり、或いは、第４実施形態（図５）と同様に入出力系統を複数備えることも任意である。

【0071】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0072】

本明細書中に開示されているレベルシフタは、第１電圧が印加されるように構成された第１電圧ラインと、第２電圧が印加されるように構成された第２電圧ラインと、第３電圧が印加されるように構成された第３電圧ラインと、前記第１電圧ラインと前記第２電圧ラインとの間に設けられるように構成されたカレントミラーと、前記第２電圧と前記第３電圧との間でパルス駆動される入力信号を受け付けるように構成された第１ノードと、前記カレントミラーの出力端から出力信号を引き出すように構成された第２ノードと、前記カレントミラーの入力端と前記第２電圧ラインとの間に設けられるように構成された第１抵抗と、前記第１ノードと前記第２ノードとの間に設けられるように構成された第２抵抗とを備える構成（第１の構成）とされている。

【0073】

なお、上記第１の構成によるレベルシフタは、前記第１ノードと前記第２ノードとの間に設けられるように構成されたダイオード接続トランジスタをさらに備える構成（第２の構成）にしてもよい。

【0074】

また、上記第２の構成によるレベルシフタにおいて、前記ダイオード接続トランジスタのゲート・ソース間電圧は、前記カレントミラーを形成するトランジスタのゲート・ソース間よりも高い電圧値に設定されている構成（第３の構成）にしてもよい。

【0075】

また、上記第２又は第３の構成によるレベルシフタにおいて、前記ダイオード接続トランジスタは、Ｎチャネル型である構成（第４の構成）にしてもよい。

【0076】

また、上記第１～第４いずれかの構成によるレベルシフタにおいて、前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値以上である構成（第５の構成）にしてもよい。

【0077】

また、上記第１～第５いずれかの構成によるレベルシフタにおいて、単一の前記第１抵抗は、複数組の前記第１ノード、前記第２ノード及び前記第２抵抗に共有される構成（第６の構成）にしてもよい。

【0078】

また、上記第１～第６いずれかの構成によるレベルシフタは、前記第１電圧＞前記第２電圧＞前記第３電圧である構成（第７の構成）にしてもよい。

【0079】

また、上記第１～第６いずれかの構成によるレベルシフタは、前記第１電圧＜前記第２電圧＜前記第３電圧である構成（第８の構成）にしてもよい。

【0080】

また、上記第１～第８いずれかの構成によるレベルシフタは、前記第２電圧ラインと前記第３電圧ラインとの間に設けられて前記第１ノードに前記入力信号を出力するように構成されたインバータをさらに備える構成（第９の構成）にしてもよい。

【0081】

また、上記第１～第９いずれかの構成によるレベルシフタは、ゲートが前記第２ノードに接続されるように構成された出力トランジスタをさらに備える構成（第１０の構成）にしてもよい。

【0082】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0083】

１０ レベルシフタ
１１、１２ インバータ
１３、１４ トランジスタ（ＮＭＯＳＦＥＴ）
１５、１６、１７、１８、１９ トランジスタ（ＰＭＯＳＦＥＴ）
２０ レベルシフタ
２１、２１ｘ、２１ｙ インバータ
２２、２２ｘ、２２ｙ トランジスタ（ＮＭＯＳＦＥＴ）
２３、２４、２４ｘ、２４ｙ、２５、２５ｘ、２５ｙ、２９ トランジスタ（ＰＭＯＳＦＥＴ）
２６ 第１抵抗
２７、２７ｘ、２７ｙ 第２抵抗
２８ カレントミラー
３０ レベルシフタ
３１ インバータ
３２、３３、３４、３５ トランジスタ（ＮＭＯＳＦＥＴ）
３６ 第１抵抗
３７ 第２抵抗
３８ カレントミラー
Ｌ１１、Ｌ２１、Ｌ３１ 第１電圧ライン
Ｌ１２、Ｌ２２、Ｌ３２ 第２電圧ライン
Ｌ１３、Ｌ２３、Ｌ３３ 第３電圧ライン
Ｌ１４ 第４電圧ライン
ｎ２１、ｎ２１ｘ、ｎ２１ｙ、ｎ３１ 第１ノード
ｎ２２、ｎ２２ｘ、ｎ２２ｙ、ｎ３２ 第２ノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】