(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023114100
(43)【公開日】2023-08-17
(54)【発明の名称】半導体装置および半導体システム
(51)【国際特許分類】
G11C 15/04 20060101AFI20230809BHJP
G11C 7/22 20060101ALI20230809BHJP
G06F 30/3308 20200101ALI20230809BHJP
G06F 119/06 20200101ALN20230809BHJP
【ＦＩ】
G11C15/04 631F
G11C7/22 300
G06F30/3308
G06F119:06
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022016219
(22)【出願日】2022-02-04
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】田中 信二
(72)【発明者】
【氏名】澤田 陽平
(72)【発明者】
【氏名】森本 薫夫
【テーマコード（参考）】
5B146
【Ｆターム（参考）】
5B146AA22
5B146AA24
5B146GC25
5B146GJ02
5B146GJ06
(57)【要約】
【課題】消費電力を低減するとともに高速なサーチ動作が可能な半導体装置を提供する。
【解決手段】エントリを記憶するための行列状に配置された複数の連想メモリセルを含むメモリアレイを備える。メモリアレイは、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割され、各メモリブロックに対応して、メモリセル行にそれぞれ対応して設けられる複数のマッチ線と、各メモリブロックに対応して、メモリセル列にそれぞれ対応して設けられる複数のサーチ線と、各メモリブロックに対応して、複数のマッチ線にそれぞれ設けられた複数のマッチアンプとをさらに備える。前段のメモリブロックに対応して設けられるマッチ線は、後段のメモリブロックに対応して設けられるマッチ線よりも短く設定される。前段のメモリブロックに対応して設けられたマッチ線の長さに基づいて後段のメモリブロックのサーチ線を駆動するタイミングを制御するタイミング制御部をさらに備える。
【選択図】図２
【解決手段】エントリを記憶するための行列状に配置された複数の連想メモリセルを含むメモリアレイを備える。メモリアレイは、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割され、各メモリブロックに対応して、メモリセル行にそれぞれ対応して設けられる複数のマッチ線と、各メモリブロックに対応して、メモリセル列にそれぞれ対応して設けられる複数のサーチ線と、各メモリブロックに対応して、複数のマッチ線にそれぞれ設けられた複数のマッチアンプとをさらに備える。前段のメモリブロックに対応して設けられるマッチ線は、後段のメモリブロックに対応して設けられるマッチ線よりも短く設定される。前段のメモリブロックに対応して設けられたマッチ線の長さに基づいて後段のメモリブロックのサーチ線を駆動するタイミングを制御するタイミング制御部をさらに備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
エントリを記憶するための行列状に配置された複数の連想メモリセルを含むメモリアレイを備え、
前記メモリアレイは、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割され、
各前記メモリブロックに対応して、メモリセル行にそれぞれ対応して設けられる複数のマッチ線と、
各前記メモリブロックに対応して、メモリセル列にそれぞれ対応して設けられる複数のサーチ線と、
各前記メモリブロックに対応して、前記複数のマッチ線にそれぞれ設けられた複数のマッチアンプとをさらに備え、
前段のメモリブロックに対応して設けられるマッチ線は、後段のメモリブロックに対応して設けられるマッチ線よりも短く設定され、
前記前段のメモリブロックに対応して設けられたマッチ線の長さに基づいて前記後段のメモリブロックのサーチ線を駆動するタイミングを制御するタイミング制御部をさらに備える、半導体装置。
前記メモリアレイは、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割され、
各前記メモリブロックに対応して、メモリセル行にそれぞれ対応して設けられる複数のマッチ線と、
各前記メモリブロックに対応して、メモリセル列にそれぞれ対応して設けられる複数のサーチ線と、
各前記メモリブロックに対応して、前記複数のマッチ線にそれぞれ設けられた複数のマッチアンプとをさらに備え、
前段のメモリブロックに対応して設けられるマッチ線は、後段のメモリブロックに対応して設けられるマッチ線よりも短く設定され、
前記前段のメモリブロックに対応して設けられたマッチ線の長さに基づいて前記後段のメモリブロックのサーチ線を駆動するタイミングを制御するタイミング制御部をさらに備える、半導体装置。
【請求項2】
前記タイミング制御部は、前記前段のメモリブロックに対応して設けられたマッチ線の長さに基づく第１のタイミング制御信号を出力する第１のレプリカ回路を含む、請求項１記載の半導体装置。
【請求項3】
前記タイミング制御部は、前記前段のメモリブロックに対応して設けられた前記複数のマッチアンプの個数に基づく第２のタイミング制御信号を出力する第２のレプリカ回路をさらに含む、請求項２記載の半導体装置。
【請求項4】
前記第２のレプリカ回路は、前記第１のタイミング制御信号に基づいて動作する、請求項３記載の半導体装置。
【請求項5】
前記タイミング制御部は、前記第２のタイミング制御信号に従って検索動作により各前記メモリブロックに記憶された一部のエントリが全て不一致であることを判定するための判定回路をさらに含み、
前記判定回路の判定結果に基づいて前記後段のメモリブロックのサーチ線の駆動は停止される、請求項４記載の半導体装置。
前記判定回路の判定結果に基づいて前記後段のメモリブロックのサーチ線の駆動は停止される、請求項４記載の半導体装置。
【請求項6】
前記判定回路は、
第１の電位にプリチャージされた判定線と、
前記複数のマッチアンプにそれぞれ対応して設けられ、各々が、対応するマッチアンプの不一致の判定結果に基づいて前記判定線を第２の電位に設定する複数の判定ユニットとを含む、請求項５記載の半導体装置。
第１の電位にプリチャージされた判定線と、
前記複数のマッチアンプにそれぞれ対応して設けられ、各々が、対応するマッチアンプの不一致の判定結果に基づいて前記判定線を第２の電位に設定する複数の判定ユニットとを含む、請求項５記載の半導体装置。
【請求項7】
請求項１～６のいずれか１項に記載の半導体装置のシミュレーションに用いるシミュレーション装置をさらに備える、半導体システム。
【請求項8】
前記シミュレーション装置は、
前記半導体装置のモデルを生成するモデル生成部と、
前記モデル生成部により生成されたモデルにおいて、前記メモリアレイの分割数を設定可能に設けられた設定部と、
分割されたメモリブロックのサーチ線およびマッチ線の出力端子の信号状態をそれぞれ計測する計測部と、
前記メモリアレイの分割数に応じた消費電力を算出する算出部とを備える、請求項７記載の半導体システム。
前記半導体装置のモデルを生成するモデル生成部と、
前記モデル生成部により生成されたモデルにおいて、前記メモリアレイの分割数を設定可能に設けられた設定部と、
分割されたメモリブロックのサーチ線およびマッチ線の出力端子の信号状態をそれぞれ計測する計測部と、
前記メモリアレイの分割数に応じた消費電力を算出する算出部とを備える、請求項７記載の半導体システム。
【発明の詳細な説明】
【技術分野】
【0001】
この開示は、メモリセルを有する半導体装置に関する。
【背景技術】
【0002】
検索メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる記憶装置は、記憶しているデータワードの中から検索ワードに一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。
【0003】
ＣＡＭにはＢＣＡＭ（Binary CAM）とＴＣＡＭ（Ternary CAM）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”（本例においては、“＊”の記号を用いる）の情報を記憶可能である。“＊”は“０”および“１”のどちらでも良いことを示す。
【0004】
ＴＣＡＭ装置は、インターネットなどのネットワーク用のルータにおいてアドレス検索およびアクセス制御のために幅広く利用されている。大容量化に対応するために、ＴＣＡＭ装置は、通常、複数のアレイを有し、各アレイに対して同時にサーチ動作が実行される構成となっている。
【0005】
ＴＣＡＭ装置は、検索データ（入力パケット）とＴＣＡＭセルデータとを一斉に比較することができるので、全ての検索用途においてＲＡＭ（Random Access Memory）を用いるよりも高速である。
【0006】
具体的には、ＴＣＡＭ装置は、メモリセルに格納した情報とユーザーが検索したいデータとを比較して、双方のデータが一致、不一致を示すためのマッチ線（ＭＬ）を有している。そして、一致したマッチ線に対応するアドレス情報（Hit Index）を出力する。
【0007】
一方で、サーチ動作は不一致のマッチ線を低電位に設定するため消費電力が大きいという課題がある。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２０１１－１８１１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
この点で、特許文献１に記載の方式では、アレイを分割して、前段のアレイのサーチ結果に基づいて後段のアレイのサーチ動作を高速にする点で課題がある。
【0010】
本開示は、上記の課題を解決するためになされたものであって、消費電力を低減するとともに高速なサーチ動作が可能な半導体装置および半導体システムを提供する。
【0011】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0012】
ある局面に従う半導体装置は、エントリを記憶するための行列状に配置された複数の連想メモリセルを含むメモリアレイを備える。メモリアレイは、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割され、各メモリブロックに対応して、メモリセル行にそれぞれ対応して設けられる複数のマッチ線と、各メモリブロックに対応して、メモリセル列にそれぞれ対応して設けられる複数のサーチ線と、各メモリブロックに対応して、複数のマッチ線にそれぞれ設けられた複数のマッチアンプとをさらに備える。前段のメモリブロックに対応して設けられるマッチ線は、後段のメモリブロックに対応して設けられるマッチ線よりも短く設定される。前段のメモリブロックに対応して設けられたマッチ線の長さに基づいて後段のメモリブロックのサーチ線を駆動するタイミングを制御するタイミング制御部をさらに備える。
【発明の効果】
【0013】
一実施例によれば、本開示の半導体装置は、消費電力を低減するとともに高速なサーチ動作が可能である。
【図面の簡単な説明】
【0014】
【図1】実施形態１に基づく半導体装置の全体構成を説明する図である。
【図2】実施態様１に基づくアレイ構成およびブロック制御回路について説明する図である。
【図3】実施形態１に基づくＴＣＡＭセルの構成の一例を示す回路図である。
【図4】実施形態１に基づくＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。
【図5】実施態様１に基づく１エントリに対応する回路構成の一例を示す図である。
【図6】実施形態１に基づくＩＯ回路ＩＯの回路例を示す図である。
【図7】実施形態１に基づくＶＩＯ回路ＶＩＯの回路例を示す図である。
【図8】実施形態１に基づく第１制御論理回路３１０およびマッチ線負荷レプリカ回路３５０について説明する図である。
【図9】実施形態１に基づく第２制御論理回路３３０およびマッチアンプ負荷レプリカ回路３２０について説明する図である。
【図10】実施形態に基づく半導体装置の動作タイミングについて説明するタイミングチャート図である。
【図11】実施形態に基づく半導体装置の検索動作時の１クロックの各種制御信号の遷移について説明するタイミングチャート図である。
【図12】実施形態２に従うシミュレーション装置１０００のハードウェア構成の一例を模式的に例示する図である。
【図13】実施形態２に従う制御部１００１の機能ブロックについて説明する図である。
【図14】モデル生成部１１００により生成された半導体装置のモデルの一例について説明する図である。
【図15】実施形態２に従うシミュレーション装置１０００のシミュレーション例について説明する概念図である。
【発明を実施するための形態】
【0015】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【0016】
（実施形態１）
実施形態においては、エントリを記憶するための行列状に配置された複数の連想メモリセルを含むメモリアレイに対して、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割される場合について説明する。
実施形態においては、エントリを記憶するための行列状に配置された複数の連想メモリセルを含むメモリアレイに対して、列方向に沿って順次検索動作を実行する複数のメモリブロックに分割される場合について説明する。
【0017】
【0018】
連想記憶装置は、複数のメモリブロック２０２，２０３と、検索データ入力回路９９０と、プライオリティエンコーダ２０１と、統合回路２１２とを備える。
【0019】
検索データ入力回路９９０は、８０ビットからなる検索データｄｂ＜７９：０＞を第１データ＜１４：０＞と第２データ＜７９：１５＞とに分割して、第１データをＩＯドライバ帯２０４に与え、第２データを所定時間（１サイクル）遅延させた上で、ＩＯドライバ帯２０９に与える。
【0020】
本例においては、検索データ入力回路９９０は、遅延回路２１１を含む。
メモリアレイ（８０ビット×２５６エントリ）は、メモリブロック２０２（前半１５ビット×２５６エントリ）と、メモリブロック２０３（後半６５ビット×２５６エントリ）に分割されている。
メモリアレイ（８０ビット×２５６エントリ）は、メモリブロック２０２（前半１５ビット×２５６エントリ）と、メモリブロック２０３（後半６５ビット×２５６エントリ）に分割されている。
【0021】
メモリブロック２０２は、アレイＡと、アレイＡに対して列方向に隣接するマッチアンプ帯２０６と、アレイＡに対して行方向に隣接するＩＯドライバ帯２０４と、マッチアンプ帯２０６およびＩＯドライバ帯２０４とに隣接するブロック制御回路２０５とを含む。
【0022】
アレイＡは、連想メモリセル（ＴＣＡＭセル）が行列状に配列される。
アレイＡは、行を単位として複数のエントリ（entry）に分割され、各エントリに対しては、対応のエントリ内のセルが並列に結合されるマッチラインＭＬＡが設けられる。また、アレイＡの列方向に、検索データを伝達するサーチライン対ＳＬＡ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＡとマッチラインＭＬＡの交差部に対応してＴＣＡＭセルが設けられる。
アレイＡは、行を単位として複数のエントリ（entry）に分割され、各エントリに対しては、対応のエントリ内のセルが並列に結合されるマッチラインＭＬＡが設けられる。また、アレイＡの列方向に、検索データを伝達するサーチライン対ＳＬＡ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＡとマッチラインＭＬＡの交差部に対応してＴＣＡＭセルが設けられる。
【0023】
マッチアンプ帯２０６は、エントリそれぞれに対応して設けられるマッチアンプを含む。マッチアンプは、対応のエントリのマッチラインＭＬＡに結合され、アレイＡにおける検索データと各エントリの記憶データとの一致／不一致の判定を行なう。
【0024】
ＩＯドライバ帯２０４は、サーチラインＳＬごとにサーチ線ドライバを含む。ＩＯドライバ帯は、外部から１５ビットの検索データｄｂ＜１４：０＞を受ける。サーチ線ドライバは、外部からの検索データｄｂ＜ｉ＞に従って、対応のサーチラインＳＬに電圧Ｖｃｃまたは固定電圧Ｖｓｓを与える。
【0025】
ブロック制御回路２０５は、メモリブロック２０２内の構成要素を制御する。
メモリブロック２０３は、アレイＢと、アレイＢに対して列方向に隣接するマッチアンプ帯２０８と、アレイＢに対して行方向に隣接するＩＯドライバ帯２０９と、マッチアンプ帯２０８およびＩＯドライバ帯２０９とに隣接するブロック制御回路２０７とを含む。
メモリブロック２０３は、アレイＢと、アレイＢに対して列方向に隣接するマッチアンプ帯２０８と、アレイＢに対して行方向に隣接するＩＯドライバ帯２０９と、マッチアンプ帯２０８およびＩＯドライバ帯２０９とに隣接するブロック制御回路２０７とを含む。
【0026】
アレイＢは、連想メモリセル（ＣＡＭセル）が行列状に配列される。
アレイＢは、行を単位として複数のエントリ（entry）に分割され、各エントリに対しては、対応のエントリ内のセルが並列に結合されるマッチラインＭＬＢが設けられる。また、アレイＢの列方向に、検索データを伝達するサーチライン対ＳＬＢ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＢとマッチラインＭＬＢの交差部に対応してＴＣＡＭセルが設けられる。
アレイＢは、行を単位として複数のエントリ（entry）に分割され、各エントリに対しては、対応のエントリ内のセルが並列に結合されるマッチラインＭＬＢが設けられる。また、アレイＢの列方向に、検索データを伝達するサーチライン対ＳＬＢ（ＳＬ，／ＳＬ）が設けられる。このサーチライン対ＳＬＢとマッチラインＭＬＢの交差部に対応してＴＣＡＭセルが設けられる。
【0027】
マッチアンプ帯２０８は、エントリそれぞれに対応して設けられるマッチアンプを含む。マッチアンプは、対応のエントリのマッチラインＭＬＢに結合され、アレイＢにおける検索データと各エントリの記憶データとの一致／不一致の判定を行なう。
【0028】
ＩＯドライバ帯２０９は、サーチラインＳＬごとにサーチ線ドライバを含む。ＩＯドライバ帯は、外部から遅延回路２１０を介して６５ビットの検索データｄｂ＜７９：１５＞を受ける。サーチ線ドライバは、外部からの検索データｄｂ＜ｉ＞に従って、対応のサーチラインＳＬにＶＤＤ電圧またはグランド電圧を与える。
【0029】
ブロック制御回路２０７は、メモリブロック２０３内の構成要素を制御する。
統合回路２１２は、アレイＡおよびアレイＢの全体での検索結果を表わす検索判定信号ｍａｏ＿ｎを出力する。具体的には、統合回路２１２は、メモリブロック２０２の対応のエントリの一致／不一致の結果と、メモリブロック２０３の対応のエントリの一致／不一致の結果とを統合して、検索判定信号ｍａｏ＿ｎ［０］～ｍａｏ＿ｎ［２５５］としてプライオリティエンコーダ２０１に出力する。
統合回路２１２は、アレイＡおよびアレイＢの全体での検索結果を表わす検索判定信号ｍａｏ＿ｎを出力する。具体的には、統合回路２１２は、メモリブロック２０２の対応のエントリの一致／不一致の結果と、メモリブロック２０３の対応のエントリの一致／不一致の結果とを統合して、検索判定信号ｍａｏ＿ｎ［０］～ｍａｏ＿ｎ［２５５］としてプライオリティエンコーダ２０１に出力する。
【0030】
プライオリティエンコーダ２０１は、すべてのエントリから検索判定信号ｍａｏ＿ｎ［０］～ｍａｏ＿ｎ［２５５］を受ける。プライオリティエンコーダ２０１は、「Ｈ」レベルの検索判定信号を出力したエントリのうちの優先度の高いエントリのアドレスを出力する。
【0031】
［アレイ構成］
図２は、実施態様１に基づくアレイ構成およびブロック制御回路について説明する図である。
図２は、実施態様１に基づくアレイ構成およびブロック制御回路について説明する図である。
【0032】
一例として、アレイＡおよびブロック制御回路２０５の構成について説明する。アレイＢおよびブロック制御回路２０７の構成についても基本的に同様である。
【0033】
図２を参照して、アレイＡは、エントリ毎に分割されており、各エントリは、複数のＴＣＡＭセルＭＣを有する。一例として、アレイＡの１つのエントリは、１５ビットで構成されている。
【0034】
列方向に沿って設けられたメモリセル行に含まれる複数のＴＣＡＭセルに対応してマッチ線ＭＬＡが設けられる。
【0035】
メモリセル行にそれぞれ対応してワード線ＷＬＡおよびＷＬＢが設けられる。
一例として、ここでは、ワード線ＷＬＡ［０］と、ワード線ＷＬＢ［０］とが示されている。また、マッチ線ＭＬＡ［０］が設けられている場合が示されている。エントリ毎にワード線ＷＬＡ，ＷＬＢのＯＲ論理演算結果を出力するＯＲ回路ＯＲＣと、バリッドセルＶＣと、マッチ線出力回路ＭＯ０とを含む。
一例として、ここでは、ワード線ＷＬＡ［０］と、ワード線ＷＬＢ［０］とが示されている。また、マッチ線ＭＬＡ［０］が設けられている場合が示されている。エントリ毎にワード線ＷＬＡ，ＷＬＢのＯＲ論理演算結果を出力するＯＲ回路ＯＲＣと、バリッドセルＶＣと、マッチ線出力回路ＭＯ０とを含む。
【0036】
バリッドセルＶＣは、対応するエントリが有効か無効かを示すバリッドビットを格納する。
【0037】
また、アレイＡは、図２のワード線ＷＬＡ，ＷＬＢを駆動するためのワード線ドライバ３００を含む。
【0038】
ブロック制御回路２０５は、第１制御論理回路３１０と、マッチアンプ負荷レプリカ回路３２０と、第２制御論理回路３３０と、検索動作時にメモリブロック２０２に記憶された一部のエントリ（１５bit）が全て不一致であることを判定するための判定回路３７０と、マッチ線負荷レプリカ回路３５０とを含む。
【0039】
判定回路３７０は、プリチャージ回路３４０と、ラッチ回路３６０と、インバータ３６１と、判定線ＧＭＬと、複数の判定ユニットＴＤを含む。判定ユニットＴＤは、マッチアンプを含むマッチ線出力回路ＭＯにそれぞれに対応して設けられる。一例として、マッチ線ＭＬＡ［０］に対応して設けられるマッチアンプを含むマッチ線出力回路ＭＯ０に対応して判定ユニットＴＤ０が設けられている。
【0040】
判定ユニットＴＤ０は、ＮチャネルＭＯＳトランジスタＴＬ０，ＴＭ０とを含む。
ＮチャネルＭＯＳトランジスタＴＬ０と、ＴＭ０とは、直列に判定線ＧＭＬと、接地電位（電圧Ｖｓｓレベル）との間に接続される。ＮチャネルＭＯＳトランジスタＴＬ０のゲートは、マッチ信号出力線ＭＬＯ［０］と接続される。ＮチャネルＭＯＳトランジスタＴＬ０は、制御信号ＭＡＥの入力を受ける。
ＮチャネルＭＯＳトランジスタＴＬ０と、ＴＭ０とは、直列に判定線ＧＭＬと、接地電位（電圧Ｖｓｓレベル）との間に接続される。ＮチャネルＭＯＳトランジスタＴＬ０のゲートは、マッチ信号出力線ＭＬＯ［０］と接続される。ＮチャネルＭＯＳトランジスタＴＬ０は、制御信号ＭＡＥの入力を受ける。
【0041】
判定ユニットＴＤ０の動作について説明する。
判定線ＧＭＬは、プリチャージ回路３４０によりプリチャージされている。具体的には、電源電位（電圧Ｖｃｃレベル）にプリチャージされている。制御信号ＭＡＥ（「Ｈ」レベル）の入力に従ってＮチャネルＭＯＳトランジスタＴＬ０がオンする。そして、マッチ信号出力線ＭＬＯ［０］の電位に従ってＮチャネルＭＯＳトランジスタＴＭ０がオンする。
判定線ＧＭＬは、プリチャージ回路３４０によりプリチャージされている。具体的には、電源電位（電圧Ｖｃｃレベル）にプリチャージされている。制御信号ＭＡＥ（「Ｈ」レベル）の入力に従ってＮチャネルＭＯＳトランジスタＴＬ０がオンする。そして、マッチ信号出力線ＭＬＯ［０］の電位に従ってＮチャネルＭＯＳトランジスタＴＭ０がオンする。
【0042】
具体的には、マッチ信号出力線ＭＬＯ［０］が「Ｈ」レベルであればＮチャネルＭＯＳトランジスタＴＭ０はオンする。これにより、判定線ＧＭＬは、接地電位（電圧Ｖｓｓ）に引き抜かれる。一方、マッチ信号出力線ＭＬＯ［０］が「Ｌ」レベルであればＮチャネルＭＯＳトランジスタＴＭ０はオフを維持する。
【0043】
ラッチ回路３６０は、制御信号ＡＭＳＡＥの入力に応答して判定線ＧＭＬの電位に基づく制御信号ＡＭＳＢＴをラッチして、インバータ３６１を介して判定信号ＭＡＯとして出力する。
【0044】
例えば、少なくとも一つのマッチ信号出力線ＭＬＯが「Ｈ」レベルの場合、すなわち、一部のエントリが一致である場合には、判定線ＧＭＬは接地電位（電圧Ｖｓｓレベル）となり、制御信号ＡＭＳＢＴは「Ｌ」レベルに設定される。この場合、判定信号ＭＡＯは、「Ｈ」レベルである。当該判定信号ＭＡＯに従って後段の検索動作が制御される。判定信号ＭＡＯ（「Ｈ」レベル）に従って後段のメモリブロック２０３の検索動作が実行される。
【0045】
一方、全てのマッチ信号出力線ＭＬＯが「Ｌ」レベルの場合、すなわち、一部のエントリが全て不一致である場合には、判定線ＧＭＬは電源電位（電圧Ｖｃｃレベル）を維持する。制御信号ＡＭＳＢＴは「Ｈ」レベルに設定される。この場合、判定信号ＭＡＯは「Ｌ」レベルである。判定信号ＭＡＯ（「Ｌ」レベル）に従って後段のメモリブロック２０３の検索動作が停止される。
【0046】
第１制御論理回路３１０は、各種の制御信号の入力に基づいてブロック内部の回路を動作させる各種の制御信号を出力する。具体的には、第１制御論理回路３１０は、クロック信号ＣＬＫと、制御信号ＣＭＰと、制御信号ＣＥＮと、制御信号ＭＡＩとの入力を受ける。第１制御論理回路３１０は、制御信号ＲＰＬＳをマッチ線負荷レプリカ回路３５０に出力する。
【0047】
制御信号ＷＥＮは読出命令と書込命令を識別する制御信号であり、クロック信号ＣＬＫは読書動作の基準のクロック信号であり、制御信号ＣＥＮはクロック信号ＣＬＫの有効・無効を制御する制御信号である。制御信号ＣＭＰは検索動作を制御する制御信号であり、制御信号ＲＴＥはバリッドセルのリセットを制御する制御信号である。
【0048】
検索動作時には、第１制御論理回路３１０は、制御信号ＣＭＰを受け取り、サーチ線ドライバに制御信号を出力することによって、サーチ線ドライバの動作を制御する。第１制御論理回路３１０は、書込動作時には、ワード線ドライバ３００に制御信号を出力することによって、ワード線ドライバ３００の動作を制御する。また、ブロック制御回路２０５は、読出動作時には、ワード線ドライバ３００と、センスアンプとに制御信号を出力することによって、ワード線ドライバ３００とセンスアンプとの動作を制御する。
【0049】
メモリセル行に対応して設けられるマッチ線ＭＬＡに対応して、マッチ線出力回路ＭＯが設けられる。
【0050】
マッチ線出力回路ＭＯは、対応するマッチ線ＭＬＡにそれぞれ接続され、マッチ線出力回路ＭＯの出力は対応するマッチ信号出力線ＭＬＯに接続される。マッチ線出力回路ＭＯは、対応するバリッドセルＶＣからバリッドビットＶＢを受ける。マッチ線出力回路ＭＯの動作は、バリッドビットＶＢの値により制御される。
【0051】
マッチ線出力回路ＭＯは、検索動作時に、対応するマッチ線ＭＬの電位に基づいて、対応するセルデータと入力サーチデータとが一致か不一致かの検出信号を生成して、対応するマッチ信号出力線ＭＬＯへ出力する。バリッドビットＶＢが有効を示す場合、マッチ信号出力線ＭＬＯの信号レベルは、対応するセルデータと入力サーチデータとが一致か不一致かの検出信号のレベル（一致：「Ｈ」レベル、または、不一致：「Ｌ」レベル）にされる。一方、バリッドビットＶＢが無効を示す場合、マッチ信号出力線ＭＬＯの信号レベルは、対応するセルデータと入力サーチデータの対応部分とが一致するか否かの検出信号に無関係に、例えば、不一致を示す信号レベル(「Ｌ」レベル)とされる。
【0052】
マッチ線負荷レプリカ回路３５０は、制御信号ＲＰＬＳの入力を受けてマッチ線ＭＬの長さに基づく第１のタイミング制御信号ＢＡＣＫＤＯＷＮＳを出力する。マッチ線負荷レプリカ回路３５０は、検索動作時において複数のサーチ線を駆動した場合にマッチ線ＭＬの負荷に起因してマッチ線ＭＬの電位が同定するためのタイミングを計測するための回路である。
【0053】
第１制御論理回路３１０は、第１のタイミング制御信号ＢＡＣＫＤＯＷＮＳの入力に従って制御信号ＭＡＥと、制御信号ＰＣＥとを出力する。
【0054】
マッチアンプ負荷レプリカ回路３２０は、制御信号ＲＰＬＡＭの入力を受けてマッチアンプの個数に基づく第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭを出力する。マッチアンプ負荷レプリカ回路３２０は、検索動作時において複数のマッチアンプを駆動した場合に複数のマッチアンプの負荷に起因して判定線ＧＭＬの電位が同定するためのタイミングを計測するための回路である。
【0055】
第２制御論理回路３３０は、第１制御論理回路３１０から出力された制御信号ＰＣＥに基づいて制御信号ＲＰＬＡＭを出力するとともに、第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭの入力に従って制御信号ＡＭＳＰＣＥおよびＡＭＳＡＥを出力する。
【0056】
第２制御論理回路３３０は、制御信号ＲＰＬＡＭをマッチアンプ負荷レプリカ回路３２０に出力し、マッチアンプ負荷レプリカ回路３２０でタイミング調整された第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭの入力を受けて、制御信号ＡＭＳＰＣＥと、制御信号ＡＭＳＡＥとを出力する。
【0057】
［ＴＣＡＭセルの構成］
図３は、実施形態１に基づくＴＣＡＭセルの構成の一例を示す回路図である。
図３は、実施形態１に基づくＴＣＡＭセルの構成の一例を示す回路図である。
【0058】
図３を参照して、ＴＣＡＭセル（メモリセルＭＣとも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１，１２と、データ比較部１３とを含む。ＳＲＡＭセル１１をＸセルとも称し、ＳＲＡＭセル１２をＹセルとも称する。Ｘセル１１は、内部の記憶ノード対ＮＤ１，ＮＤ１＿ｎに互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。Ｙセル１２は、内部の記憶ノード対ＮＤ２，ＮＤ２＿ｎに互いに相補となる１ビットのデータを記憶する。
【0059】
ＴＣＡＭセルは、ビット線対ＢＴ，ＢＢ、サーチ線対ＳＴ，ＳＢ、マッチ線ＭＬ、およびワード線ＷＬＡ，ＷＬＢと接続される。ビット線対ＢＴ，ＢＢは、図３のＴＣＡＭセルアレイの行方向（Ｙ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＴ，ＳＢは、ＴＣＡＭセルアレイの列方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。
【0060】
マッチ線ＭＬは、ＴＣＡＭセルアレイの列方向（Ｘ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、ＴＣＡＭセルアレイの列方向（Ｘ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、第１ワード線、第２ワード線という事もできる。
【0061】
Ｘセル１１は、インバータＩＮＶ１，ＩＮＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とを含む。インバータＩＮＶ１は、記憶ノードＮＤ１＿ｎから記憶ノードＮＤ１へ向かう方向が順方向となるように、記憶ノードＮＤ１と記憶ノードＮＤ１＿ｎの間に接続される。インバータＩＮＶ２は、ＩＮＶ１と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ１は、記憶ノードＮＤ１とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ２は、記憶ノードＮＤ１＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬＡと接続される。
【0062】
Ｙセル１２は、インバータＩＮＶ３，ＩＮＶ４と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３，Ｑ４とを含む。インバータＩＮＶ３は、記憶ノードＮＤ２＿ｎから記憶ノードＮＤ２に向かう方向が順方向となるように、記憶ノードＮＤ２と記憶ノードＮＤ２＿ｎの間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ３は、記憶ノードＮＤ２とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ４は、記憶ノードＮＤ２＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ワード線ＷＬＢと接続される。
【0063】
データ比較部１３は、ＮチャネルＭＯＳトランジスタＱ６～Ｑ９を含む。ＭＯＳトランジスタＱ６，Ｑ７はマッチ線ＭＬとの接続点であるノードＮＤ３と接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ８，Ｑ９は、ノードＮＤ３と接地ノードＧＮＤとの間に直列に、かつ、直列接続されたＭＯＳトランジスタＱ６，Ｑ７の全体と並列に接続される。ＭＯＳトランジスタＱ６，Ｑ８のゲートは、記憶ノードＮＤ１，ＮＤ２とそれぞれ接続される。ＭＯＳトランジスタＱ７，Ｑ９のゲートは、サーチ線ＳＴ，ＳＢとそれぞれ接続される。
【0064】
インバータＩＮＶ１，ＩＮＶ２、ＩＮＶ３およびＩＮＶ４の各々は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを有する。ＰチャネルＭＯＳトランジスタのソースドレイン経路とＮチャネルＭＯＳトランジスタのソースドレイン経路とは、第１電源電位Ｖｃｃと第２電源電位Ｖｓｓとの間に、直列に接続されている。ＰチャネルＭＯＳトランジスタのゲートとＮチャネルＭＯＳトランジスタのゲートは共通に接続されて、インバータの入力端子とされる。ＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタのドレインとは共通に接続されて、インバータの入力端子とされる。
【0065】
なお、ＢＣＡＭのメモリセルは、例えば、図３において、ワード線ＷＬＢ，Ｙセルを削除し、ＭＯＳトランジスタＱ８のゲート電極を、Ｘセルの記憶ノードＮＤ１＿ｎへ接続することで構成できる。
【0066】
図４は、実施形態１に基づくＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。
【0067】
図３および図４を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“ｘ”（ドントケア：don't care）の３値を格納することができる。具体的に、Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“ｘ”（ドントケア）が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されている場合は使用しない。
【0068】
上記のＴＣＡＭセルの構成によれば、サーチデータが“１”（すなわち、サーチ線ＳＴが“１”、かつ、サーチ線ＳＢが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＮＤ１が“１”、かつ、記憶ノードＮＤ２が“０”）である場合には、ＭＯＳトランジスタＱ６，Ｑ７がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。サーチデータが“０”（すなわち、サーチ線ＳＴが“０”、かつ、サーチ線ＳＢが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＮＤ１が“０”、かつ、記憶ノードＮＤ２が“１”）である場合には、ＭＯＳトランジスタＱ８，Ｑ９がオン状態となるために、プリチャージ（電圧Ｖｃｃレベル）されたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位（電圧ＶＳＳレベル）まで引き抜かれる。
【0069】
逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“ｘ”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“Ｘ”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電圧Ｖｃｃレベル）は維持される。
【0070】
上記のように、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。
【0071】
【0072】
ＴＣＡＭセルＭＣ００－ＭＣ０ｎは、ワード線ＷＬＡ［０］、ＷＬＢ［０］およびマッチ線ＭＬ［０］に接続される。ＴＣＡＭセルＭＣ００－ＭＣ０ｎの各々は、対応するビット線対（ＢＴ［０］，ＢＢ［０］－ＢＴ［ｎ］，ＢＢ［ｎ］）と、対応するサーチ線対（ＳＴ［０］，ＳＢ［０］－ＳＴ［ｎ］，ＳＢ［ｎ］）とにそれぞれ接続される。
【0073】
バリッドセルＶＣ０は、ワード線ＶＷＬ（第３ワード線）［０］とビット線対ＶＢＴ，ＶＢＢとを含む。バリッドセルＶＣ０は、インバータＩＶ１，ＩＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＭ１，ＴＭ２と、インバータＩＶ３と、を含む。インバータＩＶ１は、記憶ノード（第１記憶ノード）ＶＭＴから記憶ノード（第２記憶ノード）ＶＭＢへ向かう方向が順方向となるように、記憶ノードＶＭＴと記憶ノードＶＭＢの間に接続される。インバータＩＶ２は、ＩＶ１と並列かつ逆方向に接続される。転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ１のソースドレイン経路は、記憶ノードＶＭＴとビット線ＶＢＴとの間に接続される。転送ＭＯＳトランジスタ（アクセストランジスタ）ＴＭ２のソースドレイン経路は、記憶ノードＶＭＢとビット線ＶＢＢとの間に接続される。ＭＯＳトランジスタＴＭ１，ＴＭ２のゲートは、ワード線ＶＷＬ［０］と接続される。記憶ノードＶＭＴは、さらに、リセット信号ＲＴをゲートに受けるリセットＭＯＳトランジスタＭＲＴのドレインが接続される。リセットＭＯＳトランジスタＭＲＴのソースは接地電位（電圧Ｖｓｓレベル）に接続される。
【0074】
なお、インバータＩＶ１およびＩＶ２の各々は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを有する。ＰチャネルＭＯＳトランジスタのソースドレイン経路とＮチャネルＭＯＳトランジスタのソースドレイン経路とは、電源電位（電圧Ｖｃｃレベル）と接地電位（電圧Ｖｓｓレベル）との間に、直列に接続されている。ＰチャネルＭＯＳトランジスタのゲートとＮチャネルＭＯＳトランジスタのゲートは共通に接続されて、インバータの入力端子とされる。ＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタのドレインとは共通に接続されて、インバータの入力端子とされる。
【0075】
ワード線ＶＷＬ［０］は、論理和回路ＯＲ［０］の出力に接続される。論理和回路ＯＲ［０］の入力は、ワード線ＷＬＡ［０］、ＷＬＢ［０］に接続される。すなわち、論理和回路ＯＲ［０］は、第１ワード線ＷＬＡ［０］および第２ワード線ＷＬＢ［０］に接続され、第１ワード線または第２ワード線が選択状態とされることに従って、第３ワード線ＶＷＬ［０］を選択状態とする選択回路と見做すことが出来る。
【0076】
バリッドセルＶＣ０の記憶ノードＶＭＢの値は、インバータＩＶ３を介して、バリッドビットＶＢ０として、マッチ線出力回路ＭＯ０へ供給される。インバータＩＶ３は、記憶ノードＶＭＢの出力回路と見做すことが出来る。
【0077】
マッチ線出力回路ＭＯ０は、否定論理積回路ＮＡＮＤと、ＰＭＯＳトランジスタＰＭ０、ＮＭＯＳトランジスタＮＭ０と、インバータＩＶ５、ＩＶ６、ＩＶ７と、を含む。否定論理積回路ＮＡＮＤの第１入力は、インバータＩＶ３の出力に接続されて、バリッドビットＶＢ０を受ける。否定論理積回路ＮＡＮＤの第２入力は、インバータＩＶ４を介してプリチャージ信号ＰＣを受ける。否定論理積回路ＮＡＮＤの出力は、ＰＭＯＳトランジスタＰＭ０のゲートに接続される。ＮＭＯＳトランジスタＮＭ０のゲートは、インバータＩＶ５を介して、バリッドビットＶＢ０の反転信号を受ける。ＰＭＯＳトランジスタＰＭ０のソースドレイン経路とＮＭＯＳトランジスタＮＭ０のソースドレイン経路とは、電源電位（電圧Ｖｃｃレベル）と接地電位（電圧Ｖｓｓレベル）との間に接続される。マッチ線ＭＬ［０］は、ＰＭＯＳトランジスタＰＭ０及びＮＭＯＳトランジスタＮＭ０のドレインに接続される。ＰＭＯＳトランジスタＰＭ０及びＮＭＯＳトランジスタＮＭ０のドレインは、また、インバータＩＶ６、ＩＶ７を介してマッチ信号出力線ＭＬＯ０へ接続される。
【0078】
マッチ信号出力線ＭＬＯ０には、ラッチ回路ＬＴが設けられ、制御信号ＭＡＥに従ってラッチされる。
【0079】
次に、書込動作について説明する。
ＴＣＡＭセルＭＣ００－ＭＣ０ｎへエントリデータを書き込む場合、ワード線ＷＬＡ［０］あるいはワード線ＷＬＢ［０］を選択状態として、ビット線対ＢＴ［０］，ＢＢ［０］－ＢＴ［ｎ］，ＢＢ［ｎ］に書込みデータを供給して書き込みが行われる。この時、論理和回路ＯＲ［０］により、バリッドセルＶＣ０のワード線ＶＷＬ［０］も選択状態とされる為、バリッドセルＶＣ０にビット線対ＶＢＴ，ＶＢＢを介して、書き込みデータを供給することにより、バリッドセルＶＣ０へのバリッドビットの書き込みが可能である。バリッドセルＶＣ０は、記憶ノードＶＭＴおよびＶＭＢが「Ｈ」レベル（“Ｈ”）および「Ｌ」レベル（“Ｌ”）の場合、すなわち、バリッドビットＶＢ０が「Ｈ」レベル（“Ｈ”）の場合、エントリが有効であることを示す。一方、バリッドセルＶＣ０は、記憶ノードＶＭＴおよびＶＭＢが「Ｌ」レベル（“Ｌ”）および「Ｈ」レベル（“Ｈ”）の場合、すなわち、バリッドビットＶＢ０が「Ｌ」レベル（“Ｌ”）の場合、エントリが無効で有効であることを示す。
ＴＣＡＭセルＭＣ００－ＭＣ０ｎへエントリデータを書き込む場合、ワード線ＷＬＡ［０］あるいはワード線ＷＬＢ［０］を選択状態として、ビット線対ＢＴ［０］，ＢＢ［０］－ＢＴ［ｎ］，ＢＢ［ｎ］に書込みデータを供給して書き込みが行われる。この時、論理和回路ＯＲ［０］により、バリッドセルＶＣ０のワード線ＶＷＬ［０］も選択状態とされる為、バリッドセルＶＣ０にビット線対ＶＢＴ，ＶＢＢを介して、書き込みデータを供給することにより、バリッドセルＶＣ０へのバリッドビットの書き込みが可能である。バリッドセルＶＣ０は、記憶ノードＶＭＴおよびＶＭＢが「Ｈ」レベル（“Ｈ”）および「Ｌ」レベル（“Ｌ”）の場合、すなわち、バリッドビットＶＢ０が「Ｈ」レベル（“Ｈ”）の場合、エントリが有効であることを示す。一方、バリッドセルＶＣ０は、記憶ノードＶＭＴおよびＶＭＢが「Ｌ」レベル（“Ｌ”）および「Ｈ」レベル（“Ｈ”）の場合、すなわち、バリッドビットＶＢ０が「Ｌ」レベル（“Ｌ”）の場合、エントリが無効で有効であることを示す。
【0080】
次に、検索動作について説明する。
ＴＣＡＭセルＭＣ００－ＭＣ０ｎに格納されたエントリデータとサーチデータとの比較動作は、サーチ線対（ＳＴ［０］，ＳＢ［０］－ＳＴ［ｎ］，ＳＢ［ｎ］にサーチデータを供給して行われる。
ＴＣＡＭセルＭＣ００－ＭＣ０ｎに格納されたエントリデータとサーチデータとの比較動作は、サーチ線対（ＳＴ［０］，ＳＢ［０］－ＳＴ［ｎ］，ＳＢ［ｎ］にサーチデータを供給して行われる。
【0081】
バリッドビットＶＢ０が「Ｈ」レベル（“Ｈ”）であり、プリチャージ信号ＰＣがスタンバイ状態（「Ｌ」レベル）の場合、ＰＭＯＳトランジスタＰＭ０がオン状態、ＮＭＯＳトランジスタＮＭ０がオフ状態である。したがって、マッチ線ＭＬ［０］は「Ｈ」レベルにプリチャージされている。
【0082】
バリッドビットＶＢ０が「Ｈ」レベル（“Ｈ”）であり、プリチャージ信号ＰＣがアクティブ状態（「Ｈ」レベル）にされた場合、ＰＭＯＳトランジスタＰＭ０がオフ状態、ＮＭＯＳトランジスタＮＭ０がオフ状態である。そのため、マッチ線ＭＬ［０］はフローティング状態とされている。この状態において、エントリデータとサーチデータとが一致する場合、マッチ線ＭＬ［０］のプリチャージ電位が「Ｈ」レベルに維持される。その結果、マッチ信号出力線ＭＬＯ０は一致を示す「Ｈ」レベルとされる。一方、エントリデータとサーチデータとが不一致の場合、マッチ線ＭＬ［０］のプリチャージ電位が「Ｌ」レベルに変化する。その結果、マッチ信号出力線ＭＬＯ０は不一致を示す「Ｌ」レベルとされる。
【0083】
一方、バリッドビットＶＢ０が「Ｌ」レベル（“Ｌ”）の場合、ＰＭＯＳトランジスタＰＭ０がオフ状態、ＮＭＯＳトランジスタＮＭ０がオン状態である。そのため、マッチ線ＭＬ［０］の電位は「Ｌ」レベルとされ、マッチ信号出力線ＭＬＯ０も不一致を示す「Ｌ」レベルとされる。
【0084】
バリッドセルＶＣ０の記憶内容をリセットする場合、リセット信号ＲＴが「Ｈ」レベルとされる。これにより、リセットＭＯＳトランジスタＭＲＴがオン状態とされるので、記憶ノードＶＭＴが「Ｌ」レベル、記憶ノードＶＭＢが「Ｈ」レベルとされて、バリッドセルＶＣ０には、無効を示すデータが格納される。この場合、図３で示されるように、複数のバリッドセルＶＣ０－ＶＣｍはリセット信号ＲＴが供給される配線に接続されており、リセット信号ＲＴの「Ｈ」レベルの様な活性化により、複数のバリッドセルＶＣ０－ＶＣｍに記憶されたバリッドビット（ＶＢ０－ＶＢｍ）を「Ｌ」レベルの様な無効を示すデータへ一括してセットすることが可能である。
【0085】
図５では、１つのエントリに関して説明されたが、エントリ数がＭ＋１とされると、複数のバリッドセルＶＣ０－ＶＣｍが設けられので、ワード線ＶＷＬ［０］－ＶＷＬ［Ｍ］が設けられる。
【0086】
図６は、実施形態１に基づくＩＯ回路ＩＯの回路例を示す図である。
図６を参照して、ＩＯ回路（ＩＯ）は、ＴＣＡＭセルＭＣのための入出力回路であり、クロック端子ＣＬＫ、ＴＣＡＭセルＭＣ（ＭＣ００）へのライトデータないしサーチデータの供給されるデータ端子Ｄと、ビットライトマスク端子ＢＷＮと、ＴＣＡＭセルＭＣ（ＭＣ００）からの読み出しデータの供給されるデータ出力端子Ｑに接続される。
図６を参照して、ＩＯ回路（ＩＯ）は、ＴＣＡＭセルＭＣのための入出力回路であり、クロック端子ＣＬＫ、ＴＣＡＭセルＭＣ（ＭＣ００）へのライトデータないしサーチデータの供給されるデータ端子Ｄと、ビットライトマスク端子ＢＷＮと、ＴＣＡＭセルＭＣ（ＭＣ００）からの読み出しデータの供給されるデータ出力端子Ｑに接続される。
【0087】
ＩＯ回路（ＩＯ）は、また、ブロック制御回路２０５から各信号（ＷＴＥ，ＲＤＥ、ＲＴＥ、ＭＡＯ）を受けるようにされる。
【0088】
ＩＯ回路（ＩＯ）は、サーチ線対ＳＴ［０］，ＳＢ［０］、および、ビット線対ＢＴ［０］，ＢＢ［０］に接続される。
【0089】
サーチ線対ＳＴ［０］，ＳＢ［０］は、サーチ線ドライバＳＤとされるＮＯＲ回路ＮＲ１０及びＮＲ１１の出力端子に各々接続される。ＮＯＲ回路ＮＲ１０及びＮＲ１１の一方の入力は、インバータ回路ＩＮＶ６を介して、判定信号ＭＡＯを受ける。ＮＯＲ回路ＮＲ１０及びＮＲ１１の他方の入力は、フリップフロップＦＦ６を介して、データ端子Ｄに供給されるサーチデータが供給可能にされる。
【0090】
サーチ線対ＳＴ［０］，ＳＢ［０］へのサーチデータの供給は、以下のようにされる。この場合、判定信号ＭＡＯは、「Ｈ」レベルの様な選択レベルとされており、他の制御信号（ＲＤＥ，ＷＴＥ）は「Ｌ」レベルの様な非選択レベルにされているものとする。
【0091】
データ端子Ｄに供給される「Ｈ」レベルのサーチデータは、フリップフロップＦＦ６へ供給され、クロック信号ＣＬＫによって取り込まれる。フリップフロップＦＦ６の出力は、ＮＯＲ回路ＮＲ１０及びＮＲ１１の他方の入力へ供給される。インバータ回路ＩＮＶ６の出力は「Ｌ」レベルとされており、ＮＯＲ回路ＮＲ１０及びＮＲ１１の出力端子は、「Ｈ」レベルおよび「Ｌ」レベルのデータが供給される。データ端子Ｄに供給される「Ｌ」レベルのサーチデータの場合、ＮＯＲ回路ＮＲ１０及びＮＲ１１の出力端子には、「Ｌ」レベルおよび「Ｈ」レベルのデータが供給される。
【0092】
ビット線対ＢＴ［０］，ＢＢ［０］は、ライトドライバＷＤとされるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２に接続される。ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートは、ＮＯＲ回路ＮＲ１２及びＮＲ１３の出力に接続される。ＮチャネルＭＯＳトランジスタＮＱ１のソースドレイン経路はＢＢ［０］と接地電位（電圧Ｖｓｓレベル）との間に接続され、ＮチャネルＭＯＳトランジスタＮＱ２のソースドレイン経路はＢＴ［０］と接地電位（電圧Ｖｓｓレベル）との間に接続される。
【0093】
ＮＯＲ回路ＮＲ１２及びＮＲ１３の一方の入力は、フリップフロップＦＦ６を介して、データ端子Ｄに供給される書き込みデータが供給可能にされる。ＮＯＲ回路ＮＲ１２及びＮＲ１３の他方の入力は、ＮＡＮＤ回路ＮＡ１０の出力に接続される。ＮＡＮＤ回路ＮＡ１０の一方の入力は制御信号ＷＴＥに接続され、ＮＡＮＤ回路ＮＡ１０の他方の入力はフリップフロップＦＦ７を介して、制御信号ＢＷＮが供給可能にされている。
【0094】
制御信号ＢＷＮが「Ｈ」レベルの様な選択レベルとされると、制御信号ＷＴＥが「Ｈ」レベルの様な選択レベルとされていても、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートは「Ｌ」レベルとされ、データの書き込みがマスクされる。すなわち、データの書き込みが阻止される。
【0095】
一方、制御信号ＢＷＮが「Ｌ」レベルの様な非選択レベルとされ、制御信号ＷＴＥが「Ｈ」レベルの様な選択レベルとされると、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートはＮＯＲ回路ＮＲ１２及びＮＲ１３の出力により、「Ｌ」レベルおよび「Ｈ」レベル、または、「Ｈ」レベルおよび「Ｌ」レベルの様なレベルとされて、駆動される。これにより、ビット線対ＢＴ［０］，ＢＢ［０］のレベルが書き込みデータに対応するレベルとされ、選択状態のワード線によって選択されているＴＣＡＭセル（ＭＣ００）へ書き込みデータが書き込まれる。
【0096】
ビット線対ＢＴ［０］は、また、読出回路ＳＡとされるインバータ回路ＩＮＶ７、ラッチ回路ＬＴ１およびインバータ回路ＩＮＶ８を介して、データ出力端子Ｑへ接続される。インバータ回路ＩＮＶ７およびラッチ回路ＬＴ１は、バッファ回路ＢＦ４を介して、制御信号ＲＤＥを受ける。インバータ回路ＩＮＶ７およびラッチ回路ＬＴ１は、制御信号ＲＤＥの「Ｈ」レベルの様な選択レベルにより動作状態とされて、ビット線対ＢＴ［０］に読み出されたＴＣＡＭセル（ＭＣ００）の読み出しデータを、データ出力端子Ｑへ供給する。
【0097】
ビット線対ＢＴ［０］，ＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２が接続される。プリチャージトランジスタＰＱ１、ＰＱ３のソースドレイン経路は電源電位（電圧Ｖｃｃレベル）とビット線対ＢＴ［０］，ＢＢ［０］との間に接続される。イコライズトランジスタＰＱ２のソースドレイン経路はビット線ＢＴ［０］とビット線ＢＢ［０］との間に接続される。プリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２の各々のゲートは制御信号ＲＤＥに接続される。プリチャージトランジスタＰＱ１、ＰＱ３、および、イコライズトランジスタＰＱ２は、制御信号ＲＤＥの「Ｌ」レベルの様な非選択レベルにより、動作状態とされる。
【0098】
ビット線対ＢＴ［０］，ＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプルアップトランジスタＰＱ４及びＰＱ５に接続される。プルアップトランジスタＰＱ４のソースドレイン経路は電源電位（電圧Ｖｃｃレベル）とビット線ＢＢ［０］との間に接続され、そのゲートはビット線ＢＴ［０］に接続される。プルアップトランジスタＰＱ５のソースドレイン経路は電源電位（電圧Ｖｃｃレベル）とビット線ＢＴ［０］との間に接続され、そのゲートはビット線ＢＢ［０］に接続される。
【0099】
メモリブロック２０３は、前段のメモリブロック２０２から判定信号ＭＡＯの入力（「Ｈ」レベル）を受け付けて検索動作を実行する。メモリブロック２０３は、前段のメモリブロック２０２からの判定信号ＭＡＯの入力（「Ｌ」レベル）を受け付けた場合には検索動作を停止する。
【0100】
メモリブロック２０２は、前段のメモリブロックが無いため検索動作時に判定信号ＭＡＯ（「Ｈ」レベル）の入力を受け付けて検索動作を実行する。
【0101】
図７は、実施形態１に基づくＶＩＯ回路ＶＩＯの回路例を示す図である。
図７を参照して、ＶＩＯ回路ＶＩＯは、バリッドセルＶＭＣのための入出力回路であり、クロック端子ＣＬＫ、バリッドセルＶＣ（ＶＣ０）へのライトデータの供給されるデータ端子ＶＢＩと、ビットライトマスク端子ＶＷＮと、バリッドセルＶＣ（ＶＣ０）からの読み出しデータの供給されるデータ出力端子ＶＢＯに接続される。
図７を参照して、ＶＩＯ回路ＶＩＯは、バリッドセルＶＭＣのための入出力回路であり、クロック端子ＣＬＫ、バリッドセルＶＣ（ＶＣ０）へのライトデータの供給されるデータ端子ＶＢＩと、ビットライトマスク端子ＶＷＮと、バリッドセルＶＣ（ＶＣ０）からの読み出しデータの供給されるデータ出力端子ＶＢＯに接続される。
【0102】
ＶＩＯ回路（ＶＩＯ）は、ブロック制御回路２０５から各制御信号（ＷＴＥ，ＲＤＥ、ＲＴＥ）を受ける。ＶＩＯ回路（ＶＩＯ）は、また、ビット線対ＶＢＴ［０］，ＶＢＢ［０］接続され、制御信号ＲＴを生成する。
【0103】
ビット線対ＶＢＴ［０］，ＶＢＢ［０］は、ライトドライバＶＷＤとされるＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖに接続される。ＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖのゲートは、ＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの出力に接続される。ＮチャネルＭＯＳトランジスタＮＱ１ｖのソースドレイン経路はＶＢＢ［０］と接地電位（電圧Ｖｓｓレベル）との間に接続され、ＮチャネルＭＯＳトランジスタＮＱ２ｖのソースドレイン経路はＶＢＴ［０］と接地電位（電圧Ｖｓｓレベル）との間に接続される。ＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの一方の入力は、フリップフロップＦＦ８を介して、データ端子ＶＢＩに供給される書き込みデータ(バリッドビットデータ)が供給可能にされる。
【0104】
ＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの他方の入力は、ＮＡＮＤ回路ＮＡ１０ｖの出力に接続される。ＮＡＮＤ回路ＮＡ１０ｖの一方の入力はライトイネーブル信号ＷＴＥに接続され、ＮＡＮＤ回路ＮＡ１０ｖの他方の入力はフリップフロップＦＦ９を介して、制御信号ＶＷＮが供給可能にされている。
【0105】
制御信号ＶＷＮが「Ｈ」レベルの様な選択レベルとされると、制御信号ＷＴＥが「Ｈ」レベルの様な選択レベルとされていても、ＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖのゲートは「Ｌ」レベルとされ、データの書き込みがマスクされる。すなわち、データの書き込みが阻止される。
【0106】
一方、制御信号ＶＷＮが「Ｌ」レベルの様な非選択レベルとされ、制御信号ＷＴＥが「Ｈ」レベルの様な選択レベルとされると、ＮチャネルＭＯＳトランジスタＮＱ１ｖおよびＮＱ２ｖのゲートはＮＯＲ回路ＮＲ１２ｖ及びＮＲ１３ｖの出力により、「Ｌ」レベルおよび「Ｈ」レベル、または、「Ｈ」レベルおよび「Ｌ」レベルの様なレベルとされて、駆動される。これにより、ビット線対ＶＢＴ［０］，ＶＢＢ［０］のレベルが書き込みデータに対応するレベルとされ、選択状態のワード線ＶＷＬ［０］によって選択されているバリッドセルＶＣ（ＶＣ０）へ書き込みデータが書き込まれる。
【0107】
ビット線対ＶＢＴ［０］は、また、読出回路ＶＳＡとされるインバータ回路ＩＮＶ７ｖ、ラッチ回路ＬＴ１ｖおよびインバータ回路ＩＮＶ８ｖを介して、データ出力端子ＶＢＯへ接続される。インバータ回路ＩＮＶ７ｖおよびラッチ回路ＬＴ１ｖは、バッファ回路ＢＦ４ｖを介して、制御信号ＲＤＥを受ける。インバータ回路ＩＮＶ７ｖおよびラッチ回路ＬＴ１ｖは、リードイネーブル信号ＲＤＥの「Ｈ」レベルの様な選択レベルにより動作状態とされて、ビット線対ＶＢＴ［０］に読み出されたバリッドセルＶＣ（ＶＣ０）の読み出しデータを、データ出力端子ＶＢＯへ供給する。
【0108】
ビット線対ＶＢＴ［０］，ＶＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖが接続される。プリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖのソースドレイン経路は電源電位（電圧Ｖｃｃレベル）とビット線対ＶＢＴ［０］，ＶＢＢ［０］との間に接続される。イコライズトランジスタＰＱ２ｖのソースドレイン経路はビット線ＶＢＴ［０］とビット線ＶＢＢ［０］との間に接続される。プリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖの各々のゲートはリードイネーブル信号ＲＤＥに接続される。プリチャージトランジスタＰＱ１ｖ、ＰＱ３ｖ、および、イコライズトランジスタＰＱ２ｖは、リードイネーブル信号ＲＤＥの「Ｌ」レベルの様な非選択レベルにより、動作状態とされる。
【0109】
ビット線対ＶＢＴ［０］，ＶＢＢ［０］は、また、ＰチャネルＭＯＳトランジスタから構成されるプルアップトランジスタＰＱ４ｖ及びＰＱ５ｖに接続される。プルアップトランジスタＰＱ４ｖのソースドレイン経路は電源電位（電圧Ｖｃｃレベル）とビット線ＶＢＢ［０］との間に接続され、そのゲートはビット線ＶＢＴ［０］に接続される。プルアップトランジスタＰＱ５ｖのソースドレイン経路は電源電位（電圧Ｖｃｃレベル）とビット線ＶＢＴ［０］との間に接続され、そのゲートはビット線ＶＢＢ［０］に接続される。
【0110】
ＶＩＯ回路（ＶＩＯ）は、また、制御信号ＲＴＥを受けるバッファ回路ＢＦ５を有し、バッファ回路ＢＦ５により制御信号ＲＴをバリッドセルＶＣ（ＶＣ０）へ出力する。
【0111】
図８は、実施形態１に基づく第１制御論理回路３１０およびマッチ線負荷レプリカ回路３５０について説明する図である。
【0112】
図８を参照して、第１制御論理回路３１０は、フリップフロップ（ＦＦ）５００－５０２と、ＡＮＤ回路５０４，５０６と、ＮＡＮＤ回路５０５，５１３，５１４，５２０と、インバータ５０７，５１１，５１２，５１６，５１７，５２１と、ＮＯＲ回路５１５と、ＰチャネルＭＯＳトランジスタ５０８と、ＮチャネルＭＯＳトランジスタ５０９，５１０とを含む。
【0113】
フリップフロップ（ＦＦ）５００－５０３は、クロック信号ＣＬＫに基づいて制御信号を取り込む。
【0114】
具体的には、フリップフロップ（ＦＦ）５００は、クロック信号ＣＬＫに基づいて制御信号ＣＭＰを取り込み、ＮＡＮＤ回路５０５に出力する。
【0115】
フリップフロップ（ＦＦ）５０１は、クロック信号ＣＬＫに基づいて制御信号ＣＥＮを取り込み、ＡＮＤ回路５０４に出力する。
【0116】
フリップフロップ回路（ＦＦ）５０２は、クロック信号ＣＬＫに基づいて制御信号ＭＡＩを取り込み、ＮＡＮＤ回路５２０に出力する。
【0117】
ＡＮＤ回路５０４は、クロック信号ＣＬＫと、フリップフロップ回路（ＦＦ）５０１の出力の反転信号との入力を受けてＡＮＤ論理演算結果をＡＮＤ回路５０６に出力する。
【0118】
ＡＮＤ回路５０６は、ＡＮＤ回路５０４からの出力信号と、ＮＡＮＤ回路５１３のインバータ５１２を介する反転信号との入力を受けてＡＮＤ論理演算結果をＮＡＮＤ回路５０５に出力する。ＮＡＮＤ回路５０５は、フリップフロップ回路（ＦＦ）５００の出力信号と、ＡＮＤ回路５０６の出力信号との入力を受けて、ＮＡＮＤ論理演算結果をインバータ５０７に出力する。インバータ５０７は、ＮＡＮＤ回路５０５の出力信号を反転させて、制御信号ＲＰＬＳＷＬとして出力する。
【0119】
ＰチャネルＭＯＳトランジスタ５０８と、ＮチャネルＭＯＳトランジスタ５０９、５１０は、直列に電源電位（電圧Ｖｃｃレベル）と接地電位（電圧Ｖｓｓレベル）との間に接続され、そのゲートは、各々、制御信号ＲＰＬＳＷＬの信号の入力を受ける。ＰチャネルＭＯＳトランジスタ５０８と、ＮチャネルＭＯＳトランジスタ５０９との間の接続ノードから制御信号ＲＰＬＳが伝達される。インバータ５１１は、制御信号ＲＰＬＳを反転させて、ＮＡＮＤ回路５１３に出力する。
【0120】
ＮＯＲ回路５１５は、制御信号ＢＡＣＫＤＯＷＮＳの入力を受けて反転させて、ＮＡＮＤ回路５１３に出力する。ＮＡＮＤ回路５１３は、ＮＯＲ回路５１５の出力と、インバータ５１１を介する制御信号ＲＰＬＳの反転信号の入力とを受けて、ＮＡＮＤ論理演算結果をインバータ５１２およびＮＡＮＤ回路５１４に出力する。
【0121】
インバータ５１２は、ＮＡＮＤ回路５１３の出力を反転させて、ＡＮＤ回路５０６に出力する。ＮＡＮＤ回路５１４は、ＮＡＮＤ回路５１３の出力信号と、ＮＡＮＤ回路５０５の出力信号との入力を受けて、ＮＡＮＤ論理演算結果を出力する。インバータ５１６，５１７は、ＮＡＮＤ回路５１４の信号の入力を制御信号ＰＣＥとして出力する。
【0122】
ＮＡＮＤ回路５２０は、ＮＡＮＤ回路５１３のインバータ５１２を介する反転信号と、フリップフロップ回路（ＦＦ）５０２の出力信号との入力を受けて、ＮＡＮＤ論理演算結果をインバータ５２１を介する制御信号ＭＡＥとして出力する。
【0123】
マッチ線負荷レプリカ回路３５０は、制御信号ＲＰＬＳの入力を受けてマッチ線ＭＬの長さに基づく第１のタイミング制御信号ＢＡＣＫＤＯＷＮＳを出力する。
【0124】
マッチ線負荷レプリカ回路３５０は、容量素子５３４，５３５と、ＮＯＲ回路５３０と、ＰチャネルＭＯＳトランジスタ５３１と、ＮチャネルＭＯＳトランジスタ５３２，５３３とを含む。
【0125】
ＮＯＲ回路５３０は、制御信号ＲＰＬＳの入力を反転させて、出力する。
ＮＯＲ回路５３０の入力ノードに他方電極が接地電位（電圧Ｖｓｓレベル）と接続された容量素子５３５が接続される。
ＮＯＲ回路５３０の入力ノードに他方電極が接地電位（電圧Ｖｓｓレベル）と接続された容量素子５３５が接続される。
【0126】
ＰチャネルＭＯＳトランジスタ５３１と、ＮチャネルＭＯＳトランジスタ５３２、５３３は、直列に電源電位（電圧Ｖｃｃレベル）と接地電位（電圧Ｖｓｓレベル）との間に接続され、そのゲートは、各々、ＮＯＲ回路５３０の出力信号の入力を受ける。
【0127】
ＰチャネルＭＯＳトランジスタ５３１と、ＮチャネルＭＯＳトランジスタ５３２との間の接続ノードから制御信号ＢＡＣＫＤＯＷＮＳが伝達される。当該接続ノードに他方電極が接地電位（電圧Ｖｓｓレベル）と接続された容量素子５３４が接続される。
【0128】
容量素子５３４，５３５は、マッチ線ＭＬの長さに基づく負荷容量である。マッチ線ＭＬの長さは、メモリブロック２０２と、メモリブロック２０３とで異なる。
【0129】
メモリブロック２０２は、１行のエントリの一部である１５ビットのＴＣＡＭメモリセルＭＣを含む。メモリブロック２０３は、１行のエントリの残りの６５ビットのＴＣＡＭメモリセルＭＣを含む。したがって、メモリブロック２０２のマッチ線ＭＬは、メモリブロック２０３のマッチ線ＭＬよりも短い。
【0130】
すなわち、容量素子５３４，５３５の負荷容量は、１行のエントリの一部のビット数に依存する。ビット数が多ければ負荷容量の値は大きくなり、ビット数が少なければ負荷容量の値は小さくなる。
【0131】
なお、本例においては、マージンを確保するために２つの容量素子５３４，５３５を設ける構成について説明しているが、１つの容量素子とすることも可能である。
【0132】
マッチ線負荷レプリカ回路３５０を設けることにより、検索動作時において複数のサーチ線を駆動した場合にマッチ線ＭＬの負荷に起因してマッチ線ＭＬの電位が同定するためのタイミングを計測することが可能である。
【0133】
図９は、実施形態１に基づく第２制御論理回路３３０およびマッチアンプ負荷レプリカ回路３２０について説明する図である。
【0134】
図９を参照して、第２制御論理回路３３０は、ＮＡＮＤ回路４０１，４０２，４０９，４１５と、インバータ４０３，４０４，４０８，４１１，４１２，４１３，４１４，４１６，４１７と、ＮＯＲ回路４１０と、ＰチャネルＭＯＳトランジスタ４０５と、ＮチャネルＭＯＳトランジスタ４０６，４０７と、ＯＲ回路４１４と、遅延回路４１８とを含む。
【0135】
ＯＲ回路４１４は、制御信号ＰＣＥと、遅延回路４１８およびインバータ４１７を介する制御信号ＰＣＥの入力のＯＲ論理演算結果をＮＡＮＤ回路４０１に出力する。
【0136】
ＮＡＮＤ回路４０１は、ＯＲ回路４１４からの出力信号と、ＮＡＮＤ回路４０２の出力信号との入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路４０２およびインバータ４０３に出力する。ＮＡＮＤ回路４０２は、ＮＡＮＤ回路４０１の出力信号と、制御信号ＢＡＣＫＡＭＢＦとの入力を受けて、ＮＡＮＤ論理演算結果をＮＡＮＤ回路４０１に出力する。
【0137】
インバータ４０３は、ＮＡＮＤ回路４０１の出力信号を反転させて制御信号ＡＭＳＥＮとして出力する。インバータ４０４は、制御信号ＡＭＳＥＮを反転させて出力する。
【0138】
ＰチャネルＭＯＳトランジスタ４０５と、ＮチャネルＭＯＳトランジスタ４０６、４０７は、直列に電源電位（電圧Ｖｃｃレベル）と接地電位（電圧Ｖｓｓレベル）との間に接続され、そのゲートは、各々、インバータ４０４を介する制御信号ＡＭＳＥＮの信号の入力を受ける。ＰチャネルＭＯＳトランジスタ４０５と、ＮチャネルＭＯＳトランジスタ４０６との間の接続ノードから制御信号ＲＰＬＡＭが伝達される。インバータ４０８は、制御信号ＲＰＬＡＭを反転させて、ＮＡＮＤ回路４０９に出力する。
【0139】
ＮＡＮＤ回路４１５は、制御信号ＡＭＳＥＮと、制御信号ＢＡＣＫＡＭとの入力を受けてＮＡＮＤ論理演算結果をインバータ４１６を介する制御信号ＡＭＳＰＣＥとして出力する。
【0140】
ＮＯＲ回路４１０は、制御信号ＢＡＣＫＤＯＷＮＡＭの入力を受けて反転させて、ＮＡＮＤ回路４０９に出力する。ＮＡＮＤ回路４０９は、ＮＯＲ回路４１０の出力と、インバータ４０８を介する制御信号ＲＰＬＡＭの反転信号の入力を受けて、ＮＡＮＤ論理演算結果を制御信号ＢＡＣＫＡＭとして出力する。
【0141】
インバータ４１１，４１２は、制御信号ＢＡＣＫＡＭを制御信号ＢＡＣＫＡＭＢＦとして出力する。
【0142】
インバータ４１１，４１２，４１３は、制御信号ＢＡＣＫＡＭを制御信号ＡＭＳＡＥとして出力する。
【0143】
マッチアンプ負荷レプリカ回路３２０は、制御信号ＲＰＬＡＭの入力を受けてマッチアンプの個数に基づく第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭを出力する。
【0144】
マッチアンプ負荷レプリカ回路３２０は、容量素子４２４，４２５と、ＮＯＲ回路４２０と、ＰチャネルＭＯＳトランジスタ４２１と、ＮチャネルＭＯＳトランジスタ４２２，４２３とを含む。
【0145】
ＮＯＲ回路４２０は、制御信号ＲＰＬＡＭの入力を反転させて、出力する。
ＮＯＲ回路４２０の入力ノードに他方電極が接地電位（電圧Ｖｓｓレベル）と接続された容量素子４２４が接続される。
ＮＯＲ回路４２０の入力ノードに他方電極が接地電位（電圧Ｖｓｓレベル）と接続された容量素子４２４が接続される。
【0146】
ＰチャネルＭＯＳトランジスタ４２１と、ＮチャネルＭＯＳトランジスタ４２２、４２３は、直列に電源電位（電圧Ｖｃｃレベル）と接地電位（電圧Ｖｓｓレベル）との間に接続され、そのゲートは、各々、ＮＯＲ回路４２０の出力信号の入力を受ける。
【0147】
ＰチャネルＭＯＳトランジスタ４２１と、ＮチャネルＭＯＳトランジスタ４２２との間の接続ノードから制御信号ＢＡＣＫＤＯＷＮＡＭが伝達される。当該接続ノードに他方電極が接地電位（電圧Ｖｓｓレベル）と接続された容量素子５２５が接続される。
【0148】
容量素子４２４，４２５は、マッチアンプの個数に基づく負荷容量である。マッチアンプの個数は、エントリ数に依存する。本例においては、２５６エントリであり、当該エントリ数に依存した負荷容量に設定される。メモリブロックに含まれるエントリ数が多ければ負荷容量の値は大きくなり、エントリ数が少なければ負荷容量の値は小さくなる。
【0149】
なお、本例においては、マージンを確保するために２つの容量素子４２４，４２５を設ける構成について説明しているが、１つの容量素子とすることも可能である。
【0150】
マッチアンプ負荷レプリカ回路３２０を設けることにより、検索動作時において複数のマッチアンプを駆動した場合に複数のマッチアンプの負荷に起因して判定線ＧＭＬの電位が同定するためのタイミングを計測することが可能である。
【0151】
図１０は、実施形態に基づく半導体装置の動作タイミングについて説明するタイミングチャート図である。
【0152】
図１０を参照して、半導体装置は、クロック信号ＣＬＫに同期して動作する場合が示されている。本例においては、クロック信号ＣＬＫの立ち上がりに同期して動作する場合が示されている。
【0153】
時刻Ｔ１において、クロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０２の検索動作が実行される。また、その際には、検索データ入力回路９９０からメモリブロック２０２の検索データ（「K0a」）の入力を受けて検索動作を実行する。
【0154】
時刻Ｔ１の後、時刻Ｔ１と時刻Ｔ２との間において、検索動作の結果としてメモリブロック２０２のマッチ線ＭＬＯＡの結果（「S0a」）が出力される。
【0155】
時刻Ｔ２において、次のクロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０３の検索動作が実行される。その際には、検索データ入力回路９９０から１クロック遅延したメモリブロック２０３の検索データ（「K1a」）の入力を受けて検索動作を実行する。一例として検索データ（「K0a」）は１５ビットであり、検索データ（「K1a」）は６５ビットである。
【0156】
時刻Ｔ２の後、時刻Ｔ２と時刻Ｔ３との間において、検索動作の結果としてメモリブロック２０３のマッチ線ＭＬＯＢの結果（「S1a」）が出力される。そして、統合回路２１２に、マッチ線ＭＬＯＡの伝達結果ＭＬＯＡＬと、マッチ線ＭＬＯＢとが入力される。
【0157】
時刻Ｔ３において、プライオリティエンコーダ２０１からアドレス（「Sa」）を出力する。
【0158】
次の検索動作も同様に実行される。
具体的には、時刻Ｔ２において、クロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０２の検索動作が実行される。また、その際には、検索データ入力回路９９０からメモリブロック２０２の検索データ（「K0b」）の入力を受けて検索動作を実行する。
具体的には、時刻Ｔ２において、クロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０２の検索動作が実行される。また、その際には、検索データ入力回路９９０からメモリブロック２０２の検索データ（「K0b」）の入力を受けて検索動作を実行する。
【0159】
時刻Ｔ２の後、時刻Ｔ２と時刻Ｔ３との間において、検索動作の結果としてメモリブロック２０２のマッチ線ＭＬＯＡの結果（「S0b」）が出力される。
【0160】
時刻Ｔ３において、次のクロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０３の検索動作が実行される。その際には、検索データ入力回路９９０から１クロック遅延したメモリブロック２０３の検索データ（「K1b」）の入力を受けて検索動作を実行する。一例として検索データ（「K0b」）は１５ビットであり、検索データ（「K1b」）は６５ビットである。
【0161】
時刻Ｔ３の後、時刻Ｔ３と時刻Ｔ４との間において、検索動作の結果としてメモリブロック２０３のマッチ線ＭＬＯＢの結果（「S1b」）が出力される。そして、統合回路２１２に、マッチ線ＭＬＯＡの伝達結果ＭＬＯＡＬと、マッチ線ＭＬＯＢの結果とが入力される。
【0162】
時刻Ｔ４において、プライオリティエンコーダ２０１からアドレス（「Sb」）を出力する。
【0163】
次に、メモリブロック２０２の検索動作として全てのエントリが不一致（All-miss）である場合について説明する。
【0164】
時刻Ｔ３において、クロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０２の検索動作が実行される。また、その際には、検索データ入力回路９９０からメモリブロック２０２の検索データ（「K0c」）の入力を受けて検索動作を実行する。
【0165】
時刻Ｔ３の後、時刻Ｔ３と時刻Ｔ４との間において、検索動作の結果としてメモリブロック２０２のマッチ線ＭＬＯＡの結果（「S0c」）が出力される。
【0166】
その際に、全てのマッチ信号出力線ＭＬＯが「Ｌ」レベルであるため、判定信号ＭＡＯ（「Ｌ」レベル）に従って後段のメモリブロック２０３の検索動作が停止される。
【0167】
すなわち、時刻Ｔ４において、次のクロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０３の検索動作は停止される。
【0168】
検索データ入力回路９９０から１クロック遅延したメモリブロック２０３の検索データ（「K1c」）の入力を受けるが検索動作は実行されない。一例として検索データ（「K0b」）は１５ビットであり、検索データ（「K1b」）は６５ビットである。
【0169】
時刻Ｔ４の後、時刻Ｔ４と時刻Ｔ５との間において、検索動作は実行されず、前回の検索動作の結果としてメモリブロック２０３のマッチ線ＭＬＯＢの結果（「S1b」）を維持する。そして、統合回路２１２に、マッチ線ＭＬＯＡの伝達結果ＭＬＯＡＬと、マッチ線ＭＬＯＢの結果とが入力される。
【0170】
時刻Ｔ５において、プライオリティエンコーダ２０１からアドレス（「Sc」）を出力する。この場合、メモリブロック２０２の検索動作の結果として、全てのエントリが不一致である場合の結果（「S0c」）が統合回路２１２に入力されるため、プライオリティエンコーダ２０１から不一致を示す正しいアドレス（「Sc」）を出力することが可能である。
【0171】
次に、時刻Ｔ４において、クロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０２の検索動作が実行される。また、その際には、検索データ入力回路９９０からメモリブロック２０２の検索データ（「K0d」）の入力を受けて検索動作を実行する。
【0172】
時刻Ｔ４の後、時刻Ｔ４と時刻Ｔ５との間において、検索動作の結果としてメモリブロック２０２のマッチ線ＭＬＯＡの結果（「S0d」）が出力される。
【0173】
時刻Ｔ５において、次のクロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０３の検索動作が実行される。その際には、検索データ入力回路９９０から１クロック遅延したメモリブロック２０３の検索データ（「K1d」）の入力を受けて検索動作を実行する。一例として検索データ（「K0d」）は１５ビットであり、検索データ（「K1d」）は６５ビットである。
【0174】
時刻Ｔ５の後、時刻Ｔ５と時刻Ｔ６との間において、検索動作の結果としてメモリブロック２０３のマッチ線ＭＬＯＢの結果（「S1d」）が出力される。そして、統合回路２１２に、マッチ線ＭＬＯＡの伝達結果ＭＬＯＡＬと、マッチ線ＭＬＯＢの結果とが入力される。
【0175】
時刻Ｔ６において、プライオリティエンコーダ２０１からアドレス（「Sd」）を出力する。
【0176】
図１１は、実施形態に基づく半導体装置の検索動作時の１クロックの各種制御信号の遷移について説明するタイミングチャート図である。一例として、メモリブロック２０２の動作について説明する。
【0177】
図１１を参照して、時刻Ｔ１１において、クロック信号ＣＬＫの立ち上がりに同期して、メモリブロック２０２の検索動作が実行される。
【0178】
具体的には、クロック信号ＣＬＫの立ち上がり（「Ｈ」レベル）に同期して、フリップフロップ（ＦＦ）５００、５０１は、制御信号ＣＭＰ（「Ｈ」レベル）および制御信号ＣＥＮ（「Ｌ」レベル）を取り込む。
【0179】
そして、時刻Ｔ１２において、制御信号ＲＰＬＳＷＬを「Ｈ」レベルに設定する。これに伴い、第１制御論理回路３１０は、制御信号ＲＰＬＳをマッチ線負荷レプリカ回路３５０に出力する。
【0180】
また、図示しないが、ＩＯ回路ＩＯにサーチデータが入力されてサーチ線ドライバＳＤが駆動されて上述したＴＣＡＭセルＭＣの検索動作が実行される。
【0181】
マッチ線負荷レプリカ回路３５０は、制御信号ＲＰＬＳの入力を受けて、時刻Ｔ１３において、マッチ線ＭＬの長さに基づく第１のタイミング制御信号ＢＡＣＫＤＯＷＮＳを出力する。
【0182】
第１制御論理回路３１０は、第１のタイミング制御信号ＢＡＣＫＤＯＷＮＳの入力に応答して、制御信号ＰＣＥ（「Ｈ」レベル）、ＭＡＥ（「Ｈ」レベル）を立ち上げる。
【0183】
第１制御論理回路３１０が制御信号ＲＰＬＳを出力して、第１のタイミング制御信号ＢＡＣＫＤＯＷＮＳの入力を受けるまでの間にＴＣＡＭセルＭＣの検索動作が実行されて、マッチ線ＭＬＡの値は「Ｈ」レベルあるいは「Ｌ」レベルに同定されている。
【0184】
マッチ線出力回路ＭＯは、制御信号ＰＣＥ（「Ｈ」レベル）およびＭＡＥ（「Ｈ」レベル）に応答して、マッチ線ＭＬＡの電位に基づいて検出信号（「Ｈ」レベル／「Ｌ」レベル）をマッチ信号出力線ＭＬＯに出力する。
【0185】
そして、判定ユニットＴＤが動作する。
判定線ＧＭＬは、プリチャージ回路３４０によりプリチャージされている。具体的には、電源電位（電圧Ｖｃｃレベル）にプリチャージされている。制御信号ＭＡＥ（「Ｈ」レベル）の入力に従ってＮチャネルＭＯＳトランジスタＴＬ０がオンする。また、マッチ信号出力線ＭＬＯの電位に従ってＮチャネルＭＯＳトランジスタＴＭ０がオンする。
判定線ＧＭＬは、プリチャージ回路３４０によりプリチャージされている。具体的には、電源電位（電圧Ｖｃｃレベル）にプリチャージされている。制御信号ＭＡＥ（「Ｈ」レベル）の入力に従ってＮチャネルＭＯＳトランジスタＴＬ０がオンする。また、マッチ信号出力線ＭＬＯの電位に従ってＮチャネルＭＯＳトランジスタＴＭ０がオンする。
【0186】
一方で、第２制御論理回路３３０は、制御信号ＰＣＥの入力を受けて、時刻Ｔ１４において、制御信号ＡＭＳＥＮは「Ｌ」レベルに設定される。
【0187】
また、これに伴い、第２制御論理回路３３０から出力される制御信号ＡＭＳＰＣＥは、「Ｌ」レベルに設定される。
【0188】
プリチャージ回路３４０は、制御信号ＡＭＳＰＣＥに応答して動作し、制御信号ＡＭＳＰＣＥ（「Ｈ」レベル）に応答して、判定線ＧＭＬを電源電位（電圧Ｖｃｃレベル）にプリチャージし、制御信号ＡＭＳＰＣＥ（「Ｌ」レベル）に応答して、判定線ＧＭＬのプリチャージを停止する。
【0189】
したがって、プリチャージ回路３４０は、制御信号ＡＭＳＰＣＥ（「Ｌ」レベル）に応答して判定線ＧＭＬのプリチャージを停止し、判定線ＧＭＬは、判定ユニットＴＤの動作に従って遷移する。
【0190】
例えば、少なくとも一つのマッチ信号出力線ＭＬＯが「Ｈ」レベルの場合、すなわち、一部のエントリが一致である場合には、判定線ＧＭＬは接地電位（電圧Ｖｓｓレベル）となり、制御信号ＡＭＳＢＴは「Ｌ」レベルに設定される。一方、全てのマッチ信号出力線ＭＬＯが「Ｌ」レベルの場合、すなわち、一部のエントリが全て不一致である場合には、判定線ＧＭＬは電源電位（電圧Ｖｃｃレベル）を維持する。制御信号ＡＭＳＢＴは「Ｈ」レベルに設定される。
【0191】
また、第２制御論理回路３３０は、時刻Ｔ１５において、制御信号ＲＰＬＡＭをマッチアンプ負荷レプリカ回路３２０に出力する。
【0192】
マッチアンプ負荷レプリカ回路３２０は、時刻Ｔ１６において、制御信号ＲＰＬＡＭの入力を受けて、マッチアンプの個数に基づく第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭを出力する。
【0193】
第２制御論理回路３３０は、時刻Ｔ１７において、第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭの入力に応答して、制御信号ＢＡＣＫＡＭ（「Ｌ」レベル）を出力する。
【0194】
第２制御論理回路３３０が制御信号ＲＰＬＡＭを出力して、第２のタイミング制御信号ＢＡＣＫＤＯＷＮＡＭの入力を受けるまでの間に判定線ＧＭＬの制御信号ＡＭＳＢＴの値は「Ｈ」レベルあるいは「Ｌ」レベルに同定されている。
【0195】
第２制御論理回路３３０は、時刻Ｔ１８において、制御信号ＡＭＳＡＥ（「Ｈ」レベル）に立ち上げる。ラッチ回路３６０は、制御信号ＡＭＳＡＥ（「Ｈ」レベル）に応答して、制御信号ＡＭＳＢＴをラッチして、時刻Ｔ１９において、判定信号ＭＡＯを出力する。
【0196】
当該処理に示されるように１クロック以内にメモリブロック２０２の検索動作の結果である判定信号ＭＡＯを後段のメモリブロック２０３に出力することが可能であり、当該処理によりメモリブロック２０３の検索動作を停止させて、高速なサーチ動作を実行することが可能である。また、前段のメモリブロック２０２のマッチ線を後段のメモリブロック２０３よりも短く設定することにより早期に後段のメモリブロック２０３の検索動作を停止させることが可能であり、消費電力を低減することも可能である。
【0197】
従来においては、前段のメモリブロックと、後段のメモリブロックとの構成が異なる場合には、タイミング制御がそれぞれ異なるため高速な検索動作を実行することができなかった。実施形態１に従う構成の如く、マッチ線負荷レプリカ回路３５０およびマッチアンプ負荷レプリカ回路３２０を設けて第１および第２のタイミング制御信号を生成することにより、各メモリブロックの構成に応じたタイミング制御が可能となる。
【0198】
なお、本例においては、メモリアレイを２つに分割して、２段構成のパイプライン構成について説明したが、２段に限られず、さらに複数段に分割して、３段以上構成のパイプライン構成にすることも当然に可能である。
【0199】
（実施形態２）
実施形態２においては、実施形態１に従う半導体装置のシミュレーションに用いるシミュレーション装置について説明する。当該半導体装置と組み合わせて半導体システムを実現する。
実施形態２においては、実施形態１に従う半導体装置のシミュレーションに用いるシミュレーション装置について説明する。当該半導体装置と組み合わせて半導体システムを実現する。
【0200】
図１２は、実施形態２に従うシミュレーション装置１０００のハードウェア構成の一例を模式的に例示する図である。図１２に示されるとおり、実施形態２に従うシミュレーション装置１０００は、制御部１００１、記憶部１００２、通信インタフェース１０１３、入力装置１００４、出力装置１００５、及びドライブ１００６が電気的に接続されたコンピュータである。なお、図１２では、通信インタフェースを「通信Ｉ／Ｆ」と記載している。
【0201】
制御部１００１は、ハードウェアプロセッサであるＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等を含み、情報処理に応じて各構成要素の制御を行う。記憶部１００２は、例えば、ハードディスクドライブ、ソリッドステートドライブ等の補助記憶装置であり、制御部１００１で実行されるシミュレーションプログラム１００７等を記憶する。
【0202】
シミュレーションプログラム１００７は、半導体装置の製造に関し、半導体装置の設計データおよび各種パラメータ情報等を利用して、半導体装置の設計モデルを解析する処理をシミュレーション装置１０００に実行させるためのプログラムである。
【0203】
通信インタフェース１０１３は、例えば、有線ＬＡＮ（Local Area Network）モジュール、無線ＬＡＮモジュール等であり、ネットワークを介した有線又は無線通信を行うためのインタフェースである。シミュレーション装置１０００は、この通信インタフェース１０１３により、外部の通信機器（サーバ等）との間でネットワークを介したデータ通信を行うことができる。なお、ネットワークの種類は、例えば、インターネット、無線通信網、移動通信網、電話網、専用網等から適宜選択されてよい。
【0204】
入力装置１００４は、例えば、マウス、キーボード等の入力を行うための装置である。また、出力装置１００５は、例えば、ディスプレイ、スピーカ等の出力を行うための装置である。
【0205】
ユーザーは、入力装置１００４及び出力装置１００５を介して、シミュレーション装置１０００を操作することができる。
【0206】
ドライブ１００６は、例えば、ＣＤドライブ、ＤＶＤドライブ等であり、記憶媒体１０９１に記憶されたプログラムを読み込むためのドライブ装置である。ドライブ１００６の種類は、記憶媒体１０９１の種類に応じて適宜選択されてよい。上記シミュレーションプログラム１００７は、この記憶媒体１０９１に記憶されていてもよい。また、シミュレーションプログラム１００７で用いる各種の設計データあるいはパラメータ等について当該記憶媒体１０９１に記憶されていてもよい。
【0207】
記憶媒体１０９１は、コンピュータその他装置、機械等が記録されたプログラム等の情報を読み取り可能なように、当該プログラム等の情報を、電気的、磁気的、光学的、機械的又は化学的作用によって蓄積する媒体である。
【0208】
ここで、記憶媒体１０９１の一例として、ＣＤ、ＤＶＤ等のディスク型の記憶媒体を例示している。しかしながら、記憶媒体１０９１の種類は、ディスク型に限定される訳ではなく、ディスク型以外であってもよい。ディスク型以外の記憶媒体として、例えば、フラッシュメモリ等の半導体メモリを挙げることができる。
【0209】
なお、シミュレーション装置１０００の具体的なハードウェア構成に関して、実施形態に応じて、適宜、構成要素の省略、置換及び追加が可能である。例えば、制御部１００１は、複数のプロセッサを含んでもよい。シミュレーション装置１０００は、複数台の情報処理装置で構成されてもよい。また、シミュレーション装置１０００は、シミュレーション用に設計された情報処理装置の他、汎用のサーバ装置、ＰＣ（Personal Computer）等であってもよい。
【0210】
図１３は、実施形態２に従う制御部１００１の機能ブロックについて説明する図である。
【0211】
図１３を参照して、制御部１００１は、モデル生成部１１００と、設定部１２００と、計測部１３００と、算出部１４００とを含む。
【0212】
制御部１００１の各種機能ブロックは、シミュレーションプログラム１００７を実行することにより実現される。
【0213】
モデル生成部１１００は、設計データおよび各種パラメータ等に基づいて半導体装置のモデルを生成する。
【0214】
設定部１２００は、モデル生成部１１００により生成されたモデルにおいて、メモリアレイの分割数を設定する。当該設定部１２００は、ユーザーの入力装置１００４を介する入力受け付けにしたがって設定可能に設けられる。
【0215】
計測部１３００は、設定部１２００の設定により、分割されたメモリブロックのサーチ線およびマッチ線の出力端子の信号状態をそれぞれ計測する。
【0216】
算出部１４００は、メモリアレイの分割数に応じた消費電力を算出する。
図１４は、モデル生成部１１００により生成された半導体装置のモデルの一例について説明する図である。
図１４は、モデル生成部１１００により生成された半導体装置のモデルの一例について説明する図である。
【0217】
図１４を参照して、本例においては、生成されたモデルにおいて、マッチ線ＭＬ、マッチ信号出力線ＭＬＯ、サーチ線ＳＬ等に出力端子をそれぞれ設けた場合が示されている。
【0218】
当該出力端子をそれぞれ設けることにより各種信号線の遷移状態をそれぞれ把握することが可能である。
【0219】
すなわち、８０ビットのサーチ線および２５６ビットのマッチ線それぞれに対して出力端子を設けて各種の信号線の遷移状態を計測することが可能である。
【0220】
図１５は、実施形態２に従うシミュレーション装置１０００のシミュレーション例について説明する概念図である。
【0221】
図１５を参照して、例えばメモリアレイとして８０ビットおよび２５６エントリの構成についての設計について考える。
【0222】
ユーザーは、入力装置１００４を介して設定部１２００により、メモリアレイの分割数を設定することが可能である。
【0223】
本例においては、パターン１として、２０ビット、６０ビットのメモリブロック構成に設定する。パターン２として、３０ビット、５０ビットのメモリブロックの構成に設定する。パターン３として、１５ビット、６５ビットのメモリブロックの構成に設定する。
【0224】
計測部１３００にノード遷移情報を入力して各種メモリブロックのパターンに応じた信号状態を計測する。
【0225】
一例として、ノード遷移情報ＰＡ、ＰＢ、ＰＣがそれぞれ入力された場合が示されている。
【0226】
算出部１４００は、各種パターンに分割されたメモリブロックにおけるノード遷移情報ＰＡ、ＰＢ、ＰＣに基づく消費電力を計測する。
【0227】
具体的には、算出部１４００は、図１４で説明したように、マッチ線ＭＬ、マッチ信号出力線ＭＬＯ、サーチ線ＳＬ等に設けられた出力端子の遷移に基づいて当該遷移状態結果に基づく消費電力を算出する。
【0228】
また、算出部１４００は、設定された各パターンにおけるメモリブロックに設計した場合の面積および周波数も算出する。
【0229】
そして、シミュレーション装置１０００は、判定結果を出力する。
本例においては、消費電力が最も低い、パターン３である１５＋６５ビットのメモリブロックが判定結果として出力された場合が示されている。
本例においては、消費電力が最も低い、パターン３である１５＋６５ビットのメモリブロックが判定結果として出力された場合が示されている。
【0230】
当該構成により、ユーザーは、入力装置１００４を介して設定部１２００に設定することにより、メモリアレイの分割数を任意に設定することにより消費電力、面積および周波数の算出結果を算出することが可能である。
【0231】
これにより、所望の半導体装置の設計を容易に実行することが可能となる。
なお、本例においては、消費電力を優先した判定結果を出力する場合について説明したがこれに限られず、周波数を優先させたり、あるいは面積を優先させたり、これらを組み合わせた結果を出力するようにしてもよい。
なお、本例においては、消費電力を優先した判定結果を出力する場合について説明したがこれに限られず、周波数を優先させたり、あるいは面積を優先させたり、これらを組み合わせた結果を出力するようにしてもよい。
【0232】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0233】
２０１ プライオリティエンコーダ、２０２，２０３ メモリブロック、２０４，２０９ ＩＯドライバ帯、２０５，２０７ ブロック制御回路、２０６，２０８ マッチアンプ帯、２１２ 統合回路、３００ ワード線ドライバ、３１０ 第１制御論理回路、３２０ マッチアンプ負荷レプリカ回路、３３０ 第２制御論理回路、３４０ プリチャージ回路、３５０ マッチ線負荷レプリカ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】