特開 2023-114240 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023114240

(43)【公開日】2023-08-17

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230809BHJP

   H01L 29/12 20060101ALI20230809BHJP

   H01L 29/06 20060101ALI20230809BHJP

   H01L 29/861 20060101ALI20230809BHJP

   H01L 21/76 20060101ALI20230809BHJP

   H01L 29/739 20060101ALI20230809BHJP

   H01L 21/8234 20060101ALI20230809BHJP

【ＦＩ】

H01L29/78 657A

H01L29/78 652T

H01L29/78 653C

H01L29/78 652J

H01L29/78 652H

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/91 C

H01L29/91 F

H01L29/78 652R

H01L29/78 652M

H01L29/78 652S

H01L29/78 655A

H01L27/06 102A

H01L27/088 E

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022016498

(22)【出願日】2022-02-04

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】辻村 理俊

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AA05

5F048AB10

5F048AC06

5F048AC09

5F048AC10

5F048BA04

5F048BA06

5F048BA10

5F048BA11

5F048BA14

5F048BB05

5F048BB19

5F048BC03

5F048BC05

5F048BC12

5F048BD07

5F048BE09

5F048BF02

5F048BF06

5F048BF07

5F048BF15

5F048BF16

5F048BF17

5F048BF18

5F048CB07

(57)【要約】

【課題】オン抵抗が増加することを抑制しつつ、ＳＳＦが発生することを抑制できるＳｉＣ半導体装置を提供する。
【解決手段】ＳｉＣで構成され、一面１０ａおよび他面１０ｂを有す半導体基板１０と、半導体基板１０に形成され、寄生ダイオードが構成されるスイッチング素子を有する素子領域１と、半導体基板に形成され、ダイオード素子を有するダイオード領域２と、半導体基板１０の一面側に配置されてスイッチング素子およびダイオード素子と電気的に接続される第１電極３０と、半導体基板１０の他面１０ｂ側に配置されてスイッチング素子およびダイオード素子と電気的に接続される第２電極３３と、を備える。そして、ダイオード領域に形成されたダイオード素子は、寄生ダイオードよりも、順方向電流が流れ始める順方向電圧が小さくなるようにする。
【選択図】図２

【特許請求の範囲】

【請求項1】

炭化珪素で構成される炭化珪素半導体装置であって、
炭化珪素で構成され、一面（１０ａ）および前記一面と反対側の他面（１０ｂ）を有す半導体基板（１０）と、
前記半導体基板に形成され、寄生ダイオードが構成されるスイッチング素子を有する素子領域（１）と、
前記半導体基板に形成され、ダイオード素子を有するダイオード領域（２）と、
前記半導体基板の一面側に配置されて前記スイッチング素子および前記ダイオード素子と電気的に接続される第１電極（３０）と、
前記半導体基板の他面側に配置されて前記スイッチング素子および前記ダイオード素子と電気的に接続される第２電極（３３）と、を備え、
前記ダイオード領域に形成されたダイオード素子は、前記寄生ダイオードよりも、順方向電流が流れ始める順方向電圧が小さくされている炭化珪素半導体装置。

【請求項2】

前記ダイオード領域は、単位面積当たりにおける第１電極との接続面積が前記素子領域の単位面積当たりにおける第１電極との接続面積より大きくされている請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記素子領域および前記ダイオード領域には、前記第１電極と接続される部分にコンタクト領域（２３ａ、２３ｂ）が形成されており、
前記ダイオード領域に形成されたコンタクト領域は、前記素子領域に形成されたコンタクト領域よりも不純物濃度が高くされている請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記半導体基板には、前記第１電極と接続される部分に金属シリサイド層（３１ａ、３１ｂ）が形成されており、
前記ダイオード領域に形成された金属シリサイド層は、前記素子領域に形成された金属シリサイド層よりも、前記第１電極との接触抵抗が低くなる材料を用いて構成されている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。

【請求項5】

前記素子領域と前記ダイオード領域との間には、前記第１電極と絶縁されたガード領域が配置されており、
前記素子領域と前記ダイオード領域との間に配置される前記ガード領域は、前記素子領域と前記ダイオード領域との配列方向に沿った長さが、正孔の拡散長以上の長さとされている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。

【請求項6】

前記ガード領域は、
第１導電型のドリフト層（１９）と、
前記ドリフト層との間に空乏層を構成し、前記第１電極と絶縁された第２導電型のフローティング領域（１６、２４）とを含んで構成されている請求項５に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（以下では、単にＳｉＣともいう）で構成されるＳｉＣ半導体装置に関するものである。

【背景技術】

【0002】

従来より、ＳｉＣで構成された半導体基板にベース層やソース領域等を有するＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）が形成されたＳｉＣ半導体装置が提案されている。具体的には、このＳｉＣ半導体装置は、ｎ^＋型の基板上に、ｎ^－型のドリフト層、ｐ型のベース層が順に積層され、ベース層の表層部にソース領域が形成されたＳｉＣで構成される半導体基板を備えている。また、このＳｉＣ半導体装置では、ベース層およびソース領域を貫通してドリフト層に達するトレンチが形成されている。そして、トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。

【0003】

半導体基板の一面側には、ソース領域およびベース層と接続される第１電極が配置されている。半導体基板の他面側には、ドレイン領域を構成する基板と接続される第２電極が配置されている。

【0004】

このようなＳｉＣ半導体装置では、ＳｉＣで構成される半導体基板に基底面転位（以下では、ＢＰＤともいう）が含まれることが報告されている。また、このようなＳｉＣ半導体装置では、ベース層とドリフト層とを含んで寄生ダイオードが構成される。そして、このようなＳｉＣ半導体装置では、寄生ダイオードが作動すると、正孔がドリフト層に注入され、注入された正孔がＢＰＤで電子と再結合することでシングルショックレー型の積層欠陥（以下では、単にＳＳＦともいう）が構成される。ＳＳＦは、ＢＰＤよりもＳｉＣ半導体装置の特性を低下させ易い欠陥である。

【0005】

このため、例えば、特許文献１には、ドリフト層にライフタイムキラーを形成し、寄生ダイオードが動作した際の正孔濃度を低減してＳＳＦを構成され難くすることが提案されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１９－３９６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、ドリフト層にライフタイムキラーを形成してＳｉＣ半導体装置を構成した場合、オン抵抗が増加する懸念がある。

【0008】

本発明は上記点に鑑み、オン抵抗が増加することを抑制しつつ、ＳＳＦが発生することを抑制できるＳｉＣ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するための請求項１では、ＳｉＣで構成されるＳｉＣ半導体装置であって、ＳｉＣで構成され、一面（１０ａ）および一面と反対側の他面（１０ｂ）を有す半導体基板（１０）と、半導体基板に形成され、寄生ダイオードが構成されるスイッチング素子を有する素子領域（１）と、半導体基板に形成され、ダイオード素子を有するダイオード領域（２）と、半導体基板の一面側に配置されてスイッチング素子およびダイオード素子と電気的に接続される第１電極（３０）と、半導体基板の他面側に配置されてスイッチング素子およびダイオード素子と電気的に接続される第２電極（３３）と、を備え、ダイオード領域に形成されたダイオード素子は、寄生ダイオードよりも、順方向電流が流れ始める順方向電圧が小さくされている。

【0010】

これによれば、ダイオード領域の順方向電圧が素子領域に構成される寄生ダイオードの順方向電圧よりも低くされている。このため、ＳｉＣ半導体装置がダイオード動作する際には、ダイオード領域が動作し易くなり、素子領域の寄生ダイオードが動作し難くなる。したがって、素子領域にＳＳＦが構成されることを抑制できる。

【0011】

また、このＳｉＣ半導体装置では、ダイオード領域を配置することで素子領域にＳＳＦが構成されることを抑制している。このため、素子領域にライフタイムキラー等を形成する場合と比較して、素子領域のオン抵抗が増加することを抑制できる。つまり、このＳｉＣ半導体装置によれば、オン抵抗が増加することを抑制しつつ、素子領域（すなわち、スイッチング素子内）にＳＳＦが発生することを抑制できる。

【0012】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0013】

【図1】第１実施形態におけるＳｉＣ半導体装置の平面図である。

【図2】図１中のII－II線に沿った断面図である。

【図3】素子領域の斜視図である。

【図4】順方向電圧と順方向電流との関係を示す図である。

【図5】第２実施形態におけるＳｉＣ半導体装置の断面図である。

【図6】順方向電圧と順方向電流との関係を示す図である。

【図7】第３実施形態におけるＳｉＣ半導体装置の断面図である。

【図8】第４実施形態におけるＳｉＣ半導体装置の平面図である。

【図9】第５実施形態におけるＳｉＣ半導体装置の平面図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0015】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。

【0016】

図１に示されるように、ＳｉＣ半導体装置は、平面矩形状とされており、素子領域１、ダイオード領域２、ダイオード領域２を囲むガード領域３、および素子領域１、ダイオード領域２、ガード領域３を囲む外周領域４を有している。そして、本実施形態では、素子領域１に、スイッチング素子としてのＭＯＳＦＥＴが形成され、ダイオード領域２にダイオード素子が形成されている。

【0017】

なお、ガード領域３は、ダイオード領域２を囲むように配置されることで素子領域１とダイオード領域２との間にも配置される。また、外周領域４には、後述するゲート電極２７等と接続されるパッド部５等が形成されている。

【0018】

以下、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。そして、図１では、紙面上下方向がＸ軸方向に相当し、紙面左右方向がＹ軸方向に相当し、紙面奥行き方向がＺ軸方向に相当している。また、以下では、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書では所望の数字の前にバーを付している。

【0019】

ＳｉＣ半導体装置は、図２および図３に示されるように、全体として４Ｈ－ＳｉＣ型とされたＳｉＣで構成される半導体基板１０を用いて構成されており、ＢＰＤが含まれている。なお、本実施形態では、Ｘ軸方向が［１－１００］方向に沿った方向とされ、Ｙ軸方向が［１１－２０］方向に沿った方向とされている。

【0020】

具体的には、半導体基板１０は、ＳｉＣ単結晶からなるｎ^＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対してＹ軸方向に０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、高濃度層を構成する。また、基板１１には、ＢＰＤが含まれている。そして、後述するように、基板１１上にエピタキシャル層等が配置されることにより、ＢＰＤを含む半導体基板１０が構成される。

【0021】

基板１１の表面上には、ＳｉＣからなるｎ^－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。

【0022】

バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３がエピタキシャル成長を行うことによって構成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。

【0023】

低濃度層１３の表層部には、素子領域１において、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、素子領域１のＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有する構成とされている。つまり、素子領域１のＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。

【0024】

ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。第１ディープ層１５は、例えば、ボロン等のｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３とされている。

【0025】

そして、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。

【0026】

また、低濃度層１３の表層部には、ダイオード領域２において、第１ディープ層１５が全体的に形成されている。さらに、低濃度層１３の表層部には、ガード領域３において、第１フローティング領域１６が形成されている。第１フローティング領域１６は、ダイオード領域２を囲むように複数本が形成されている。本実施形態の第１フローティング領域１６は、例えば、四隅が丸められた四角枠状とされて同心状に形成されている。但し、この第１フローティング領域１６は、四角枠状ではなく、円形枠状等の他の枠状とされて同心状に形成されていてもよい。

【0027】

なお、素子領域１およびダイオード領域２に形成された第１ディープ層１５およびガード領域３に形成された第１フローティング領域１６は、それぞれ基板１１側の下面が同じ深さとされていると共に同じ厚さとされ、ｐ型不純物濃度が同じとされている。

【0028】

そして、素子領域１におけるＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３ａが形成されている。ダイオード領域２における第１ディープ層１５上には、第２ディープ層１８、ベース層２１およびコンタクト領域２３ｂが形成されている。ガード領域３における低濃度層１３および第１ディープ層１５上には、電流分散層１７および第２フローティング領域２４が形成されている。

【0029】

電流分散層１７は、ｎ型不純物層で構成され、素子領域１ではＪＦＥＴ部１４と繋がっている。このため、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。

【0030】

第２ディープ層１８は、厚さが電流分散層１７と等しくされている。そして、素子領域１では、電流分散層１７および第２ディープ層１８は、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２５を挟むように形成されている。

【0031】

一方、ダイオード領域２では、第２ディープ層１８が第１ディープ層１５上に全体的に形成されている。

【0032】

ベース層２１は、ｐ型とされており、素子領域１では、電流分散層１７および第２ディープ層１８上に形成されている。また、ベース層２１は、ダイオード領域２では、第２ディープ層１８上に形成されている。

【0033】

そして、素子領域１では、ベース層２１の表層部に、ｎ^＋型のソース領域２２およびｐ^＋型のコンタクト領域２３ａが形成されている。具体的には、ソース領域２２は、後述するトレンチ２５の側面に接するように形成されている。コンタクト領域２３ａは、ソース領域２２を挟んで後述するトレンチ２５と反対側に形成されている。なお、本実施形態では、ソース領域２２が不純物領域を構成する。

【0034】

ダイオード領域２では、ベース層２１の表層部に、ｐ^＋型のコンタクト領域２３ｂが形成されている。

【0035】

ガード領域３では、電流分散層１７が後述する半導体基板１０の一面１０ａを構成するように配置されている。そして、ガード領域３では、電流分散層１７の表層部に、ダイオード領域２を囲むように、複数本の第２フローティング領域２４が形成されている。本実施形態では、第２フローティング領域２４は、例えば、四隅が丸められた四角枠状とされて同心状に形成されている。但し、この第２フローティング領域２４は、四角枠状ではなく、円形枠状等の他の枠状とされて同心状に形成されていてもよい。

【0036】

なお、素子領域１およびダイオード領域２に形成された第２ディープ層１８、およびガード領域３に形成された第２フローティング領域２４は、それぞれ、基板１１側の下面が同じ深さとされていると共に同じ厚さとされ、ｐ型不純物濃度が同じとされている。

【0037】

本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、第１フローティング領域１６、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、第２フローティング領域２４等を含んで半導体基板１０が構成されている。そして、半導体基板１０の一面１０ａがソース領域２２、コンタクト領域２３ａ、２３ｂ、電流分散層１７、第２フローティング領域２４等で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。また、ダイオード領域２においては、基板１１、バッファ層１２、低濃度層１３をカソードとし、第１ディープ層１５、第２ディープ層１８、ベース層２１、コンタクト領域２３ｂをアノードとするダイオード素子が構成される。

【0038】

半導体基板１０には、素子領域１において、ソース領域２２やベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、例えば、幅が１．４～２．０μｍとされたトレンチ２５が形成されている。なお、トレンチ２５は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２５は、底面よりも下方にＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。

【0039】

また、トレンチ２５は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。つまり、本実施形態では、トレンチ２５は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２５は、法線方向において、第２ディープ層１８に挟まれるように形成されている。

【0040】

トレンチ２５には、内壁面にゲート絶縁膜２６が形成され、ゲート絶縁膜２６上には、ドープトＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２７が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２６は、トレンチ２５の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜２６は、厚さがトレンチ２５の側面側および底面側で共に１００ｎｍ程度とされている。

【0041】

なお、ゲート絶縁膜２６は、トレンチ２５の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２６は、素子領域１においては、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２６は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２６には、ゲート電極２７が配置される部分と異なる部分において、ベース層２１およびソース領域２２を露出させるコンタクトホール２６ａが形成されている。また、ゲート絶縁膜２６は、ダイオード領域２において、半導体基板１０の一面１０ａの全体を露出させるコンタクトホール２６ｂが形成されている。ゲート絶縁膜２６は、ガード領域３においては、半導体基板１０の一面１０ａの全体を覆うように形成されている。

【0042】

半導体基板１０の一面１０ａ上には、ゲート電極２７やゲート絶縁膜２６等を覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。

【0043】

層間絶縁膜２８には、コンタクトホール２６ａと連通して素子領域１におけるソース領域２２およびコンタクト領域２３ａを露出させるコンタクトホール２８ａが形成されている。また、層間絶縁膜２８には、コンタクトホール２６ｂと連通してダイオード領域２におけるコンタクト領域２３ｂを露出させるコンタクトホール２８ｂが形成されている。

【0044】

なお、層間絶縁膜２８に形成されたコンタクトホール２８ａは、ゲート絶縁膜２６に形成されたコンタクトホール２６ａと連通するように形成されており、当該コンタクトホール２６ａと共に１つのコンタクトホールとして機能する。同様に、層間絶縁膜２８に形成されたコンタクトホール２８ｂは、ゲート絶縁膜２６に形成されたコンタクトホール２６ｂと連通するように形成されており、当該コンタクトホール２６ｂと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２６ａおよびコンタクトホール２８ａを纏めてコンタクトホール２９ａともいい、コンタクトホール２６ｂおよびコンタクトホール２８ｂを纏めてコンタクトホール２９ｂともいう。そして、コンタクトホール２９ａおよびコンタクトホール２９ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、素子領域１に形成されるコンタクトホール２９ａは、トレンチ２５の長手方向に沿ったライン状とされている。また、ダイオード領域２に形成されるコンタクトホール２９ｂは、ダイオード領域２の全体を露出させるように形成されている。

【0045】

層間絶縁膜２８上には、コンタクトホール２９ａを通じてソース領域２２およびコンタクト領域２３ａと電気的に接続される共に、コンタクトホール２９ｂを通じてコンタクト領域２３ｂと電気的に接続される上部電極３０が形成されている。つまり、素子領域１におけるコンタクト領域２３ａと、ダイオード領域２におけるコンタクト領域２３ｂとは、共通の上部電極３０と電気的に接続されている。なお、本実施形態では、上部電極３０が第１電極に相当している。また、ガード領域３では、上記のようにゲート絶縁膜２６および層間絶縁膜２８が配置されているため、上部電極３０とは電気的に接続されておらず、絶縁されている。

【0046】

本実施形態の上部電極３０は、Ａｌ（アルミニウム）を主成分とするＡｌ－Ｓｉ層等で構成され、次のようにしてソース領域２２およびコンタクト領域２３ａ、２３ｂと接続されている。具体的には、素子領域１におけるソース領域２２およびコンタクト領域２３ａ、２３ｂには、コンタクトホール２９ａから露出する部分に、Ｎｉ（ニッケル）等の金属を用いて構成された金属シリサイド層３１ａが形成されている。同様に、ダイオード領域２におけるコンタクト領域２３ｂには、コンタクトホール２９ａから露出する部分に、Ｎｉ等の金属を用いて構成された金属シリサイド層３１ｂが形成されている。これらの金属シリサイド層３１ａ、３１ｂは、ソース領域２２およびコンタクト領域２３ａ、２３ｂと上部電極３０との間の接触抵抗を低減するためのものである。

【0047】

そして、金属シリサイド層３１ａ、３１ｂ上には、Ｔｉ（チタン）やＴｉＮ（窒化チタン）等で構成されるバリアメタル膜３２が形成されている。なお、バリアメタル膜３２は、コンタクトホール２９ａ、２９ｂの壁面や層間絶縁膜２８の表面にも形成されている。このバリアメタル膜３２は、上部電極３０を構成するＡｌが半導体基板１０側や層間絶縁膜２８側に拡散することを抑制したり、金属シリサイド層３１ａ、３１ｂを構成するＮｉが上部電極３０側に拡散することを抑制するものである。

【0048】

そして、上部電極３０は、バリアメタル膜３２上に配置されることにより、バリアメタル膜３２および金属シリサイド層３１ａ、３１ｂを介してソース領域２２およびコンタクト領域２３ａ、２３ｂと接続されている。

【0049】

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極３３が形成されている。なお、本実施形態では、下部電極３３が第２電極に相当している。

【0050】

ここで、上記のように、素子領域１においては、ソース領域２２の一部およびコンタクト領域２３ａ、２３ｂを露出させるコンタクトホール２９ａが形成されている。ダイオード領域２においては、全体を露出させるコンタクトホール２９ｂが形成されている。このため、ダイオード領域２の単位面積当たりにおける上部電極３０との接続面積は、素子領域１の単位面積当たりにおける上部電極３０との接続面積より大きくなる。したがって、本実施形態のＳｉＣ半導体装置では、ダイオード領域２の方が素子領域１よりも上部電極３０との接触抵抗が小さくなる。また、素子領域１においては、ドリフト層１９とベース層２１とを含む寄生ダイオードが構成される。したがって、図４に示されるように、素子領域１に構成される寄生ダイオードとダイオード領域２に形成されるダイオード素子とを比較すると、順方向電流Ｉｆが流れ始める順方向電圧Ｖｆ（以下では、単に順方向電圧Ｖｆともいう）は、ダイオード領域２の方が素子領域１よりも小さくなる。つまり、本実施形態のＳｉＣ半導体装置では、ダイオード動作する際、ダイオード領域２の方が素子領域１に形成される寄生ダイオードよりも動作し易くなっている。

【0051】

また、本実施形態のガード領域３は、図１に示されるように、ダイオード領域２を囲むように配置されることで素子領域１とダイオード領域２との間にも配置される。そして、ガード領域３は、素子領域１とダイオード領域２との間に配置される部分の間隔が正孔の拡散長より長くなるように幅が設定されている。言い換えると、ガード領域３は、素子領域１とダイオード領域２との間に配置される部分の長さが、素子領域１とダイオード領域２との間の配列方向に沿った長さよりも長くされている。つまり、本実施形態では、ガード領域３のうちの素子領域１とダイオード領域２との間に配置される部分のＸ軸方向に沿った長さは、正孔の拡散長より長くされている。

【0052】

以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ^－型、ｎ型、ｎ^＋型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。

【0053】

次に、本実施形態におけるＳｉＣ半導体装置の作動および効果について説明する。

【0054】

まず、ＳｉＣ半導体装置では、ゲート電極２７に閾値電圧以上のゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、下部電極３３に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、上部電極３０と下部電極３３との間に電流が流れないオフ状態となる。

【0055】

また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２６の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２５よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２６が破壊されることを抑制できる。

【0056】

さらに、本実施形態では、ガード領域３には、第１フローティング領域１６および第２フローティング領域２４が形成されている。このため、第１フローティング領域１６および第２フローティング領域２４とドリフト層１９との間に構成される空乏層により、ドレイン電圧の影響による等電位線が集中することを抑制できる。したがって、ガード領域３の耐圧の向上も図ることができる。

【0057】

そして、ゲート電極２７に、絶縁ゲート構造における閾値電圧以上の電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２５に接している表面に反転層が形成される。これにより、上部電極３０と下部電極３３との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、反転層を通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。

【0058】

また、このようなＳｉＣ半導体装置では、素子領域１において、ドリフト層１９およびベース層２１を含む寄生ダイオードが構成される。そして、上部電極３０に下部電極３３より高い電圧が印加される場合等、ＳｉＣ半導体装置がダイオード動作する場合がある。この場合、本実施形態では、共通の半導体基板１０に、寄生ダイオードよりも順方向電圧Ｖｆが低くなるダイオード領域２を形成している。このため、本実施形態では、ＳｉＣ半導体装置がダイオード動作する際には、ダイオード領域２が動作し易くなり、素子領域１の寄生ダイオードが動作し難くなる。したがって、素子領域１にＳＳＦが構成されることを抑制できる。

【0059】

また、本実施形態では、素子領域１とダイオード領域２との間にガード領域３を配置しており、ガード領域３のうちの素子領域１とダイオード領域２との間に位置する部分は、幅が正孔の拡散長以上とされている。このため、ダイオード領域２がダイオード動作する際に注入される正孔が素子領域１に到達することを抑制できる。したがって、ダイオード領域２がダイオード動作する際の正孔によって素子領域１にＳＳＦが構成されることも抑制できる。

【0060】

以上説明した本実施形態によれば、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くされている。このため、ＳｉＣ半導体装置がダイオード動作する際には、ダイオード領域２が動作し易くなり、素子領域１の寄生ダイオードが動作し難くなる。したがって、素子領域１にＳＳＦが構成されることを抑制できる。

【0061】

また、本実施形態のＳｉＣ半導体装置では、ダイオード領域２を配置することで素子領域１にＳＳＦが構成されることを抑制している。このため、素子領域１にライフタイムキラー等を形成する場合と比較して、素子領域１のオン抵抗が増加することを抑制できる。つまり、本実施形態のＳｉＣ半導体装置によれば、オン抵抗が増加することを抑制しつつ、素子領域１にＳＳＦが発生することを抑制できる。

【0062】

（１）本実施形態では、ダイオード領域２の単位面積当たりにおける上部電極３０との接続面積が、素子領域１の単位面積当たりにおける上部電極３０との接続面積より大きくなるようにしている。このため、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くなる構成を容易に実現できる。

【0063】

（２）本実施形態では、素子領域１とダイオード領域２との間にガード領域３が配置されている。そして、ガード領域３は、素子領域１とダイオード領域２との間に位置する部分の長さが正孔の拡散長以上とされている。このため、ダイオード領域２がダイオード動作する際に注入される正孔が素子領域１に到達することを抑制できる。したがって、ダイオード領域２がダイオード動作する際の正孔によって素子領域１にＳＳＦが構成されることを抑制できる。

【0064】

（３）本実施形態では、ガード領域３には、ドリフト層１９との間に空乏層を構成する第１フローティング領域１６および第２フローティング領域２４が形成されている。このため、ガード領域３の耐圧の向上を図ることができる。

【0065】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ダイオード領域２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0066】

本実施形態のＳｉＣ半導体装置では、図５に示されるように、ダイオード領域２に形成されたコンタクト領域２３ｂは、素子領域１に形成されたコンタクト領域２３ａよりも不純物濃度が高くされている。

【0067】

以上説明した本実施形態によれば、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くされているため、上記第１実施形態と同様の効果を得ることができる。

【0068】

（１）本実施形態では、ダイオード領域２に形成されたコンタクト領域２３ｂは、素子領域１に形成されたコンタクト領域２３ａよりも不純物濃度が高くされている。このため、図６に示されるように、ダイオード領域２の順方向電圧Ｖｆをさらに小さくできる。

【0069】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ダイオード領域２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0070】

本実施形態のＳｉＣ半導体装置では、図７に示されるように、素子領域１に形成された金属シリサイド層３１ａとダイオード領域２に形成された金属シリサイド層３１ｂとは、異なる金属シリサイド層とされている。具体的には、ダイオード領域２に形成された金属シリサイド層３１ｂは、素子領域１に形成された金属シリサイド層３１ａよりも、上部電極３０との接触抵抗が小さくなる材料で構成されている。例えば、素子領域１に形成された金属シリサイド層３１ａは、Ｎｉを用いて構成されたＮｉシリサイドとされ、ダイオード領域２に形成された金属シリサイド層３１ｂは、Ａｌを用いて構成されたＡｌシリサイドとされる。

【0071】

以上説明した本実施形態によれば、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くされているため、上記第１実施形態と同様の効果を得ることができる。

【0072】

（１）本実施形態では、ダイオード領域２に形成された金属シリサイド層３１ｂは、素子領域１に形成された金属シリサイド層３１ａよりも、上部電極３０との接触抵抗が小さくなる材料で構成されている。このため、ダイオード領域２の順方向電圧Ｖｆをさらに小さくできる。

【0073】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、ダイオード領域２を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0074】

本実施形態のＳｉＣ半導体装置では、図８に示されるように、ダイオード領域２が２つ備えられている。そして、ガード領域３は、各ダイオード領域２を囲むようにそれぞれ備えられている。なお、各ダイオード領域２およびガード領域３は、それぞれ図２に示す構成とされている。

【0075】

以上説明した本実施形態によれば、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くされているため、上記第１実施形態と同様の効果を得ることができる。

【0076】

（１）本実施形態では、２つのダイオード領域２を備えている。このため、さらに素子領域１がダイオード動作することを抑制できる。なお、特に図示しないが、ダイオード領域２の数は変更可能であり、３個以上のダイオード領域２が備えられていてもよい。

【0077】

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、ダイオード領域２の配置場所を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0078】

本実施形態のＳｉＣ半導体装置では、図９に示されるように、ダイオード領域２が素子領域１に対してＹ軸方向に沿って配置されている。そして、ガード領域３は、このダイオード領域２囲むように配置されている。

【0079】

以上説明した本実施形態によれば、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くされているため、上記第１実施形態と同様の効果を得ることができる。

【0080】

（１）本実施形態では、ダイオード領域２が素子領域１に対してＹ軸方向に沿って配置されている。ここで、本実施形態のようなＳｉＣ半導体装置である場合、ダイオード動作した際に構成されるＳＳＦは、［１－１００］方向に沿って延びやすいことが報告されている。このため、ダイオード領域２に構成され得るＳＳＦは、Ｘ軸方向に沿って延び易くなる。したがって、ダイオード領域２に構成され得るＳＳＦが素子領域１に到達し難くなり、素子領域１の特性が低下することをさらに抑制し易くできる。

【0081】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0082】

例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが素子領域１に形成されたＳｉＣ半導体装置を説明した。しかしながら、これは一例を示したに過ぎず、例えば、スイッチング素子として、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが素子領域１に形成されたＳｉＣ半導体装置としてもよい。さらに、ＳｉＣ半導体装置は、ＭＯＳＦＥＴ以外に、スイッチング素子として、同様の構造のＩＧＢＴが素子領域１に形成されて構成されていてもよい。素子領域１にＩＧＢＴを形成する場合、上記各実施形態におけるｎ^＋型の基板１１をｐ^＋型の基板１１に変更する以外は、上記各実施形態で説明したＭＯＳＦＥＴと同様である。さらに、スイッチング素子は、トレンチゲート構造ではなく、プレーナゲート構造を有する構成とされていてもよい。

【0083】

また、上記各実施形態において、ＳｉＣ半導体装置は、他の素子が形成されていてもよく、例えば、電流を検出するための電流センス領域等が形成されていてもよい。

【0084】

そして、上記各実施形態において、第１ディープ層１５および第２ディープ層１８は備えられていなくてもよい。また、ドリフト層１９は、不純物濃度が均一とされた単一の層で構成されていてもよい。

【0085】

さらに、上記第２、第３実施形態では、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くなるのであれば、ダイオード領域２およびガード領域３における単位面積当たりの上部電極３０との接続面積の関係は、適宜変更可能である。

【0086】

そして、上記各実施形態では、半導体基板１０が４Ｈ－ＳｉＣで構成されている例について説明したが、半導体基板１０は、６Ｈ－ＳｉＣ等で構成されていてもよい。

【0087】

また、上記各実施形態において、ガード領域３には、第１フローティング領域１６および第２フローティング領域２４のいずれか一方のみが形成されるようにしてもよいし、第１フローティング領域１６および第２フローティング領域２４が形成されていなくてもよい。さらに、上記各実施形態において、ガード領域３が形成されていなくてもよい。このようなＳｉＣ半導体装置としても、ダイオード領域２の順方向電圧Ｖｆが素子領域１に構成される寄生ダイオードの順方向電圧Ｖｆよりも低くなるのであれば、上記各実施形態と同様の効果を得ることができる。

【0088】

そして、上記各実施形態を組み合わせたＳｉＣ半導体装置としてもよい。例えば、上記第２実施形態を上記第３～第５実施形態に組み合わせ、ダイオード領域２のコンタクト領域２３ｂが素子領域１のコンタクト領域２３ａより不純物濃度が高くなるようにしてもよい。上記第３実施形態を上記第４、第５実施形態に組み合わせ、ダイオード領域２の金属シリサイド層３１ｂが素子領域１の金属シリサイド層３１ａよりも上部電極３０との接触抵抗が低くなるようにしてもよい。上記第４実施形態を上記第５実施形態に組み合わせ、ダイオード領域２を複数備えるようにしてもよい。

【符号の説明】

【0089】

１ 素子領域
２ ダイオード領域
１０ 半導体基板
１０ａ 一面
１０ｂ 他面
３０ 第１電極
３３ 第２電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】