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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023114560
(43)【公開日】2023-08-18
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20230810BHJP
H01L 29/06 20060101ALI20230810BHJP
H01L 21/336 20060101ALI20230810BHJP
H01L 29/41 20060101ALI20230810BHJP
H01L 29/739 20060101ALI20230810BHJP
【ＦＩ】
H01L29/78 652C
H01L29/78 652Q
H01L29/78 652K
H01L29/78 653C
H01L29/78 652D
H01L29/06 301F
H01L29/06 301V
H01L29/78 652F
H01L29/78 652P
H01L29/78 658F
H01L29/44 Y
H01L29/78 655A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022016937
(22)【出願日】2022-02-07
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき弁理士法人
(74)【代理人】
【識別番号】100104709
【弁理士】
【氏名又は名称】松尾 誠剛
(72)【発明者】
【氏名】本田 真彬
(72)【発明者】
【氏名】北田 瑞枝
(72)【発明者】
【氏名】丸山 莉香帆
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104BB01
4M104FF10
4M104GG09
4M104GG18
(57)【要約】 （修正有）
【課題】第１導電型半導体層の不純物濃度を高くした場合であっても、スイッチング損失及びゲート駆動損失が小さく、かつ、寄生バイポーラ動作が起こり難い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基体１１０と、複数のトレンチ１２０と、ゲート絶縁膜１２２と、ゲート電極１２４と、層間絶縁膜１３０と、表面電極１４０と、を備える。半導体基体１１０は、ベース領域（第２導電型半導体領域）１１３の底部から張り出すように形成され、トレンチ１２０とは離隔している第２導電型の張り出し領域１１５を有し、張り出し領域１１５の不純物濃度のピーク位置が、第２導電型半導体領域１１３の底部よりも深く、張り出し領域１１５の深さ方向断面の不純物総量は、第２導電型半導体領域１１３の深さ方向断面の不純物総量と同じ又はそれよりも少ない。
【選択図】図１
【解決手段】半導体装置１００は、半導体基体１１０と、複数のトレンチ１２０と、ゲート絶縁膜１２２と、ゲート電極１２４と、層間絶縁膜１３０と、表面電極１４０と、を備える。半導体基体１１０は、ベース領域（第２導電型半導体領域）１１３の底部から張り出すように形成され、トレンチ１２０とは離隔している第２導電型の張り出し領域１１５を有し、張り出し領域１１５の不純物濃度のピーク位置が、第２導電型半導体領域１１３の底部よりも深く、張り出し領域１１５の深さ方向断面の不純物総量は、第２導電型半導体領域１１３の深さ方向断面の不純物総量と同じ又はそれよりも少ない。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型半導体層、前記第１導電型半導体層の表面に形成された第２導電型半導体領域、及び、前記第２導電型半導体領域の表面に形成された第１導電型半導体領域を有する半導体基体と、
前記半導体基体の表面に形成され、最底部が前記第１導電型半導体層に接し、側壁が前記第１導電型半導体層、前記第２導電型半導体領域及び前記第１導電型半導体領域に接する複数のトレンチと、
前記複数のトレンチそれぞれの前記側壁に形成されたゲート絶縁膜と、
前記複数のトレンチそれぞれの内部に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極、及び、前記半導体基体の上方に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第２導電型半導体領域、及び、前記第１導電型半導体領域に接続された表面電極とを備え、
前記半導体基体は、隣接する前記トレンチに挟まれた領域において前記第２導電型半導体領域の底部から前記第１導電型半導体層に向けて張り出すように形成され、前記トレンチとは離隔している第２導電型の張り出し領域を有し、
前記張り出し領域の最深部の深さ位置は、前記トレンチの最深部の深さ位置よりも浅く、
前記張り出し領域の不純物濃度のピーク位置が、前記第２導電型半導体領域の底部よりも深く、
前記張り出し領域の深さ方向断面の不純物総量は、前記第２導電型半導体領域の深さ方向断面の不純物総量と同じ又はそれよりも少ないことを特徴とする半導体装置。
前記半導体基体の表面に形成され、最底部が前記第１導電型半導体層に接し、側壁が前記第１導電型半導体層、前記第２導電型半導体領域及び前記第１導電型半導体領域に接する複数のトレンチと、
前記複数のトレンチそれぞれの前記側壁に形成されたゲート絶縁膜と、
前記複数のトレンチそれぞれの内部に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極、及び、前記半導体基体の上方に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第２導電型半導体領域、及び、前記第１導電型半導体領域に接続された表面電極とを備え、
前記半導体基体は、隣接する前記トレンチに挟まれた領域において前記第２導電型半導体領域の底部から前記第１導電型半導体層に向けて張り出すように形成され、前記トレンチとは離隔している第２導電型の張り出し領域を有し、
前記張り出し領域の最深部の深さ位置は、前記トレンチの最深部の深さ位置よりも浅く、
前記張り出し領域の不純物濃度のピーク位置が、前記第２導電型半導体領域の底部よりも深く、
前記張り出し領域の深さ方向断面の不純物総量は、前記第２導電型半導体領域の深さ方向断面の不純物総量と同じ又はそれよりも少ないことを特徴とする半導体装置。
【請求項2】
前記層間絶縁膜を貫通し、少なくとも前記半導体基体の前記第２導電型半導体領域に達する深さで形成されたコンタクトトレンチをさらに備え、
前記表面電極は、前記コンタクトトレンチを介して前記第１導電型半導体領域及び前記第２導電型半導体領域と接続されており、
前記張り出し領域は、前記コンタクトトレンチの下方に形成されていることを特徴とする請求項１に記載の半導体装置。
前記表面電極は、前記コンタクトトレンチを介して前記第１導電型半導体領域及び前記第２導電型半導体領域と接続されており、
前記張り出し領域は、前記コンタクトトレンチの下方に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１導電型半導体領域は、前記コンタクトトレンチの側面に接していることを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記半導体基体は、前記コンタクトトレンチの底部と接する領域に形成され、かつ、前記第２導電型半導体領域よりも不純物濃度が高い第２導電型のコンタクト領域をさらに有することを特徴とする請求項２又は３に記載の半導体装置。
【請求項5】
前記張り出し領域は、隣接する前記トレンチに挟まれた領域の中央に形成されていることを特徴とする請求項１～４のいずれかに記載の半導体装置。
【請求項6】
前記トレンチ内において、前記トレンチの内周面及び前記ゲート電極のどちらとも離隔した位置に形成されたシールド電極と、
前記ゲート電極と前記シールド電極との間、及び、前記シールド電極と前記トレンチ内周面との間に形成された絶縁領域とを備えることを特徴とする請求項１～５のいずれかに記載の半導体装置。
前記ゲート電極と前記シールド電極との間、及び、前記シールド電極と前記トレンチ内周面との間に形成された絶縁領域とを備えることを特徴とする請求項１～５のいずれかに記載の半導体装置。
【請求項7】
前記半導体基体には、ＭＯＳ構造が形成されたセル領域と、前記セル領域を囲む周辺領域とが画定されており、
前記セル領域において、前記半導体基体は、
前記第１導電型半導体層と、
前記第２導電型半導体領域と、
前記第１導電型半導体領域と、
前記張り出し領域とを少なくとも有し、
前記周辺領域において、前記半導体基体は、
前記第１導電型半導体層と、
前記第１導電型半導体層の表面に形成され、前記第２導電型半導体領域と接続されており、かつ、最底部の深さ位置が、前記第２導電型半導体領域の最底部の深さ位置よりも深い第２導電型周辺領域とを少なくとも有し、
前記第２導電型周辺領域における深さ方向断面の不純物総量は、前記第２導電型半導体領域における深さ方向断面の不純物総量よりも多いことを特徴とする請求項１～６のいずれかに記載の半導体装置。
前記セル領域において、前記半導体基体は、
前記第１導電型半導体層と、
前記第２導電型半導体領域と、
前記第１導電型半導体領域と、
前記張り出し領域とを少なくとも有し、
前記周辺領域において、前記半導体基体は、
前記第１導電型半導体層と、
前記第１導電型半導体層の表面に形成され、前記第２導電型半導体領域と接続されており、かつ、最底部の深さ位置が、前記第２導電型半導体領域の最底部の深さ位置よりも深い第２導電型周辺領域とを少なくとも有し、
前記第２導電型周辺領域における深さ方向断面の不純物総量は、前記第２導電型半導体領域における深さ方向断面の不純物総量よりも多いことを特徴とする請求項１～６のいずれかに記載の半導体装置。
【請求項8】
前記第２導電型周辺領域は、前記セル領域に形成された前記表面電極と直接接していることを特徴とする請求項７に記載の半導体装置。
【請求項9】
第１導電型半導体層、前記第１導電型半導体層の表面に形成された第２導電型半導体領域、及び、前記第２導電型半導体領域の表面に形成された第１導電型半導体領域を有する半導体基体を準備する半導体基体準備工程と、
前記半導体基体の一方の表面に、最底部が前記第１導電型半導体層に接し、側壁が前記第１導電型半導体層、前記第２導電型半導体領域及び前記第１導電型半導体領域に接する複数のトレンチを形成するトレンチ形成工程と、
前記複数のトレンチそれぞれの前記側壁の少なくとも前記第２導電型半導体領域と接する領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記複数のトレンチそれぞれの内部に前記ゲート絶縁膜を介して複数のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極及び前記半導体基体の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜に少なくとも前記半導体基体の前記第２導電型半導体領域に達する深さのコンタクトトレンチを形成するコンタクトトレンチ形成工程と、
前記コンタクトトレンチの底部に向けて、不純物濃度のピーク位置が、前記第２導電型半導体領域の底部よりも深くなるように第２導電型不純物を導入する第２導電型不純物導入工程と、
前記第２導電型不純物を拡散させることにより、隣接する前記トレンチで挟まれた領域において、前記トレンチとは離隔し、かつ、前記第２導電型半導体領域の底部から前記第１導電型半導体層に向けて張り出すように形成され、最深部の深さ位置が前記トレンチの最深部の深さ位置よりも浅く、深さ方向断面の不純物総量が、前記第２導電型半導体領域の深さ方向断面の不純物総量と同じ又はそれよりも少ない第２導電型の張り出し領域を形成する張り出し領域形成工程とを含むことを特徴とする半導体装置の製造方法。
前記半導体基体の一方の表面に、最底部が前記第１導電型半導体層に接し、側壁が前記第１導電型半導体層、前記第２導電型半導体領域及び前記第１導電型半導体領域に接する複数のトレンチを形成するトレンチ形成工程と、
前記複数のトレンチそれぞれの前記側壁の少なくとも前記第２導電型半導体領域と接する領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記複数のトレンチそれぞれの内部に前記ゲート絶縁膜を介して複数のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極及び前記半導体基体の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜に少なくとも前記半導体基体の前記第２導電型半導体領域に達する深さのコンタクトトレンチを形成するコンタクトトレンチ形成工程と、
前記コンタクトトレンチの底部に向けて、不純物濃度のピーク位置が、前記第２導電型半導体領域の底部よりも深くなるように第２導電型不純物を導入する第２導電型不純物導入工程と、
前記第２導電型不純物を拡散させることにより、隣接する前記トレンチで挟まれた領域において、前記トレンチとは離隔し、かつ、前記第２導電型半導体領域の底部から前記第１導電型半導体層に向けて張り出すように形成され、最深部の深さ位置が前記トレンチの最深部の深さ位置よりも浅く、深さ方向断面の不純物総量が、前記第２導電型半導体領域の深さ方向断面の不純物総量と同じ又はそれよりも少ない第２導電型の張り出し領域を形成する張り出し領域形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項10】
前記第２導電型不純物導入工程において、前記張り出し領域を形成する前記第２導電型不純物の飛程をＲｐとし、前記半導体基体が表面電極と接する位置から前記第２導電型半導体領域の底部までの長さをＤとしたときに、Ｒｐ＞Ｄを満たすことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項11】
前記第２導電型不純物導入工程において前記張り出し領域を形成する前記第２導電型不純物のドーズ量は、前記第２導電型半導体領域を形成する前記第２導電型不純物のドーズ量よりも少ないことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、トレンチゲート型の半導体装置が知られている（例えば、特許文献１参照）。
【0003】
図１４は、従来の半導体装置９００を示す断面図である。従来の半導体装置９００は、図１４に示すように、ｎ＋型の低抵抗半導体層９１１、ｎ型のドリフト層９１２、ドリフト層９１２の表面に形成されたp型のベース領域９１３、及び、ベース領域９１３の表面に形成されたｎ型（ｎ＋型）のソース領域９１４を有する半導体基体９１０と、半導体基体９１０の表面に形成され、最底部がドリフト層９１２に隣接し、側壁がドリフト層９１２、ベース領域９１３及びソース領域９１４に隣接したトレンチ９２０と、トレンチ９２０の側壁に形成されたゲート絶縁膜９２２と、トレンチ９２０の内部にゲート絶縁膜９２２を介して形成されたゲート電極９２４と、ソース領域９１４に接続された表面電極９４０とを備える。従来の半導体装置９００は、トレンチ９２０の内部において、ゲート電極９２４及びトレンチ９２０の内周面と離隔した位置に形成されたシールド電極９２６と、ゲート電極９２４とシールド電極９２６との間、及び、シールド電極９２６とトレンチ９２０内周面との間に形成された絶縁領域９２８とをさらに備えるシールドゲート構造を有する半導体装置である。
【0004】
従来の半導体装置９００によれば、トレンチ９２０と、トレンチ９２０の内部にゲート絶縁膜９２２を介して形成されたゲート電極９２４とを備えるいわゆるトレンチゲート型の半導体装置であるため、チャネルを半導体基体９１０の深さ方向に形成することができ、プレーナゲート型の半導体装置と比較してチップサイズを小さくすることができる。また、プレーナゲート型の半導体装置においては、隣接するチャネル領域から空乏層が伸びて電流の経路を狭めるＪ-ＦＥＴ効果を防ぐために、ある程度のチャネル間隔をあける必要があるが、トレンチゲート型半導体装置においてはそのような制約がなく、この観点からもチップサイズを小さくすることができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２００２-５２８９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、一般に、半導体装置においては、ドリフト層の不純物濃度を高くしてオン抵抗を小さくすることが求められている。しかしながら、従来の半導体装置９００においてドリフト層９１２の不純物濃度を高くすると、ドリフト層９１２が空乏化し難くなる。従って、ドリフト層９１２を空乏化するためにはドレイン電圧を高くしなければならず、ゲート・ドレイン間電荷量Ｑｇｄが大きくなることから、スイッチング損失及びゲート駆動損失が大きくなる、という問題がある。
【0007】
また、アバランシェ降伏時においては、絶縁領域９２８（酸化膜）と半導体基体９１０との界面の電位が低いことに起因して、トレンチ９２０の底部近傍で生成された正孔がトレンチ９２０の縁に沿ってベース領域９１３に流れ込み易くなる（図９（ｃ）及び（ｄ）参照）。従って、ベース領域９１３におけるトレンチ９２０と接する領域に多量の正孔が流れ込むことで局所的にベース領域９１３の電位が高くなり、寄生バイポーラ動作が起こるおそれがある、という問題もある。
【0008】
なお、上記した問題は、シールドゲート構造を有する半導体装置だけに起こる問題ではなく、一般的なトレンチゲート型の半導体装置においても起こりうる問題である。
【0009】
そこで本発明は、上記した問題を解決するためになされたものであり、第１導電型半導体層の不純物濃度を高くした場合であっても、スイッチング損失及びゲート駆動損失が小さく、かつ、寄生バイポーラ動作が起こり難い半導体装置及びそのような半導体装置を製造する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の半導体装置は、第１導電型半導体層、前記第１導電型半導体層の表面に形成された第２導電型半導体領域、及び、前記第２導電型半導体領域の表面に形成された第１導電型半導体領域を有する半導体基体と、前記半導体基体の表面に形成され、最底部が前記第１導電型半導体層に接し、側壁が前記第１導電型半導体層、前記第２導電型半導体領域及び前記第１導電型半導体領域に接する複数のトレンチと、前記複数のトレンチそれぞれの前記側壁の少なくとも前記第２導電型半導体領域と接する領域に形成されたゲート絶縁膜と、前記複数のトレンチそれぞれの内部に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極、及び、前記半導体基体の上方に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記第２導電型半導体領域、及び、前記第１導電型半導体領域に接続された表面電極とを備え、前記半導体基体は、隣接する前記トレンチに挟まれた領域において前記第２導電型半導体領域の底部から前記第１導電型半導体層に向けて張り出すように形成され、前記トレンチとは離隔している第２導電型の張り出し領域を有し、前記張り出し領域の最深部の深さ位置は、前記トレンチの最深部の深さ位置よりも浅く、前記張り出し領域の不純物濃度のピーク位置が、前記第２導電型半導体領域の底部よりも深く、前記張り出し領域の深さ方向断面の不純物総量は、前記第２導電型半導体領域の深さ方向断面の不純物総量と同じ又はそれよりも少ないことを特徴とする。
【0011】
なお、本明細書中、「深さ方向断面の不純物総量」とは、単位深さ毎の不純物濃度を深さ方向で積分した値のことをいう（図２（ｂ）参照）。
【0012】
本発明の半導体装置の製造方法は、第１導電型の第１導電型半導体層、前記第１導電型半導体層の表面に形成された第２導電型の第２導電型半導体領域、及び、前記第２導電型半導体領域の表面に形成された第１導電型の第１導電型半導体領域を有する半導体基体を準備する半導体基体準備工程と、前記半導体基体の一方の表面に、最底部が前記第１導電型半導体層に接し、側壁が前記第１導電型半導体層、前記第２導電型半導体領域及び前記第１導電型半導体領域に接する複数のトレンチを形成するトレンチ形成工程と、前記複数のトレンチそれぞれの前記側壁の少なくとも前記第２導電型半導体領域と接する領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記複数のトレンチそれぞれの内部に前記ゲート絶縁膜を介して複数のゲート電極を形成するゲート電極形成工程と、前記ゲート電極及び前記半導体基体の表面上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜に少なくとも前記半導体基体の前記第２導電型半導体領域に達する深さのコンタクトトレンチを形成するコンタクトトレンチ形成工程と、前記コンタクトトレンチの底部に、不純物濃度のピーク位置が、前記第２導電型半導体領域の底部よりも深くなるように第２導電型不純物を注入する第２導電型不純物導入工程と、前記第２導電型不純物を拡散させることにより、隣接する前記トレンチで挟まれた領域において、前記トレンチとは離隔し、かつ、第２導電型半導体領域の底部から前記第１導電型半導体層に向けて張り出すように形成され、最深部の深さ位置が前記トレンチの最深部の深さ位置よりも浅く、深さ方向断面の不純物総量が、前記第２導電型半導体領域の深さ方向断面の不純物総量と同じ又はそれよりも少ない第２導電型の張り出し領域を形成する張り出し領域形成工程とを含むことを特徴とする。
【発明の効果】
【0013】
本発明の半導体装置及び半導体装置の製造方法によれば、半導体基体は、隣接するトレンチに挟まれた領域において第２導電型半導体領域の底部から第１導電型半導体層に向けて張り出すように形成され、トレンチとは離隔している第２導電型の張り出し領域を有するため、第２導電型半導体領域と第１導電型半導体層との間のｐｎ接合から縦方向に空乏層が広がるだけでなく、張り出し領域の側面のｐｎ接合から横方向にも空乏層が広がる。従って、トレンチと張り出し領域との間の第１導電型半導体層が空乏化し易くなるため、第１導電型半導体層の不純物濃度を高くした場合であっても、ドレイン電圧を必要以上に高くすることなく第１導電型半導体層を空乏化することができる。その結果、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済み、スイッチング損失及びゲート駆動損失を低減することができる。
また、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済むことから、ゲートのオンオフの際にゲート・ドレイン間容量Ｃｇｄを充放電するためにかかる時間が短くて済み、スイッチング速度が速くなる。
また、本構造を採用することでゲート・ドレイン間容量Ｃｇｄが削減され、Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）が減少する。その結果、セルフターンオンまたはシュートスルーと呼ばれる、ゲートの誤点呼を抑制できる効果もある。
また、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済むことから、ゲートのオンオフの際にゲート・ドレイン間容量Ｃｇｄを充放電するためにかかる時間が短くて済み、スイッチング速度が速くなる。
また、本構造を採用することでゲート・ドレイン間容量Ｃｇｄが削減され、Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）が減少する。その結果、セルフターンオンまたはシュートスルーと呼ばれる、ゲートの誤点呼を抑制できる効果もある。
【0014】
また、本発明の半導体装置及び半導体装置の製造方法によれば、上記した構成を有するため、アバランシェ降伏時において、トレンチ底部近傍で生成された正孔が、第２導電型半導体領域におけるトレンチと接する領域だけでなく張り出し領域にも流れ込むこととなる（図９（ａ）及び（ｂ）参照）。従って、第２導電型半導体領域に流れ込む正孔の経路が広がるため、局所的に第２導電型半導体領域の電位が高くなることを防ぐことができ、その結果、寄生バイポーラ動作が起こることを防ぐことができる。
【0015】
ところで、張り出し領域の深さ方向断面の不純物総量を第２導電型半導体領域の深さ方向断面の不純物総量よりも多くした場合には、アバランシェ降伏時において、隣接するトレンチの中間付近にインパクトイオン化が発生し易くなってしまい、隣接するトレンチの中間付近に電界が集中して耐圧が低下してしまう（図１１（ｃ）～（ｅ）参照）。これに対して、本発明の半導体装置及び半導体装置の製造方法によれば、張り出し領域の深さ方向断面の不純物総量が第２導電型半導体領域の深さ方向断面の不純物総量と同等又はそれよりも少ないため、アバランシェ降伏時において、インパクトイオン化がトレンチ周辺に発生し易くなり、降伏する領域が分散されることとなる（図１１（ｂ）参照）。従って、隣接するトレンチの中間付近に電界が集中することを防ぐことができ、耐圧が低下することを防ぐことができる。
【0016】
また、張り出し領域の最深部の深さ位置が、トレンチの最深部の深さ位置よりも深い場合には、ゲートオン状態時において、ソース・ドレイン間に電流を流した場合の電流経路が閉塞されるため、オン抵抗が高くなってしまう場合がある。これに対して、本発明の半導体装置及び半導体装置の製造方法によれば、張り出し領域の最深部の深さ位置は、トレンチの最深部の深さ位置よりも浅いため、ソース・ドレイン間に電流を流した場合でも電流経路が閉塞され難く、オン抵抗が低下し難くなる。
【図面の簡単な説明】
【0017】
【図2】実施形態１に係る半導体装置１００におけるベース領域１１３及び張り出し領域１１５の深さ方向断面の不純物総量を説明するために示す図である。図２（ａ）は半導体装置１００の断面図を示し、図２（ｂ）は図２（ａ）の破線Ａ－Ａ’間及び破線Ｂ－Ｂ’間の深さに対する不純物濃度のグラフを示す。
【図4】実施形態１に係る半導体装置１００の周辺部の要部拡大図である。図４（ａ）は半導体装置１００の周辺部の要部拡大平面図であり、図４（ｂ）は図４（ａ）のＡ－Ａ’断面図であり、図４（ｃ）は図４（ａ）のＢ－Ｂ’断面図であり、図４（ｄ）は図４（ａ）のＣ－Ｃ’断面図である。
【図9】実施形態１に係る半導体装置１００の効果を説明するために示す図である。図９（ａ）は実施例１に係る半導体装置のアバランシェ降伏時の正孔の動きを示す模式図であり、図９（ｂ）は実施例１に係る半導体装置のアバランシェ降伏時のホール電流密度分布を示し、図９（ｃ）は比較例１に係る半導体装置のアバランシェ降伏時の正孔の動きを示す模式図であり、図９（ｄ）は比較例１に係る半導体装置のアバランシェ降伏時のホール電流密度分布を示す。
【図10】実施例２及び比較例２～５における張り出し領域のドーズ量と耐圧との関係を示すグラフである。
【図11】実施例２及び比較例２～５におけるインパクトイオン化分布を示す図である。図１１（ａ）は比較例２のインパクトイオン化率分布を示し、図１１（ｂ）は実施例２のインパクトイオン化率分布を示し、図１１（ｃ）～図１１（ｅ）は比較例３～５のインパクトイオン化率分布を示す。
【図12】実施形態２に係る半導体装置１０２を示す断面図である。
【図13】変形例に係る半導体装置１０４を示す断面図である。
【図14】従来の半導体装置９００を示す断面図である。なお、符号９１１は低抵抗半導体層（ｎ＋型半導体層）を示し、符号９５０はドレイン電極を示す。
【発明を実施するための形態】
【0018】
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、以下に説明する実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。
【0019】
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
図１は、実施形態１に係る半導体装置１００を示す図である。実施形態１に係る半導体装置１００は、図１（ａ）に示すように、２つの長辺Ｘ１，Ｘ２及び２つの短辺Ｘ３，Ｘ４で構成される平面視略矩形形状を有する。実施形態１に係る半導体装置１００は、半導体基体１１０の表面上に、ソース電極１４０、ソース配線ＳＬ１，ＳＬ２、ゲートパッドＧＰ及びゲート配線ＧＬ１，ＧＬ２が配置されている。半導体基体１１０には、ソース電極１４０が配置されている中央の領域に形成されているセル領域Ａ１と、セル領域Ａ１の周囲を囲むように形成されている周辺領域Ａ２とが画定されている。
１．実施形態１に係る半導体装置１００の構成
図１は、実施形態１に係る半導体装置１００を示す図である。実施形態１に係る半導体装置１００は、図１（ａ）に示すように、２つの長辺Ｘ１，Ｘ２及び２つの短辺Ｘ３，Ｘ４で構成される平面視略矩形形状を有する。実施形態１に係る半導体装置１００は、半導体基体１１０の表面上に、ソース電極１４０、ソース配線ＳＬ１，ＳＬ２、ゲートパッドＧＰ及びゲート配線ＧＬ１，ＧＬ２が配置されている。半導体基体１１０には、ソース電極１４０が配置されている中央の領域に形成されているセル領域Ａ１と、セル領域Ａ１の周囲を囲むように形成されている周辺領域Ａ２とが画定されている。
【0020】
ソース電極（表面電極）１４０は、平面的に見て半導体基体１１０の中央部及び中央部から短辺Ｘ３側に広がる矩形形状をしている。ソース配線ＳＬ１は、ソース電極１４０の短辺Ｘ３側の端部から長辺Ｘ１側に短辺Ｘ３に沿って延び、半導体基体１１０の角部で短辺Ｘ４側に折れ曲がり長辺Ｘ１に沿って伸びる。ソース配線ＳＬ２は、ソース電極１４０の短辺Ｘ３側の端部から長辺Ｘ２側に短辺Ｘ３に沿って延び、半導体基体１１０の角部で短辺Ｘ４側に折れ曲がり長辺Ｘ２に沿って伸びる。ソース配線ＳＬ１，ＳＬ２はいずれもソース電極１４０と接続されている。
【0021】
ゲートパッドＧＰは、平面的に見て半導体基体１１０の短辺Ｘ４側中央付近において短辺Ｘ４側から中央に向かって突出するように形成された矩形形状をしている。ゲート配線ＧＬ１は、ゲートパッドＧＰの短辺Ｘ４側の端部から長辺Ｘ１側に短辺Ｘ４に沿って延び、中途で短辺Ｘ３側に折れ曲がり、ソース電極１４０及びソース配線ＳＬ１との間を長辺Ｘ１に沿って延びる。ゲート配線ＧＬ２は、ゲートパッドＧＰの短辺Ｘ４側の端部から長辺Ｘ２側に短辺Ｘ４に沿って延び、中途で短辺Ｘ３側に折れ曲がり、ソース電極１４０及びソース配線ＳＬ２との間を長辺Ｘ２に沿って延びる。ゲート配線ＧＬ１，ＧＬ２はいずれもゲートパッドＧＰと接続されている。また、ソース電極１４０及びソース配線ＳＬ１，ＳＬ２と、ゲートパッドＧＰ及びゲート配線ＧＬ１，ＧＬ２とは離隔されている。
【0022】
ソース電極１４０、ソース配線ＳＬ１，ＳＬ２、ゲートパッドＧＰ及びゲート配線ＧＬ１，ＧＬ２は、厚さが１μｍ～１０μｍ（例えば３μｍ）のＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、一括して形成されている。
【0023】
次に、セル領域Ａ１の構成について説明する。実施形態１に係る半導体装置１００は、セル領域Ａ１において、図１（ｂ）に示すように、半導体基体１１０、複数のトレンチ１２０、ゲート絶縁膜１２２、ゲート電極１２４、シールド電極１２６、絶縁領域１２８、層間絶縁膜１３０、コンタクトトレンチ１３２、ソース電極１４０及びドレイン電極１５０を備えており、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が形成されている。
【0024】
半導体基体１１０は、ｎ型（ｎ＋型）の低抵抗半導体層１１１と、低抵抗半導体層１１１よりも不純物濃度が低いｎ型のドリフト層（第１導電型半導体層）１１２と、ドリフト層１１２の表面に形成されたｐ型のベース領域（第２導電型半導体領域）１１３と、ベース領域１１３の表面に形成されたｎ型（ｎ＋型）のソース領域１１４と、隣接するトレンチ１２０同士の間の領域においてベース領域１１３の底部からドリフト層１１２に向けて張り出すように形成され、トレンチ１２０とは離隔しているｐ型（ｐ－型）の張り出し領域１１５と、コンタクトトレンチ１３２の底部と接する領域に形成され、ベース領域１１３よりも不純物濃度が高いｐ型（ｐ＋型）のコンタクト領域１１６とを有する。
【0025】
図２は、実施形態１に係る半導体装置１００におけるベース領域及び張り出し領域の深さ方向断面の不純物総量を説明するために示す図である。
張り出し領域１１５は、隣接するトレンチ１２０に挟まれた領域の中央に形成されており、コンタクトトレンチ１３２の下方に形成されている。張り出し領域１１５の最深部の深さ位置は、トレンチ１２０の最深部の深さ位置よりも浅い。また、張り出し領域１１５の不純物濃度のピーク位置は、ベース領域１１３の底部よりも深い。また、張り出し領域１１５の深さ方向断面の不純物総量は、ベース領域１１３の深さ方向断面の不純物総量よりも少ない。具体的には、深さ方向をｙとし、ｙ＝０が図２（ａ）の破線Ａ－Ａ’における半導体基体１１０の表面の深さ位置を示し、図２（ａ）の破線Ａ－Ａ’における単位体積ごとの不純物濃度をＮＡ（Ａ－Ａ’）とし、図２（ａ）の破線Ｂ－Ｂ’における単位体積ごとの不純物濃度をＮＡ（Ｂ－Ｂ’）としたときに、以下の式が成り立つ。なお、「ベース接合深さ」とは、ベース領域１１３の底部とドリフト層１１２とがｐｎ接合している領域の深さのことをいい、張り出し領域深さは張り出し領域１１５の最底部の深さをいう。
張り出し領域１１５は、隣接するトレンチ１２０に挟まれた領域の中央に形成されており、コンタクトトレンチ１３２の下方に形成されている。張り出し領域１１５の最深部の深さ位置は、トレンチ１２０の最深部の深さ位置よりも浅い。また、張り出し領域１１５の不純物濃度のピーク位置は、ベース領域１１３の底部よりも深い。また、張り出し領域１１５の深さ方向断面の不純物総量は、ベース領域１１３の深さ方向断面の不純物総量よりも少ない。具体的には、深さ方向をｙとし、ｙ＝０が図２（ａ）の破線Ａ－Ａ’における半導体基体１１０の表面の深さ位置を示し、図２（ａ）の破線Ａ－Ａ’における単位体積ごとの不純物濃度をＮＡ（Ａ－Ａ’）とし、図２（ａ）の破線Ｂ－Ｂ’における単位体積ごとの不純物濃度をＮＡ（Ｂ－Ｂ’）としたときに、以下の式が成り立つ。なお、「ベース接合深さ」とは、ベース領域１１３の底部とドリフト層１１２とがｐｎ接合している領域の深さのことをいい、張り出し領域深さは張り出し領域１１５の最底部の深さをいう。
【数1】
【0026】
張り出し領域１１５の深さ方向断面の不純物総量が、ベース領域１１３の深さ方向断面の不純物総量よりも少ない点について詳しく説明する。
張り出し領域１１５の深さ方向断面の不純物総量（図２（ｂ）の右側にハッチングされた領域）は、図２（ｂ）における「ベース領域底部」を示す直線、「Ｂ－Ｂ’断面におけるＰ型不純物濃度」の曲線及び横軸で囲まれた領域の面積となる。
一方、ベース領域の深さ方向断面の不純物総量（図２（ｂ）の左側にハッチングされた領域）は、図２（ｂ）における「ベース領域底部」を示す直線、「Ａ－Ａ’断面におけるＰ型不純物濃度」の曲線、縦軸及び横軸で囲まれた領域の面積となる。ベース領域の深さ方向断面の不純物総量は、コンタクトトレンチ１３２及びコンタクト領域１１６が形成されていない場合のベース領域の深さ方向断面の不純物総量と等しい。
従って、図２（ｂ）からもわかるように、張り出し領域１１５の深さ方向断面の不純物総量は、ベース領域１１３の深さ方向断面の不純物総量よりも小さい。なお、張り出し領域１１５の不純物総量がベース領域１１３の深さ方向断面の不純物総量と同じかそれよりも少なければよく、例えば、不純物濃度が高く、かつ、張り出し領域１１５の深さを浅くしてもよいし、不純物濃度が低く、かつ、張り出し領域１１５の深さを深くしてもよい。
張り出し領域１１５の深さ方向断面の不純物総量（図２（ｂ）の右側にハッチングされた領域）は、図２（ｂ）における「ベース領域底部」を示す直線、「Ｂ－Ｂ’断面におけるＰ型不純物濃度」の曲線及び横軸で囲まれた領域の面積となる。
一方、ベース領域の深さ方向断面の不純物総量（図２（ｂ）の左側にハッチングされた領域）は、図２（ｂ）における「ベース領域底部」を示す直線、「Ａ－Ａ’断面におけるＰ型不純物濃度」の曲線、縦軸及び横軸で囲まれた領域の面積となる。ベース領域の深さ方向断面の不純物総量は、コンタクトトレンチ１３２及びコンタクト領域１１６が形成されていない場合のベース領域の深さ方向断面の不純物総量と等しい。
従って、図２（ｂ）からもわかるように、張り出し領域１１５の深さ方向断面の不純物総量は、ベース領域１１３の深さ方向断面の不純物総量よりも小さい。なお、張り出し領域１１５の不純物総量がベース領域１１３の深さ方向断面の不純物総量と同じかそれよりも少なければよく、例えば、不純物濃度が高く、かつ、張り出し領域１１５の深さを浅くしてもよいし、不純物濃度が低く、かつ、張り出し領域１１５の深さを深くしてもよい。
【0027】
また、Ｂ－Ｂ’ 断面において、ソース電極１４０と半導体基体１１０とのコンタクト位置からベース領域底部までの半導体基体１１０の深さ方向断面の不純物総量（コンタクト領域１１６とベース領域１１３の深さ方向断面の不純物総量の和）は、図２（ｂ）において、「ベース領域底部」を示す直線、「Ｂ－Ｂ’断面におけるＰ型不純物濃度」の曲線及び横軸で囲まれた領域の面積となる。張り出し領域１１５の深さ方向断面の不純物総量は、この領域の深さ方向断面の不純物総量よりも小さい。
【0028】
実施形態１においては、平面的に見て長辺Ｘ１側のソース配線ＳＬ１と重なる領域からソース電極１４０と重なる領域を横断して長辺Ｘ２側のソース配線ＳＬ２と重なる領域まで延在するトレンチ１２０が所定の間隔で複数本平行に延びている（図示せず）。トレンチ１２０は、図１（ｂ）に示すように、半導体基体１１０の表面に形成され、最底部がドリフト層１１２に接し、側壁がドリフト層１１２、ベース領域１１３及びソース領域１１４に接する。なお、トレンチ１２０の底面は丸くなっているが平坦になっていてもよく、その他適宜の形状をしていてもよい。
【0029】
ゲート絶縁膜１２２は、複数のトレンチ１２０それぞれの側壁の上部、具体的にはドリフト層１１２の一部、ベース領域１１３及びソース領域１１４の一部と接する位置に形成されている。ゲート絶縁膜１２２は、熱酸化膜からなる。ゲート電極１２４は、複数のトレンチ１２０それぞれの内部に、ベース領域１１３と対向する位置にゲート絶縁膜１２２を介して形成されている。ゲート電極１２４は、ポリシリコンからなる。
【0030】
シールド電極１２６は、ゲート電極１２４及びトレンチ１２０の内周面と離隔した位置に形成されている。シールド電極１２６は、ポリシリコンからなる。絶縁領域１２８は、ゲート電極１２４とシールド電極１２６との間、及び、シールド電極１２６とトレンチ１２０の内周面との間に形成されており、ゲート電極１２４とシールド電極１２６との間、及び、シールド電極１２６と半導体基体１１０とを絶縁する。絶縁領域１２８は、例えば、ＣＶＤ法で形成された酸化膜からなる。
【0031】
ゲート絶縁膜１２２、ゲート電極１２４、シールド電極１２６及び絶縁領域１２８は、トレンチ１２０内にあり、トレンチ１２０内を長辺Ｘ１側から長辺Ｘ２側に向かってストライプ状に延びている。
なお、ゲート電極１２４及びゲート絶縁膜１２２は、周辺領域Ａ２におけるゲート配線ＧＬ１と重なる領域からソース電極１４０と重なる領域を通過してゲート配線ＧＬ２と重なる領域まで延在している。ゲート電極１２４は、ゲート配線ＧＬ１，ＧＬ２と重なる領域でコンタクトプラグＧＬＣを介してゲート配線ＧＬと接続されている（図４（ｃ）参照）。
また、平面的に見て、ゲート配線ＧＬ１よりも長辺Ｘ１側の端部及びゲート配線ＧＬ２よりも長辺Ｘ２側の端部においては、ゲート電極１２４及びゲート絶縁膜１２２が形成されておらず、トレンチ内において、シールド電極１２６及び絶縁領域１２８がトレンチ１２０内の上側まで形成されている（図４（ｂ）参照）。そして、シールド電極１２６は、トレンチ１２０の長辺Ｘ１側の端部及び長辺Ｘ２側の端部において、ゲート電極１２４が形成されていたソース配線ＳＬ１，ＳＬ２とコンタクトプラグＳＬＣ２を介して電気的に接続されている。
なお、ゲート電極１２４及びゲート絶縁膜１２２は、周辺領域Ａ２におけるゲート配線ＧＬ１と重なる領域からソース電極１４０と重なる領域を通過してゲート配線ＧＬ２と重なる領域まで延在している。ゲート電極１２４は、ゲート配線ＧＬ１，ＧＬ２と重なる領域でコンタクトプラグＧＬＣを介してゲート配線ＧＬと接続されている（図４（ｃ）参照）。
また、平面的に見て、ゲート配線ＧＬ１よりも長辺Ｘ１側の端部及びゲート配線ＧＬ２よりも長辺Ｘ２側の端部においては、ゲート電極１２４及びゲート絶縁膜１２２が形成されておらず、トレンチ内において、シールド電極１２６及び絶縁領域１２８がトレンチ１２０内の上側まで形成されている（図４（ｂ）参照）。そして、シールド電極１２６は、トレンチ１２０の長辺Ｘ１側の端部及び長辺Ｘ２側の端部において、ゲート電極１２４が形成されていたソース配線ＳＬ１，ＳＬ２とコンタクトプラグＳＬＣ２を介して電気的に接続されている。
【0032】
層間絶縁膜１３０は、図１に示すように、ゲート電極１２４、ゲート絶縁膜１２２及び半導体基体１１０の表面上に形成されている。層間絶縁膜１３０は、例えばＣＶＤ法で形成された酸化膜である。
【0033】
コンタクトトレンチ１３２は、平面的に見て隣接するトレンチ１２０の間にトレンチ１２０と平行に長辺Ｘ１側から長辺Ｘ２側に向かって延びている（図示せず）。コンタクトトレンチ１３２は、図１（ｂ）に示すように、層間絶縁膜１３０を貫通し、ソース領域１１４の底部の深さ位置よりも深い深さで形成されている。コンタクトトレンチ１３２の底部はコンタクト領域１１６と接しており、コンタクトトレンチ１３２の側壁はソース領域１１４及びベース領域１１３と接している。
【0034】
ソース電極１４０は、層間絶縁膜１３０上に形成され、コンタクトトレンチ１３２を介してベース領域１１３、ソース領域１１４及びコンタクト領域１１６に接続されている。
【0035】
ドレイン電極１５０は、半導体基体１１０の裏面側（低抵抗半導体層１１１の表面上）の全体に配置されている。ドレイン電極１５０は、Ｔｉ、Ｎｉ、Ａｕ（又はＡｇ）がこの順序で積層された積層膜からなり、ドレイン電極１５０の厚さは０．２μｍ～１．５μｍ（例えば１μｍ）である。
【0036】
次に、周辺領域Ａ２の構成を説明する。図３は、図１（ａ）のＢ－Ｂ断面図である。図４は、実施形態１に係る半導体装置１００の周辺部の要部拡大図である。実施形態１に係る半導体装置１００は、周辺領域Ａ２において、図１（ａ）、図３及び図４に示すように、半導体基体１１０と、最外周トレンチ１６０と、埋込電極１６２と、絶縁領域１６４と、層間絶縁膜１３０と、ゲートパッドＧＰと、ゲート配線ＧＬ１、ＧＬ２と、ソース配線ＳＬ１，ＳＬ２とが配置されている。また、トレンチ１２０は、図４（ｃ）に示すように、セル領域Ａ１から延びており、トレンチ１２０内のゲート電極１２４は、コンタクトプラグＧＣを介してゲート配線ＧＬ１、ＧＬ２と接続されており、トレンチ１２０内のシールド電極１２６は、コンタクトプラグＳＬＣ２を介してソース配線ＳＬ１、ＳＬ２と接続されている（図４（ｂ）参照）。
【0037】
半導体基体１１０は、図３に示すように、周辺領域Ａ２において、低抵抗半導体層１１１と、ドリフト層１１２と、ｐ型周辺領域１１７とを有する。
【0038】
ｐ型周辺領域１１７は、周辺領域Ａ２において、ドリフト層１１２の表面に形成されているｐ型（ｐ＋型）の半導体領域である。ｐ型周辺領域１１７は、セル領域Ａ１側の端部でベース領域１１３と接続されている。また、ｐ型周辺領域１１７は、セル領域Ａ１側でコンタクトトレンチ１３２を介してソース電極１４０と接続されており、長辺Ｘ１側及び長辺Ｘ２側のそれぞれの端部近傍でコンタクトプラグＳＬＣ１を介してソース配線ＳＬ１，ＳＬ２と接続されている（図４（ａ）及び（ｂ）参照）。ｐ型周辺領域１１７は、最底部の深さ位置が、ベース領域１１３の最底部の深さ位置よりも深い。また、ｐ型周辺領域１１７における深さ方向断面の不純物総量は、ベース領域１１３における深さ方向断面の不純物総量よりも多い。従って、ｐ型周辺領域１１７の深さが相当程度深い場合には不純物濃度が相当程度低くてもよいし、ｐ型周辺領域１１７の深さがある程度浅い場合であっても不純物濃度が相当程度高くすることとしてもよい。なお、周辺領域Ａ２においては、張り出し領域１１５は形成されていない。また、最外周トレンチ１６０とトレンチ１２０との間においてはソース領域１１４及びベース領域１１３が形成されていない。
【0039】
最外周トレンチ１６０は、図３及び４に示すように、半導体基体１１０の最外周を１周囲うように形成されている。埋込電極１６２は、最外周トレンチ１６０の内部に内周面とは離隔して配置されている。埋込電極１６２はポリシリコンからなる。埋込電極１６２は、コンタクトプラグＳＬＣを介してソース電極１４０と電気的に接続されている。絶縁領域１６４は、最外周トレンチ１６０の内部において埋込電極１６２と最外周トレンチ１６０の内周面との間に配置されている。絶縁領域１６４は、例えば、ＣＶＤ法で形成された酸化膜である。
【0040】
２．実施形態１に係る半導体装置の製造方法
次に実施形態１に係る半導体装置の製造方法を説明する。図５～図８は、実施形態１に係る半導体装置１００の製造方法を示す図である。実施形態１に係る半導体装置の製造方法は、半導体基体準備工程と、トレンチ形成工程と、絶縁領域形成工程と、シールド電極形成工程と、絶縁領域形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、層間絶縁膜形成工程と、コンタクトトレンチ形成工程と、第１のｐ型不純物導入工程と、第２のｐ型不純物導入工程と、張り出し領域及びコンタクト領域形成工程と、表面電極及び裏面電極形成工程とをこの順序で含む。
次に実施形態１に係る半導体装置の製造方法を説明する。図５～図８は、実施形態１に係る半導体装置１００の製造方法を示す図である。実施形態１に係る半導体装置の製造方法は、半導体基体準備工程と、トレンチ形成工程と、絶縁領域形成工程と、シールド電極形成工程と、絶縁領域形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、層間絶縁膜形成工程と、コンタクトトレンチ形成工程と、第１のｐ型不純物導入工程と、第２のｐ型不純物導入工程と、張り出し領域及びコンタクト領域形成工程と、表面電極及び裏面電極形成工程とをこの順序で含む。
【0041】
（１）半導体基体準備工程
まず、セル領域Ａ１においては、ｎ型（ｎ＋型）の低抵抗半導体層１１１と、低抵抗半導体層１１１よりも不純物濃度が低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面全体に形成されたｎ型（ｎ＋型）のソース領域１１４とを有し（図５（ａ）参照）、周辺領域Ａ２においては、低抵抗半導体層１１１と、ドリフト層１１２と、ドリフト層１１２の表面に形成されているｐ型（ｐ＋型）のｐ型周辺領域１１７とを有する半導体基体１１０を準備する。
まず、セル領域Ａ１においては、ｎ型（ｎ＋型）の低抵抗半導体層１１１と、低抵抗半導体層１１１よりも不純物濃度が低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面全体に形成されたｎ型（ｎ＋型）のソース領域１１４とを有し（図５（ａ）参照）、周辺領域Ａ２においては、低抵抗半導体層１１１と、ドリフト層１１２と、ドリフト層１１２の表面に形成されているｐ型（ｐ＋型）のｐ型周辺領域１１７とを有する半導体基体１１０を準備する。
【0042】
（２）トレンチ形成工程
次に、半導体基体１１０の表面（ソース領域１１４側の表面）に、所定の間隔で最底部がドリフト層１１２に接し、側壁がドリフト層１１２，ベース領域１１３及びソース領域１１４に接するようにトレンチ１２０を形成する（図５（ｂ）参照）。トレンチ形成工程においては、長辺Ｘ１側から長辺Ｘ２側に向かって延びるトレンチ１２０を所定の間隔で複数本平行に形成する。また、半導体基体１１０の最外周に沿って囲むように最外周トレンチ１６０を形成する。
次に、半導体基体１１０の表面（ソース領域１１４側の表面）に、所定の間隔で最底部がドリフト層１１２に接し、側壁がドリフト層１１２，ベース領域１１３及びソース領域１１４に接するようにトレンチ１２０を形成する（図５（ｂ）参照）。トレンチ形成工程においては、長辺Ｘ１側から長辺Ｘ２側に向かって延びるトレンチ１２０を所定の間隔で複数本平行に形成する。また、半導体基体１１０の最外周に沿って囲むように最外周トレンチ１６０を形成する。
【0043】
（３）絶縁領域形成工程
次に、トレンチ１２０の内表面上及び最外周トレンチ１６０の内周面上を含めた半導体基体１１０の表面上全域に絶縁膜１２８’を形成する（図５（ｃ）参照）。絶縁膜１２８’は、例えばＣＶＤ法によって形成された酸化膜である。
次に、トレンチ１２０の内表面上及び最外周トレンチ１６０の内周面上を含めた半導体基体１１０の表面上全域に絶縁膜１２８’を形成する（図５（ｃ）参照）。絶縁膜１２８’は、例えばＣＶＤ法によって形成された酸化膜である。
【0044】
（４）シールド電極形成工程
次に、絶縁膜１２８’の表面上全域にポリシリコン１２６’を堆積させる（図５（ｄ）参照）。このとき、トレンチ１２０内及び最外周トレンチ１６０内においては、絶縁膜１２８’を介してポリシリコン１２６’が堆積する。次に、トレンチ１２０内の所定の高さ位置まで堆積されている分及び最外周トレンチ１６０内に堆積されている分を残してポリシリコン１２６’をエッチングで除去する（図６（ａ）参照）。具体的には、周辺領域Ａ２におけるゲート配線ＧＬ１，ＧＬ２が形成される領域と重なる領域に挟まれた領域においては、トレンチ１２０内の略半分まで残し、周辺領域Ａ２におけるＧＬ１，ＧＬ２が形成される領域と重なる領域よりも外側（長辺Ｘ１側及び長辺Ｘ２側）においては、トレンチ１２０内の大部分を残してポリシリコン１２６’を除去する。残されたトレンチ１２０内のポリシリコン１２６’がシールド電極１２６となる。なお、最外周トレンチ１６０内のポリシリコン１２６’が埋込電極１６２となる。
次に、絶縁膜１２８’の表面上全域にポリシリコン１２６’を堆積させる（図５（ｄ）参照）。このとき、トレンチ１２０内及び最外周トレンチ１６０内においては、絶縁膜１２８’を介してポリシリコン１２６’が堆積する。次に、トレンチ１２０内の所定の高さ位置まで堆積されている分及び最外周トレンチ１６０内に堆積されている分を残してポリシリコン１２６’をエッチングで除去する（図６（ａ）参照）。具体的には、周辺領域Ａ２におけるゲート配線ＧＬ１，ＧＬ２が形成される領域と重なる領域に挟まれた領域においては、トレンチ１２０内の略半分まで残し、周辺領域Ａ２におけるＧＬ１，ＧＬ２が形成される領域と重なる領域よりも外側（長辺Ｘ１側及び長辺Ｘ２側）においては、トレンチ１２０内の大部分を残してポリシリコン１２６’を除去する。残されたトレンチ１２０内のポリシリコン１２６’がシールド電極１２６となる。なお、最外周トレンチ１６０内のポリシリコン１２６’が埋込電極１６２となる。
【0045】
（５）絶縁領域形成工程
次に、絶縁膜１２８’及びシールド電極１２６上に、例えばＣＶＤ法によって絶縁膜１２８’’を形成する（図６（ｂ）参照）。次に、周辺領域Ａ２における最外周トレンチ１６０及び埋込電極１６２上にマスク（図示せず）を形成する。次に、トレンチ１２０内におけるシールド電極１２６とトレンチ１２０の内周面との間、及び、トレンチ１２０内のシールド電極１２６上の絶縁膜１２８’’を残して絶縁膜１２８’及び絶縁膜１２８’’をエッチングにより除去する（図６（ｃ）参照）。シールド電極１２６上の絶縁膜１２８’’は絶縁領域１２８の一部を構成する。
次に、絶縁膜１２８’及びシールド電極１２６上に、例えばＣＶＤ法によって絶縁膜１２８’’を形成する（図６（ｂ）参照）。次に、周辺領域Ａ２における最外周トレンチ１６０及び埋込電極１６２上にマスク（図示せず）を形成する。次に、トレンチ１２０内におけるシールド電極１２６とトレンチ１２０の内周面との間、及び、トレンチ１２０内のシールド電極１２６上の絶縁膜１２８’’を残して絶縁膜１２８’及び絶縁膜１２８’’をエッチングにより除去する（図６（ｃ）参照）。シールド電極１２６上の絶縁膜１２８’’は絶縁領域１２８の一部を構成する。
【0046】
（６）ゲート絶縁膜形成工程
次に、半導体基体１１０上及びトレンチ内の絶縁領域１２８上に熱酸化膜１２２’を形成する（図６（ｄ）参照）。このとき、トレンチ１２０の側壁に形成された熱酸化膜１２２’がゲート絶縁膜１２２を構成する。また、絶縁膜１２８’及び絶縁膜１２８’’上の熱酸化膜１２２’は絶縁領域１２８の一部を構成する。
次に、半導体基体１１０上及びトレンチ内の絶縁領域１２８上に熱酸化膜１２２’を形成する（図６（ｄ）参照）。このとき、トレンチ１２０の側壁に形成された熱酸化膜１２２’がゲート絶縁膜１２２を構成する。また、絶縁膜１２８’及び絶縁膜１２８’’上の熱酸化膜１２２’は絶縁領域１２８の一部を構成する。
【0047】
（７）ゲート電極形成工程
次に、熱酸化膜１２２’上にポリシリコン層１２４’を形成する（図７（ａ）参照）。次に、トレンチ１２０内の熱酸化膜１２２’（ゲート絶縁膜１２２）で挟まれた部分を残してポリシリコン層１２４’をエッチングして除去する（図７（ｂ）参照）。これにより、複数のトレンチ１２０それぞれの内部にゲート絶縁膜１２２を介して複数のゲート電極１２４を形成する。
次に、熱酸化膜１２２’上にポリシリコン層１２４’を形成する（図７（ａ）参照）。次に、トレンチ１２０内の熱酸化膜１２２’（ゲート絶縁膜１２２）で挟まれた部分を残してポリシリコン層１２４’をエッチングして除去する（図７（ｂ）参照）。これにより、複数のトレンチ１２０それぞれの内部にゲート絶縁膜１２２を介して複数のゲート電極１２４を形成する。
【0048】
（８）層間絶縁膜形成工程
次に、周辺領域Ａ２のマスクを除去する。次に、半導体基体１１０の表面全体に層間絶縁膜１３０を形成する（図７（ｃ）参照）。
次に、周辺領域Ａ２のマスクを除去する。次に、半導体基体１１０の表面全体に層間絶縁膜１３０を形成する（図７（ｃ）参照）。
【0049】
（９）コンタクトトレンチ形成工程
次に、隣接するトレンチに挟まれた領域のうちの所定の領域（実施形態１においては中央）をエッチングすることにより、半導体基体１１０のソース領域１１４の最底部よりも深い位置、かつ、ベース領域１１３に接する深さのコンタクトトレンチ１３２を形成する（図７（ｄ）参照）。このとき、コンタクトトレンチ１３２の長辺Ｘ１側の端部及び長辺Ｘ２側の端部においては、ｐ型周辺領域１１７と接するように形成する。また、周辺領域Ａ２において埋込電極１６２上の所定の位置、シールド電極１２６の端部となる位置、及びゲート電極１２４の端部となる位置にコンタクトホールを形成し、それぞれコンタクトプラグを形成する（図示せず）。
次に、隣接するトレンチに挟まれた領域のうちの所定の領域（実施形態１においては中央）をエッチングすることにより、半導体基体１１０のソース領域１１４の最底部よりも深い位置、かつ、ベース領域１１３に接する深さのコンタクトトレンチ１３２を形成する（図７（ｄ）参照）。このとき、コンタクトトレンチ１３２の長辺Ｘ１側の端部及び長辺Ｘ２側の端部においては、ｐ型周辺領域１１７と接するように形成する。また、周辺領域Ａ２において埋込電極１６２上の所定の位置、シールド電極１２６の端部となる位置、及びゲート電極１２４の端部となる位置にコンタクトホールを形成し、それぞれコンタクトプラグを形成する（図示せず）。
【0050】
（１０）第１のｐ型不純物導入工程（第２導電型不純物導入工程）
次に、コンタクトトレンチ１３２の領域に開口を有するマスク（図示せず）を半導体基体１１０の表面側全体に形成する。次に、コンタクトトレンチ１３２の底部に、不純物濃度のピーク位置が、ベース領域１１３の底部よりも深くなるようにｐ型不純物（例えば、ボロン）を注入する（図８（ａ）参照）。このとき、ｐ型不純物の飛程をＲｐとし、半導体基体１１０とソース電極１４０のコンタクト位置からベース領域の底部までの長さをＤ（図１（ａ）参照）としたときに、Ｒｐ＞Ｄを満たす。第１の第２導電型不純物導入工程におけるｐ型不純物のドーズ量は、ベース領域を形成するｐ型不純物のドーズ量（ベース領域１１３をイオン注入によって形成するときのドーズ量）よりも少ない。
次に、コンタクトトレンチ１３２の領域に開口を有するマスク（図示せず）を半導体基体１１０の表面側全体に形成する。次に、コンタクトトレンチ１３２の底部に、不純物濃度のピーク位置が、ベース領域１１３の底部よりも深くなるようにｐ型不純物（例えば、ボロン）を注入する（図８（ａ）参照）。このとき、ｐ型不純物の飛程をＲｐとし、半導体基体１１０とソース電極１４０のコンタクト位置からベース領域の底部までの長さをＤ（図１（ａ）参照）としたときに、Ｒｐ＞Ｄを満たす。第１の第２導電型不純物導入工程におけるｐ型不純物のドーズ量は、ベース領域を形成するｐ型不純物のドーズ量（ベース領域１１３をイオン注入によって形成するときのドーズ量）よりも少ない。
【0051】
（１１）第２のｐ型不純物導入工程
次に、コンタクトトレンチ１３２の底部に、不純物濃度のピーク位置が、ベース領域１１３の底部よりも浅くなるようにｐ型不純物（例えば、ボロン）を注入する（図８（ｂ）参照）。このとき、ｐ型不純物の飛程をＲｐとし、半導体基体１１０とソース電極１４０のコンタクト位置からベース領域の底部までの長さをＤとしたときに、Ｒｐ＜Ｄを満たす。また、第２の第２導電型不純物導入工程におけるｐ型不純物のドーズ量は、ベース領域を形成するｐ型不純物のドーズ量（ベース領域１１３をイオン注入によって形成するときのドーズ量）よりも多い。
次に、コンタクトトレンチ１３２の底部に、不純物濃度のピーク位置が、ベース領域１１３の底部よりも浅くなるようにｐ型不純物（例えば、ボロン）を注入する（図８（ｂ）参照）。このとき、ｐ型不純物の飛程をＲｐとし、半導体基体１１０とソース電極１４０のコンタクト位置からベース領域の底部までの長さをＤとしたときに、Ｒｐ＜Ｄを満たす。また、第２の第２導電型不純物導入工程におけるｐ型不純物のドーズ量は、ベース領域を形成するｐ型不純物のドーズ量（ベース領域１１３をイオン注入によって形成するときのドーズ量）よりも多い。
【0052】
（１２）張り出し領域及びコンタクト領域形成工程
次に、半導体基体１１０を加熱して、ｐ型不純物を拡散させることにより、ｐ型の張り出し領域１１５及びコンタクト領域１１６を形成する（図８（ｃ）参照）。このとき、ｐ型の張り出し領域１１５は、隣接するトレンチ１２０で挟まれた領域において、トレンチ１２０とは離隔し、かつ、ベース領域１１３の底部からドリフト層１１２に向けて張り出すように形成され、最深部の深さ位置がトレンチ１２０の最深部の深さ位置よりも浅く、深さ方向断面の不純物総量が、ベース領域１１３の深さ方向断面の不純物総量よりも少なくなるように形成する。
次に、半導体基体１１０を加熱して、ｐ型不純物を拡散させることにより、ｐ型の張り出し領域１１５及びコンタクト領域１１６を形成する（図８（ｃ）参照）。このとき、ｐ型の張り出し領域１１５は、隣接するトレンチ１２０で挟まれた領域において、トレンチ１２０とは離隔し、かつ、ベース領域１１３の底部からドリフト層１１２に向けて張り出すように形成され、最深部の深さ位置がトレンチ１２０の最深部の深さ位置よりも浅く、深さ方向断面の不純物総量が、ベース領域１１３の深さ方向断面の不純物総量よりも少なくなるように形成する。
【0053】
（１３）表面電極及び裏面電極形成工程
次に、第１のｐ型不純物導入工程及び第２のｐ型不純物導入工程で用いたマスクを除去する（図示せず）。次に、層間絶縁膜１３０及び半導体基体１１０上に金属膜を成膜し、エッチングすることにより、ソース電極１４０（図５（ｄ）参照），ソース配線ＳＬ１,ＳＬ２、ゲートパッドＧＰ、ゲート配線ＧＬ１，ＧＬ２を形成する。このとき、コンタクトトレンチ１３２内にも金属膜が入り込み、コンタクトトレンチ１３２を介してベース領域１１３及びソース領域１１４と接続される。また、ゲート電極１２４の端部がコンタクトプラグＳＬＣを介してソース配線ＳＬ１，ＳＬ２と接続され、シールド電極１２６の端部が、コンタクトプラグＧＬＣを介してゲート配線ＧＬ１，ＧＬ２と接続される。また、半導体基体１１０の裏面側（低抵抗半導体層１１１側）の表面上にドレイン電極１５０（裏面電極）を形成する。
次に、第１のｐ型不純物導入工程及び第２のｐ型不純物導入工程で用いたマスクを除去する（図示せず）。次に、層間絶縁膜１３０及び半導体基体１１０上に金属膜を成膜し、エッチングすることにより、ソース電極１４０（図５（ｄ）参照），ソース配線ＳＬ１,ＳＬ２、ゲートパッドＧＰ、ゲート配線ＧＬ１，ＧＬ２を形成する。このとき、コンタクトトレンチ１３２内にも金属膜が入り込み、コンタクトトレンチ１３２を介してベース領域１１３及びソース領域１１４と接続される。また、ゲート電極１２４の端部がコンタクトプラグＳＬＣを介してソース配線ＳＬ１，ＳＬ２と接続され、シールド電極１２６の端部が、コンタクトプラグＧＬＣを介してゲート配線ＧＬ１，ＧＬ２と接続される。また、半導体基体１１０の裏面側（低抵抗半導体層１１１側）の表面上にドレイン電極１５０（裏面電極）を形成する。
【0054】
このようにして、実施形態１に係る半導体装置１００を形成することができる。
なお、（１）半導体基体準備工程において、あらかじめドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面全体に形成されたｎ型（ｎ＋型）のソース領域１１４とを有する半導体基体を準備したが、これに限らず、低抵抗半導体層１１１及びドリフト層１１２が形成された半導体基体を準備して（２）トレンチ形成工程から（７）ゲート電極形成工程までを実施し、（７）ゲート電極形成工程の後にｐ型のベース領域１１３と、ｎ型（ｎ＋型）のソース領域１１４を形成しても良い。
なお、（１）半導体基体準備工程において、あらかじめドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面全体に形成されたｎ型（ｎ＋型）のソース領域１１４とを有する半導体基体を準備したが、これに限らず、低抵抗半導体層１１１及びドリフト層１１２が形成された半導体基体を準備して（２）トレンチ形成工程から（７）ゲート電極形成工程までを実施し、（７）ゲート電極形成工程の後にｐ型のベース領域１１３と、ｎ型（ｎ＋型）のソース領域１１４を形成しても良い。
【0055】
３．試験例１
試験例１は、張り出し領域１１５を形成することにより、ベース領域１１３に流れ込む正孔の経路が広がることを確認するための試験例である。
試験例１は、張り出し領域１１５を形成することにより、ベース領域１１３に流れ込む正孔の経路が広がることを確認するための試験例である。
【0056】
（１）試料について
比較例１に係る半導体装置８００は、張り出し領域が形成されていない点及びゲート電極の上面が中央部で凹んでいる点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図９（ｃ）参照）。
実施例１に係る半導体装置１００Ａは、ゲート電極の上面が中央部で凹んでいる点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図９（ａ）参照）。
比較例１に係る半導体装置８００は、張り出し領域が形成されていない点及びゲート電極の上面が中央部で凹んでいる点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図９（ｃ）参照）。
実施例１に係る半導体装置１００Ａは、ゲート電極の上面が中央部で凹んでいる点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図９（ａ）参照）。
【0057】
（２）試験方法
比較例１及び実施例１についてコンピューターシミュレーションにより半導体基体の各領域におけるホール電流密度を算出し、色分けしてプロットした（図９（ｂ）及び（ｄ）参照）。
比較例１及び実施例１についてコンピューターシミュレーションにより半導体基体の各領域におけるホール電流密度を算出し、色分けしてプロットした（図９（ｂ）及び（ｄ）参照）。
【0058】
（３）結果
比較例１に係る半導体装置８００において、ホール電流密度は、図９（ｄ）に示すように、ドリフト層８１２におけるトレンチ８２０と接する領域のみが高くなっていることがわかった。従って、アバランシェ降伏時において、トレンチ８２０の底部近傍で発生し、ベース領域８１３近傍にまで近づいたキャリア（ホール）は、そのままトレンチ８２０の縁に沿ってベース領域８１３に向かって移動し、ベース領域８１３におけるトレンチ８２０と接する領域に多量の正孔が流れ込むことがわかった。
比較例１に係る半導体装置８００において、ホール電流密度は、図９（ｄ）に示すように、ドリフト層８１２におけるトレンチ８２０と接する領域のみが高くなっていることがわかった。従って、アバランシェ降伏時において、トレンチ８２０の底部近傍で発生し、ベース領域８１３近傍にまで近づいたキャリア（ホール）は、そのままトレンチ８２０の縁に沿ってベース領域８１３に向かって移動し、ベース領域８１３におけるトレンチ８２０と接する領域に多量の正孔が流れ込むことがわかった。
【0059】
これに対して、実施例１に係る半導体装置１００Ａにおいて、ホール電流密度は、図９（ｂ）に示すように、ドリフト層１１２におけるトレンチ１２０と接する領域だけでなく、そこから張り出し領域１１５までの領域でホール電流密度が高くなっていることがわかった。従って、アバランシェ降伏時において、トレンチ１２０の底部近傍で発生し、ベース領域１１３近傍にまで近づいたキャリア（ホール）は、そのままトレンチ１２０の縁に沿ってベース領域１１３に向かって移動するだけでなく、張り出し領域１１５に向かっても流れ込み、張り出し領域１１５を経由してベース領域１１３へ流れ込む成分が生じることがわかった。従って、張り出し領域１１５を形成することにより、ベース領域１１３に流れ込む正孔の経路が広がることを確認することができた。
【0060】
４．試験例２
試験例２は、張り出し領域の深さ方向断面の不純物総量がベース領域１１３の深さ方向断面の不純物総量よりも少なくすることにより、アバランシェ降伏時において、隣接するトレンチの中間付近に電界が集中することを防ぐことができ、耐圧が低下することを防ぐことができることを確かめる試験例である。
試験例２は、張り出し領域の深さ方向断面の不純物総量がベース領域１１３の深さ方向断面の不純物総量よりも少なくすることにより、アバランシェ降伏時において、隣接するトレンチの中間付近に電界が集中することを防ぐことができ、耐圧が低下することを防ぐことができることを確かめる試験例である。
【0061】
（１）試料について
比較例２は、張り出し領域が形成されていない点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図１１（ａ）参照）。
実施例２、比較例３，４，５は、張り出し領域１１５のドーズ量がそれぞれ５×１０１２ｃｍ－３、６×１０１２ｃｍ－３、７×１０１２ｃｍ－３、１．０×１０１３ｃｍ－３である点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図１１（ｂ）～図１１（ｅ）参照）。
なお、ベース領域のドーズ量は、５．８×１０１２ｃｍ－３とする。また、張り出し領域１１５は３３０ＫｅＶの加速エネルギーでｐ型不純物を打ちこみ、拡散させることによって形成されたものである。
比較例２は、張り出し領域が形成されていない点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図１１（ａ）参照）。
実施例２、比較例３，４，５は、張り出し領域１１５のドーズ量がそれぞれ５×１０１２ｃｍ－３、６×１０１２ｃｍ－３、７×１０１２ｃｍ－３、１．０×１０１３ｃｍ－３である点を除き、実施形態１に係る半導体装置と同様の半導体装置である（図１１（ｂ）～図１１（ｅ）参照）。
なお、ベース領域のドーズ量は、５．８×１０１２ｃｍ－３とする。また、張り出し領域１１５は３３０ＫｅＶの加速エネルギーでｐ型不純物を打ちこみ、拡散させることによって形成されたものである。
【0062】
（２）試験方法
実施例２及び比較例２～５について、張り出し領域のドーズ量に対する耐圧を算出し、横軸が張り出し領域のドーズ量、縦軸が耐圧であるグラフ上にプロットした（図１０参照）。また、コンピューターシミュレーションにより半導体基体の各領域におけるインパクトイオン化率分布を算出し、色分けしてプロットした（図１１参照）。
実施例２及び比較例２～５について、張り出し領域のドーズ量に対する耐圧を算出し、横軸が張り出し領域のドーズ量、縦軸が耐圧であるグラフ上にプロットした（図１０参照）。また、コンピューターシミュレーションにより半導体基体の各領域におけるインパクトイオン化率分布を算出し、色分けしてプロットした（図１１参照）。
【0063】
（３）結果１
図１０に示すように、比較例２（張り出し領域なし）及び実施例２においては、耐圧はおよそ２２０Ｖであり、十分な耐圧を確保することができた。一方、比較例３においては、耐圧はおよそ２００Ｖ強であり、比較例４においては、耐圧はおよそ１９０Ｖであり、比較例５においては、耐圧はおよそ１７０Ｖであった。このことから、比較例２（張り出し領域なし）及び実施例２においては、十分な耐圧を確保することができることが確認できた。一方、比較例３～５においては、十分な耐圧を確保することができなかった。従って、張り出し領域のドーズ量がベース領域のドーズ量よりも小さい場合には、耐圧が低下してしまうことが分かった。このことから、張り出し領域の深さ方向断面の不純物総量がベース領域１１３の深さ方向断面の不純物総量よりも少なくすることにより、耐圧が低下することを防ぐことができることを確かめることができた。
図１０に示すように、比較例２（張り出し領域なし）及び実施例２においては、耐圧はおよそ２２０Ｖであり、十分な耐圧を確保することができた。一方、比較例３においては、耐圧はおよそ２００Ｖ強であり、比較例４においては、耐圧はおよそ１９０Ｖであり、比較例５においては、耐圧はおよそ１７０Ｖであった。このことから、比較例２（張り出し領域なし）及び実施例２においては、十分な耐圧を確保することができることが確認できた。一方、比較例３～５においては、十分な耐圧を確保することができなかった。従って、張り出し領域のドーズ量がベース領域のドーズ量よりも小さい場合には、耐圧が低下してしまうことが分かった。このことから、張り出し領域の深さ方向断面の不純物総量がベース領域１１３の深さ方向断面の不純物総量よりも少なくすることにより、耐圧が低下することを防ぐことができることを確かめることができた。
【0064】
（４）結果２
比較例３～５においては、インパクトイオン化が発生しやすい領域が、隣接するトレンチに挟まれた領域の中央付近（図１１（ｃ）～（ｅ）の破線Ｂで囲まれた領域）に形成されている（図１１（ｃ）～図１１（ｅ）参照）。これにより、アバランシェ降伏時において、（耐圧が低下しやすい）隣接するトレンチに挟まれた領域の中間付近に電界が集中して耐圧が低下してしまう。
これに対して、実施例２においては、インパクトイオン化が発生しやすい領域が中央からずれた位置（中央よりもトレンチ１２０側の位置）に形成されている（図１１（ａ）及び図１１（ｂ）参照）。従って、インパクトイオン化が発生する領域を分散させることができる。従って、隣接するトレンチの中間付近に電界が集中することを防ぐことができ、この観点からも耐圧が低下することを防ぐことができることが確認できた。
比較例３～５においては、インパクトイオン化が発生しやすい領域が、隣接するトレンチに挟まれた領域の中央付近（図１１（ｃ）～（ｅ）の破線Ｂで囲まれた領域）に形成されている（図１１（ｃ）～図１１（ｅ）参照）。これにより、アバランシェ降伏時において、（耐圧が低下しやすい）隣接するトレンチに挟まれた領域の中間付近に電界が集中して耐圧が低下してしまう。
これに対して、実施例２においては、インパクトイオン化が発生しやすい領域が中央からずれた位置（中央よりもトレンチ１２０側の位置）に形成されている（図１１（ａ）及び図１１（ｂ）参照）。従って、インパクトイオン化が発生する領域を分散させることができる。従って、隣接するトレンチの中間付近に電界が集中することを防ぐことができ、この観点からも耐圧が低下することを防ぐことができることが確認できた。
【0065】
５．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、半導体基体１１０は、隣接するトレンチ１２０に挟まれた領域においてベース領域１１３の底部からドリフト層１１２に向けて張り出すように形成され、トレンチ１２０とは離隔しているｐ型の張り出し領域１１５を有するため、ベース領域１１３とドリフト層１１２との間のｐｎ接合から縦方向に空乏層が広がるだけでなく、張り出し領域１１５の側面のｐｎ接合から横方向にも空乏層が広がる。従って、トレンチ１２０と張り出し領域１１５との間のドリフト層１１２が空乏化し易くなるため、ドリフト層１１２の不純物濃度を高くした場合であっても、ドレイン電圧を必要以上に高くすることなくドリフト層１１２を空乏化することができる。その結果、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済み、スイッチング損失及びゲート駆動損失を低減することができる。
また、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済むことから、ゲートのオンオフの際にゲート・ドレイン間容量Ｃｇｄを充放電するためにかかる時間が短くて済み、スイッチング速度が速くなる。すなわち、ゲート・ドレイン間電荷量Ｑｇｄが充放電される期間(ミラー期間)において、ドレイン・ソース間電圧Ｖｄｓがそれぞれ、下降及び上昇するが、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済むことから、スイッチング速度が速くなる
また、本構造を採用することでゲート・ドレイン間容量Ｃｇｄが削減され、Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）が減少する。その結果、セルフターンオンまたはシュートスルーと呼ばれる、ゲートの誤点呼を抑制できる効果もある。
実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、半導体基体１１０は、隣接するトレンチ１２０に挟まれた領域においてベース領域１１３の底部からドリフト層１１２に向けて張り出すように形成され、トレンチ１２０とは離隔しているｐ型の張り出し領域１１５を有するため、ベース領域１１３とドリフト層１１２との間のｐｎ接合から縦方向に空乏層が広がるだけでなく、張り出し領域１１５の側面のｐｎ接合から横方向にも空乏層が広がる。従って、トレンチ１２０と張り出し領域１１５との間のドリフト層１１２が空乏化し易くなるため、ドリフト層１１２の不純物濃度を高くした場合であっても、ドレイン電圧を必要以上に高くすることなくドリフト層１１２を空乏化することができる。その結果、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済み、スイッチング損失及びゲート駆動損失を低減することができる。
また、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済むことから、ゲートのオンオフの際にゲート・ドレイン間容量Ｃｇｄを充放電するためにかかる時間が短くて済み、スイッチング速度が速くなる。すなわち、ゲート・ドレイン間電荷量Ｑｇｄが充放電される期間(ミラー期間)において、ドレイン・ソース間電圧Ｖｄｓがそれぞれ、下降及び上昇するが、ゲート・ドレイン間電荷量Ｑｇｄが小さくて済むことから、スイッチング速度が速くなる
また、本構造を採用することでゲート・ドレイン間容量Ｃｇｄが削減され、Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）が減少する。その結果、セルフターンオンまたはシュートスルーと呼ばれる、ゲートの誤点呼を抑制できる効果もある。
【0066】
また、実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、上記した構成を有するため、アバランシェ降伏時において、トレンチ１２０底部近傍で生成された正孔が、ベース領域１１３におけるトレンチ１２０と接する領域だけでなく張り出し領域１１５にも流れ込むこととなる（図９（ａ）及び（ｂ）参照）。従って、ベース領域１１３に流れ込む正孔の経路が広がるため、局所的にベース領域１１３の電位が高くなることを防ぐことができ、寄生バイポーラ動作が起こることを防ぐことができる。
【0067】
ところで、張り出し領域１１５の深さ方向断面の不純物総量をベース領域１１３の深さ方向断面の不純物総量よりも多くした場合には、アバランシェ降伏時において、隣接するトレンチ１２０の中間付近にインパクトイオン化が発生し易くなってしまい、（耐圧が低下しやすい）隣接するトレンチ１２０の中間付近に電界が集中して耐圧が低下してしまう。例えば、ベース領域の下方にｐ－型半導体領域を形成し、その下にさらにベース領域よりも不純物濃度が濃いｐ領域を形成した場合、当該ｐ領域周辺に電界が集中し、耐圧が低下してしまう。これに対して、実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、張り出し領域の深さ方向断面の不純物総量が第２導電型半導体領域の深さ方向断面の不純物総量と同等又はそれよりも少ないため、アバランシェ降伏時において、インパクトイオン化がトレンチ周辺に発生し易く、隣接するトレンチ１２０の中間付近に発生し難くなる（図１１（ａ）参照）。従って、隣接するトレンチの中間付近に電界が集中することを防ぐことができ、耐圧が低下することを防ぐことができる。
【0068】
また、張り出し領域１１５の最深部の深さ位置が、トレンチ１２０の最深部の深さ位置よりも深い場合には、ソース・ドレイン間に電流を流した場合の電流経路が閉塞されるため、オン抵抗が高くなってしまう場合がある。例えば、スーパージャンクション構造を有する半導体装置は、ベース領域から下方に向かってｐ型領域が形成されるが、ｎ型であるドリフト層とチャージバランスをとる必要があり、トレンチよりも深い領域までｐ型領域（ｐ柱）が形成される。この場合には、ｐ柱によってソース・ドレイン間に電流を流した場合の電流経路が閉塞されることから、オン抵抗が小さくなってしまう。これに対して、実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、張り出し領域１１５の最深部の深さ位置は、トレンチ１２０の最深部の深さ位置よりも浅いため、ソース・ドレイン間に電流を流した場合でも電流経路が閉塞され難く、オン抵抗が低下し難くなる。
【0069】
また、実施形態１に係る半導体装置１００によれば、層間絶縁膜１３０を貫通し、少なくとも半導体基体１１０のベース領域１１３に達する深さで形成されたコンタクトトレンチ１３２を備えるため、比較的大きな電流を流すことができるとともに、ドリフト層１１２からベース領域１１３に流れ込む、又は、張り出し領域１１５を経由してベース領域１１３に流れ込むホールを引き抜きやすくなる。また、張り出し領域１１５は、コンタクトトレンチ１３２の下方に形成されているため、張り出し領域１１５を経由してベース領域１１３に流れ込むホールを引き抜きやすくなる。さらにまた、上記した構成を有するため、コンタクトトレンチ１３２の底部にイオン注入することで比較的低い電圧で張り出し領域１１５を形成するためのイオン注入をすることができる。
【0070】
また、実施形態１に係る半導体装置１００によれば、ソース領域１１４は、コンタクトトレンチ１３２の側面に接しているため、コンタクトトレンチ１３２はソース領域１１４の深さ位置よりも深い深さ位置まで形成されていることとなる。これにより、コンタクトトレンチ１３２の底部にイオン注入することでより一層低電圧で張り出し領域１１５を形成するためのイオン注入をすることができる。
【0071】
また、実施形態１に係る半導体装置１００によれば、半導体基体１１０は、コンタクトトレンチ１３２の底部と接する領域に形成され、ベース領域１１３よりも不純物濃度が高いｐ型のコンタクト領域１１６を有するため、ソース電極１４０との接触抵抗を低減することができる。また、コンタクトトレンチ１３２の底部に形成されているため、比較的低電圧でコンタクト領域１１６を形成することができる。
【0072】
また、実施形態１に係る半導体装置１００によれば、張り出し領域１１５は、隣接するトレンチ１２０に挟まれた領域の中央に形成されているため、張り出し領域１１５の両側面から各トレンチに向かって横方向に空乏層が延びることによって、張り出し領域１１５と隣接するトレンチ１２０との間の領域を均等に空乏化することができる。このため、耐圧を高くすることができる。
【0073】
また、実施形態１に係る半導体装置１００によれば、トレンチ１２０内において、ゲート電極１２４及びトレンチ１２０の内周面と離隔した位置に形成されたシールド電極１２６と、ゲート電極１２４とシールド電極１２６との間、及び、シールド電極１２６とトレンチ１２０内周面との間に形成された絶縁領域１２８とを備えるため、ゲート電極１２４からトレンチ１２０の底部までの距離が長くなるため、ゲート・ドレイン間容量Ｃｇｄが低減し、スイッチング速度を速くすることができる。また、電界集中が起こりやすいトレンチ１２０の角部からゲート電極１２４までの距離を長くすることができ、かつ、絶縁領域１２８によって電界を緩和することができるため、耐圧を高くすることができる。
【0074】
また、実施形態１に係る半導体装置１００は、周辺領域Ａ２において、半導体基体１１０は、ドリフト層１１２の表面に形成され、ベース領域１１３と接続されており、かつ、最底部の深さ位置が、ベース領域１１３の最底部の深さ位置よりも深いｐ型周辺領域１１７を有し、ｐ型周辺領域１１７の不純物濃度は、ベース領域１１３の不純物濃度よりも濃い。このような構成を有するため、トレンチ１２０を形成しない周辺領域Ａ２においてもドリフト層１１２で発生したホールを効率よく回収することができ、高い耐圧及びアバランシェ耐量を確保した半導体装置となる。
【0075】
また、実施形態１に係る半導体装置１００は、ｐ型周辺領域１１７は、セル領域Ａ１に形成されたソース電極１４０と直接接しているため、ｐ型周辺領域１１７の電位がソース電位と等しくすることができるとともに、回収したホールを効率よくソース電極１４０へと移動させることができる。
【0076】
また、実施形態１に係る半導体装置の製造方法によれば、張り出し領域１１５を形成するｐ型不純物の飛程をＲｐとし、半導体基体１１０がソース電極１４０と接する位置からベース領域１１３の底部までの長さをＤとしたときに、Ｒｐ＞Ｄを満たすため、ベース領域１１３の底部よりも深い深さ位置に張り出し領域１１５を形成することができる。
【0077】
また、実施形態１に係る半導体装置の製造方法によれば、第１のｐ型不純物導入工程における張り出し領域１１５を形成するｐ型不純物のドーズ量は、ベース領域１１３を形成するｐ型不純物のドーズ量よりも少ないため、張り出し領域１１５の深さ方向断面の不純物総量をベース領域１１３の深さ方向断面の不純物総量よりも小さくすることができる。
【0078】
［実施形態２］
実施形態２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールドゲート構造を有しない点で実施形態１に係る半導体装置１００の場合とは異なる（図１２参照）。すなわち、実施形態２に係る半導体装置１０２は、シールド電極１２６及び絶縁領域１２８を備えておらず、トレンチ１２０内には、内周面に沿って形成された絶縁膜（側壁表面の絶縁膜がゲート絶縁膜１２２となる）と、トレンチ１２０内に絶縁膜を介して配置されたゲート電極１２４を有する。
実施形態２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールドゲート構造を有しない点で実施形態１に係る半導体装置１００の場合とは異なる（図１２参照）。すなわち、実施形態２に係る半導体装置１０２は、シールド電極１２６及び絶縁領域１２８を備えておらず、トレンチ１２０内には、内周面に沿って形成された絶縁膜（側壁表面の絶縁膜がゲート絶縁膜１２２となる）と、トレンチ１２０内に絶縁膜を介して配置されたゲート電極１２４を有する。
【0079】
このように、実施形態２に係る半導体装置１０２は、シールドゲート構造を有しない点で実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、半導体基体は、隣接するトレンチに挟まれた領域において第２導電型半導体領域の底部から第１導電型半導体層に向けて張り出すように形成され、トレンチとは離隔している第２導電型の張り出し領域を有するため、ドリフト層１１２の不純物濃度を高くした場合であっても、スイッチング損失及びゲート駆動損失が小さく、かつ、寄生バイポーラ動作が起こり難い半導体装置とすることができる。
【0080】
なお、実施形態２に係る半導体装置１０２は、シールドゲート構造を有しない点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【0081】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【0082】
（１）上記各実施形態（各変形例も含む。以下同じ。）において記載した位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。また、上記各実施形態においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【0083】
（２）上記各実施形態においては、コンタクトトレンチをソース領域１１４の底部の深さ位置よりも深い深さで形成したが、本発明はこれに限定するものではない。コンタクトトレンチをソース領域１１４の底部と同じ深さ又はそれよりも浅い深さで形成しでもよいし、ベース領域１１３が半導体基体１１０の表面に現れている場合には、半導体基体を掘らずに半導体基体１１０に接することとしてもよい。
【0084】
（３）上記各実施形態においては、ソース電極とソース配線とを接続したが、本発明はこれに限定するものではない。ソース電極とソース配線とを接続しなくてもよい。
【0085】
（４）上記各実施形態においては、張り出し領域１１５を１つ形成したが、本発明はこれに限定するものではない。張り出し領域１１５を複数形成してもよい。また、上記各実施形態においては、張り出し領域１１５を隣接するトレンチ１２０の中央に形成したが、本発明はこれに限定するものではない。張り出し領域１１５を隣接するトレンチ１２０の中央以外の場所に形成してもよい（隣接するトレンチ１２０の中央を避けた位置に張り出し領域を２つ形成した場合、図１３参照。変形例に係る半導体装置１０４）。
【0086】
（５）上記各実施形態においては、半導体装置としてＭＯＳＦＥＴを用いたが、本発明はこれに限定するものではない。半導体装置として、ＩＧＢＴ、サイリスタ、トライアックその他適宜のものを用いてもよい。
【0087】
（６）上記各実施形態においては、張り出し領域１１５の深さ方向断面の不純物総量をベース領域１１３の深さ方向断面の不純物総量よりも少ないこととしたが、本発明はこれに限定するものではない。張り出し領域１１５の深さ方向断面の不純物総量をベース領域１１３の深さ方向断面の不純物総量と同じ不純物総量としてもよい。
【符号の説明】
【0088】
１００，１００Ａ，９００…半導体装置、１１０，９１０…半導体基体、１１１，９１１…低抵抗半導体層、１１２，９１２…ドリフト層、１１３、９１３…ベース領域、１１４，９１４…ソース領域、１１５…張り出し領域、１１６…コンタクト領域、１１７…ｐ型周辺領域、１２０，９２０…トレンチ、１２２，９２２…ゲート絶縁膜、１２２'・M酸化膜、１２４，９２４…ゲート電極、１２４'・|リシリコン層、１２６，９２６…シールド電極、１２６'・|リシリコン、１２８，９２８…絶縁領域、１２８'，１２８''…絶縁膜、１３０…層間絶縁膜、１３２…コンタクトトレンチ、１４０，９４０…ソース電極、１５０…ドレイン電極、１６０…最外周トレンチ、１６２…埋込電極、１６４…絶縁領域、Ａ１…セル領域、Ａ２…周辺領域、ＧＬ１，ＧＬ２…ゲート配線、ＧＬＣ，ＳＬＣ，ＳＬＣ２，ＳＬＣ３…コンタクトプラグ、ＧＰ…ゲートパッド、ＳＬ１，ＳＬ２…ソース配線、Ｘ１，Ｘ２…長辺、Ｘ３，Ｘ４…短辺
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】