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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023116098
(43)【公開日】2023-08-22
(54)【発明の名称】半導体装置及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20230815BHJP
H01L 21/822 20060101ALI20230815BHJP
H01L 27/06 20060101ALI20230815BHJP
H01L 21/336 20060101ALI20230815BHJP
H01L 21/8234 20060101ALI20230815BHJP
H04N 25/60 20230101ALI20230815BHJP
H04N 25/70 20230101ALI20230815BHJP
【ＦＩ】
H01L27/146 A
H01L27/04 H
H01L27/06 311Z
H01L29/78 301K
H01L29/78 301G
H01L29/78 301H
H01L27/088 B
H01L27/088 C
H04N5/357
H04N5/369
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022018681
(22)【出願日】2022-02-09
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】大石 秀俊
(72)【発明者】
【氏名】清水 暁人
【テーマコード（参考）】
4M118
5C024
5F038
5F048
5F140
【Ｆターム（参考）】
4M118AA05
4M118AA10
4M118AB02
4M118BA14
4M118BA19
4M118CA03
4M118CA22
4M118DD04
4M118DD09
4M118FA06
4M118FA33
4M118FA38
4M118GA02
4M118GC07
4M118GD03
4M118GD04
4M118HA22
4M118HA30
5C024CX03
5C024GX01
5C024GX16
5C024GY39
5C024GY41
5F038AV04
5F038AV06
5F038BH19
5F038CA02
5F038DF20
5F048AB10
5F048AC01
5F048AC02
5F048AC10
5F048BA01
5F048BB05
5F048BB11
5F048BB16
5F048BB17
5F048BB19
5F048BD06
5F048BF02
5F048BF07
5F048BG13
5F048CC09
5F048CC18
5F140AA03
5F140AB02
5F140AC38
5F140BA01
5F140BB05
5F140BC15
5F140BD05
5F140BD07
5F140BD10
5F140BD18
5F140BE07
5F140BF04
5F140BF42
5F140BF43
5F140BF47
5F140BJ07
5F140CA03
5F140CB04
5F140CC03
(57)【要約】
【課題】高集積化及びノイズ耐性の向上を図る。
【解決手段】半導体装置は、第１及び第２電界効果トランジスタを備えている。そして、上記第１及び第２電界効果トランジスタの各々は、上面部及び側面部を含む半導体部に設けられたチャネル形成部と、前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、前記半導体部と上記ゲート電極との間に設けられたゲート絶縁膜と、を備えている。そして、上記第１トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅が、上記第２トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅よりも狭く、上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも薄い。
【選択図】図２
【解決手段】半導体装置は、第１及び第２電界効果トランジスタを備えている。そして、上記第１及び第２電界効果トランジスタの各々は、上面部及び側面部を含む半導体部に設けられたチャネル形成部と、前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、前記半導体部と上記ゲート電極との間に設けられたゲート絶縁膜と、を備えている。そして、上記第１トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅が、上記第２トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅よりも狭く、上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも薄い。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い、
半導体装置。
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い、
半導体装置。
【請求項2】
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、異なる前記半導体部に設けられている、請求項１に記載の半導体装置。
【請求項3】
前記第１及び第２電界効果トランジスタの各々は、同一の前記半導体部に設けられている、請求項１に記載の半導体装置。
【請求項4】
前記第１及び第２電界効果トランジスタの各々は、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に備え、
前記第１及び第２電界効果トランジスタは、各々の前記一対の主電極領域のうちの一方が共有されている、請求項１に記載の半導体装置。
前記第１及び第２電界効果トランジスタは、各々の前記一対の主電極領域のうちの一方が共有されている、請求項１に記載の半導体装置。
【請求項5】
前記半導体部は、前記第１及び第２電界効果トランジスタの各々の前記ゲート電極の間に前記一方向の幅が異なる段差部を有する、請求項３に記載の半導体装置。
【請求項6】
前記第１電界効果トランジスタは、スイッチング素子であり、
前記第２電界効果トランジスタは、増幅トランジスタである、請求項１に記載の半導体装置。
前記第２電界効果トランジスタは、増幅トランジスタである、請求項１に記載の半導体装置。
【請求項7】
光電変換素子と、前記光電変換素子で光電変換された信号電荷を画素信号に変換する画素回路とを更に備え、
前記画素回路は、前記第２電界効果トランジスタで構成された増幅トランジスタと、前記増幅トランジスタと電気的に接続され、かつ前記第１電界効果トランジスタで構成されたスイッチング素子とを含む、請求項７に記載の半導体装置。
前記画素回路は、前記第２電界効果トランジスタで構成された増幅トランジスタと、前記増幅トランジスタと電気的に接続され、かつ前記第１電界効果トランジスタで構成されたスイッチング素子とを含む、請求項７に記載の半導体装置。
【請求項8】
平面視で前記半導体部と重畳して配置され、かつ前記光電変換素子が設けられた半導体層を更に備えている、請求項６に記載の半導体装置。
【請求項9】
前記第１及び第２電界効果トランジスタのうち、一方がｐチャネル導電型で構成され、他方がｎチャネル導電型で構成されている、請求項１に記載の半導体装置。
【請求項10】
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長い、請求項１に記載の半導体装置。
【請求項11】
前記第１電界効果トランジスタのゲート長は、２００ｎｍ以下である、請求項１に記載の半導体装置。
【請求項12】
前記第１電界効果トランジスタの前記半導体層の上面部での幅と前記第２電界効果トランジスタの前記半導体層の上面部での幅との差分は、１０ｎｍ以上である、請求項１に記載の半導体装置。
【請求項13】
前記第１電界効果トランジスタの前記ゲート絶縁膜と前記第２電界効果トランジスタの前記ゲート絶縁膜との膜厚の差分は、前記半導体層の上面部で１ｎｍ以上である、請求項１に記載の半導体装置。
【請求項14】
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体層から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
用途が異なる第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い、電子機器。
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体層から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
用途が異なる第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、フィン型の電界効果トランジスタを有する半導体装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置として、例えばＣＭＯＳイメージセンサと呼称される固体撮像装置が知られている。このＣＭＯＳイメージセンサは、光電変換素子で光電変換された信号電荷を読出し、この信号電荷に基づく画素信号に変換する画素回路（読出し回路）を備えている。この画素回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含む。
【0003】
また、半導体装置に搭載される電界効果トランジスタとして、島状の半導体部（フィン部）にゲート絶縁膜を介してゲート電極が設けられたフィン型の電界効果トランジスタ（Fin-FET）が知られている。このフィン型の電界効果トランジスタは、ゲートの電界制御性を向上させて短チャネル特性を改善し、ゲート長Ｌｇ（チャネル長Ｌ）を短くして必要な動作を実現することが可能であるため、平面サイズの微細化を図ることができ、高集積化に有用である。
【0004】
特許文献１には、画素回路に含まれる増幅トランジスタをフィン型の電界効果トランジスタで構成した固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１７－１８３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ことろで、画素回路は、用途の異なる画素トランジスタを含んでいる。具体的には、スイッチング素子として機能する選択トランジスタやリセットトランジスタなどの画素トランジスタと、増幅素子として機能する増幅トランジスタと、を含んでいる。
【0007】
スイッチング素子として機能する画素トランジスタ（選択トランジスタ，リセットトランジスタ）をフィン型の電界効果トランジスタで構成する場合、半導体部の幅（フィン部の幅）を狭くすることにより、ゲートの電界制御性が向上し、短チャネル効果の抑制に優位なトランジスタを構築することができるため、ゲート長Ｌｇ（チャネル長Ｌ）を短くして平面サイズの微細化を図ることが可能となる。しかしながら、ゲート絶縁膜の膜厚が薄い場合にゲート絶縁膜の信頼性の要素を満たすことが難しくなる。また、逆に、半導体部の幅を広くすることにより、短チャネル効果の抑制が劣化し、ゲート長Ｌｇ（チャネル長Ｌ）の長さを短くすること（短縮化）が難しくなる。
【0008】
一方、増幅素子として機能する増幅トランジスタをフィン型の電界効果トランジスタで構成する場合、半導体部の幅を狭くすることにより、有効のチャネル面積（チャネル長Ｌ×チャネル幅Ｗ）が縮小してしまうため、増幅トランジスタの重要な指標である１／ｆノイズやＲＴＳ（Random Telegraph Signal）ノイズなどのノイズ特性の劣化が想定される。
【0009】
そこで、本技術者は、トランジスタの用途に着眼し、本技術を成した。
【0010】
本技術の目的は、高集積化及びノイズ耐性の向上を図ることにある。
【課題を解決するための手段】
【0011】
（１）本技術の一態様に係る半導体装置は、
第１及び第２電界効果トランジスタを備え、
上記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
上記半導体部の一方向において上記上面部及び側面部に亘って設けられたゲート電極と、
上記半導体部と上記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
上記第１トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅が、上記第２トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅よりも狭く、
上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも薄い。
第１及び第２電界効果トランジスタを備え、
上記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
上記半導体部の一方向において上記上面部及び側面部に亘って設けられたゲート電極と、
上記半導体部と上記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
上記第１トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅が、上記第２トランジスタの上記ゲート電極と重畳する上記半導体層の上面部での上記一方向の幅よりも狭く、
上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも薄い。
【0012】
（２）本技術の他の態様に係る電子機器は、上記半導体装置と、上記半導体装置に被写体からの像光を結像される光学系と、上記半導体装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
【図面の簡単な説明】
【0013】
【図1】本技術の第１実施形態に係る半導体装置の一構成例を示す模式的平面図である。
【図5】本技術の第２実施形態に係る半導体装置の一構成例を示す模式的平面図である。
【図7】本技術の第３実施形態に係る固体撮像装置の一構成例を示す模式的平面レイアウト図である。
【図8】本技術の第３実施形態に係る固体撮像装置の一構成例を示すブロック図である。
【図9】本技術の第３実施形態に係る固体撮像装置の画素及び画素回路の一構成例を示す等価回路図である。
【図10】本技術の第３実施形態に係る固体撮像装置の画素アレイ部での縦断面構造を示す模式的縦断面図である。
【図11】本技術の第４実施形態に係る固体撮像装置の一構成例を示す模式的縦断面図である。
【図12】本技術の第５実施形態に係る電子機器の概略構成を示す図である。
【発明を実施するための形態】
【0014】
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
【0015】
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0016】
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0017】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0018】
また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
【0019】
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２の厚さ方向をＺ方向として説明する。
【0020】
〔第１実施形態〕
この第１実施形態では、用途が異なる第１及び第２電界効果トランジスタを備えた半導体装置に本技術を適用した一例について説明する。
この第１実施形態では、用途が異なる第１及び第２電界効果トランジスタを備えた半導体装置に本技術を適用した一例について説明する。
【0021】
≪半導体装置の全体構成≫
まず、半導体装置の全体構成について、図１から図４を用いて説明する。図１では、説明の便宜上、図２から図４に示す絶縁層１７、コンタクト電極（１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃ）及び配線（２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ）の図示を省略している。
図１及び図２に示すように、この第１実施形態に係る半導体装置１Ａは、半導体層２と、この半導体層２に搭載された第１及び第２電界効果トランジスタＱ１，Ｑ２と、を備えている。
まず、半導体装置の全体構成について、図１から図４を用いて説明する。図１では、説明の便宜上、図２から図４に示す絶縁層１７、コンタクト電極（１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃ）及び配線（２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ）の図示を省略している。
図１及び図２に示すように、この第１実施形態に係る半導体装置１Ａは、半導体層２と、この半導体層２に搭載された第１及び第２電界効果トランジスタＱ１，Ｑ２と、を備えている。
【0022】
＜半導体層＞
図１から図４に示すように、半導体層２は、Ｘ方向及びＹ方向において二次元状に広がるベース部４と、このベース部４から上方（Ｚ方向）に突出する島状の半導体部５及び６を含む。半導体部５及び６の各々は、二次元平面内において互いに離間して点在している。この第１実施形態では、半導体部５及び６は、これに限定されないが、例えば、Ｙ方向に延伸し、かつＸ方向に所定の間隔を空けて並列に配置されている。
図１から図４に示すように、半導体層２は、Ｘ方向及びＹ方向において二次元状に広がるベース部４と、このベース部４から上方（Ｚ方向）に突出する島状の半導体部５及び６を含む。半導体部５及び６の各々は、二次元平面内において互いに離間して点在している。この第１実施形態では、半導体部５及び６は、これに限定されないが、例えば、Ｙ方向に延伸し、かつＸ方向に所定の間隔を空けて並列に配置されている。
【0023】
図１、図２及び図３に示すように、半導体部５は、上面部５ａ及び４つの側面部５ｂ１，５ｂ２，５ｂ３，５ｂ４を有するメサ状の直方体形状で構成されている。同様に、図１、図２及び図４に示すように、半導体部６も、上面部６ａ及び４つの側面部６ｂ１，６ｂ２，６ｂ３，６ｂ４を有するメサ状の直方体形状で構成されている。
【0024】
図２及び図３に示すように、半導体部５において、４つの側面部５ｂ１，５ｂ２，５ｂ３，５ｂ４のうち、２つの側面部５ｂ１及び５ｂ２は、Ｘ方向において互いに反対側に位置し、残りの２つの側面部５ｂ３及び５ｂ４は、Ｙ方向において互いに反対側に位置している。そして、４つの側面部５ｂ１，５ｂ２，５ｂ３，５ｂ４の各々は、各々の上面部５ａ側が各々のベース部４側よりも内側に位置するように傾斜している。
【0025】
図２及び図４に示すように、半導体部６において、４つの側面部６ｂ１，６ｂ２，６ｂ３，６ｂ４のうち、２つの側面部６ｂ１及び６ｂ２は、Ｘ方向において互いに反対側に位置し、残りの２つの側面部６ｂ３及び６ｂ４は、Ｙ方向において互いに反対側に位置している。そして、４つの側面部６ｂ１，６ｂ２，６ｂ３，６ｂ４の各々は、各々の上面部６ａ側が各々のベース部４側よりも内側に位置するように傾斜している。
【0026】
半導体部５及び６の各々は、半導体層２をベース部４が残る程度の深さまで選択的にエッチングすることによって形成することができる。半導体層２としては、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型としては例えばｐ型で構成された半導体基板を用いている。
【0027】
図２から図４に示すように、半導体層２には、例えばｐ型の半導体領域からなるｐ型のウエル領域３が設けられている。このｐ型のウエル領域３は、半導体部５及び６の全域に設けられていると共に、ベース部４の半導体部５，６側の表層部の全域に亘って設けられている。そして、ｐ型のウエル領域３は、ベース部４の半導体部５，６側とは反対側の裏面から離間している。
【0028】
＜絶縁層＞
図２から図４に示すように、半導体層２のベース部４上には、半導体部５及び６を囲むようにして絶縁層７が設けられている。絶縁層７は、半導体層２のベース部４側とは反対側の表層部が平坦化されており、半導体部５及び６の各々の高さ（突出量）と同程度の膜厚で構成されている。絶縁層７は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
図２から図４に示すように、半導体層２のベース部４上には、半導体部５及び６を囲むようにして絶縁層７が設けられている。絶縁層７は、半導体層２のベース部４側とは反対側の表層部が平坦化されており、半導体部５及び６の各々の高さ（突出量）と同程度の膜厚で構成されている。絶縁層７は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
【0029】
絶縁層７上には、後述する第１及び第２電界効果トランジスタＱ１，Ｑ２の各々のゲート電極１１，１２の頭部１１ａ，１２ａを覆うようにして絶縁層１７が設けられている。この絶縁層１７も、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。
【0030】
絶縁層１７上には、配線２１ａ、２１ｂ，２１ｃ、２２ａ、２２ｂ及び２２ｃを含む第１層目の配線層が設けられている。この配線層の配線２１ａ、２１ｂ，２１ｃ、２２ａ、２２ｂ及び２２ｃは、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属膜、又はＡｌ、Ｃｕを主体とする合金膜などで構成されている。
【0031】
＜電界効果トランジスタ＞
図１に示す第１及び第２電界効果トランジスタＱ１及びＱ２の各々は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第１及び第２電界効果トランジスタＱ１及びＱ２の各々は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。第１及び第２電界効果トランジスタＱ１及びＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
図１に示す第１及び第２電界効果トランジスタＱ１及びＱ２の各々は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第１及び第２電界効果トランジスタＱ１及びＱ２の各々は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。第１及び第２電界効果トランジスタＱ１及びＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
【0032】
図１及び図２に示すように、第１電界効果トランジスタＱ１は、半導体部５に設けられている。一方、第２電界効果トランジスタＱ２は、半導体部５とは異なる半導体部６に設けられている。即ち、この第１実施形態では、第１電界効果トランジスタＱ１と第２電界効果トランジスタＱ２とが、異なる半導体部５，６に個別に設けられている。
【0033】
第１及び第２電界効果トランジスタＱ１，Ｑ２の各々は、所定の回路を構成する構成素子として使用される。そして、半導体装置１に搭載される回路においては、用途の異なる電界効果トランジスタを含む回路がある。この第１実施形態では、例えば、第１電界効果トランジスタＱ１は、スイッチング素子として機能し、第２電界効果トランジスタＱ２は、増幅素子として機能する。即ち、この第１実施形態では、用途が異なる第１電界効果トランジスタＱ１と第２電界効果トランジスタＱ２とを搭載している。
【0034】
＜第１電界効果トランジスタ＞
図１、図２及び図３に示すように、第１電界効果トランジスタＱ１は、半導体部５に設けられたチャネル形成部１５と、半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）において、半導体部５の上面部５ａ及び側面部５ｂ１，５ｂ２に亘って設けられたゲート電極１１と、半導体部５とゲート電極１１との間に設けられたゲート絶縁膜９と、を備えている。また、第１電界効果トランジスタＱ１は、ゲート電極１１のゲート長方向（チャネル形成部１５のチャネル長方向）の両側の半導体部５に設けられた一対の主電極領域１３ａ及び１３ｂを更に備えている。一対の主電極領域１３ａ及び１３ｂは、ソース領域及びドレイン領域として機能する。そして、一対の主電極領域１３ａ及び１３ｂは、例えば、ｎ型を呈する不純物を半導体部５に選択的に導入して形成されたｎ型の半導体領域で構成されている。この第１電界効果トランジスタＱ１は、島状の半導体部（フィン部）５にゲート絶縁膜９を介してゲート電極１１が設けられたフィン型で構成されている。
ここで、この第１実施形態では、半導体部５が本技術の「半導体部」の一具体例に相当する。そして、半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当する。
図１、図２及び図３に示すように、第１電界効果トランジスタＱ１は、半導体部５に設けられたチャネル形成部１５と、半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）において、半導体部５の上面部５ａ及び側面部５ｂ１，５ｂ２に亘って設けられたゲート電極１１と、半導体部５とゲート電極１１との間に設けられたゲート絶縁膜９と、を備えている。また、第１電界効果トランジスタＱ１は、ゲート電極１１のゲート長方向（チャネル形成部１５のチャネル長方向）の両側の半導体部５に設けられた一対の主電極領域１３ａ及び１３ｂを更に備えている。一対の主電極領域１３ａ及び１３ｂは、ソース領域及びドレイン領域として機能する。そして、一対の主電極領域１３ａ及び１３ｂは、例えば、ｎ型を呈する不純物を半導体部５に選択的に導入して形成されたｎ型の半導体領域で構成されている。この第１電界効果トランジスタＱ１は、島状の半導体部（フィン部）５にゲート絶縁膜９を介してゲート電極１１が設けられたフィン型で構成されている。
ここで、この第１実施形態では、半導体部５が本技術の「半導体部」の一具体例に相当する。そして、半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当する。
【0035】
第１電界効果トランジスタＱ１は、例えば、ゲート電極１１に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）、若しくは、ゲート電極１１に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成されている。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、第１電界効果トランジスタＱ１は、ゲート電極１１に印加される電圧により、一対の主電極領域１３ａと１３ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１５に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば一方の主電極領域１３ａ側）からチャネル形成部１５のチャネルを通ってソース領域側（例えば他方の主電極領域１３ｂ）に流れる。
【0036】
＜ゲート電極、ゲート絶縁膜＞
図１、図２及び図３に示すように、ゲート電極１１は、これに限定されないが、例えば、半導体部５の上面部５ａ側にゲート絶縁膜９を介して設けられた頭部（第１部分）１１ａと、この頭部１１ａと一体化され、かつ半導体部５のＸ方向において互いに反対側に位置する２つの側面部５ｂ１及び５ｂ２の各々の外側にゲート絶縁膜９を介して設けられた２つの脚部（第２部分）１１ｂ１及び１１ｂ２と、を含む。即ち、ゲート電極１１は、半導体部５の上面部５ａ及び２つの側面部５ｂ１，５ｂ２に亘って設けられ、そして、Ｘ方向に沿う縦断面形状がＣ字形状になっている。ゲート電極１１は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
２つの脚部１１ｂ１及び１１ｂ２の各々は、絶縁層７の中に埋設されている。そして、頭部１１ａは、絶縁層７から上方に突出している。
図１、図２及び図３に示すように、ゲート電極１１は、これに限定されないが、例えば、半導体部５の上面部５ａ側にゲート絶縁膜９を介して設けられた頭部（第１部分）１１ａと、この頭部１１ａと一体化され、かつ半導体部５のＸ方向において互いに反対側に位置する２つの側面部５ｂ１及び５ｂ２の各々の外側にゲート絶縁膜９を介して設けられた２つの脚部（第２部分）１１ｂ１及び１１ｂ２と、を含む。即ち、ゲート電極１１は、半導体部５の上面部５ａ及び２つの側面部５ｂ１，５ｂ２に亘って設けられ、そして、Ｘ方向に沿う縦断面形状がＣ字形状になっている。ゲート電極１１は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
２つの脚部１１ｂ１及び１１ｂ２の各々は、絶縁層７の中に埋設されている。そして、頭部１１ａは、絶縁層７から上方に突出している。
【0037】
ゲート絶縁膜９は、半導体部５とゲート電極１１との間において半導体部５の上面部５ａ及び２つの側面部５ｂ１，５ｂ２に亘って設けられている。ゲート絶縁膜９は、例えば酸化シリコン膜で構成されている。
【0038】
＜第２電界効果トランジスタ＞
図１、図２及び図４に示すように、第２電界効果トランジスタＱ２は、半導体部６に設けられたチャネル形成部１６と、半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）において半導体部６の上面部５ａ及び側面部５ｂ１，５ｂ２に亘って設けられたゲート電極１２と、半導体部６とゲート電極１２との間に設けられたゲート絶縁膜１０と、を備えている。また、第２電界効果トランジスタＱ２は、ゲート電極１２のゲート長方向（チャネル形成部１６のチャネル長方向）の両側の半導体部６に設けられた一対の主電極領域１４ａ及び１４ｂを更に備えている。一対の主電極領域１４ａ及び１４ｂは、ソース領域及びドレイン領域として機能する。そして、一対の主電極領域１３ａ及び１３ｂは、例えば、ｎ型を呈する不純物を半導体部６に選択的に導入して形成されたｎ型の半導体領域で構成されている。この第２電界効果トランジスタＱ２も、第１電界効果トランジスタＱ１と同様に、島状の半導体部（フィン部）６にゲート絶縁膜１０を介してゲート電極１２が設けられたフィン型で構成されている。
ここで、この第１実施形態では、半導体部６が本技術の「半導体部」の一具体例に相当する。そして、半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当する。
図１、図２及び図４に示すように、第２電界効果トランジスタＱ２は、半導体部６に設けられたチャネル形成部１６と、半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）において半導体部６の上面部５ａ及び側面部５ｂ１，５ｂ２に亘って設けられたゲート電極１２と、半導体部６とゲート電極１２との間に設けられたゲート絶縁膜１０と、を備えている。また、第２電界効果トランジスタＱ２は、ゲート電極１２のゲート長方向（チャネル形成部１６のチャネル長方向）の両側の半導体部６に設けられた一対の主電極領域１４ａ及び１４ｂを更に備えている。一対の主電極領域１４ａ及び１４ｂは、ソース領域及びドレイン領域として機能する。そして、一対の主電極領域１３ａ及び１３ｂは、例えば、ｎ型を呈する不純物を半導体部６に選択的に導入して形成されたｎ型の半導体領域で構成されている。この第２電界効果トランジスタＱ２も、第１電界効果トランジスタＱ１と同様に、島状の半導体部（フィン部）６にゲート絶縁膜１０を介してゲート電極１２が設けられたフィン型で構成されている。
ここで、この第１実施形態では、半導体部６が本技術の「半導体部」の一具体例に相当する。そして、半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当する。
【0039】
第２電界効果トランジスタＱ１は、例えば、エンハンスメント型（ノーマリオフ型）、若しくは、ディプレッション型（ノーマリオフ型）で構成されている。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、第２電界効果トランジスタＱ２は、ゲート電極１２に印加される電圧により、一対の主電極領域１４ａと１４ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１６に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば一方の主電極領域１４ａ側）からチャネル形成部１６のチャネルを通ってソース領域側（例えば他方の主電極領域１４ｂ）に流れる。
【0040】
＜ゲート電極、ゲート絶縁膜＞
図１、図２及び図４に示すように、ゲート電極１２は、これに限定されないが、例えば、半導体部６の上面部６ａ側にゲート絶縁膜１０を介して設けられた頭部（第１部分）１２ａと、この頭部１２ａと一体化され、かつ半導体部６のＸ方向において互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１０を介して設けられた２つの脚部（第２部分）１２ｂ１及び１２ｂ２と、を含む。即ち、ゲート電極１２は、半導体部６の上面部６ａ及び２つの側面部６ｂ１，６ｂ２に亘って設けられ、そして、Ｘ方向に沿う縦断面形状がＣ字形状になっている。ゲート電極１２は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
２つの脚部１２ｂ１及び１２ｂ２の各々は、絶縁層７の中に埋設されている。そして、頭部１２ａは、絶縁層７から上方に突出している。
図１、図２及び図４に示すように、ゲート電極１２は、これに限定されないが、例えば、半導体部６の上面部６ａ側にゲート絶縁膜１０を介して設けられた頭部（第１部分）１２ａと、この頭部１２ａと一体化され、かつ半導体部６のＸ方向において互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１０を介して設けられた２つの脚部（第２部分）１２ｂ１及び１２ｂ２と、を含む。即ち、ゲート電極１２は、半導体部６の上面部６ａ及び２つの側面部６ｂ１，６ｂ２に亘って設けられ、そして、Ｘ方向に沿う縦断面形状がＣ字形状になっている。ゲート電極１２は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
２つの脚部１２ｂ１及び１２ｂ２の各々は、絶縁層７の中に埋設されている。そして、頭部１２ａは、絶縁層７から上方に突出している。
【0041】
ゲート絶縁膜１０は、半導体部６とゲート電極１２との間において半導体部６の上面部６ａ及び２つの側面部６ｂ１，６ｂ２に亘って設けられている。ゲート絶縁膜１０は、例えば酸化シリコン膜で構成されている。
【0042】
＜構成の差異＞
第１及び第２電界効果トランジスタＱ１，Ｑ２において、図１及び図２に示すように、平面視で第１電界効果トランジスタＱ１のゲート電極１１と重畳する半導体部５の上面部５ａでの半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）の幅Ｗ１が、平面視で第２電界効果トランジスタＱ２のゲート電極１２と重畳する半導体部６の上面部６ａでの半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）の幅Ｗ２よりも狭く（幅狭に）なっている。換言すれば、半導体部６の上面部６ａの幅Ｗ２が半導体部５の上面部５ａの幅Ｗ１よりも広く（幅広に）なっている。この第１実施形態では、これに限定されないが、半導体部５の上面部５ａの幅Ｗ１は、半導体部５の長手方向の一端側（側面部５ｂ３側）から他端側（側面部５ｂ４側）に亘って設計値で一定である。そして、半導体部６の上面部６ａの幅Ｗ２も、半導体部６の長手方向の一端側（側面部６ｂ３側）から他端側（側面部６ｂ４側）に亘って設計値で一定である。
ここで、この第１実施形態では、半導体部５の幅Ｗ１及び半導体部６の幅Ｗ２が、本技術の「半導体部の上面部での一方向の幅」の一具体例に相当する。
第１及び第２電界効果トランジスタＱ１，Ｑ２において、図１及び図２に示すように、平面視で第１電界効果トランジスタＱ１のゲート電極１１と重畳する半導体部５の上面部５ａでの半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）の幅Ｗ１が、平面視で第２電界効果トランジスタＱ２のゲート電極１２と重畳する半導体部６の上面部６ａでの半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）の幅Ｗ２よりも狭く（幅狭に）なっている。換言すれば、半導体部６の上面部６ａの幅Ｗ２が半導体部５の上面部５ａの幅Ｗ１よりも広く（幅広に）なっている。この第１実施形態では、これに限定されないが、半導体部５の上面部５ａの幅Ｗ１は、半導体部５の長手方向の一端側（側面部５ｂ３側）から他端側（側面部５ｂ４側）に亘って設計値で一定である。そして、半導体部６の上面部６ａの幅Ｗ２も、半導体部６の長手方向の一端側（側面部６ｂ３側）から他端側（側面部６ｂ４側）に亘って設計値で一定である。
ここで、この第１実施形態では、半導体部５の幅Ｗ１及び半導体部６の幅Ｗ２が、本技術の「半導体部の上面部での一方向の幅」の一具体例に相当する。
【0043】
また、図２から図４に示すように、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２が第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１よりも薄くなっている。換言すれば、ゲート絶縁膜９の膜厚Ｔ１がゲート絶縁膜１０の膜厚Ｔ２よりも厚くなっている。ゲート絶縁膜９とゲート絶縁膜１０との相対的な膜厚差は、第１及び第２電界トランジスタＱ１，Ｑ２の各々のゲート電極（１１，１２）の頭部（１１ａ，１１ｂ）と２つの脚部（１１ｂ１及び１１ｂ２，１２ｂ１及び１２ｂ２）とに亘って設計値で一定である。
【0044】
また、これに限定されないが、図３及び図４に示すように、第２電界効果トランジスタＱ２のゲート電極１２のゲート長Ｌｇ２が第１電界トランジスタＱ１のゲート電極１１のゲート長Ｌｇ１よりも長く（大きく）なっている。換言すれば、第１電界効果トランジスタＱ１のゲート電極１１のゲート長Ｌｇ１が第２電界効果トランジスタＱ２のゲート電極１２ゲート長Ｌｇ２よりも短く（小さく）なっている。
【0045】
ここで、フィン型の第１電界効果トランジスタＱ１では、一対の主電極領域１３ａと１３ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ１）であり、ゲート電極１１と半導体部５とが立体的に重畳する領域において半導体部５の上面部５ａでの幅Ｗ１及び２つの側面部５ｂ１，５ｂ２の高さを含む長さ（半導体部５の周囲の長さ）がチャネル幅Ｗ（≒ゲート幅）となる。
また、フィン型の第２電界効果トランジスタＱ２においても、一対の主電極領域１４ａと１４ｂとの間の長さがチャネル長（≒ゲート長Ｌｇ２）であり、ゲート電極１２と半導体部６とが立体的に重畳する領域において半導体部６の上面部６ａでの幅Ｗ２及び２つの側面部６ｂ１，６ｂ２の高さを含む長さ（半導体部６の周囲の長さ）がチャネル幅Ｗ（≒ゲート幅）となる。
したがって、フィン型の第１及び第２電界効果トランジスタＱ１，Ｑ２は、半導体部５，６の幅を狭くすることにより、チャネル幅Ｗが狭くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を小さくすることができる。そして、逆に半導体部５，６の幅を広くすることにより、チャネル幅Ｗが広くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
また、フィン型の第２電界効果トランジスタＱ２においても、一対の主電極領域１４ａと１４ｂとの間の長さがチャネル長（≒ゲート長Ｌｇ２）であり、ゲート電極１２と半導体部６とが立体的に重畳する領域において半導体部６の上面部６ａでの幅Ｗ２及び２つの側面部６ｂ１，６ｂ２の高さを含む長さ（半導体部６の周囲の長さ）がチャネル幅Ｗ（≒ゲート幅）となる。
したがって、フィン型の第１及び第２電界効果トランジスタＱ１，Ｑ２は、半導体部５，６の幅を狭くすることにより、チャネル幅Ｗが狭くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を小さくすることができる。そして、逆に半導体部５，６の幅を広くすることにより、チャネル幅Ｗが広くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
【0046】
また、フィン型の第１及び第２電界効果トランジスタＱ１，Ｑ２は、半導体部５，６の高さを低くすることにより、チャネル幅Ｗが狭くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を小さくすることができる。そして、逆に半導体部５，６の高さを高くすることにより、チャネル幅Ｗが広くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。
【0047】
なお、この第１実施形態において、第２電界効果トランジスタＱ２のゲート電極１２のゲート長Ｌｇ２は、第１電界効果トランジスタＱ１のゲート電極１１のゲート長Ｌｇ１よりも長くなっている。そして、第１電界効果トランジスタＱ１のゲート電極１１のゲート長Ｌｇ１は、例えば２００ｎｍ以下であることが好ましい。
【0048】
また、第１電界効果トランジスタＱ１のゲート電極１１と重畳する半導体部５の上面部５ａでの幅Ｗ１と、第２電界効果トランジスタＱ２のゲート電極１２と重畳する半導体部６の上面部６ａでの幅Ｗ２との差分は、１０ｎｍ以上であることが好ましい。
【0049】
また、第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１と、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２との差分は、１ｎｍ以上であることが好ましい。
【0050】
＜コンタクト電極及び配線＞
第１電界効果トランジスタＱ１において、図２及び図３に示すように、ゲート電極１１は、絶縁層１７に設けられたコンタクト電極１８ｃを介して、絶縁層１７上の配線２１ｃと電気的に接続されている。また、図３に示すように、一対の主電極領域１３ａ及び１３ｂのうち、一方の主電極領域１３ａは、絶縁層１７に設けられたコンタクト電極１８ａを介して、絶縁層１７上の配線２１ａと電気的に接続されている。そして、一対の主電極領域１３ａ及び１３ｂのうち、他方の主電極領域１３ｂは、絶縁層１７に設けられたコンタクト電極１８ｂを介して、絶縁層１７上の配線２１ｂと電気的に接続されている。
第１電界効果トランジスタＱ１において、図２及び図３に示すように、ゲート電極１１は、絶縁層１７に設けられたコンタクト電極１８ｃを介して、絶縁層１７上の配線２１ｃと電気的に接続されている。また、図３に示すように、一対の主電極領域１３ａ及び１３ｂのうち、一方の主電極領域１３ａは、絶縁層１７に設けられたコンタクト電極１８ａを介して、絶縁層１７上の配線２１ａと電気的に接続されている。そして、一対の主電極領域１３ａ及び１３ｂのうち、他方の主電極領域１３ｂは、絶縁層１７に設けられたコンタクト電極１８ｂを介して、絶縁層１７上の配線２１ｂと電気的に接続されている。
【0051】
第２電界効果トランジスタＱ２において、図２及び図４に示すように、ゲート電極１２は、絶縁層１７に設けられたコンタクト電極１９ｃを介して、絶縁層１７上の配線２２ｃと電気的に接続されている。また、図４に示すように、一対の主電極領域１４ａ及び１４ｂのうち、一方の主電極領域１４ａは、絶縁層１７に設けられたコンタクト電極１９ａを介して、絶縁層１７上の配線２２ａと電気的に接続されている。そして、一対の主電極領域１４ａ及び１４ｂのうち、他方の主電極領域１４ｂは、絶縁層１７に設けられたコンタクト電極１９ｂを介して、絶縁層１７上の配線２２ｂと電気的に接続されている。
コンタクト電極１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃの材料としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属膜を用いることができる。
コンタクト電極１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃの材料としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属膜を用いることができる。
【0052】
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について説明する。
第１及び第２電界効果トランジスタＱ１，Ｑ２は、フィン型で構成されている。そして、図２に示すように、第１電界効果トランジスタＱ１では、ゲート電極１１と重畳する半導体部５の上面部５ａでの幅Ｗ１が、第２電界トランジスタＱ２のゲート電極１２と重畳する半導体部６の上面部６ａでの幅Ｗ２よりも狭くなっている。このように、半導体部５の上面部５ａでの幅Ｗ１を狭くすることにより、第２電界効果トランジスタＱ２と比較して、ゲートの制御性が向上し、短チャネル効果の抑制に優位な第１電界効果トランジスタＱ１を構築することができるため、第１電界効果トランジスタＱ１においてはゲート長を短くして平面サイズの微細化を図ることができる。この第１電界効果トランジスタＱ１の平面サイズの微細化は、この第１電界効果トランジスタＱ１を含む回路の占有面積を縮小することができ、半導体装置１Ａの高集積化に寄与する。
また、第１電界効果トランジスタＱ１では、ゲート絶縁膜９の膜厚Ｔ１が、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２よりも厚くなっていることから、平面サイズの微細化に伴うゲート絶縁膜１０の信頼性の低下を抑制することができる。
したがって、第１電界効果トランジスタＱ１においては、ゲート絶縁膜９の信頼性を確保しつつ、平面サイズの微細化を図ることでできる。
次に、この第１実施形態の主な効果について説明する。
第１及び第２電界効果トランジスタＱ１，Ｑ２は、フィン型で構成されている。そして、図２に示すように、第１電界効果トランジスタＱ１では、ゲート電極１１と重畳する半導体部５の上面部５ａでの幅Ｗ１が、第２電界トランジスタＱ２のゲート電極１２と重畳する半導体部６の上面部６ａでの幅Ｗ２よりも狭くなっている。このように、半導体部５の上面部５ａでの幅Ｗ１を狭くすることにより、第２電界効果トランジスタＱ２と比較して、ゲートの制御性が向上し、短チャネル効果の抑制に優位な第１電界効果トランジスタＱ１を構築することができるため、第１電界効果トランジスタＱ１においてはゲート長を短くして平面サイズの微細化を図ることができる。この第１電界効果トランジスタＱ１の平面サイズの微細化は、この第１電界効果トランジスタＱ１を含む回路の占有面積を縮小することができ、半導体装置１Ａの高集積化に寄与する。
また、第１電界効果トランジスタＱ１では、ゲート絶縁膜９の膜厚Ｔ１が、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２よりも厚くなっていることから、平面サイズの微細化に伴うゲート絶縁膜１０の信頼性の低下を抑制することができる。
したがって、第１電界効果トランジスタＱ１においては、ゲート絶縁膜９の信頼性を確保しつつ、平面サイズの微細化を図ることでできる。
【0053】
一方、図２に示すように、第２電界効果トランジスタＱ２では、ゲート電極１２と重畳する半導体部６の上面部６ａでの幅Ｗ２が、第１電界効果トランジスタＱ１のゲート電極１１と重畳する半導体部５の上面部５ａでの幅よりも広くなっている。このように、半導体部６の上面部６ａでの幅Ｗ２を広くすることにより、チャネル面積（Ｌ×Ｗ）を大きくすることができ、第１電界効果トランジスタＱ１と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性に優位な第２電界効果トランジスタＱ２を構築することができる。
また、第２電界効果トランジスタＱ２では、ゲート絶縁膜１０の膜厚Ｔ２が、第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１よりも薄くなっていることから、ゲート絶縁膜１０の厚膜化に起因する１／ｆノイズやＲＴＳ（Random Telegraph Signal）ノイズなどのノイズ耐性の劣化を抑制することができる。
ここで、電界効果トランジスタでは、チャネル面積を大きくすることにより、１／ｆノイズやＲＴＳノイズなどのノイズ耐性に優位となることが一般的に知られている。また、ゲート絶縁膜の膜厚を厚くすることにより、１／ｆノイズやＲＴＳノイズなどのノイズ耐性が劣化することが一般的に知られている。
したがって、第２電界効果トランジスタＱ２においては、チャネル幅Ｗ（ゲート幅Ｗｇ）を確保しつつ、ノイズ耐性の向上を図ることができる。
よって、この第１実施形態に係る半導体装置１Ａによれば、第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２を混載することで高集積化及びノイズ耐性の向上を図ることが可能となる。
また、第２電界効果トランジスタＱ２では、ゲート絶縁膜１０の膜厚Ｔ２が、第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１よりも薄くなっていることから、ゲート絶縁膜１０の厚膜化に起因する１／ｆノイズやＲＴＳ（Random Telegraph Signal）ノイズなどのノイズ耐性の劣化を抑制することができる。
ここで、電界効果トランジスタでは、チャネル面積を大きくすることにより、１／ｆノイズやＲＴＳノイズなどのノイズ耐性に優位となることが一般的に知られている。また、ゲート絶縁膜の膜厚を厚くすることにより、１／ｆノイズやＲＴＳノイズなどのノイズ耐性が劣化することが一般的に知られている。
したがって、第２電界効果トランジスタＱ２においては、チャネル幅Ｗ（ゲート幅Ｗｇ）を確保しつつ、ノイズ耐性の向上を図ることができる。
よって、この第１実施形態に係る半導体装置１Ａによれば、第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２を混載することで高集積化及びノイズ耐性の向上を図ることが可能となる。
【0054】
また、後述の実施形態で詳細に説明するが、半導体装置としての光検出装置では、光電変換素子で光電変換された信号電荷を画素信号に変換する画素回路を備えている。この画素回路は、用途が異なる画素トランジスタを含んでいる。具体的には、スイッチング素子として機能する選択トランジスタやリセットトランジスタなどの画素トランジスタと、増幅素子として機能する増幅トランジスタとしての画素トランジスタと、を含んでいる。
増幅トランジスタは、スイッチング素子として機能する画素トランジスタ（選択トランジスタ，リセットトランジスタ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。
一方、増幅トランジスタは、スイッチング素子として機能する選択トランジスタやリセットトランジスタなどの画素トランジスタと比較して、光検出装置に搭載される個数が少ない。
したがって、スイッチング素子として機能する選択トランジスタやリセットトランジスタなどの画素トランジスタを第１電界効果トランジスタＱ１で構成し、増幅トランジスタを第２電界効果トランジスタＱ２で構成することにより、高集積化及びノイズ耐性の向上を図ることが可能であり、本技術を適用した場合の有用性が高い。
増幅トランジスタは、スイッチング素子として機能する画素トランジスタ（選択トランジスタ，リセットトランジスタ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。
一方、増幅トランジスタは、スイッチング素子として機能する選択トランジスタやリセットトランジスタなどの画素トランジスタと比較して、光検出装置に搭載される個数が少ない。
したがって、スイッチング素子として機能する選択トランジスタやリセットトランジスタなどの画素トランジスタを第１電界効果トランジスタＱ１で構成し、増幅トランジスタを第２電界効果トランジスタＱ２で構成することにより、高集積化及びノイズ耐性の向上を図ることが可能であり、本技術を適用した場合の有用性が高い。
【0055】
≪第１実施形態の変形例≫
なお、上述の第１実施形態では、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々がｎチャネル導電型で構成された場合について説明したが、本技術は、第１及び第２電界効果トランジスタＱ１，Ｑ２がｐチャネル導電型で構成された場合にも適用することができる。
なお、上述の第１実施形態では、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々がｎチャネル導電型で構成された場合について説明したが、本技術は、第１及び第２電界効果トランジスタＱ１，Ｑ２がｐチャネル導電型で構成された場合にも適用することができる。
【0056】
また、本技術は、第１及び第２電界効果トランジスタＱ１，Ｑ２のうち、一方がｐチャネル導電型で構成され、他方がｎチャネル導電型で構成された場合にも適用することができる。
【0057】
また、上述の第１実施形態では、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々がエンハンスメント型で構成された場合について説明したが、本技術は、第１及び第２電界効果トランジスタＱ１，Ｑ２がディプレッション型で構成された場合にも適用することができる。
【0058】
また、本技術は、第１及び第２電界効果トランジスタＱ１，Ｑ２のうち、一方がエンハンスメント型で構成され、他方がディプレッション型で構成された場合にも適用することができる。
【0059】
〔第２実施形態〕
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
【0060】
【0061】
これに対し、図５及び図６に示すように、この第２実施形態に係る半導体装置１Ｂは、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々が、同一の半導体部２４に設けられた構成になっている。その他の構成は、概ね第１実施形態と同様である。
【0062】
図５及び図６に示すように、この第２実施形態の半導体層２は、Ｘ方向及びＹ方向において二次元状に広がるベース部４と、このベース部４から上方（Ｚ方向）に突出する島状の半導体部２４を含む。半導体部２４は、例えば、Ｙ方向に延伸している。そして、半導体部２４は、上面部２４ａ及び４つの側面部２４ｂ１，２４ｂ２，２４ｂ３，２４ｂ４を有するメサ状の直方体形状で構成されている。そして、半導体部２４は、Ｙ方向に延伸する第１部分２５と、この第１部分２５の長手方向（Ｙ方向）の一端側からＹ方向に向かって延伸する第２部分２６とを有する。第１部分２５の上面部２４ａでの幅Ｗ１は、第２部分２６の上面部２４ａでの幅Ｗ２よりも狭くなっている。換言すれば、第２部分２６の上面部２４ａでの幅Ｗ２は、第１部分２５の上面部２４ａでの幅Ｗ１よりも狭くなっている。そして、半導体部２４は、第１部分２５と第２部分２６との間に、半導体部２４の長手方向（Ｙ方向）と交差する一方向（短手方向）の幅が異なる段差部２７を有する。
【0063】
半導体部２４において、４つの側面部２４ｂ１，２４ｂ２，２４ｂ３，２４ｂ４のうち、２つの側面部２４ｂ１及び２４ｂ２は、Ｘ方向において互いに反対側に位置し、残りの２つの側面部２４ｂ３及び２４ｂ４は、Ｙ方向において互いに反対側に位置している。そして、４つの側面部２４ｂ１，２４ｂ２，２４ｂ３，２４ｂ４の各々は、各々の上面部２４ａ側が各々のベース部４側よりも内側に位置するように傾斜している。
【0064】
図６に示すように、半導体層２には、例えばｐ型の半導体領域からなるｐ型のウエル領域３が設けられている。このｐ型のウエル領域３は、半導体部２４の全域に設けられていると共に、ベース部４の半導体部２４側の表層部の全域に亘って設けられている。
【0065】
半導体層２のベース部４上には、半導体部２４を囲むようにして絶縁層７が設けられている。絶縁層７は、半導体層２のベース部４側とは反対側の表層部が平坦化されており、半導体部２４の高さ（突出量）と同程度の膜厚で構成されている。
【0066】
図５及び図６に示すように、この第２実施形態では、第１電界効果トランジスタＱ１は、半導体部２４の第１部分２５に設けられている。一方、第２電界効果トランジスタＱ２は、半導体部２４の第２部分２６に設けられている。そして、この第２実施形態では、第１電界効果トランジスタＱ１のチャネル形成部１５、ゲート電極１１及びゲート絶縁膜９が、半導体部２４の第１部分２５に設けられ、第２電界効果トランジスタＱ２のチャネル形成部１６、ゲート電極１２及びゲート絶縁膜１０が、半導体部２４の第１部分２５に設けられている。
【0067】
図５に示すように、上述した半導体部２４の段差部２７は、平面視で第１電界効果トランジスタＱ１のゲート電極１１と、第２電界効果トランジスタＱ２のゲート電極１２との間に設けられている。即ち、半導体部２４は、第１電界効果トランジスタＱ１のゲート電極１１と、第２電界効果トランジスタＱ２のゲート電極１２との間に、半導体部２４の長手方向（Ｙ方向）と交差する一方向の幅（Ｗ１，Ｗ２）が異なる段差部２７を有する。
【0068】
図５及び図６に示すように、この第２実施形態のゲート電極１１は、上述の第１実施形態のゲート電極１１と同様の構成になっている。具体的には、ゲート電極１１は、半導体部２４の第１部分２５の上面部５ａ側にゲート絶縁膜９を介して設けられた頭部（第１部分）１１ａと、この頭部１１ａと一体化され、かつ半導体部２４のＸ方向において互いに反対側に位置する２つの側面部２４ｂ１及び２４ｂ２の各々の外側にゲート絶縁膜９を介して設けられた２つの脚部１１ｂ１及び１１ｂ２（上述の第１実施形態の図２参照）と、を含む。
【0069】
また、図５及び図６に示すように、この第２実施形態のゲート電極１２においても、上述の第１実施形態のゲート電極１２と同様の構成になっている。具体的には、ゲート電極１２は、半導体部２４の第２部分２６の上面部５ａ側にゲート絶縁膜９を介して設けられた頭部（第１部分）１２ａと、この頭部１２ａと一体化され、かつ半導体部２４のＸ方向において互いに反対側に位置する２つの側面部２４ｂ１及び２４ｂ２の各々の外側にゲート絶縁膜１０を介して設けられた２つの脚部１２ｂ１及び１２ｂ２（上述の第１実施形態の図２参照）と、を含む。
【0070】
図６に示すように、この第２実施形態においても、第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１は、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２よりも厚くなっている。換言すれば、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２は、第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１よりも薄くなっている。
【0071】
図６に示すように、第１及び第２電界効果トランジスタＱ１，Ｑ２は、第１電界効果トランジスタＱ１の他方の主電極領域１３ｂと、第２電界効果トランジスタＱ２の一方の主電極領域１４ａと、を共有している。即ち、この第２実施形態の第１及び第２電界効果トランジスタＱ１，Ｑ２は、半導体部２４に直列接続で設けられている。
【0072】
この第２実施形態において、上述したように、第１電界効果トランジスタＱ１では、ゲート電極１１と重畳する半導体部２４の第１部分２５の上面部２４ａでの幅Ｗ１が、第２トランジスタＱ２のゲート電極１２と重畳する半導体部２４の第２部分２６の上面部２４ａでの幅Ｗ２よりも狭くなっている。また、第１電界効果トランジスタＱ１では、ゲート絶縁膜９の膜厚Ｔ１が、第２電界効果トランジスタＱ２のゲート絶縁膜１０の膜厚Ｔ２よりも厚くなっている。
【0073】
一方、第２電界効果トランジスタＱ２では、ゲート電極１２と重畳する半導体部２４の第２部分２６の上面部２４ａでの幅Ｗ２が、第１電界効果トランジスタＱ１のゲート電極１１と重畳する半導体部２４の第１部分２５の上面部２４ａでの幅Ｗ１よりも広くなっている。また、第２電界効果トランジスタＱ２では、ゲート絶縁膜１０の膜厚Ｔ２が、第１電界効果トランジスタＱ１のゲート絶縁膜９の膜厚Ｔ１よりも薄くなっている。
【0074】
したがって、この第２実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
【0075】
また、この第２実施形態の第１及び第２電界効果トランジスタＱ１，Ｑ２は、第１電界効果トランジスタＱ１の他方の主電極領域１３ｂと、第２電界効果トランジスタＱ２の一方の主電極領域１４ａとを共有しているので、この第１及び第２電界効果トランジスタＱ１，Ｑ２を含む回路の占有面積を、上述の第１実施形態の第１及び第２電界効果トランジスタＱ１，Ｑ２を含む回路の占有面積と比較して、より縮小することが可能である。
【0076】
なお、この第２実施形態では、半導体部２４が本技術の「半導体部」の一具体例に相当する。そして、半導体部２４の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当する。そして、半導体部２４の第１部分２５の幅Ｗ１及び第２部分２６の幅Ｗ２が、本技術の「半導体部の上面部での一方向の幅」の一具体例に相当する。
【0077】
≪第２実施形態の変形例≫
なお、上述の第２実施形態では、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々がｎチャネル導電型で構成された場合について説明したが、本技術は、同一の半導体部２４に設けられる第１及び第２電界効果トランジスタＱ１，Ｑ２がｐチャネル導電型で構成された場合にも適用することができる。
なお、上述の第２実施形態では、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々がｎチャネル導電型で構成された場合について説明したが、本技術は、同一の半導体部２４に設けられる第１及び第２電界効果トランジスタＱ１，Ｑ２がｐチャネル導電型で構成された場合にも適用することができる。
【0078】
また、本技術は、同一の半導体部２４に設けられる第１及び第２電界効果トランジスタＱ１，Ｑ２のうち、一方がｐチャネル導電型で構成され、他方がｎチャネル導電型で構成された場合にも適用することができる。但し、この場合は、第１電界効果トランジスタＱ１の他方の主電極領域１３ｂと第２電界効果トランジスタＱ２の一方の主電極領域１４ａとを個別に構成する必要がある。
【0079】
また、上述の第２実施形態では、第１及び第２電界効果トランジスタＱ１，Ｑ２の各々がエンハンスメント型で構成された場合について説明したが、本技術は、同一の半導体部２４に設けられる第１及び第２電界効果トランジスタＱ１，Ｑ２がディプレッション型で構成された場合にも適用することができる。
【0080】
また、本技術は、同一の半導体部２４に設けられる第１及び第２電界効果トランジスタＱ１，Ｑ２のうち、一方がエンハンスメント型で構成され、他方がディプレッション型で構成された場合にも適用することができる。
【0081】
〔第３実施形態〕
この第３実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置に本技術を適用した一例について、図７から図１０を用いて説明する。
この第３実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置に本技術を適用した一例について、図７から図１０を用いて説明する。
【0082】
≪固体撮像装置の全体構成≫
まず、固体撮像装置１Ｃの全体構成について説明する。
図７に示すように、本技術の第７実施形態に係る固体撮像装置１Ｃは、平面視したときの二次元平面形状が方形状の半導体チップ１０２を主体に構成されている。即ち、固体撮像装置１Ｃは半導体チップ１０２に搭載されており、半導体チップ１０２を固体撮像装置１Ｃとみなすことができる。この固体撮像装置１Ｃ（２０１）は、図１２に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
まず、固体撮像装置１Ｃの全体構成について説明する。
図７に示すように、本技術の第７実施形態に係る固体撮像装置１Ｃは、平面視したときの二次元平面形状が方形状の半導体チップ１０２を主体に構成されている。即ち、固体撮像装置１Ｃは半導体チップ１０２に搭載されており、半導体チップ１０２を固体撮像装置１Ｃとみなすことができる。この固体撮像装置１Ｃ（２０１）は、図１２に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
【0083】
図７に示すように、固体撮像装置１Ｃが搭載された半導体チップ１０２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部１０２Ａと、この画素アレイ部１０２Ａの外側に画素アレイ部１０２Ａを囲むようにして設けられた周辺部１０２Ｂとを備えている。
【0084】
画素アレイ部１０２Ａは、例えば図１２に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部１０２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素１０３が行列状に配置されている。換言すれば、画素１０３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0085】
図７に示すように、周辺部１０２Ｂには、複数のボンディングパッド１１４が配置されている。複数のボンディングパッド１１４の各々は、例えば、半導体チップ１０２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１１４の各々は、半導体チップ１０２と外部装置とを電気的に接続する入出力端子として機能する。
【0086】
＜ロジック回路＞
半導体チップ１０２は、図８に示すロジック回路１１３を備えている。ロジック回路１１３は、図８に示すように、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７及び制御回路１０８などを含む。ロジック回路１１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
半導体チップ１０２は、図８に示すロジック回路１１３を備えている。ロジック回路１１３は、図８に示すように、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７及び制御回路１０８などを含む。ロジック回路１１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
【0087】
垂直駆動回路１０４は、例えばシフトレジスタによって構成されている。垂直駆動回路１０４は、所望の画素駆動線１１０を順次選択し、選択した画素駆動線１１０に画素１０３を駆動するためのパルスを供給し、各画素１０３を行単位で駆動する。即ち、垂直駆動回路１０４は、画素アレイ部１０２Ａの各画素１０３を行単位で順次垂直方向に選択走査し、各画素１０３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素１０３からの画素信号を、垂直信号線１１１を通してカラム信号処理回路１０５に供給する。
【0088】
カラム信号処理回路１０５は、例えば画素１０３の列毎に配置されており、１行分の画素１０３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路１０５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
【0089】
水平駆動回路１０６は、例えばシフトレジスタによって構成されている。水平駆動回路１０６は、水平走査パルスをカラム信号処理回路１０５に順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から信号処理が行われた画素信号を水平信号線１１２に出力させる。
【0090】
出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
【0091】
制御回路１０８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、生成したクロック信号や制御信号を、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等に出力する。
【0092】
＜画素の回路構成＞
図９に示すように、複数の画素１０３の各々の画素１０３は、光電変換領域１２１及び画素回路（読出し回路）１１５を備えている。光電変換領域１２１は、光電変換部１２４と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。画素回路１１５は、光電変換領域１２１の電荷保持領域ＦＤと電気的に接続されている。この第３実施形態では、一例として１つの画素１０３に１つの画素回路１１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１１５を複数の画素１０３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素１０３で１つの画素回路１１５を共有する回路構成としてもよい。
図９に示すように、複数の画素１０３の各々の画素１０３は、光電変換領域１２１及び画素回路（読出し回路）１１５を備えている。光電変換領域１２１は、光電変換部１２４と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。画素回路１１５は、光電変換領域１２１の電荷保持領域ＦＤと電気的に接続されている。この第３実施形態では、一例として１つの画素１０３に１つの画素回路１１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１１５を複数の画素１０３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素１０３で１つの画素回路１１５を共有する回路構成としてもよい。
【0093】
図９に示す光電変換部１２４は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１２４は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
【0094】
図９に示す転送トランジスタＴＲは、光電変換部１２４で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１２４のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
【0095】
図９に示す電荷保持領域ＦＤは、光電変換部１２４から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
【0096】
光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤを含む光電変換領域１２１は、後述する第２半導体層としての半導体層１３０（図１０参照）に搭載されている。
【0097】
図９に示す画素回路１１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、この信号電荷に基づく画素信号に変換して出力する。換言すれば、画素回路１１５は、光電変換素子ＰＤで光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。画素回路１１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
【0098】
画素回路１１５に含まれる画素トランジスタのうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、スイッチング素子として機能し、増幅トランジスタＡＭＰは、増幅素子として機能する。即ち、画素回路１１５は、用途が異なる電界効果トランジスタを含む。
なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
【0099】
図９に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
【0100】
選択トランジスタＳＥＬは、ソースが垂直信号線１１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１１０（図８参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
【0101】
リセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１１０（図８参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
【0102】
切替トランジスタＦＤＧは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、画素駆動線１１０（図８参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
【0103】
なお、選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び電荷保持領域ＦＤと電気的に接続される。
【0104】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１２４で生成された信号電荷を電荷保持領域ＦＤに転送する。
【0105】
リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１１５からの画素信号の出力タイミングを制御する。
【0106】
増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１２４で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１１（ＶＳＬ）を介してカラム信号処理回路１０５に出力する。
【0107】
切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
【0108】
この第３実施形態に係る固体撮像装置１Ｃの動作時には、画素１０３の光電変換部１２４で生成された信号電荷が画素１０３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が画素回路１１５により読み出されて、画素回路１１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１１に流れる。また、画素回路１１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
【0109】
≪固体撮像装置の縦断面構造≫
次に、半導体チップ１０２（固体撮像装置１Ｃ）の縦断面構造について、図１０を用いて説明する。図１０は、図７の画素アレイ部における縦断面構造を示す模式的縦断面図であり、図面を見易くするため、図７に対して上下が反転している。
次に、半導体チップ１０２（固体撮像装置１Ｃ）の縦断面構造について、図１０を用いて説明する。図１０は、図７の画素アレイ部における縦断面構造を示す模式的縦断面図であり、図面を見易くするため、図７に対して上下が反転している。
【0110】
＜半導体チップ＞
図１０に示すように、半導体チップ１０２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層１３０と、この半導体層１３０の第１の面Ｓ１側に設けられた絶縁層１３１と、この絶縁層１３１の半導体層１３０側とは反対側に設けられた半導体層２と、を備えている。
図１０に示すように、半導体チップ１０２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層１３０と、この半導体層１３０の第１の面Ｓ１側に設けられた絶縁層１３１と、この絶縁層１３１の半導体層１３０側とは反対側に設けられた半導体層２と、を備えている。
【0111】
また、半導体チップ１０２は、半導体層１３０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化層１４１、カラーフィルタ層１４２及びレンズ層１４３などを備えている。
【0112】
半導体層１３０は、例えば単結晶シリコンで構成されている。
【0113】
平坦化層１４１は、例えば酸化シリコン膜で構成されている。そして、平坦化層１４１は、半導体層１３０の第２の面Ｓ２（光入射面）側が凹凸のない平坦面となるように、画素アレイ部１０２Ａにおいて、半導体層１３０の第２の面Ｓ２側の全体を覆っている。
【0114】
カラーフィルタ層１４２には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などのカラーフィルタが画素１０３毎に設けられ、半導体チップ１０２の光入射面側から入射した入射光を色分離する。
【0115】
レンズ層１４３には、照射光を集光し、集光した光を光電変換領域１２１に効率良く入射させるマイクロレンズが画素１０３毎に設けられている。
【0116】
図１０に示すように、この第３実施形態の半導体層２は、上述の第１実施形態の図２に示す半導体層２と同様の構成になっており、半導体層２の半導体部５に電界効果トランジスタＱ１が設けられ、半導体層２の半導体部６に電界効果トランジスタＱ２が設けられている。そして、半導体層２のベース部４上には、半導体部５及び６を囲むようにして絶縁層７が設けられている。この第３実施形態の第１及び第２電界効果トランジスタＱ１，Ｑ２は、上述の第１実施形態の第１及び第２電界効果トランジスタＱ１，Ｑ２と同様の構成になっている。
【0117】
ここで、この第３実施形態では、半導体部５が本技術の「半導体部」の一具体例に相当する。そして、半導体部５の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当し、半導体部６の長手方向（Ｙ方向）と交差する短手方向（Ｘ方向）が、本技術の「半導体部の一方向」の一具体例に相当する。
また、この第３実施形態では、半導体部５の幅Ｗ１及び半導体部６の幅Ｗ２が、本技術の「半導体部の上面部での一方向の幅」の一具体例に相当する。
また、この第３実施形態では、半導体部５の幅Ｗ１及び半導体部６の幅Ｗ２が、本技術の「半導体部の上面部での一方向の幅」の一具体例に相当する。
【0118】
半導体層１３０は、半導体層２の半導体部５及び６と重畳して配置されている。即ち、半導体チップ１０２は、半導体層１３０と半導体層２とを、各々の厚さ方向（Ｚ方向）に積層した２段階構造になっている。
【0119】
この第３実施形態において、図９に示す光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤの各々は、詳細に図示していないが、図１０に示す半導体層１３０に設けられている。
一方、図９の画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、詳細に図示していないが、図１０に示す半導体層２に設けられている。そして、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、増幅トランジスタとして機能する増幅トランジスタＡＭＰは、第２電界効果トランジスタＱ２で構成されている。また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、スイッチング素子として機能する選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、詳細に図示していないが、第１電界効果トランジスタＱ１で構成されている。図１０では、一例として、選択トランジスタＳＥＬを図示している。リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧの各々は、図示していないが、半導体部５及び６とは異なる他の半導体部に設けられている。そして、この他の半導体部も半導体部５と同様の構成になっており、半導体部５を参照して説明すると上面部５ａでの幅Ｗ１が半導体部６の上面部での幅Ｗ２よりも狭くなっている。
一方、図９の画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、詳細に図示していないが、図１０に示す半導体層２に設けられている。そして、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、増幅トランジスタとして機能する増幅トランジスタＡＭＰは、第２電界効果トランジスタＱ２で構成されている。また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、スイッチング素子として機能する選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、詳細に図示していないが、第１電界効果トランジスタＱ１で構成されている。図１０では、一例として、選択トランジスタＳＥＬを図示している。リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧの各々は、図示していないが、半導体部５及び６とは異なる他の半導体部に設けられている。そして、この他の半導体部も半導体部５と同様の構成になっており、半導体部５を参照して説明すると上面部５ａでの幅Ｗ１が半導体部６の上面部での幅Ｗ２よりも狭くなっている。
【0120】
即ち、画素回路１１５は、第２電界効果トランジスタＱ２で構成された増幅トランジスタＡＭＰと、この増幅トランジスタＡＭＰと電気的に接続され、かつ第１電界効果トランジスタＱ１で構成されたスイッチング素子（スイッチングトランジスタ）としての画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）とを含む。
【0121】
≪第３実施形態の主な効果≫
この第３実施形態に係る固体撮像装置１Ｃは、上述したように、画素回路１１５に含まれる画素トランジスタのうち、スイッチング素子として機能する選択トランジスタＳＥＬが、半導体部５に設けられた第１電界効果トランジスタＱ１で構成されている。また、画素回路１１５に含まれる画素トランジスタのうち、スイッチング素子として機能するリセットトランジスタＲＳＴ及び切替トランジスタＦＤＧの各々が、半導体部５と同様の構成の他の半導体部に設けられた第１電界効果トランジスタＱ１で構成されている。そして、画素回路１１５に含まれる画素トランジスタのうち、増幅素子として機能する増幅トランジスタＡＭＰが、半導体部６に設けられた第２電界効果トランジスタＱ２で構成されている。
したがって、この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
この第３実施形態に係る固体撮像装置１Ｃは、上述したように、画素回路１１５に含まれる画素トランジスタのうち、スイッチング素子として機能する選択トランジスタＳＥＬが、半導体部５に設けられた第１電界効果トランジスタＱ１で構成されている。また、画素回路１１５に含まれる画素トランジスタのうち、スイッチング素子として機能するリセットトランジスタＲＳＴ及び切替トランジスタＦＤＧの各々が、半導体部５と同様の構成の他の半導体部に設けられた第１電界効果トランジスタＱ１で構成されている。そして、画素回路１１５に含まれる画素トランジスタのうち、増幅素子として機能する増幅トランジスタＡＭＰが、半導体部６に設けられた第２電界効果トランジスタＱ２で構成されている。
したがって、この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
【0122】
ここで、増幅トランジスタＡＭＰは、スイッチング素子として機能する画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。
一方、増幅トランジスタＡＭＰは、スイッチング素子として機能する選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧなどの画素トランジスタと比較して、画素アレイ部２Ａに搭載される個数が少ない。
したがって、スイッチング素子として機能する選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧなどの画素トランジスタを第１電界効果トランジスタＱ１で構成し、増幅トランジスタＡＭＰを第２電界効果トランジスタＱ２で構成することにより、高集積化及びノイズ耐性の向上を図ることが可能であり、本技術を適用した場合の有用性が高い。
一方、増幅トランジスタＡＭＰは、スイッチング素子として機能する選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧなどの画素トランジスタと比較して、画素アレイ部２Ａに搭載される個数が少ない。
したがって、スイッチング素子として機能する選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧなどの画素トランジスタを第１電界効果トランジスタＱ１で構成し、増幅トランジスタＡＭＰを第２電界効果トランジスタＱ２で構成することにより、高集積化及びノイズ耐性の向上を図ることが可能であり、本技術を適用した場合の有用性が高い。
【0123】
また、画素回路１１５に含まれる画素トランジスタは、光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤが設けられた半導体層１３０とは異なる半導体層２に設けられているので、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の配置自由度を高めることができると共に、同一の半導体層に光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤや画素トランジスタを設けた場合と比較して、より高集積化及びノイズ耐性の向上を図ることが可能である。
【0124】
≪第３実施形態の変形例≫
なお、画素回路１１５に含まれるスイッチング素子としての画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）の少なくとも何れか１つを電界効果トランジスタＱ１で構成してもよい。
なお、画素回路１１５に含まれるスイッチング素子としての画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）の少なくとも何れか１つを電界効果トランジスタＱ１で構成してもよい。
【0125】
また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）のうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧの少なくとも何れか１つを図５及び図６に示す第１電界効果トランジスタＱ１で構成し、増幅トランジスタＡＭＰを図５及び図６に示す第２電界効果トランジスタＱ２で構成してもよい。
【0126】
また、図５及び図６に示す半導体部２４の第１部分２５に第１電界効果トランジスタＱ１で構成された複数のスイッチング素子を設け、第２部分２６に第２電界効果トランジスタＱ２からなる増幅トランジスタＡＭＰを設けた構成としてもよい。
【0127】
〔第４実施形態〕
上述の第１実施形態から第３実施形態では、頭部１１ａと、２つの脚部１１ｂ１及び１１ｂ２とを含むゲート電極１１、並びに、頭部１２ａと、２つの脚部１２ｂ１及び１２ｂ２とを含むゲート電極１２について説明した。しかしながら、ゲート電極１１及び１２の脚部は２つに限定されるものではない。例えば、図１１に示すように、３つの脚部１１ｂ１，１１ｂ２，１１ｂ３を含むゲート電極１１、並びに、３つの脚部１２ｂ１，１２ｂ２，１２ｂ３を含むゲート電極１２であってもよく、また、図示していないが、４つ以上の脚部を含むゲート電極１１、並びに、４つ以上の脚部を含むゲート電極１２であってもよい。この場合、半導体部５（半導体部２４の第１部分２５）の数は、ゲート電極１１の脚部の数をｎとしたとき、ｎ－１となり、半導体部６（半導体部２４の第２部分２６）の数は、ゲート電極１２の脚部の数をｎとしたとき、ｎ－１となる。この場合においても、本技術を適用することができる。
上述の第１実施形態から第３実施形態では、頭部１１ａと、２つの脚部１１ｂ１及び１１ｂ２とを含むゲート電極１１、並びに、頭部１２ａと、２つの脚部１２ｂ１及び１２ｂ２とを含むゲート電極１２について説明した。しかしながら、ゲート電極１１及び１２の脚部は２つに限定されるものではない。例えば、図１１に示すように、３つの脚部１１ｂ１，１１ｂ２，１１ｂ３を含むゲート電極１１、並びに、３つの脚部１２ｂ１，１２ｂ２，１２ｂ３を含むゲート電極１２であってもよく、また、図示していないが、４つ以上の脚部を含むゲート電極１１、並びに、４つ以上の脚部を含むゲート電極１２であってもよい。この場合、半導体部５（半導体部２４の第１部分２５）の数は、ゲート電極１１の脚部の数をｎとしたとき、ｎ－１となり、半導体部６（半導体部２４の第２部分２６）の数は、ゲート電極１２の脚部の数をｎとしたとき、ｎ－１となる。この場合においても、本技術を適用することができる。
【0128】
〔第５実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【0129】
図１２は、本技術の第５実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
【0130】
図１２に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として、本技術の第３実施形態に係る固体撮像装置１Ｃを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
【0131】
光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
【0132】
このような構成により、第９実施形態の電子機器２００では、固体撮像装置２０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
【0133】
なお、上述の実施形態の固体撮像装置を適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
【0134】
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Ｔime of Ｆlight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
【0135】
〔その他の実施形態〕
上述の第１実施形態では、Ｙ方向に延伸する直方体形状の半導体部５，６の各々に第１及び第２電界効果トランジスタＱ１，Ｑ２が個別に設けられた場合について説明した。しかしながら、本技術は直方体形状の半導体部５，６に限定されない。
例えば、平面形状がＬ字形状で構成された半導体部の隅角部にチャネル形成部及びゲート電極が設けられた電界効果トランジスタにも本技術を適用することができる。
上述の第１実施形態では、Ｙ方向に延伸する直方体形状の半導体部５，６の各々に第１及び第２電界効果トランジスタＱ１，Ｑ２が個別に設けられた場合について説明した。しかしながら、本技術は直方体形状の半導体部５，６に限定されない。
例えば、平面形状がＬ字形状で構成された半導体部の隅角部にチャネル形成部及びゲート電極が設けられた電界効果トランジスタにも本技術を適用することができる。
【0136】
また、上述の第１実施形態から第４実施形態では、半導体部として、半導体層２のベース部４と一体化された島状の半導体部５，６，２４について説明した。しかしながら、本技術はベース部４と一体化された島状の半導体部５，６，２４に限定されない。
例えば、本技術は、絶縁層上に半導体部が設けられたＳＯＩ（Silicon On Insulator）構造においても適用することができる。この場合、半導体部は、上面部とは反対側に絶縁層と接する底面部を有する。
例えば、本技術は、絶縁層上に半導体部が設けられたＳＯＩ（Silicon On Insulator）構造においても適用することができる。この場合、半導体部は、上面部とは反対側に絶縁層と接する底面部を有する。
【0137】
なお、本技術は、以下のような構成としてもよい。
（１）
第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い、
半導体装置。
（２）
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、異なる前記半導体部に設けられている、上記（１）に記載の半導体装置。
（３）
前記第１及び第２電界効果トランジスタの各々は、同一の前記半導体部に設けられている、上記（１）に記載の半導体装置。
（４）
前記第１及び第２電界効果トランジスタの各々は、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に備え、
前記第１及び第２電界効果トランジスタは、各々の前記一対の主電極領域のうちの一方が共有されている、上記（３）に記載の半導体装置。
（５）
前記半導体部は、前記第１及び第２電界効果トランジスタの各々の前記ゲート電極の間に前記一方向の幅が異なる段差部を有する、上記（３）又は（４）に記載の半導体装置。
（６）
前記第１電界効果トランジスタは、スイッチング素子であり、
前記第２電界効果トランジスタは、増幅トランジスタである、上記（１）から（５）の何れかに記載の半導体装置。
（７）
光電変換素子と、前記光電変換素子で光電変換された信号電荷を画素信号に変換する画素回路とを更に備え、
前記画素回路は、前記第２電界効果トランジスタで構成された増幅トランジスタと、前記増幅トランジスタと電気的に接続され、かつ前記第１電界効果トランジスタで構成されたスイッチング素子とを含む、上記（１）から（５）の何れかに記載の半導体装置。
（８）
平面視で前記半導体部と重畳して配置され、かつ前記光電変換素子が設けられた半導体層を更に備えている、上記（７）に記載の半導体装置。
（９）
前記第１及び第２電界効果トランジスタのうち、一方がｐチャネル導電型で構成され、他方がｎチャネル導電型で構成されている、上記（１）から（８）の何れかに記載の半導体装置。
（１０）
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長い、上記（１）から（９）の何れかに記載の半導体装置。
（１１）
前記第１電界効果トランジスタのゲート長は、２００ｎｍ以下である、上記（１）から（１０）の何れかに記載の半導体装置。
（１２）
前記第１電界効果トランジスタの前記半導体層の上面部での幅と前記第２電界効果トランジスタの前記半導体層の上面部での幅との差分は、１０ｎｍ以上である、上記（１）から（１１）の何れかに記載の半導体装置。
（１３）
前記第１電界効果トランジスタの前記ゲート絶縁膜と前記第２電界効果トランジスタの前記ゲート絶縁膜との膜厚の差分は、前記半導体層の上面部で１ｎｍ以上である、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体層から出力される信号に信号処理を行う信号処理回路と、
を備えた電子機器であって、
前記半導体装置は、
用途が異なる第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い。
（１）
第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い、
半導体装置。
（２）
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、異なる前記半導体部に設けられている、上記（１）に記載の半導体装置。
（３）
前記第１及び第２電界効果トランジスタの各々は、同一の前記半導体部に設けられている、上記（１）に記載の半導体装置。
（４）
前記第１及び第２電界効果トランジスタの各々は、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に備え、
前記第１及び第２電界効果トランジスタは、各々の前記一対の主電極領域のうちの一方が共有されている、上記（３）に記載の半導体装置。
（５）
前記半導体部は、前記第１及び第２電界効果トランジスタの各々の前記ゲート電極の間に前記一方向の幅が異なる段差部を有する、上記（３）又は（４）に記載の半導体装置。
（６）
前記第１電界効果トランジスタは、スイッチング素子であり、
前記第２電界効果トランジスタは、増幅トランジスタである、上記（１）から（５）の何れかに記載の半導体装置。
（７）
光電変換素子と、前記光電変換素子で光電変換された信号電荷を画素信号に変換する画素回路とを更に備え、
前記画素回路は、前記第２電界効果トランジスタで構成された増幅トランジスタと、前記増幅トランジスタと電気的に接続され、かつ前記第１電界効果トランジスタで構成されたスイッチング素子とを含む、上記（１）から（５）の何れかに記載の半導体装置。
（８）
平面視で前記半導体部と重畳して配置され、かつ前記光電変換素子が設けられた半導体層を更に備えている、上記（７）に記載の半導体装置。
（９）
前記第１及び第２電界効果トランジスタのうち、一方がｐチャネル導電型で構成され、他方がｎチャネル導電型で構成されている、上記（１）から（８）の何れかに記載の半導体装置。
（１０）
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長い、上記（１）から（９）の何れかに記載の半導体装置。
（１１）
前記第１電界効果トランジスタのゲート長は、２００ｎｍ以下である、上記（１）から（１０）の何れかに記載の半導体装置。
（１２）
前記第１電界効果トランジスタの前記半導体層の上面部での幅と前記第２電界効果トランジスタの前記半導体層の上面部での幅との差分は、１０ｎｍ以上である、上記（１）から（１１）の何れかに記載の半導体装置。
（１３）
前記第１電界効果トランジスタの前記ゲート絶縁膜と前記第２電界効果トランジスタの前記ゲート絶縁膜との膜厚の差分は、前記半導体層の上面部で１ｎｍ以上である、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体層から出力される信号に信号処理を行う信号処理回路と、
を備えた電子機器であって、
前記半導体装置は、
用途が異なる第１及び第２電界効果トランジスタを備え、
前記第１及び第２電界効果トランジスタの各々は、
上面部及び側面部を含む半導体部に設けられたチャネル形成部と、
前記半導体部の一方向において前記上面部及び側面部に亘って設けられたゲート電極と、
前記半導体部と前記ゲート電極との間に設けられたゲート絶縁膜と、
を備え、
前記第１トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅が、前記第２トランジスタの前記ゲート電極と重畳する前記半導体層の上面部での前記一方向の幅よりも狭く、
前記第２トランジスタの前記ゲート絶縁膜の膜厚が、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも薄い。
【0138】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0139】
１Ａ，１Ｂ， 半導体装置
１Ｃ 固体撮像装置
２ 半導体層
３ ウエル領域
４ ベース部
５ 半導体部
５ａ 上面部
５ｃ１，５ｃ２，５ｃ３，５ｃ４ 側面部
６ 半導体部
６ａ 上面部
６ｃ１，６ｃ２，６ｃ３，６ｃ４ 側面部
７ 絶縁層
９，１０ゲート絶縁膜
１１，１２ ゲート電極
１１ａ，１２ａ 頭部（第１部分）
１１ｂ１，１１ｂ２，１１ｂ３，１２ｂ１，１２ｂ２，１２ｂ３ 脚部（第２部分）
１３ａ，１３ｂ，１４ａ，１４ｂ 主電極領域
１５，１６ チャネル形成部
１７ 絶縁層
１８ａ，１８ｂ，１８ｃ コンタクト電極
１９ａ，１９ｂ，１９ｃ コンタクト電極
２１ａ，２１ｂ，２１ｃ 配線
２２ａ，２２ｂ，２２ｃ 配線
２４ 半導体部
２４ａ 上面部
２４ｂ１，２４ｂ２，２４ｂ３，２４ｂ４ 側面部
２５ 第１部分
２６ 第２部分
１０２ 半導体チップ
１０２Ａ 画素アレイ部
１０２Ｂ 周辺部
１０３ 画素
１０４ 垂直駆動回路
１０５ カラム信号処理回路
１０６ 水平駆動回路
１０７ 出力回路
１０８ 制御回路
１１０ 画素駆動線
１１１ 垂直信号線
１１３ ロジック回路
１１４ ボンディングパッド
１１５ 読出し回路
１３０ 半導体層（第２半導体層）
１３１ 配線層
１４１ 平坦化層
１４２ フィルタ層
１４３ レンズ層
２００ 電子機器
２０１ 固体撮像装置
２０２ 光学レンズ
２０３ シャッタ装置
２０４ 駆動回路
２０５ 信号処理回路
２０６ 入射光
ＡＭＰ 増幅トランジスタ
ＦＤ 電荷保持領域
ＦＤＧ 切替トランジスタ
ＰＤ 光電変換素子
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＴＲ 転送トランジスタ
１Ｃ 固体撮像装置
２ 半導体層
３ ウエル領域
４ ベース部
５ 半導体部
５ａ 上面部
５ｃ１，５ｃ２，５ｃ３，５ｃ４ 側面部
６ 半導体部
６ａ 上面部
６ｃ１，６ｃ２，６ｃ３，６ｃ４ 側面部
７ 絶縁層
９，１０ゲート絶縁膜
１１，１２ ゲート電極
１１ａ，１２ａ 頭部（第１部分）
１１ｂ１，１１ｂ２，１１ｂ３，１２ｂ１，１２ｂ２，１２ｂ３ 脚部（第２部分）
１３ａ，１３ｂ，１４ａ，１４ｂ 主電極領域
１５，１６ チャネル形成部
１７ 絶縁層
１８ａ，１８ｂ，１８ｃ コンタクト電極
１９ａ，１９ｂ，１９ｃ コンタクト電極
２１ａ，２１ｂ，２１ｃ 配線
２２ａ，２２ｂ，２２ｃ 配線
２４ 半導体部
２４ａ 上面部
２４ｂ１，２４ｂ２，２４ｂ３，２４ｂ４ 側面部
２５ 第１部分
２６ 第２部分
１０２ 半導体チップ
１０２Ａ 画素アレイ部
１０２Ｂ 周辺部
１０３ 画素
１０４ 垂直駆動回路
１０５ カラム信号処理回路
１０６ 水平駆動回路
１０７ 出力回路
１０８ 制御回路
１１０ 画素駆動線
１１１ 垂直信号線
１１３ ロジック回路
１１４ ボンディングパッド
１１５ 読出し回路
１３０ 半導体層（第２半導体層）
１３１ 配線層
１４１ 平坦化層
１４２ フィルタ層
１４３ レンズ層
２００ 電子機器
２０１ 固体撮像装置
２０２ 光学レンズ
２０３ シャッタ装置
２０４ 駆動回路
２０５ 信号処理回路
２０６ 入射光
ＡＭＰ 増幅トランジスタ
ＦＤ 電荷保持領域
ＦＤＧ 切替トランジスタ
ＰＤ 光電変換素子
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＴＲ 転送トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】