特開 2023-116227 出力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023116227

(43)【公開日】2023-08-22

(54)【発明の名称】出力回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20230815BHJP

   H03H 11/28 20060101ALI20230815BHJP

【ＦＩ】

H03K19/0175 220

H03H11/28

【審査請求】未請求

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2022018910

(22)【出願日】2022-02-09

(71)【出願人】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】100165179

【弁理士】

【氏名又は名称】田▲崎▼ 聡

(74)【代理人】

【識別番号】100126664

【弁理士】

【氏名又は名称】鈴木 慎吾

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(72)【発明者】

【氏名】佐藤 正敏

【テーマコード（参考）】

5J056

5J098

【Ｆターム（参考）】

5J056BB17

5J056BB18

5J056DD02

5J056DD51

5J056FF08

5J098AA02

5J098AA03

5J098AA11

5J098AA14

5J098AB01

5J098AB11

5J098AB31

5J098AC28

5J098AD02

5J098AD20

5J098AD21

(57)【要約】

【課題】出力波形にサグが発生することを抑制することができる出力回路を提供する。
【解決手段】入力波形のＡＣカップリング回路を構成するコンデンサと、前記コンデンサとベースが接続されるとともにエミッタに出力端が接続されるバイポーラトランジスタから構成される第１トランジスタ、または、前記コンデンサとゲートが接続されるとともにソースに出力端が接続されるＭＯＳトランジスタから構成される第２トランジスタのいずれかであるトランジスタと、前記コンデンサに対して並列に設けられ、並列用コンデンサと並列用抵抗との直列接続から構成される回路部と、を備える出力回路。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力波形のＡＣカップリング回路を構成するコンデンサと、
前記コンデンサとベースが接続されるとともにエミッタに出力端が接続されるバイポーラトランジスタから構成される第１トランジスタ、または、前記コンデンサとゲートが接続されるとともにソースに出力端が接続されるＭＯＳトランジスタから構成される第２トランジスタのいずれかであるトランジスタと、
前記コンデンサに対して並列に設けられ、並列用コンデンサと並列用抵抗との直列接続から構成される回路部と、
を備える出力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、出力回路に関する。

【背景技術】

【0002】

様々な分野でＡＣカップリング回路が用いられている（例えば、特許文献１参照。）。
ＡＣカップリング回路は、入力された電圧信号から直流（ＤＣ：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）成分を除去して交流（ＡＣ：Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）成分を抽出する。

【0003】

例えば、ＡＣカップリングでレベルシフトした電圧信号をバイポーラトランジスタのエミッタフォロアもしくはＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソースフォロアで出力する出力回路が知られている。当該出力回路は、例えば、小振幅の電圧出力方式で、ディジタル信号を出力する。

【0004】

図３は、背景技術に係る出力回路１０１の概略的な構成の一例を示す図である。
出力回路１０１は、波形発生部１１１と、コンデンサ１１２と、コンデンサ１１３と、バイアス電源１１４と、抵抗１１５と、トランジスタ１１６と、電源１１７と、出力端１１８と、抵抗１１９と、を備える。
なお、これらの回路素子の接続関係は、図１に示される出力回路１の該当部分と同様であり、ここでは詳細な説明を省略する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平５－１４１６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、図３に示される出力回路１０１では、いわゆるサグが出力波形に発生してしまうといった問題があった。サグは、例えば、瞬時の電圧低下を表す。

【0007】

これについて具体的に説明する。
図４（Ａ）は、背景技術に係る出力回路１０１の入力波形２０１１の一例を示す図である。
図４（Ｂ）は、背景技術に係る出力回路１０１の出力波形２０１２の一例を示す図である。
図４（Ａ）および図４（Ｂ）のそれぞれに示されるグラフにおいて、横軸は時間を表しており、縦軸はレベル（電圧のレベル）を表している。

【0008】

ここで、入力波形２０１１としては、図２（Ａ）に示される入力波形１０１１と同じ波形を例示してある。
また、図４（Ｂ）には、オフセット電圧２０２１を示してある。図３および図４の例では、オフセット電圧２０２１は、図２（Ａ）に示されるオフセット電圧１０２１と同様である。

【0009】

図３に示される出力回路１０１では、処理されるディジタル信号が高周波である場合には波形の崩れはない。
しかしながら、出力回路１０１では、図４（Ｂ）に示されるように、処理されるディジタル信号がＡＣカップリングの時定数以下である場合には、波形（例えば、方形波）のハイレベル（Ｈ）およびロウレベル（Ｌ）の平坦部が斜めになるサグが発生してしまう。このため、低い周波数では、出力回路１０１を使用することができなかった。
なお、このようなサグは、コンデンサ１１２の蓄電荷が抜けることで発生する。

【0010】

本開示は、このような事情を考慮してなされたもので、出力波形にサグが発生することを抑制することができる出力回路を提供することを課題とする。

【課題を解決するための手段】

【0011】

一態様は、入力波形のＡＣカップリング回路を構成するコンデンサと、前記コンデンサとベースが接続されるとともにエミッタに出力端が接続されるバイポーラトランジスタから構成される第１トランジスタ、または、前記コンデンサとゲートが接続されるとともにソースに出力端が接続されるＭＯＳトランジスタから構成される第２トランジスタのいずれかであるトランジスタと、前記コンデンサに対して並列に設けられ、並列用コンデンサと並列用抵抗との直列接続から構成される回路部と、を備える出力回路である。

【発明の効果】

【0012】

本開示によれば、出力回路において、出力波形にサグが発生することを抑制することができる。

【図面の簡単な説明】

【0013】

【図1】実施形態に係る出力回路の概略的な構成の一例を示す図である。

【図2】（Ａ）は実施形態に係る出力回路の入力波形の一例を示す図であり、（Ｂ）は実施形態に係る出力回路の出力波形の一例を示す図である。

【図3】背景技術に係る出力回路の概略的な構成の一例を示す図である。

【図4】（Ａ）は背景技術に係る出力回路の入力波形の一例を示す図であり、（Ｂ）は背景技術に係る出力回路の出力波形の一例を示す図である。

【発明を実施するための形態】

【0014】

以下、図面を参照し、本開示の実施形態について説明する。

【0015】

［出力回路］
図１は、実施形態に係る出力回路１の概略的な構成の一例を示す図である。
出力回路１は、波形発生部１１と、第１コンデンサ１３と、第２コンデンサ１２と、バイアス電源１４と、第１抵抗１５と、トランジスタ１６と、電源１７と、出力端１８と、第３抵抗１９と、回路部２１と、を備える。
回路部２１は、第３コンデンサ３１と、第２抵抗３２と、を備える。

【0016】

ここで、図１に示される出力回路１は、図３に示される出力回路１０１と比べて、回路部２１が追加された構成となっている。なお、各回路素子のパラメーター（例えば、容量、または、抵抗値など）は、図１に示される出力回路１と図３に示される出力回路１０１とで異なっていてもよい。
また、図１の例では、第２コンデンサ１２を用いてＡＣカップリング回路が構成されている。

【0017】

図１の例では、波形発生部１１が入力信号の波形（入力波形）を発生する。当該波形としては、例えば、方形波（矩形波と呼ばれてもよい。）の波形が用いられる。
例えば、波形発生部１１は、出力回路１の外部の回路から行われる制御によって、入力波形を発生させてもよい。
図１の例では、トランジスタ１６として、バイポーラトランジスタが用いられている。

【0018】

出力回路１における回路素子の接続関係について説明する。
波形発生部１１の一端は、グランドと接続されている。
波形発生部１１の他端と、第２コンデンサ１２の一端と、第３コンデンサ３１の一端と、が接続されている。
第３コンデンサ３１の他端と、第２抵抗３２の一端と、が接続されている。
第１コンデンサ１３の一端は、グランドと接続されている。

【0019】

バイアス電源１４の一端（図１の例では、負側）は、グランドと接続されている。
バイアス電源１４の他端（図１の例では、正側）と、第１抵抗１５の一端と、が接続されている。
第２コンデンサ１２の他端と、第１コンデンサ１３の他端と、第１抵抗１５の他端と、第２抵抗３２の他端と、トランジスタ１６のベースと、が接続されている。

【0020】

電源１７と、トランジスタ１６のコレクタと、が接続されている。
第３抵抗１９の一端は、グランドと接続されている。
トランジスタ１６のエミッタと、第３抵抗１９の他端と、が接続されている。ここで、トランジスタ１６のエミッタと第３抵抗１９の他端との間に、出力端１８が設けられている。

【0021】

第１コンデンサ１３の容量をＣ_１で表す。
第２コンデンサ１２の容量をＣ_２で表す。
第３コンデンサ３１の容量をＣ_３で表す。
第１抵抗１５の抵抗値をＲ_１で表す。
第２抵抗３２の抵抗値をＲ_２で表す。
入力（ＩＮ）の波形の電圧（ハイレベル（Ｈ）とロウレベル（Ｌ）との電位差）をＶｉで表す。
出力（ＯＵＴ）の波形のオフセット電圧をＶ_{ｏｆｆｓｅｔ}で表す。
バイアス電源１４の電圧（バイアス電圧）をＶ_ｂｉａｓで表す。
トランジスタ１６のベース－エミッタ間の電圧をＶ_ＢＥで表す。

【0022】

図２（Ａ）は、実施形態に係る出力回路１の入力波形１０１１の一例を示す図である。
図１の例では、入力波形１０１１は、波形発生部１１により発生する波形である。
図２（Ｂ）は、実施形態に係る出力回路１の出力波形１０１２の一例を示す図である。
図１の例では、出力波形１０１２は、出力端１８から出力される波形である。
図２（Ａ）および図２（Ｂ）のそれぞれに示されるグラフにおいて、横軸は時間を表しており、縦軸はレベル（電圧のレベル）を表している。
また、図２（Ｂ）には、オフセット電圧１０２１を示してある。

【0023】

ここで、オフセット電圧Ｖ_{ｏｆｆｓｅｔ}は、式（１）により表される。

【0024】

［数１］
Ｖ_{ｏｆｆｓｅｔ} ＝ Ｖ_ｂｉａｓ － Ｖ_ＢＥ ・・（１）

【0025】

オフセット電圧１０２１を基準（中心電圧）として、出力波形１０１２のハイレベル（Ｈ）とロウレベル（Ｌ）との間の電位差（振幅）は、式（２）で表される。

【0026】

［数２］
電位差 ＝ ｛Ｃ_２／（Ｃ_１＋Ｃ_２）｝・Ｖｉ ・・（２）

【0027】

ここで、出力波形１０１２は、入力波形１０１１の振幅（電圧Ｖｉ）が容量Ｃ_１と容量Ｃ_２により分圧された結果に基づいている。
本実施形態では、式（３）に示される比の関係について、容量Ｃ_１と容量Ｃ_２との関係と、抵抗値Ｒ_１と抵抗値Ｒ_２との関係とを合わせる。
また、容量Ｃ１および容量Ｃ２に電荷を供給できるように、容量Ｃ３を大きい値に設定する。
なお、式（３）は理想的な式であり、現実では調整により多少ずれてもよい。

【0028】

［数３］
｛Ｃ_２／（Ｃ_１＋Ｃ_２）｝ ＝ ｛Ｒ_１／（Ｒ_１＋Ｒ_２）｝
Ｃ_３ ＞＞ Ｃ_１＋Ｃ_２
・・（３）

【0029】

このような設定により、出力回路１では、出力波形１０１２の電圧が一定値（ハイレベル（Ｈ）の値あるいはロウレベル（Ｌ）の値）に対して斜めに変化するサグを補償することができる。
出力回路１では、例えば、第２コンデンサ１２だけだとサグが発生するような波形部分に、回路部２１の第３コンデンサ３１の蓄電荷が注入されることで、サグの発生を抑制することができる。

【0030】

ここで、図１の例では、出力回路１において、トランジスタ１６としてバイポーラトランジスタが用いられて、ＡＣカップリングでレベルシフトした電圧信号を当該バイポーラトランジスタのエミッタフォロアで出力する場合を示したが、これに限られない。
例えば、トランジスタ１６としては、バイポーラトランジスタの代わりに、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられてもよい。この場合、出力回路１において、ＡＣカップリングでレベルシフトした電圧信号を当該ＭＯＳトランジスタのソースフォロアで出力する。また、この場合、当該ＭＯＳトランジスタのゲート、ドレイン、ソースが、それぞれ、バイポーラトランジスタのベース、コレクタ、エミッタの代わりに配置される。

【0031】

図１の例では、出力回路１では、例えば、小振幅の電圧出力方式で、ディジタル信号を出力する。
具体例として、波形発生部１１は、出力が大きいＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）の回路を用いて構成されてもよい。このような場合においても、出力回路１では、容量Ｃ_２と容量Ｃ_３との分圧により、出力を小さくすることが可能である。
また、図１の例において、出力回路１では、バイアス電圧（バイアス電流）を生成する回路において、第１抵抗１５の代わりに電流源が用いられてもよい。

【0032】

以上のように、本実施形態に係る出力回路１では、ＡＣカップリングの容量（本実施形態では、容量Ｃ_２）に並列に、第３コンデンサ３１（容量Ｃ_３）と第２抵抗３２（抵抗値Ｒ_２）とを直列に接続した回路部２１を備えている。そして、回路部２１の容量Ｃ_３と抵抗値Ｒ_２を適度に選択することで、出力波形１０１２を平坦にするようにサグを補償することができる。

【0033】

したがって、本実施形態に係る出力回路１では、サグが補償されることで、例えば、低い周波数領域まで出力周波数を下げることができる。
このように、本実施形態に係る出力回路１では、出力波形１０１２にサグが発生することを抑制することができる。
本実施形態に係る出力回路１では、例えば、簡易な回路を用いて、波形のサグの改善を実現することができる。

【0034】

例えば、従来技術では、ＡＣカップリングでレベルシフトした出力をバイポーラエミッタフォロア等で出力する集積回路の出力回路において、出力する周波数を下げるとＡＣカップリングの時定数の影響で出力波形の平坦部が斜めになるサグが発生する。
これに対して、本実施形態に係る出力回路１では、例えば、時定数をそのまま同じ値として、容量（Ｃ）と抵抗（Ｒ）からなる回路を付加することで、平坦部のサグを容易に水平に補正することができる。

【0035】

一構成例として、出力回路１は、入力波形のＡＣカップリング回路を構成するコンデンサ（本実施形態では、第２コンデンサ１２）と、当該コンデンサとベースが接続されるとともにエミッタに出力端が接続されるバイポーラトランジスタから構成される第１トランジスタ（図１の例）、または、当該コンデンサとゲートが接続されるとともにソースに出力端が接続されるＭＯＳトランジスタから構成される第２トランジスタ（図１とは別の例）のいずれかであるトランジスタ（本実施形態では、トランジスタ１６）と、当該コンデンサに対して並列に設けられ、並列用コンデンサ（本実施形態では、第３コンデンサ３１）と並列用抵抗（本実施形態では、第２抵抗３２）との直列接続から構成される回路部（本実施形態では、回路部２１）と、を備える。

【0036】

ここで、本実施形態に係る出力回路１は、例えば、ＥＣＬ（Ｅｍｉｔｔｅｒ－Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路などに適用されてもよい。

【0037】

以上、この開示の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この開示の要旨を逸脱しない範囲の設計等も含まれる。

【符号の説明】

【0038】

１、１０１…出力回路、１１、１１１…波形発生部、１２…第２コンデンサ、１３…第１コンデンサ、３１…第３コンデンサ、１１２、１１３…コンデンサ、１４、１１４…バイアス電源、１５…第１抵抗、１９…第３抵抗、３２…第２抵抗、１１５、１１９…抵抗、１６、１１６…トランジスタ、１７、１１７…電源、１８、１１８…出力端、２１…回路部、１０１１、２０１１…入力波形、１０１２、２０１２…出力波形、１０２１、２０２１…オフセット電圧

【図1】

【図2】

【図3】

【図4】