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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023117632
(43)【公開日】2023-08-24
(54)【発明の名称】降圧電源回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20230817BHJP
【ＦＩ】
H02M3/155 H
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2022020302
(22)【出願日】2022-02-14
(71)【出願人】
【識別番号】504180239
【氏名又は名称】国立大学法人信州大学
(74)【代理人】
【識別番号】100165179
【弁理士】
【氏名又は名称】田▲崎▼ 聡
(74)【代理人】
【識別番号】100188558
【弁理士】
【氏名又は名称】飯田 雅人
(74)【代理人】
【識別番号】100175824
【弁理士】
【氏名又は名称】小林 淳一
(74)【代理人】
【識別番号】100152272
【弁理士】
【氏名又は名称】川越 雄一郎
(74)【代理人】
【識別番号】100181722
【弁理士】
【氏名又は名称】春田 洋孝
(72)【発明者】
【氏名】宮地 幸祐
(72)【発明者】
【氏名】西島 和哉
(72)【発明者】
【氏名】梅木 亨真
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS05
5H730BB13
5H730BB82
5H730FG01
5H730XX03
5H730XX13
(57)【要約】
【課題】負荷増大時における降圧電源回路の出力電圧の低下を抑制する。
【解決手段】降圧電源回路が少なくとも第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）と第１ＬＳスイッチ（ＳＬ１）と第２ＬＳスイッチ（ＳＬ２）と第１ＨＳスイッチ（ＳＨ１）とフライングキャパシタ（ＣＦＬＹ１）と第２ＨＳスイッチ（ＳＨ２）と出力電圧低下抑制キャパシタ（ＣＡ）と出力電圧低下抑制スイッチ（ＳＡ）とを備え、ＳＡがオフ状態になる降圧電源回路の定常動作時に第１フェーズと第２フェーズと第３フェーズとが切り替わることによって負荷に電流が流れ、負荷の抵抗の減少に伴って負荷に流れる電流が増加する時である降圧電源回路の負荷増大時に、ＳＡがオン状態になり、入力直流電源からＳＨ１とＣＦＬＹ１とＬ２とを少なくとも介して負荷に電流が流れると共に、降圧電源回路の定常動作時にＣＡに蓄えられた電荷が、ＳＡとＬ１とを少なくとも介して負荷に流れる。
【選択図】図１
【解決手段】降圧電源回路が少なくとも第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）と第１ＬＳスイッチ（ＳＬ１）と第２ＬＳスイッチ（ＳＬ２）と第１ＨＳスイッチ（ＳＨ１）とフライングキャパシタ（ＣＦＬＹ１）と第２ＨＳスイッチ（ＳＨ２）と出力電圧低下抑制キャパシタ（ＣＡ）と出力電圧低下抑制スイッチ（ＳＡ）とを備え、ＳＡがオフ状態になる降圧電源回路の定常動作時に第１フェーズと第２フェーズと第３フェーズとが切り替わることによって負荷に電流が流れ、負荷の抵抗の減少に伴って負荷に流れる電流が増加する時である降圧電源回路の負荷増大時に、ＳＡがオン状態になり、入力直流電源からＳＨ１とＣＦＬＹ１とＬ２とを少なくとも介して負荷に電流が流れると共に、降圧電源回路の定常動作時にＣＡに蓄えられた電荷が、ＳＡとＬ１とを少なくとも介して負荷に流れる。
【選択図】図１
【特許請求の範囲】
【請求項1】
負荷に接続される第１インダクタと、
前記第１インダクタに並列に前記負荷に接続される第２インダクタと、
第１ローサイドスイッチと、
第２ローサイドスイッチと、
入力直流電源に接続される第１ハイサイドスイッチと、
前記第１ハイサイドスイッチに接続された第１フライングキャパシタと、
前記第１フライングキャパシタに並列に前記第１ハイサイドスイッチに接続された第２ハイサイドスイッチと、
前記第１ハイサイドスイッチに並列に接続された出力電圧低下抑制キャパシタと、
前記出力電圧低下抑制キャパシタに直列接続された出力電圧低下抑制スイッチとを少なくとも備える降圧電源回路であって、
前記第１インダクタの一方の端部と前記第２インダクタの一方の端部とが前記負荷に接続され、
前記第１インダクタの他方の端部が、前記第１ローサイドスイッチの一方の端部に接続され、
前記第１ローサイドスイッチの他方の端部がグランドに接続され、
前記第２インダクタの他方の端部が、前記第２ローサイドスイッチの一方の端部に接続され、
前記第２ローサイドスイッチの他方の端部が前記グランドに接続され、
前記出力電圧低下抑制スイッチがオフ状態になる前記降圧電源回路の定常動作時に、
少なくとも、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを少なくとも介して前記負荷に電流が流れると共に、前記グランドから前記第１ローサイドスイッチと前記第１インダクタとを介して前記負荷に電流が流れる第１フェーズと、
前記グランドから前記第２ローサイドスイッチと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記グランドから前記第１ローサイドスイッチと前記第１インダクタとを介して前記負荷に電流が流れる第２フェーズと、
前記グランドから前記第２ローサイドスイッチと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記第１フライングキャパシタから前記第２ハイサイドスイッチと前記第１インダクタとを少なくとも介して前記負荷に電流が流れる第３フェーズとが切り替わることによって、前記負荷に第１の大きさの電流が流れ、
前記負荷の抵抗の減少に伴って前記負荷に流れる電流が増加する時である前記降圧電源回路の負荷増大時に、
前記出力電圧低下抑制スイッチがオン状態になり、
前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを少なくとも介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第１インダクタとを少なくとも介して前記負荷に電流が流れる第４フェーズになり、前記負荷に前記第１の大きさより大きい第２の大きさの電流が流れる、
降圧電源回路。
前記第１インダクタに並列に前記負荷に接続される第２インダクタと、
第１ローサイドスイッチと、
第２ローサイドスイッチと、
入力直流電源に接続される第１ハイサイドスイッチと、
前記第１ハイサイドスイッチに接続された第１フライングキャパシタと、
前記第１フライングキャパシタに並列に前記第１ハイサイドスイッチに接続された第２ハイサイドスイッチと、
前記第１ハイサイドスイッチに並列に接続された出力電圧低下抑制キャパシタと、
前記出力電圧低下抑制キャパシタに直列接続された出力電圧低下抑制スイッチとを少なくとも備える降圧電源回路であって、
前記第１インダクタの一方の端部と前記第２インダクタの一方の端部とが前記負荷に接続され、
前記第１インダクタの他方の端部が、前記第１ローサイドスイッチの一方の端部に接続され、
前記第１ローサイドスイッチの他方の端部がグランドに接続され、
前記第２インダクタの他方の端部が、前記第２ローサイドスイッチの一方の端部に接続され、
前記第２ローサイドスイッチの他方の端部が前記グランドに接続され、
前記出力電圧低下抑制スイッチがオフ状態になる前記降圧電源回路の定常動作時に、
少なくとも、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを少なくとも介して前記負荷に電流が流れると共に、前記グランドから前記第１ローサイドスイッチと前記第１インダクタとを介して前記負荷に電流が流れる第１フェーズと、
前記グランドから前記第２ローサイドスイッチと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記グランドから前記第１ローサイドスイッチと前記第１インダクタとを介して前記負荷に電流が流れる第２フェーズと、
前記グランドから前記第２ローサイドスイッチと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記第１フライングキャパシタから前記第２ハイサイドスイッチと前記第１インダクタとを少なくとも介して前記負荷に電流が流れる第３フェーズとが切り替わることによって、前記負荷に第１の大きさの電流が流れ、
前記負荷の抵抗の減少に伴って前記負荷に流れる電流が増加する時である前記降圧電源回路の負荷増大時に、
前記出力電圧低下抑制スイッチがオン状態になり、
前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを少なくとも介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第１インダクタとを少なくとも介して前記負荷に電流が流れる第４フェーズになり、前記負荷に前記第１の大きさより大きい第２の大きさの電流が流れる、
降圧電源回路。
【請求項2】
前記出力電圧低下抑制キャパシタの一方の端部が、前記入力直流電源に接続され、
前記出力電圧低下抑制キャパシタの他方の端部が、前記出力電圧低下抑制スイッチの一方の端部に接続され、
前記出力電圧低下抑制スイッチの他方の端部が、前記第１インダクタの他方の端部に接続され、
前記第４フェーズでは、前記出力電圧低下抑制スイッチおよび前記第１ハイサイドスイッチがオン状態になると共に、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチがオフ状態になることによって、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第１インダクタとを介して前記負荷に電流が流れる、
請求項１に記載の降圧電源回路。
前記出力電圧低下抑制キャパシタの他方の端部が、前記出力電圧低下抑制スイッチの一方の端部に接続され、
前記出力電圧低下抑制スイッチの他方の端部が、前記第１インダクタの他方の端部に接続され、
前記第４フェーズでは、前記出力電圧低下抑制スイッチおよび前記第１ハイサイドスイッチがオン状態になると共に、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチがオフ状態になることによって、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第１インダクタとを介して前記負荷に電流が流れる、
請求項１に記載の降圧電源回路。
【請求項3】
第２の出力電圧低下抑制キャパシタを備え、
前記出力電圧低下抑制キャパシタの一方の端部が、前記入力直流電源に接続され、
前記出力電圧低下抑制キャパシタの他方の端部が、前記出力電圧低下抑制スイッチの一方の端部に接続され、
前記出力電圧低下抑制スイッチの他方の端部が、前記第２の出力電圧低下抑制キャパシタの一方の端部とに接続され、
前記第２の出力電圧低下抑制キャパシタの他方の端部が、前記第１インダクタの他方の端部に接続され、
前記第４フェーズでは、前記出力電圧低下抑制スイッチおよび前記第１ハイサイドスイッチがオン状態になると共に、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチがオフ状態になることによって、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第２の出力電圧低下抑制キャパシタと前記第１インダクタとを介して前記負荷に電流が流れる、
請求項１に記載の降圧電源回路。
前記出力電圧低下抑制キャパシタの一方の端部が、前記入力直流電源に接続され、
前記出力電圧低下抑制キャパシタの他方の端部が、前記出力電圧低下抑制スイッチの一方の端部に接続され、
前記出力電圧低下抑制スイッチの他方の端部が、前記第２の出力電圧低下抑制キャパシタの一方の端部とに接続され、
前記第２の出力電圧低下抑制キャパシタの他方の端部が、前記第１インダクタの他方の端部に接続され、
前記第４フェーズでは、前記出力電圧低下抑制スイッチおよび前記第１ハイサイドスイッチがオン状態になると共に、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチがオフ状態になることによって、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第２の出力電圧低下抑制キャパシタと前記第１インダクタとを介して前記負荷に電流が流れる、
請求項１に記載の降圧電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、降圧電源回路に関する。
【背景技術】
【0002】
近年、高降圧化と容量を用いるSwitched Capacitor（ＳＣ）電源が着目されている。
ＳＣ回路には直並列型、ラダー型（コッククロフト・ウォルトン型）、ディクソン型、フィボナッチ型など様々あるが、何れのＳＣ回路においても、シングルインダクタ方式では１つのインダクタが２つ以上のフライングキャパシタを並列に充放電することがある。この場合、各フェーズの開始時にスイッチを介した電荷再配分（ハードチャージ）によりこの不釣り合い分を解消するが、結果的にハードチャージによる損失が発生する。
ＳＣ回路には直並列型、ラダー型（コッククロフト・ウォルトン型）、ディクソン型、フィボナッチ型など様々あるが、何れのＳＣ回路においても、シングルインダクタ方式では１つのインダクタが２つ以上のフライングキャパシタを並列に充放電することがある。この場合、各フェーズの開始時にスイッチを介した電荷再配分（ハードチャージ）によりこの不釣り合い分を解消するが、結果的にハードチャージによる損失が発生する。
【0003】
このようなハードチャージを避けつつ、さらに降圧比を向上させる方法として２つのインダクタＬ１、Ｌ２を有するデュアルインダクタハイブリッドディクソン型コンバータが提案された（非特許文献１および非特許文献２参照）。デュアルインダクタハイブリッドディクソン型コンバータにおいては、各フライングキャパシタに流れる電流をインダクタの電流に一致させることでハードチャージを防ぎつつ、出力電圧はＤＶＩＮ／（２Ｎ）程度となり、降圧比をシングルインダクタの２倍にすることができる。また、負荷電流を２つのインダクタＬ１、Ｌ２に分割することができるので、インダクタのサイズを大きくすることなく負荷電流を増加することが可能である。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Ratul Das, Gab-Su Seo and Hanh-Phuc Le “A 120V-to-1.8V 91.5%-Efficient 36-W Dual-Inductor Hybrid Converter with Natural Soft-charging Operations for Direct Extreme Conversion Ratios” 2018 IEEE Energy Conversion Congress and Exposition (ECCE)
【非特許文献2】Tianshi Xie, Ratul Das, Gab-Su Seo, Dragan Maksimovic and Hanh-Phuc Le “Multiphase Control for Robust and Complete Soft-charging Operation of Dual Inductor Hybrid Converter” 2019 IEEE Applied Power Electronics Conference and Exposition (APEC)
【発明の概要】
【発明が解決しようとする課題】
【0005】
デュアルインダクタハイブリッドディクソン型コンバータはこのように優れた特徴を持っているが、負荷応答時の際、問題がある。デュアルインダクタハイブリッドディクソン型コンバータでは、出力負荷ＩＬＯＡＤが急に増えた場合、インダクタＬ１、Ｌ２を流れるインダクタ電流ＩＬ１、ＩＬ２は増加後の出力負荷ＩＬＯＡＤの２分の１（ＩＬＯＡＤ／２）まで増える必要がある。各インダクタ電流ＩＬ１、ＩＬ２はスイッチングノードＶＸ１、ＶＸ２（インダクタＬ１、Ｌ２の接続点）がハイレベルになっている時（インダクタ充電時）でしか増えない。しかし、このデュアルインダクタハイブリッドディクソン型コンバータは両方のスイッチングノードＶＸ１、ＶＸ２がともにハイレベルになる状態が許されないため、制御回路はスイッチングノードＶＸ１、ＶＸ２がともにハイレベルになることを避けるように制御する必要がある。その結果、両方のインダクタ電流ＩＬ１、ＩＬ２が同時に増えることができず、それぞれが増加後の出力負荷ＩＬＯＡＤの２分の１（ＩＬＯＡＤ／２）に追従するまでに時間がかかる。その間、出力平滑コンデンサＣＯＵＴから負荷へ電荷が供給され続け、電圧ＶＯＵＴが一時的に目標電圧から大きく下がってしまう。
【0006】
上述した問題点に鑑み、本発明は、負荷増大時における第１インダクタＬ１および第２インダクタＬ２と負荷との接続点の電圧ＶＯＵＴの低下を抑制することができる降圧電源回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、負荷に接続される第１インダクタと、前記第１インダクタに並列に前記負荷に接続される第２インダクタと、第１ローサイドスイッチと、第２ローサイドスイッチと、入力直流電源に接続される第１ハイサイドスイッチと、前記第１ハイサイドスイッチに接続された第１フライングキャパシタと、前記第１フライングキャパシタに並列に前記第１ハイサイドスイッチに接続された第２ハイサイドスイッチと、前記第１ハイサイドスイッチに並列に接続された出力電圧低下抑制キャパシタと、前記出力電圧低下抑制キャパシタに直列接続された出力電圧低下抑制スイッチとを少なくとも備える降圧電源回路であって、前記第１インダクタの一方の端部と前記第２インダクタの一方の端部とが前記負荷に接続され、前記第１インダクタの他方の端部が、前記第１ローサイドスイッチの一方の端部に接続され、前記第１ローサイドスイッチの他方の端部がグランドに接続され、前記第２インダクタの他方の端部が、前記第２ローサイドスイッチの一方の端部に接続され、前記第２ローサイドスイッチの他方の端部が前記グランドに接続され、前記出力電圧低下抑制スイッチがオフ状態になる前記降圧電源回路の定常動作時に、少なくとも、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを少なくとも介して前記負荷に電流が流れると共に、前記グランドから前記第１ローサイドスイッチと前記第１インダクタとを介して前記負荷に電流が流れる第１フェーズと、前記グランドから前記第２ローサイドスイッチと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記グランドから前記第１ローサイドスイッチと前記第１インダクタとを介して前記負荷に電流が流れる第２フェーズと、前記グランドから前記第２ローサイドスイッチと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記第１フライングキャパシタから前記第２ハイサイドスイッチと前記第１インダクタとを少なくとも介して前記負荷に電流が流れる第３フェーズとが切り替わることによって、前記負荷に第１の大きさの電流が流れ、前記負荷の抵抗の減少に伴って前記負荷に流れる電流が増加する時である前記降圧電源回路の負荷増大時に、前記出力電圧低下抑制スイッチがオン状態になり、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを少なくとも介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第１インダクタとを少なくとも介して前記負荷に電流が流れる第４フェーズになり、前記負荷に前記第１の大きさより大きい第２の大きさの電流が流れる、降圧電源回路である。
【0008】
本発明の一態様の降圧電源回路では、前記出力電圧低下抑制キャパシタの一方の端部が、前記入力直流電源に接続され、前記出力電圧低下抑制キャパシタの他方の端部が、前記出力電圧低下抑制スイッチの一方の端部に接続され、前記出力電圧低下抑制スイッチの他方の端部が、前記第１インダクタの他方の端部に接続され、前記第４フェーズでは、前記出力電圧低下抑制スイッチおよび前記第１ハイサイドスイッチがオン状態になると共に、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチがオフ状態になることによって、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第１インダクタとを介して前記負荷に電流が流れてもよい。
【0009】
本発明の一態様の降圧電源回路は、第２の出力電圧低下抑制キャパシタを備え、前記出力電圧低下抑制キャパシタの一方の端部が、前記入力直流電源に接続され、前記出力電圧低下抑制キャパシタの他方の端部が、前記出力電圧低下抑制スイッチの一方の端部に接続され、前記出力電圧低下抑制スイッチの他方の端部が、前記第２の出力電圧低下抑制キャパシタの一方の端部とに接続され、前記第２の出力電圧低下抑制キャパシタの他方の端部が、前記第１インダクタの他方の端部に接続され、前記第４フェーズでは、前記出力電圧低下抑制スイッチおよび前記第１ハイサイドスイッチがオン状態になると共に、前記第２ハイサイドスイッチ、前記第１ローサイドスイッチおよび前記第２ローサイドスイッチがオフ状態になることによって、前記入力直流電源から前記第１ハイサイドスイッチと前記第１フライングキャパシタと前記第２インダクタとを介して前記負荷に電流が流れると共に、前記入力直流電源から前記出力電圧低下抑制キャパシタと前記出力電圧低下抑制スイッチと前記第２の出力電圧低下抑制キャパシタと前記第１インダクタとを介して前記負荷に電流が流れてもよい。
【発明の効果】
【0010】
本発明によれば、負荷増大時における第１インダクタおよび第２インダクタと負荷との接続点の電圧の低下を抑制することができる降圧電源回路を提供することができる。
【図面の簡単な説明】
【0011】
【図1】第１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の一例を示す図である。
【図2】第１実施形態の降圧電源回路１のフェーズを説明するための図である。
【図3】第１実施形態の降圧電源回路１のフェーズを説明するための図である。
【図4】第１実施形態の降圧電源回路１の定常状態における動作波形の一例を示す波形図である。
【図5】第１実施形態の降圧電源回路１の負荷急増時における動作波形の一例を示す波形図である。
【図6】比較例の降圧電源回路が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路を示す図である。
【図7】比較例の降圧電源回路の負荷急増時における動作波形を示す波形図である。
【図8】第２実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図9】第３実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図10】第４実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図11】第５実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図12】第６実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図13】第８実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図14】第９実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図15】第１０実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図16】第１１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【図17】シミュレーション回路の概要を示す図である。
【図18】制御回路（Control）の内部の概要を示す図である。
【図19】制御回路の波形を示す図である。
【図20】ＶＩＮ＝２４Ｖ、ＶＯＵＴ＝１Ｖ、スイッチング周波数２．５ＭＨｚとしたときの負荷変動時のＶＯＵＴのシミュレーション波形を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明の降圧電源回路の実施形態について説明する。
【0013】
＜第１実施形態＞
図１は第１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の一例を示す図である。図２および図３は第１実施形態の降圧電源回路１のフェーズを説明するための図である。詳細には、図２（Ａ）は降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」を示しており、図２（Ｂ）は降圧電源回路１のフェーズ「ＰｈａｓｅＢ」を示しており、図３（Ａ）は降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」を示しており、図３（Ｂ）は降圧電源回路１のフェーズ「ＰｈａｓｅＣ」を示している。
図４は第１実施形態の降圧電源回路１の定常状態における動作波形の一例を示す波形図である。図５は第１実施形態の降圧電源回路１の負荷急増時における動作波形の一例を示す波形図である。
図１は第１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の一例を示す図である。図２および図３は第１実施形態の降圧電源回路１のフェーズを説明するための図である。詳細には、図２（Ａ）は降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」を示しており、図２（Ｂ）は降圧電源回路１のフェーズ「ＰｈａｓｅＢ」を示しており、図３（Ａ）は降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」を示しており、図３（Ｂ）は降圧電源回路１のフェーズ「ＰｈａｓｅＣ」を示している。
図４は第１実施形態の降圧電源回路１の定常状態における動作波形の一例を示す波形図である。図５は第１実施形態の降圧電源回路１の負荷急増時における動作波形の一例を示す波形図である。
【0014】
図１～図５に示す例では、第１実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、フライングキャパシタＣＦＬＹ１と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１の左側の端部）とインダクタＬ２の一方の端部（図１の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１の左側の端部）とインダクタＬ２の一方の端部（図１の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１の下側の端部）は接地されている。
【0015】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１の下側の端部）は、インダクタＬ２の他方の端部（図１の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図１の下側の端部）は、インダクタＬ１の他方の端部（図１の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１の下側の端部）は、インダクタＬ１の他方の端部（図１の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１の下側の端部）は、インダクタＬ１の他方の端部（図１の右側の端部）に接続されている。
【0016】
第１実施形態の降圧電源回路１の定常状態の動作には、図２（Ａ）および図４に示すフェーズ「ＰｈａｓｅＡ１」と、図２（Ｂ）および図４に示すフェーズ「ＰｈａｓｅＢ」と、図３（Ａ）および図４に示すフェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、図４および図５に示すように、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図２（Ａ）に示すように、フェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、図２（Ａ）の右側の矢印で示すように、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。詳細には、図４に示すように、インダクタＬ２を流れる電流ＩＬ２が増加する。また、図２（Ａ）の左側の矢印で示すように、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、図４に示すように、インダクタＬ１を流れる電流ＩＬ１が減少する。フェーズ「ＰｈａｓｅＡ１」では、フライングキャパシタＣＦＬＹ１とインダクタＬ２とが、エネルギーを蓄積する状態になり、インダクタＬ１が、エネルギーを放出する状態になる。
図４に示す電流ＩＬＯＡＤ／２は、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との平均に相当するものであり、負荷ＬＤを流れる電流ＩＬＯＡＤの２分の１に相当するものである。
詳細には、図４に示すように、フェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。また、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が増加する。
図２（Ａ）に示すように、フェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、図２（Ａ）の右側の矢印で示すように、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。詳細には、図４に示すように、インダクタＬ２を流れる電流ＩＬ２が増加する。また、図２（Ａ）の左側の矢印で示すように、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、図４に示すように、インダクタＬ１を流れる電流ＩＬ１が減少する。フェーズ「ＰｈａｓｅＡ１」では、フライングキャパシタＣＦＬＹ１とインダクタＬ２とが、エネルギーを蓄積する状態になり、インダクタＬ１が、エネルギーを放出する状態になる。
図４に示す電流ＩＬＯＡＤ／２は、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との平均に相当するものであり、負荷ＬＤを流れる電流ＩＬＯＡＤの２分の１に相当するものである。
詳細には、図４に示すように、フェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。また、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が増加する。
【0017】
図２（Ｂ）に示すように、フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１およびハイサイドスイッチＳＨ２がオフ状態になる。その結果、図２（Ｂ）の右側の矢印で示すように、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、図４に示すように、インダクタＬ２を流れる電流ＩＬ２が減少する。また、図２（Ｂ）の左側の矢印で示すように、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、図４に示すように、インダクタＬ１を流れる電流ＩＬ１が減少する。フェーズ「ＰｈａｓｅＢ」では、インダクタＬ１とインダクタＬ２とが、エネルギーを放出する状態になる。
詳細には、図４に示すように、フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。また、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が高い状態になる。
詳細には、図４に示すように、フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。また、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が高い状態になる。
【0018】
図３（Ａ）に示すように、フェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオフ状態になる。その結果、図３（Ａ）の右側の矢印で示すように、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、図４に示すように、インダクタＬ２を流れる電流ＩＬ２が減少する。また、図３（Ａ）の左側の矢印で示すように、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。詳細には、図４に示すように、インダクタＬ１を流れる電流ＩＬ１が増加する。フェーズ「ＰｈａｓｅＡ２」では、フライングキャパシタＣＦＬＹ１とインダクタＬ２とが、エネルギーを放出する状態になり、インダクタＬ１が、エネルギーを蓄積する状態になる。
詳細には、図４に示すように、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。また、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が減少する。
フェーズ「ＰｈａｓｅＡ２」の次に実行されるフェーズ「ＰｈａｓｅＢ」では、図４に示すように、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が低い状態になる。
図５に示すように、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図４に示すように、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。また、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が減少する。
フェーズ「ＰｈａｓｅＡ２」の次に実行されるフェーズ「ＰｈａｓｅＢ」では、図４に示すように、フライングキャパシタＣＦＬＹ１の電圧ＶＣＦＬＹ１が低い状態になる。
図５に示すように、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0019】
負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時には、図５に示すように、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。電流ＩＬＯＡＤの増加は、例えば、インダクタ電流ＩＬ１、インダクタ電流ＩＬ２、またはインダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴをモニターすることによって測定できる。図５は、フェーズ「ＰｈａｓｅＡ１」の時に降圧電源回路１の負荷が増大し、ＳＡがオン状態になる例である。出力電圧低下抑制スイッチＳＡがオン状態になってフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行されるのは、フェーズ「ＰｈａｓｅＡ１」のときに限定されない。他のフェーズ、例えば、フェーズ「ＰｈａｓｅＢ」、フェーズ「ＰｈａｓｅＡ２」のときも、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する場合があり、そのときも出力電圧低下抑制スイッチＳＡがオン状態になってフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行される。
図３（Ｂ）に示すように、フェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、図３（Ｂ）の右側の矢印で示すように、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、図５に示すように、インダクタＬ２を流れる電流ＩＬ２が増加する。また、図３（Ｂ）の左側の矢印で示すように、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、図５に示すように、インダクタＬ１を流れる電流ＩＬ１が増加する。フェーズ「ＰｈａｓｅＣ」では、フライングキャパシタＣＦＬＹ１とインダクタＬ２とが、エネルギーを蓄積する状態になり、出力電圧低下抑制キャパシタＣＡとインダクタＬ１とが、エネルギーを蓄積する状態になる。
詳細には、図５に示すように、フェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図５に示すように、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
なお、モニターしていたインダクタ電流ＩＬ１、インダクタ電流ＩＬ２、または電圧ＶＯＵＴが所定の値になったときに出力電圧低下抑制スイッチＳＡがオフ状態となり、フェーズ「ＰｈａｓｅＣ」の動作は終わり、降圧電源回路１は定常状態の動作（定常動作）となる。
図３（Ｂ）に示すように、フェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、図３（Ｂ）の右側の矢印で示すように、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、図５に示すように、インダクタＬ２を流れる電流ＩＬ２が増加する。また、図３（Ｂ）の左側の矢印で示すように、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、図５に示すように、インダクタＬ１を流れる電流ＩＬ１が増加する。フェーズ「ＰｈａｓｅＣ」では、フライングキャパシタＣＦＬＹ１とインダクタＬ２とが、エネルギーを蓄積する状態になり、出力電圧低下抑制キャパシタＣＡとインダクタＬ１とが、エネルギーを蓄積する状態になる。
詳細には、図５に示すように、フェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図５に示すように、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
なお、モニターしていたインダクタ電流ＩＬ１、インダクタ電流ＩＬ２、または電圧ＶＯＵＴが所定の値になったときに出力電圧低下抑制スイッチＳＡがオフ状態となり、フェーズ「ＰｈａｓｅＣ」の動作は終わり、降圧電源回路１は定常状態の動作（定常動作）となる。
【0020】
図６は比較例の降圧電源回路が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路を示す図である。図７は比較例の降圧電源回路の負荷急増時における動作波形を示す波形図である。
図６に示す比較例の降圧電源回路には、図１に示す出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとが備えられていない。
図７に示すように、比較例の降圧電源回路のフェーズ「ＰｈａｓｅＡ１」には、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」と同様に、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」と同様に、インダクタＬ２を流れる電流ＩＬ２が増加し、インダクタＬ１を流れる電流ＩＬ１が減少し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図７に示すように、比較例の降圧電源回路のフェーズ「ＰｈａｓｅＢ」には、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＢ」と同様に、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１およびハイサイドスイッチＳＨ２がオフ状態になる。その結果、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＢ」と同様に、インダクタＬ２を流れる電流ＩＬ２が減少し、インダクタＬ１を流れる電流ＩＬ１が減少し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図６に示す比較例の降圧電源回路には、図１に示す出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとが備えられていない。
図７に示すように、比較例の降圧電源回路のフェーズ「ＰｈａｓｅＡ１」には、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」と同様に、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」と同様に、インダクタＬ２を流れる電流ＩＬ２が増加し、インダクタＬ１を流れる電流ＩＬ１が減少し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図７に示すように、比較例の降圧電源回路のフェーズ「ＰｈａｓｅＢ」には、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＢ」と同様に、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１およびハイサイドスイッチＳＨ２がオフ状態になる。その結果、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＢ」と同様に、インダクタＬ２を流れる電流ＩＬ２が減少し、インダクタＬ１を流れる電流ＩＬ１が減少し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0021】
図７に示すように、比較例の降圧電源回路のフェーズ「ＰｈａｓｅＡ２」には、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」と同様に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオフ状態になる。その結果、図５に示す第１実施形態の降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」と同様に、インダクタＬ２を流れる電流ＩＬ２が減少し、インダクタＬ１を流れる電流ＩＬ１が増加し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
比較例の降圧電源回路において負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時には、第１実施形態の降圧電源回路１のようにフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行されることなく、フェーズ「ＰｈａｓｅＡ１」、「ＰｈａｓｅＢ」、「ＰｈａｓｅＡ２」のいずれかが、予め設定された順序どおり実行される。
図７に示す例のように、フェーズ「ＰｈａｓｅＡ１」の実行中に、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する場合には、インダクタＬ１を流れる電流ＩＬ１が減少し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態であるため、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計が、電流ＩＬＯＡＤ／２の値より小さくなり、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴが大きく低下してしまう。
フェーズ「ＰｈａｓｅＡ１」の後に実行されるフェーズ「ＰｈａｓｅＡ２」においても、インダクタＬ２を流れる電流ＩＬ２が減少し、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態であるため、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計が、依然として電流ＩＬＯＡＤ／２の値より小さくなり、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴの低下が続いてしまう。
比較例の降圧電源回路において負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時には、第１実施形態の降圧電源回路１のようにフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行されることなく、フェーズ「ＰｈａｓｅＡ１」、「ＰｈａｓｅＢ」、「ＰｈａｓｅＡ２」のいずれかが、予め設定された順序どおり実行される。
図７に示す例のように、フェーズ「ＰｈａｓｅＡ１」の実行中に、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する場合には、インダクタＬ１を流れる電流ＩＬ１が減少し、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態であるため、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計が、電流ＩＬＯＡＤ／２の値より小さくなり、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴが大きく低下してしまう。
フェーズ「ＰｈａｓｅＡ１」の後に実行されるフェーズ「ＰｈａｓｅＡ２」においても、インダクタＬ２を流れる電流ＩＬ２が減少し、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態であるため、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計が、依然として電流ＩＬＯＡＤ／２の値より小さくなり、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴの低下が続いてしまう。
【0022】
それに対し、第１実施形態の降圧電源回路１では、上述したように、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、図５に示すように、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。フェーズ「ＰｈａｓｅＣ」では、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。詳細には、インダクタＬ２を流れる電流ＩＬ２が増加すると共に、インダクタＬ１を流れる電流ＩＬ１が増加する。
そのため、第１実施形態の降圧電源回路１では、図６および図７に示す比較例の降圧電源回路よりも、負荷増大時におけるインダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴの低下を抑制することができる。
図１に示す例では、出力電圧低下抑制キャパシタＣＡの一方の端部（図１の上側の端部）が、入力直流電源ＶＩＮに接続され、出力電圧低下抑制キャパシタＣＡの他方の端部（図１の下側の端部）が、出力電圧低下抑制スイッチＳＡの一方の端部（図１の上側の端部）に接続され、出力電圧低下抑制スイッチＳＡの他方の端部（図１の下側の端部）が、インダクタＬ１の他方の端部（図１の右側の端部）に接続されているが、他の例では、出力電圧低下抑制スイッチＳＡの一方の端部が入力直流電源ＶＩＮに接続され、出力電圧低下抑制スイッチＳＡの他方の端部が出力電圧低下抑制キャパシタＣＡの一方の端部に接続され、出力電圧低下抑制キャパシタＣＡの他方の端部がインダクタＬ１に接続（出力電圧低下抑制スイッチＳＡと出力電圧低下抑制キャパシタＣＡとが直列接続）されていてもよい。
そのため、第１実施形態の降圧電源回路１では、図６および図７に示す比較例の降圧電源回路よりも、負荷増大時におけるインダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴの低下を抑制することができる。
図１に示す例では、出力電圧低下抑制キャパシタＣＡの一方の端部（図１の上側の端部）が、入力直流電源ＶＩＮに接続され、出力電圧低下抑制キャパシタＣＡの他方の端部（図１の下側の端部）が、出力電圧低下抑制スイッチＳＡの一方の端部（図１の上側の端部）に接続され、出力電圧低下抑制スイッチＳＡの他方の端部（図１の下側の端部）が、インダクタＬ１の他方の端部（図１の右側の端部）に接続されているが、他の例では、出力電圧低下抑制スイッチＳＡの一方の端部が入力直流電源ＶＩＮに接続され、出力電圧低下抑制スイッチＳＡの他方の端部が出力電圧低下抑制キャパシタＣＡの一方の端部に接続され、出力電圧低下抑制キャパシタＣＡの他方の端部がインダクタＬ１に接続（出力電圧低下抑制スイッチＳＡと出力電圧低下抑制キャパシタＣＡとが直列接続）されていてもよい。
【0023】
図１～図５に示す第１実施形態の降圧電源回路１の定常動作時は、図６および図７に示す比較例の降圧電源回路の定常動作時と同様である。第１実施形態の降圧電源回路１の定常動作時に、出力電圧低下抑制スイッチＳＡをオンする必要は原則ない。ただし、出力電圧低下抑制キャパシタＣＡにかかる電圧を調整するなどの時に出力電圧低下抑制スイッチＳＡをオンすることはあり得る。
【0024】
上述したように、図１～図５に示す第１実施形態の降圧電源回路１では、電流ＩＬＯＡＤが急増した際に、フェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行されるため、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２とを同時に増加させることができる。その結果、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計が、負荷ＬＤを流れる電流ＩＬＯＡＤに追随するまでに要する時間を、図６および図７に示す比較例の降圧電源回路より短くすることができる。また、過渡応答（電流ＩＬＯＡＤが急増した際）におけるインダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴの低下を、図６および図７に示す比較例の降圧電源回路より抑制することができる。
【0025】
図１～図５に示す第１実施形態の降圧電源回路１では、電流ＩＬＯＡＤが急減した際に、例えばフェーズ「ＰｈａｓｅＢ」の動作を割り込んで実行する（フェーズ「ＰｈａｓｅＢ」の動作期間を通常よりも長くする）ことによって、インダクタＬ１を流れる電流ＩＬ１とインダクタＬ２を流れる電流ＩＬ２との合計を、負荷ＬＤを流れる電流ＩＬＯＡＤに早期に追随させることができる。
【0026】
他の例では、出力電圧低下抑制キャパシタＣＡが、ハイサイドスイッチＳＨ１およびハイサイドスイッチＳＨ２を駆動するドライバ（図示せず）のブートストラップ容量としての機能を有していてもよい。
【0027】
＜第２実施形態＞
以下、本発明の降圧電源回路の第２実施形態について説明する。
第２実施形態の降圧電源回路１は、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様に構成されている。従って、第２実施形態の降圧電源回路１によれば、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第２実施形態について説明する。
第２実施形態の降圧電源回路１は、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様に構成されている。従って、第２実施形態の降圧電源回路１によれば、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様の効果を奏することができる。
【0028】
図８は第２実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0029】
図８に示す例では、第２実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、フライングキャパシタＣＦＬＹ１と、第２の出力電圧低下抑制キャパシタとして機能するフライングキャパシタＣＦＬＹ２と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。この例で示すように、降圧電源回路に用いられるフライングキャパシタは第２の出力電圧低下抑制キャパシタとしての機能を兼務することが可能であり、この場合、キャパシタの部品点数が少なくなるというメリットがある。後述する他の実施形態（図１０、図１２、図１３、図１５に対応する実施形態）においても同様である。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図８の左側の端部）とインダクタＬ２の一方の端部（図８の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図８の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図８の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図８の下側の端部）は接地されている。インダクタＬ２の他方の端部（図８の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図８の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図８の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図８の左側の端部）とインダクタＬ２の一方の端部（図８の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図８の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図８の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図８の下側の端部）は接地されている。インダクタＬ２の他方の端部（図８の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図８の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図８の下側の端部）は接地されている。
【0030】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図８の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図８の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図８の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図８の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図８の下側の端部）は、インダクタＬ２の他方の端部（図８の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図８の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図８の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図８の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図８の下側の端部）は、インダクタＬ２の他方の端部（図８の左側の端部）に接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図８の下側の端部）は、インダクタＬ１の他方の端部（図８の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図８の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図８の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図８の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図８の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図８の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図８の上側の端部）とに接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図８の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図８の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図８の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図８の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図８の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図８の上側の端部）とに接続されている。
【0031】
図８に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、後述するフェーズ「ＰｈａｓｅＡ３」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0032】
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２およびハイサイドスイッチＳＨ３がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0033】
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0034】
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図８に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図８に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0035】
図８に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図８に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図８に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図８に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0036】
第２実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第２実施形態の降圧電源回路１の第２例）は、図８に示す第２実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0037】
第２実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0038】
第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２およびハイサイドスイッチＳＨ３がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0039】
第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図８に示す例と同様に、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第２実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図８に示す例と同様に、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第２実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0040】
第２実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第２実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第２実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第２実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0041】
＜第３実施形態＞
以下、本発明の降圧電源回路の第３実施形態について説明する。
第３実施形態の降圧電源回路１は、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様に構成されている。従って、第３実施形態の降圧電源回路１によれば、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第３実施形態について説明する。
第３実施形態の降圧電源回路１は、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様に構成されている。従って、第３実施形態の降圧電源回路１によれば、後述する点を除き、上述した第１実施形態の降圧電源回路１と同様の効果を奏することができる。
【0042】
図９は第３実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0043】
図９に示す例では、第３実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、フライングキャパシタＣＦＬＹ１と、フライングキャパシタＣＦＬＹ２と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図９の左側の端部）とインダクタＬ２の一方の端部（図９の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図９の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図９の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図９の下側の端部）は接地されている。インダクタＬ２の他方の端部（図９の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図９の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図９の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図９の左側の端部）とインダクタＬ２の一方の端部（図９の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図９の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図９の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図９の下側の端部）は接地されている。インダクタＬ２の他方の端部（図９の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図９の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図９の下側の端部）は接地されている。
【0044】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図９の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図９の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図９の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図９の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図９の下側の端部）は、インダクタＬ２の他方の端部（図９の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図９の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図９の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図９の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図９の下側の端部）は、インダクタＬ２の他方の端部（図９の左側の端部）に接続されている。フライングキャパシタＣＦＬＹ２の他方の端部（図９の下側の端部）は、インダクタＬ１の他方の端部（図９の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図９の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図９の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図９の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図９の下側の端部）は、インダクタＬ１の他方の端部（図９の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図９の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図９の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図９の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図９の下側の端部）は、インダクタＬ１の他方の端部（図９の右側の端部）に接続されている。
【0045】
図９に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0046】
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２およびハイサイドスイッチＳＨ３がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0047】
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0048】
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図９に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図９に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0049】
図９に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図９に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図９に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図９に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0050】
第３実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第３実施形態の降圧電源回路１の第２例）は、図９に示す第３実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0051】
第３実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0052】
第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２およびハイサイドスイッチＳＨ３がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0053】
第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第３実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第３実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0054】
第３実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第３実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第３実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第３実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0055】
＜第４施形態＞
以下、本発明の降圧電源回路の第４実施形態について説明する。
第４実施形態の降圧電源回路１は、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様に構成されている。従って、第４実施形態の降圧電源回路１によれば、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第４実施形態について説明する。
第４実施形態の降圧電源回路１は、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様に構成されている。従って、第４実施形態の降圧電源回路１によれば、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様の効果を奏することができる。
【0056】
図１０は第４実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0057】
図１０に示す例では、第４実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、フライングキャパシタＣＦＬＹ１と、第２の出力電圧低下抑制キャパシタとして機能するフライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１０の左側の端部）とインダクタＬ２の一方の端部（図１０の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１０の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１０の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１０の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１０の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１０の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１０の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１０の左側の端部）とインダクタＬ２の一方の端部（図１０の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１０の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１０の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１０の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１０の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１０の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１０の下側の端部）は接地されている。
【0058】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１０の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１０の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１０の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１０の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１０の下側の端部）は、インダクタＬ２の他方の端部（図１０の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図１０の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１０の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１０の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１０の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１０の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１０の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１０の下側の端部）は、インダクタＬ２の他方の端部（図１０の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１０の下側の端部）は、インダクタＬ１の他方の端部（図１０の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１０の下側の端部）は、インダクタＬ１の他方の端部（図１０の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１０の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１０の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１０の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１０の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１０の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１０の上側の端部）とに接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１０の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１０の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１０の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１０の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１０の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１０の上側の端部）とに接続されている。
【0059】
図１０に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、後述するフェーズ「ＰｈａｓｅＡ４」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0060】
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0061】
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0062】
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0063】
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１０に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１０に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0064】
図１０に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１０に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１０に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１０に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0065】
第４実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第４実施形態の降圧電源回路１の第２例）は、図１０に示す第４実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0066】
第４実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0067】
第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0068】
第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第４実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第４実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0069】
第４実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第４実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第４実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第４実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0070】
＜第５実施形態＞
以下、本発明の降圧電源回路の第５実施形態について説明する。
第５実施形態の降圧電源回路１は、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様に構成されている。従って、第５実施形態の降圧電源回路１によれば、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第５実施形態について説明する。
第５実施形態の降圧電源回路１は、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様に構成されている。従って、第５実施形態の降圧電源回路１によれば、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様の効果を奏することができる。
【0071】
図１１は第５実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0072】
図１１に示す例では、第５実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、フライングキャパシタＣＦＬＹ１と、フライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１１の左側の端部）とインダクタＬ２の一方の端部（図１１の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１１の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１１の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１１の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１１の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１１の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１１の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１１の左側の端部）とインダクタＬ２の一方の端部（図１１の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１１の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１１の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１１の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１１の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１１の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１１の下側の端部）は接地されている。
【0073】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１１の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１１の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１１の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１１の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１１の下側の端部）は、インダクタＬ２の他方の端部（図１１の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図１１の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１１の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１１の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１１の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１１の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１１の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１１の下側の端部）は、インダクタＬ２の他方の端部（図１１の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１１の下側の端部）は、インダクタＬ１の他方の端部（図１１の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２の他方の端部（図１１の下側の端部）は、インダクタＬ１の他方の端部（図１１の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１１の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１１の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１１の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１１の下側の端部）は、インダクタＬ１の他方の端部（図１１の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１１の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１１の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１１の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１１の下側の端部）は、インダクタＬ１の他方の端部（図１１の右側の端部）に接続されている。
【0074】
図１１に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、フェーズ「ＰｈａｓｅＡ４」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0075】
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0076】
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0077】
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0078】
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１１に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１１に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0079】
図１１に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１１に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１１に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１１に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0080】
第５実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第５実施形態の降圧電源回路１の第２例）は、図１１に示す第５実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0081】
第５実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0082】
第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0083】
第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第５実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第５実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0084】
第５実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第５実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第５実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第５実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0085】
＜第６実施形態＞
以下、本発明の降圧電源回路の第６実施形態について説明する。
第６実施形態の降圧電源回路１は、後述する点を除き、上述した第４実施形態の降圧電源回路１と同様に構成されている。従って、第６実施形態の降圧電源回路１によれば、後述する点を除き、上述した第４実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第６実施形態について説明する。
第６実施形態の降圧電源回路１は、後述する点を除き、上述した第４実施形態の降圧電源回路１と同様に構成されている。従って、第６実施形態の降圧電源回路１によれば、後述する点を除き、上述した第４実施形態の降圧電源回路１と同様の効果を奏することができる。
【0086】
図１２は第６実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0087】
図１２に示す例では、第６実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、ハイサイドスイッチＳＨ５と、フライングキャパシタＣＦＬＹ１と、第２の出力電圧低下抑制キャパシタとして機能するフライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、フライングキャパシタＣＦＬＹ４と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１２の左側の端部）とインダクタＬ２の一方の端部（図１２の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１２の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１２の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１２の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１２の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１２の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１２の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１２の左側の端部）とインダクタＬ２の一方の端部（図１２の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１２の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１２の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１２の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１２の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１２の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１２の下側の端部）は接地されている。
【0088】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１２の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１２の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１２の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１２の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１２の下側の端部）は、インダクタＬ２の他方の端部（図１２の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図１２の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１２の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１２の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１２の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１２の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１２の下側の端部）は、インダクタＬ２の他方の端部（図１２の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１２の下側の端部）は、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ４の一方の端部（図１２の上側の端部）とに接続されている。ハイサイドスイッチＳＨ５の他方の端部（図１２の下側の端部）は、インダクタＬ２の他方の端部（図１２の左側の端部）に接続されている。フライングキャパシタＣＦＬＹ４の他方の端部（図１２の下側の端部）は、インダクタＬ１の他方の端部（図１２の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１２の下側の端部）は、インダクタＬ１の他方の端部（図１２の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１２の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１２の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１２の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１２の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１２の上側の端部）とに接続されている。
他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１２の下側の端部）が、フライングキャパシタＣＦＬＹ４の一方の端部（図１２の上側の端部）と、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）とに接続されていてもよい。
更に他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１２の下側の端部）が、インダクタＬ１の他方の端部（図１２の右側の端部）に接続されていてもよい。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１２の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１２の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１２の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１２の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１２の上側の端部）とに接続されている。
他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１２の下側の端部）が、フライングキャパシタＣＦＬＹ４の一方の端部（図１２の上側の端部）と、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）とに接続されていてもよい。
更に他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１２の下側の端部）が、インダクタＬ１の他方の端部（図１２の右側の端部）に接続されていてもよい。
【0089】
図１２に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、フェーズ「ＰｈａｓｅＡ４」と、後述するフェーズ「ＰｈａｓｅＡ５」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とフェーズ「ＰｈａｓｅＡ５」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ５」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0090】
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0091】
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0092】
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0093】
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0094】
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１２に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１２に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0095】
図１２に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１２に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１２に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１２に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0096】
第６実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第６実施形態の降圧電源回路１の第２例）は、図１２に示す第６実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0097】
第６実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0098】
第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0099】
第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第６実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第６実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0100】
第６実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第６実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第６実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第６実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0101】
＜第７実施形態＞
以下、本発明の降圧電源回路の第７実施形態について説明する。
第７実施形態の降圧電源回路１は、後述する点を除き、上述した第６実施形態の降圧電源回路１と同様に構成されている。従って、第７実施形態の降圧電源回路１によれば、後述する点を除き、上述した第６実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第７実施形態について説明する。
第７実施形態の降圧電源回路１は、後述する点を除き、上述した第６実施形態の降圧電源回路１と同様に構成されている。従って、第７実施形態の降圧電源回路１によれば、後述する点を除き、上述した第６実施形態の降圧電源回路１と同様の効果を奏することができる。
【0102】
上述したように、第６実施形態の降圧電源回路１（ディクソン型）は、５個のハイサイドスイッチ（詳細には、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５）と、４個のフライングキャパシタ（詳細には、フライングキャパシタＣＦＬＹ１、フライングキャパシタＣＦＬＹ２、フライングキャパシタＣＦＬＹ３およびフライングキャパシタＣＦＬＹ４）とを備えている。
一方、第７実施形態の降圧電源回路１（ディクソン型）の第１例では、降圧電源回路１が、６個以上のハイサイドスイッチと、５個以上のフライングキャパシタとを備えている。詳細には、第７実施形態の降圧電源回路１の第１例では、降圧電源回路１が、（Ｎ＋１）個（Ｎは５以上の自然数）のハイサイドスイッチと、Ｎ個のフライングキャパシタとを備えている。
一方、第７実施形態の降圧電源回路１（ディクソン型）の第１例では、降圧電源回路１が、６個以上のハイサイドスイッチと、５個以上のフライングキャパシタとを備えている。詳細には、第７実施形態の降圧電源回路１の第１例では、降圧電源回路１が、（Ｎ＋１）個（Ｎは５以上の自然数）のハイサイドスイッチと、Ｎ個のフライングキャパシタとを備えている。
【0103】
第７実施形態の降圧電源回路１の第１例を一般化して表現すると、下記のようになる。
インダクタＬ１は、電圧「ＶＸ１」（図１２等参照）で示す点と、電圧「ＶＯＵＴ」（図１２等参照）で示す点との間に位置する。インダクタＬ２は、電圧「ＶＸ２」（図１２等参照）で示す点と、電圧「ＶＯＵＴ」（図１２等参照）で示す点との間に位置する。
ローサイドスイッチＳＬ１は、電圧「ＶＸ１」（図１２等参照）で示す点とグランドとの間に位置する。ローサイドスイッチＳＬ２は、電圧「ＶＸ２」（図１２等参照）で示す点とグランドとの間に位置する。
Ｎ段の降圧電源回路１（ディクソン型）を構成するために、Ｎ個のフライングキャパシタ（フライングキャパシタＣＦＬＹ１、フライングキャパシタＣＦＬＹ２、…、フライングキャパシタＣＦＬＹＮ）が必要であり、（Ｎ＋１）個のハイサイドスイッチ（ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、…、ハイサイドスイッチＳＨＮ＋１）が必要である。
（２Ｍ－１）番目のフライングキャパシタＣＦＬＹ２Ｍ－１（Ｍは自然数で、２Ｍ－１はＮを超えない）は、電圧「Ｖ２Ｍ－１」で表現できる点と、電圧「ＶＸ２」（図１２等参照）で示す点との間に位置する。
２Ｍ番目のフライングキャパシタＣＦＬＹ２Ｍ（Ｍは自然数で、２ＭはＮを超えない）は電圧「Ｖ２Ｍ－１」で表現できる点と、電圧「ＶＸ１」（図１２等参照）で示す点との間に位置する。
インダクタＬ１は、電圧「ＶＸ１」（図１２等参照）で示す点と、電圧「ＶＯＵＴ」（図１２等参照）で示す点との間に位置する。インダクタＬ２は、電圧「ＶＸ２」（図１２等参照）で示す点と、電圧「ＶＯＵＴ」（図１２等参照）で示す点との間に位置する。
ローサイドスイッチＳＬ１は、電圧「ＶＸ１」（図１２等参照）で示す点とグランドとの間に位置する。ローサイドスイッチＳＬ２は、電圧「ＶＸ２」（図１２等参照）で示す点とグランドとの間に位置する。
Ｎ段の降圧電源回路１（ディクソン型）を構成するために、Ｎ個のフライングキャパシタ（フライングキャパシタＣＦＬＹ１、フライングキャパシタＣＦＬＹ２、…、フライングキャパシタＣＦＬＹＮ）が必要であり、（Ｎ＋１）個のハイサイドスイッチ（ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、…、ハイサイドスイッチＳＨＮ＋１）が必要である。
（２Ｍ－１）番目のフライングキャパシタＣＦＬＹ２Ｍ－１（Ｍは自然数で、２Ｍ－１はＮを超えない）は、電圧「Ｖ２Ｍ－１」で表現できる点と、電圧「ＶＸ２」（図１２等参照）で示す点との間に位置する。
２Ｍ番目のフライングキャパシタＣＦＬＹ２Ｍ（Ｍは自然数で、２ＭはＮを超えない）は電圧「Ｖ２Ｍ－１」で表現できる点と、電圧「ＶＸ１」（図１２等参照）で示す点との間に位置する。
【0104】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮと、電圧「Ｖ１」（図１２等参照）で示す点との間に位置する。
Ｋ番目のハイサイドスイッチＳＨＫ（Ｋは２からＮまでの自然数）は、電圧「ＶＫ－１」で表現できる点と、電圧「ＶＫ」で表現できる点との間に位置する。
Ｎが奇数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ１」（図１２等参照）で示す点との間に位置する。Ｎが偶数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ２」（図１２等参照）で示す点との間に位置する。
出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとが直列接続されたブランチが、入力直流電源ＶＩＮと、電圧「Ｖ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）で表現できる点との間に挿入されるか、あるいは、入力直流電源ＶＩＮと電圧「ＶＸ１」（図１２等参照）で示す点との間に挿入される。
Ｋ番目のハイサイドスイッチＳＨＫ（Ｋは２からＮまでの自然数）は、電圧「ＶＫ－１」で表現できる点と、電圧「ＶＫ」で表現できる点との間に位置する。
Ｎが奇数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ１」（図１２等参照）で示す点との間に位置する。Ｎが偶数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ２」（図１２等参照）で示す点との間に位置する。
出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとが直列接続されたブランチが、入力直流電源ＶＩＮと、電圧「Ｖ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）で表現できる点との間に挿入されるか、あるいは、入力直流電源ＶＩＮと電圧「ＶＸ１」（図１２等参照）で示す点との間に挿入される。
【0105】
第７実施形態の降圧電源回路１の第１例の定常動作時（出力電圧低下抑制スイッチＳＡはオフ状態）における動作パターンを一般化して表現すると、下記のようになる。
フェーズ「ＰｈａｓｅＡ２Ｍ－１」（Ｍは自然数で２Ｍ－１はＮを超えない）では、ハイサイドスイッチＳＨ２Ｍ－１およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２ＭおよびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第７実施形態の降圧電源回路１の第１例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→…→「ＰｈａｓｅＡＮ」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
フェーズ「ＰｈａｓｅＡ２Ｍ－１」（Ｍは自然数で２Ｍ－１はＮを超えない）では、ハイサイドスイッチＳＨ２Ｍ－１およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２ＭおよびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第７実施形態の降圧電源回路１の第１例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→…→「ＰｈａｓｅＡＮ」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
【0106】
第７実施形態の降圧電源回路１の第１例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、フェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
【0107】
第７実施形態の降圧電源回路１の第２例では、降圧電源回路１が、上述した第７実施形態の降圧電源回路１の第１例と同様に構成されている。
【0108】
第７実施形態の降圧電源回路１の第２例の定常動作時（出力電圧低下抑制スイッチＳＡはオフ状態）における動作パターンを一般化して表現すると、下記のようになる。
フェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、…、ハイサイドスイッチＳＨ２Ｍ－１（Ｍは自然数で２Ｍ－１はＮを超えない）およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、…、ハイサイドスイッチＳＨ２Ｍ（Ｍは自然数で２ＭはＮを超えない）およびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第７実施形態の降圧電源回路１の第２例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
フェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、…、ハイサイドスイッチＳＨ２Ｍ－１（Ｍは自然数で２Ｍ－１はＮを超えない）およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、…、ハイサイドスイッチＳＨ２Ｍ（Ｍは自然数で２ＭはＮを超えない）およびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第７実施形態の降圧電源回路１の第２例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
【0109】
第７実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、フェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
【0110】
＜第８実施形態＞
以下、本発明の降圧電源回路の第８実施形態について説明する。
第８実施形態の降圧電源回路１は、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様に構成されている。従って、第８実施形態の降圧電源回路１によれば、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第８実施形態について説明する。
第８実施形態の降圧電源回路１は、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様に構成されている。従って、第８実施形態の降圧電源回路１によれば、後述する点を除き、上述した第２実施形態の降圧電源回路１と同様の効果を奏することができる。
【0111】
図１３は第８実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0112】
図１３に示す例では、第８実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、フライングキャパシタＣＦＬＹ１と、第２の出力電圧低下抑制キャパシタとして機能するフライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１３の左側の端部）とインダクタＬ２の一方の端部（図１３の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１３の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１３の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１３の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１３の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１３の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１３の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１３の左側の端部）とインダクタＬ２の一方の端部（図１３の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１３の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１３の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１３の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１３の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１３の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１３の下側の端部）は接地されている。
【0113】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１３の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１３の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１３の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１３の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１３の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１３の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１３の上側の端部）とに接続されている。
ハイサイドスイッチＳＨ２の他方の端部（図１３の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１３の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１３の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１３の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１３の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１３の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１３の下側の端部）は、インダクタＬ２の他方の端部（図１３の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１３の下側の端部）は、インダクタＬ１の他方の端部（図１３の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１３の下側の端部）は、インダクタＬ１の他方の端部（図１３の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１３の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１３の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１３の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１３の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１３の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１３の上側の端部）とに接続されている。
ハイサイドスイッチＳＨ２の他方の端部（図１３の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１３の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１３の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１３の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１３の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１３の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１３の下側の端部）は、インダクタＬ２の他方の端部（図１３の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１３の下側の端部）は、インダクタＬ１の他方の端部（図１３の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１３の下側の端部）は、インダクタＬ１の他方の端部（図１３の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１３の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１３の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１３の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１３の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１３の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１３の上側の端部）とに接続されている。
【0114】
図１３に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、後述するフェーズ「ＰｈａｓｅＡ４」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0115】
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0116】
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0117】
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0118】
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１３に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１３に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0119】
図１３に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１３に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１３に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１３に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0120】
第８実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第８実施形態の降圧電源回路１の第２例）は、図１３に示す第８実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0121】
第８実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0122】
第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0123】
第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第８実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第８実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0124】
第８実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第８実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第８実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第８実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0125】
＜第９実施形態＞
以下、本発明の降圧電源回路の第９実施形態について説明する。
第９実施形態の降圧電源回路１は、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様に構成されている。従って、第９実施形態の降圧電源回路１によれば、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第９実施形態について説明する。
第９実施形態の降圧電源回路１は、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様に構成されている。従って、第９実施形態の降圧電源回路１によれば、後述する点を除き、上述した第３実施形態の降圧電源回路１と同様の効果を奏することができる。
【0126】
図１４は第９実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0127】
図１４に示す例では、第９実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、フライングキャパシタＣＦＬＹ１と、フライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１４の左側の端部）とインダクタＬ２の一方の端部（図１４の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１４の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１４の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１４の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１４の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１４の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１４の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１４の左側の端部）とインダクタＬ２の一方の端部（図１４の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１４の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１４の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１４の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１４の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１４の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１４の下側の端部）は接地されている。
【0128】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１４の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１４の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１４の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１４の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１４の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１４の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１４の上側の端部）とに接続されている。
ハイサイドスイッチＳＨ２の他方の端部（図１４の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１４の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１４の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１４の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１４の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１４の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１４の下側の端部）は、インダクタＬ２の他方の端部（図１４の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１４の下側の端部）は、インダクタＬ１の他方の端部（図１４の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２の他方の端部（図１４の下側の端部）は、インダクタＬ１の他方の端部（図１４の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１４の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１４の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１４の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１４の下側の端部）は、インダクタＬ１の他方の端部（図１４の右側の端部）に接続されている。
ハイサイドスイッチＳＨ２の他方の端部（図１４の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１４の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１４の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１４の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１４の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１４の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１４の下側の端部）は、インダクタＬ２の他方の端部（図１４の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１４の下側の端部）は、インダクタＬ１の他方の端部（図１４の右側の端部）に接続されている。フライングキャパシタＣＦＬＹ２の他方の端部（図１４の下側の端部）は、インダクタＬ１の他方の端部（図１４の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１４の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１４の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１４の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１４の下側の端部）は、インダクタＬ１の他方の端部（図１４の右側の端部）に接続されている。
【0129】
図１４に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、フェーズ「ＰｈａｓｅＡ４」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0130】
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0131】
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0132】
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0133】
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１４に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
図１４に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0134】
図１４に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１４に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１４に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１４に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0135】
第９実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第９実施形態の降圧電源回路１の第２例）は、図１４に示す第９実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0136】
第９実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0137】
第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３およびハイサイドスイッチＳＨ４がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0138】
第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第９実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第９実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0139】
第９実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第９実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第９実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第９実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0140】
＜第１０実施形態＞
以下、本発明の降圧電源回路の第１０実施形態について説明する。
第１０実施形態の降圧電源回路１は、後述する点を除き、上述した第８実施形態の降圧電源回路１と同様に構成されている。従って、第１０実施形態の降圧電源回路１によれば、後述する点を除き、上述した第８実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第１０実施形態について説明する。
第１０実施形態の降圧電源回路１は、後述する点を除き、上述した第８実施形態の降圧電源回路１と同様に構成されている。従って、第１０実施形態の降圧電源回路１によれば、後述する点を除き、上述した第８実施形態の降圧電源回路１と同様の効果を奏することができる。
【0141】
図１５は第１０実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0142】
図１５に示す例では、第１０実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、ハイサイドスイッチＳＨ５と、フライングキャパシタＣＦＬＹ１と、第２の出力電圧低下抑制キャパシタとして機能するフライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、第２の出力電圧低下抑制キャパシタとして機能するフライングキャパシタＣＦＬＹ４と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１５の左側の端部）とインダクタＬ２の一方の端部（図１５の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１５の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１５の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１５の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１５の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１５の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１５の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１５の左側の端部）とインダクタＬ２の一方の端部（図１５の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１５の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１５の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１５の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１５の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１５の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１５の下側の端部）は接地されている。
【0143】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１５の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１５の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１５の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１５の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１５の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１５の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１５の上側の端部）とに接続されている。
ハイサイドスイッチＳＨ２の他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１５の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１５の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１５の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１５の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１５の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１５の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１５の下側の端部）は、インダクタＬ２の他方の端部（図１５の左側の端部）に接続されている。
ハイサイドスイッチＳＨ４の他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ４の一方の端部（図１５の上側の端部）とに接続されている。ハイサイドスイッチＳＨ５の他方の端部（図１５の下側の端部）は、インダクタＬ２の他方の端部（図１５の左側の端部）に接続されている。フライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１５の下側の端部）は、インダクタＬ１の他方の端部（図１２の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１５の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１５の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１５の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１５の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１５の上側の端部）とに接続されている。
他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１５の下側の端部）が、フライングキャパシタＣＦＬＹ４の一方の端部（図１５の上側の端部）と、ハイサイドスイッチＳＨ５の一方の端部（図１５の上側の端部）とに接続されていてもよい。
更に他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１５の下側の端部）が、インダクタＬ１の他方の端部（図１５の右側の端部）に接続されていてもよい。
ハイサイドスイッチＳＨ２の他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１５の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１５の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１５の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１５の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１５の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１５の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１５の下側の端部）は、インダクタＬ２の他方の端部（図１５の左側の端部）に接続されている。
ハイサイドスイッチＳＨ４の他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ５の一方の端部（図１２の上側の端部）と、フライングキャパシタＣＦＬＹ４の一方の端部（図１５の上側の端部）とに接続されている。ハイサイドスイッチＳＨ５の他方の端部（図１５の下側の端部）は、インダクタＬ２の他方の端部（図１５の左側の端部）に接続されている。フライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）の他方の端部（図１５の下側の端部）は、インダクタＬ１の他方の端部（図１２の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１５の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１５の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１５の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１５の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１５の上側の端部）と、フライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）の一方の端部（図１５の上側の端部）とに接続されている。
他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１５の下側の端部）が、フライングキャパシタＣＦＬＹ４の一方の端部（図１５の上側の端部）と、ハイサイドスイッチＳＨ５の一方の端部（図１５の上側の端部）とに接続されていてもよい。
更に他の例では、出力電圧低下抑制スイッチＳＡの他方の端部（図１５の下側の端部）が、インダクタＬ１の他方の端部（図１５の右側の端部）に接続されていてもよい。
【0144】
図１５に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、フェーズ「ＰｈａｓｅＡ４」と、後述するフェーズ「ＰｈａｓｅＡ５」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とフェーズ「ＰｈａｓｅＡ５」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ５」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0145】
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0146】
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0147】
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0148】
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0149】
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１５に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１５に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0150】
図１５に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とフライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
図１５の例では、第２の出力電圧低下抑制キャパシタは、直列に接続された２つのフライングキャパシタＣＦＬＹ２とＣＦＬＹ４で構成される。第２の出力電圧低下抑制キャパシタは、このように、一つのキャパシタであることに限定されず、２つ以上のキャパシタが直列に接続されたものであってもよい。また、この例に示すように、第２の出力電圧低下抑制キャパシタがこのように直列接続されたキャパシタの場合であっても、直列接続されたフライングキャパシタが第２の出力電圧低下抑制キャパシタとして機能できることは言うまでもない。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１５に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とフライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
図１５の例では、第２の出力電圧低下抑制キャパシタは、直列に接続された２つのフライングキャパシタＣＦＬＹ２とＣＦＬＹ４で構成される。第２の出力電圧低下抑制キャパシタは、このように、一つのキャパシタであることに限定されず、２つ以上のキャパシタが直列に接続されたものであってもよい。また、この例に示すように、第２の出力電圧低下抑制キャパシタがこのように直列接続されたキャパシタの場合であっても、直列接続されたフライングキャパシタが第２の出力電圧低下抑制キャパシタとして機能できることは言うまでもない。
詳細には、図１５に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１５に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0151】
第１０実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第１０実施形態の降圧電源回路１の第２例）は、図１５に示す第１０実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0152】
第１０実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0153】
第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0154】
第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第１０実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第１０実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0155】
第１０実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とフライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第１０実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとフライングキャパシタＣＦＬＹ２（第２の出力電圧低下抑制キャパシタ）とフライングキャパシタＣＦＬＹ４（第２の出力電圧低下抑制キャパシタ）とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第１０実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第１０実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0156】
＜第１１実施形態＞
以下、本発明の降圧電源回路の第１１実施形態について説明する。
第１１実施形態の降圧電源回路１は、後述する点を除き、上述した第５実施形態の降圧電源回路１と同様に構成されている。従って、第１実施形態の降圧電源回路１によれば、後述する点を除き、上述した第８実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第１１実施形態について説明する。
第１１実施形態の降圧電源回路１は、後述する点を除き、上述した第５実施形態の降圧電源回路１と同様に構成されている。従って、第１実施形態の降圧電源回路１によれば、後述する点を除き、上述した第８実施形態の降圧電源回路１と同様の効果を奏することができる。
【0157】
図１６は第１１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例を示す図である。
【0158】
図１６に示す例では、第１１実施形態の降圧電源回路１が、インダクタＬ１と、インダクタＬ２と、ローサイドスイッチＳＬ１と、ローサイドスイッチＳＬ２と、ハイサイドスイッチＳＨ１と、ハイサイドスイッチＳＨ２と、ハイサイドスイッチＳＨ３と、ハイサイドスイッチＳＨ４と、ハイサイドスイッチＳＨ５と、フライングキャパシタＣＦＬＹ１と、フライングキャパシタＣＦＬＹ２と、フライングキャパシタＣＦＬＹ３と、フライングキャパシタＣＦＬＹ４と、出力電圧低下抑制キャパシタＣＡと、出力電圧低下抑制スイッチＳＡとを備えている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１６の左側の端部）とインダクタＬ２の一方の端部（図１６の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１６の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１６の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１６の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１６の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１６の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１６の下側の端部）は接地されている。
インダクタＬ１は、負荷ＬＤに接続される。インダクタＬ２は、インダクタＬ１に並列に負荷ＬＤに接続される。出力平滑コンデンサＣＯＵＴは、負荷ＬＤに並列に接続される。詳細には、インダクタＬ１の一方の端部（図１６の左側の端部）とインダクタＬ２の一方の端部（図１６の右側の端部）とが、負荷ＬＤに接続される。インダクタＬ１の他方の端部（図１６の右側の端部）は、ローサイドスイッチＳＬ１の一方の端部（図１６の上側の端部）に接続されている。ローサイドスイッチＳＬ１の他方の端部（図１６の下側の端部）は接地されている。インダクタＬ２の他方の端部（図１６の左側の端部）は、ローサイドスイッチＳＬ２の一方の端部（図１６の上側の端部）に接続されている。ローサイドスイッチＳＬ２の他方の端部（図１６の下側の端部）は接地されている。
【0159】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮに接続される。詳細には、ハイサイドスイッチＳＨ１の一方の端部（図１６の上側の端部）が、入力直流電源ＶＩＮに接続される。ハイサイドスイッチＳＨ１の他方の端部（図１６の下側の端部）は、フライングキャパシタＣＦＬＹ１の一方の端部（図１６の上側の端部）と、ハイサイドスイッチＳＨ２の一方の端部（図１６の上側の端部）とに接続されている。つまり、ハイサイドスイッチＳＨ２は、フライングキャパシタＣＦＬＹ１に並列にハイサイドスイッチＳＨ１に接続されている。フライングキャパシタＣＦＬＹ１の他方の端部（図１６の下側の端部）は、インダクタＬ２の他方の端部（図１６の左側の端部）に接続されている。ハイサイドスイッチＳＨ２の他方の端部（図１６の下側の端部）は、ハイサイドスイッチＳＨ３の一方の端部（図１６の上側の端部）と、フライングキャパシタＣＦＬＹ２の一方の端部（図１６の上側の端部）とに接続されている。ハイサイドスイッチＳＨ３の他方の端部（図１６の下側の端部）は、フライングキャパシタＣＦＬＹ３の一方の端部（図１６の上側の端部）と、ハイサイドスイッチＳＨ４の一方の端部（図１６の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ３の他方の端部（図１６の下側の端部）は、インダクタＬ２の他方の端部（図１６の左側の端部）に接続されている。ハイサイドスイッチＳＨ４の他方の端部（図１６の下側の端部）は、ハイサイドスイッチＳＨ５の一方の端部（図１６の上側の端部）と、フライングキャパシタＣＦＬＹ４の一方の端部（図１６の上側の端部）とに接続されている。フライングキャパシタＣＦＬＹ４の他方の端部（図１６の下側の端部）は、インダクタＬ１の他方の端部（図１６の右側の端部）に接続されている。ハイサイドスイッチＳＨ５の他方の端部（図１６の下側の端部）は、インダクタＬ２の他方の端部（図１６の左側の端部）に接続されている。フライングキャパシタＣＦＬＹ２の他方の端部（図１６の下側の端部）は、インダクタＬ１の他方の端部（図１６の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１６の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１６の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１６の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１６の下側の端部）は、インダクタＬ１の他方の端部（図１６の右側の端部）に接続されている。
出力電圧低下抑制キャパシタＣＡの一方の端部（図１６の上側の端部）は、入力直流電源ＶＩＮに接続される。つまり、出力電圧低下抑制キャパシタＣＡは、第１ハイサイドスイッチＳＨ１に並列に入力直流電源ＶＩＮに接続される。出力電圧低下抑制キャパシタＣＡの他方の端部（図１６の下側の端部）は、出力電圧低下抑制スイッチＳＡの一方の端部（図１６の上側の端部）に接続されている。出力電圧低下抑制スイッチＳＡの他方の端部（図１６の下側の端部）は、インダクタＬ１の他方の端部（図１６の右側の端部）に接続されている。
【0160】
図１６に示す例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」と、フェーズ「ＰｈａｓｅＡ３」と、フェーズ「ＰｈａｓｅＡ４」と、「ＰｈａｓｅＡ５」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とフェーズ「ＰｈａｓｅＡ３」とフェーズ「ＰｈａｓｅＡ４」とフェーズ「ＰｈａｓｅＡ５」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ３」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ４」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ５」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0161】
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0162】
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0163】
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ３」では、ハイサイドスイッチＳＨ３およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ３」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0164】
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ４」では、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、フェーズ「ＰｈａｓｅＡ４」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0165】
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１６に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＡ５」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１６に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0166】
図１６に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１６に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、図１６に示す降圧電源回路１のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
図１６に示す例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0167】
第１１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第２例（第１１実施形態の降圧電源回路１の第２例）は、図１６に示す第１１実施形態の降圧電源回路１が入力直流電源ＶＩＮ、負荷ＬＤおよび出力平滑コンデンサＣＯＵＴに適用された回路の第１例と同様に構成されている。
【0168】
第１１実施形態の降圧電源回路１の第２例では、降圧電源回路１の定常状態の動作に、フェーズ「ＰｈａｓｅＡ１」と、フェーズ「ＰｈａｓｅＢ」と、フェーズ「ＰｈａｓｅＡ２」とが含まれる。降圧電源回路１の定常状態の動作時（定常動作時）には、出力電圧低下抑制スイッチＳＡがオフ状態になる。降圧電源回路１の定常動作時には、フェーズ「ＰｈａｓｅＡ１」とフェーズ「ＰｈａｓｅＢ」とフェーズ「ＰｈａｓｅＡ２」とが、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ２からハイサイドスイッチＳＨ３とフライングキャパシタＣＦＬＹ３とインダクタＬ２とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ４からハイサイドスイッチＳＨ５とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ１」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
【0169】
第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、グランドからローサイドスイッチＳＬ１とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が減少する。
詳細には、第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
詳細には、第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が低い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
【0170】
第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＡ２」では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４およびローサイドスイッチＳＬ２がオン状態になると共に、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ５およびローサイドスイッチＳＬ１がオフ状態になる。その結果、グランドからローサイドスイッチＳＬ２とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が減少する。また、フライングキャパシタＣＦＬＹ１からハイサイドスイッチＳＨ２とフライングキャパシタＣＦＬＹ２とインダクタＬ１とを介して負荷ＬＤに電流が流れると共に、フライングキャパシタＣＦＬＹ３からハイサイドスイッチＳＨ４とフライングキャパシタＣＦＬＹ４とインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第１１実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
詳細には、フェーズ「ＰｈａｓｅＡ２」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が低い状態になる。
第１１実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）よりも前の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的小さい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的小さい値になる）。
【0171】
第１１実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、出力電圧低下抑制スイッチＳＡがオン状態になるフェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第１１実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では（すなわち、フェーズ「ＰｈａｓｅＣ」の動作の実行中には）、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になると共に、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４、ハイサイドスイッチＳＨ５、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオフ状態になる。その結果、入力直流電源ＶＩＮからハイサイドスイッチＳＨ１とフライングキャパシタＣＦＬＹ１とインダクタＬ２とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ２を流れる電流ＩＬ２が増加する。また、入力直流電源ＶＩＮから出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとインダクタＬ１とを介して負荷ＬＤに電流が流れる。つまり、インダクタＬ１を流れる電流ＩＬ１が増加する。
詳細には、第１１実施形態の降圧電源回路１の第２例のフェーズ「ＰｈａｓｅＣ」では、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。
第１１実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流が増加する時点（フェーズ「ＰｈａｓｅＣ」の開始時点）以降の期間においては、負荷ＬＤに流れる電流ＩＬＯＡＤの値が比較的大きい値になる（つまり、電流ＩＬＯＡＤ／２の値も比較的大きい値になる）。
【0172】
＜第１２実施形態＞
以下、本発明の降圧電源回路の第１２実施形態について説明する。
第１２実施形態の降圧電源回路１は、後述する点を除き、上述した第１０実施形態の降圧電源回路１と同様に構成されている。従って、第１２実施形態の降圧電源回路１によれば、後述する点を除き、上述した第１０実施形態の降圧電源回路１と同様の効果を奏することができる。
以下、本発明の降圧電源回路の第１２実施形態について説明する。
第１２実施形態の降圧電源回路１は、後述する点を除き、上述した第１０実施形態の降圧電源回路１と同様に構成されている。従って、第１２実施形態の降圧電源回路１によれば、後述する点を除き、上述した第１０実施形態の降圧電源回路１と同様の効果を奏することができる。
【0173】
上述したように、第１０実施形態の降圧電源回路１（ラダー型）は、５個のハイサイドスイッチ（詳細には、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ３、ハイサイドスイッチＳＨ４およびハイサイドスイッチＳＨ５）と、４個のフライングキャパシタ（詳細には、フライングキャパシタＣＦＬＹ１、フライングキャパシタＣＦＬＹ２、フライングキャパシタＣＦＬＹ３およびフライングキャパシタＣＦＬＹ４）とを備えている。
一方、第１２実施形態の降圧電源回路１（ラダー型）の第１例では、降圧電源回路１が、６個以上のハイサイドスイッチと、５個以上のフライングキャパシタとを備えている。詳細には、第７実施形態の降圧電源回路１の第１例では、降圧電源回路１が、（Ｎ＋１）個（Ｎは５以上の自然数）のハイサイドスイッチと、Ｎ個のフライングキャパシタとを備えている。
一方、第１２実施形態の降圧電源回路１（ラダー型）の第１例では、降圧電源回路１が、６個以上のハイサイドスイッチと、５個以上のフライングキャパシタとを備えている。詳細には、第７実施形態の降圧電源回路１の第１例では、降圧電源回路１が、（Ｎ＋１）個（Ｎは５以上の自然数）のハイサイドスイッチと、Ｎ個のフライングキャパシタとを備えている。
【0174】
第１２実施形態の降圧電源回路１の第１例を一般化して表現すると、下記のようになる。
インダクタＬ１は、電圧「ＶＸ１」（図１５等参照）で示す点と、電圧「ＶＯＵＴ」（図１５等参照）で示す点との間に位置する。インダクタＬ２は、電圧「ＶＸ２」（図１５等参照）で示す点と、電圧「ＶＯＵＴ」（図１５等参照）で示す点との間に位置する。
ローサイドスイッチＳＬ１は、電圧「ＶＸ１」（図１５等参照）で示す点とグランドとの間に位置する。ローサイドスイッチＳＬ２は、電圧「ＶＸ２」（図１５等参照）で示す点とグランドとの間に位置する。
Ｎ段の降圧電源回路１（ラダー型）を構成するために、Ｎ個のフライングキャパシタ（フライングキャパシタＣＦＬＹ１、フライングキャパシタＣＦＬＹ２、…、フライングキャパシタＣＦＬＹＮ）が必要であり、（Ｎ＋１）個のハイサイドスイッチ（ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、…、ハイサイドスイッチＳＨＮ＋１）が必要である。
Ｋ番目のフライングキャパシタＣＦＬＹＫ（Ｋは１からＮ－２までの自然数）は、電圧「ＶＫ」で表現できる点と、電圧「ＶＫ＋２」で表現できる点との間に位置する。
Ｎが奇数の時、フライングキャパシタＣＦＬＹＮ－１は、電圧「ＶＮ－１」で表現できる点と、電圧「ＶＸ１」（図１５等参照）で示す点との間に位置し、フライングキャパシタＣＦＬＹＮは、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ２」（図１５等参照）で示す点との間に位置する。
Ｎが偶数の時、フライングキャパシタＣＦＬＹＮ－１は、電圧「ＶＮ－１」で表現できる点と、電圧「ＶＸ２」（図１５等参照）で示す点との間に位置し、フライングキャパシタＣＦＬＹＮは、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ１」（図１５等参照）で示す点との間に位置する。
インダクタＬ１は、電圧「ＶＸ１」（図１５等参照）で示す点と、電圧「ＶＯＵＴ」（図１５等参照）で示す点との間に位置する。インダクタＬ２は、電圧「ＶＸ２」（図１５等参照）で示す点と、電圧「ＶＯＵＴ」（図１５等参照）で示す点との間に位置する。
ローサイドスイッチＳＬ１は、電圧「ＶＸ１」（図１５等参照）で示す点とグランドとの間に位置する。ローサイドスイッチＳＬ２は、電圧「ＶＸ２」（図１５等参照）で示す点とグランドとの間に位置する。
Ｎ段の降圧電源回路１（ラダー型）を構成するために、Ｎ個のフライングキャパシタ（フライングキャパシタＣＦＬＹ１、フライングキャパシタＣＦＬＹ２、…、フライングキャパシタＣＦＬＹＮ）が必要であり、（Ｎ＋１）個のハイサイドスイッチ（ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ２、…、ハイサイドスイッチＳＨＮ＋１）が必要である。
Ｋ番目のフライングキャパシタＣＦＬＹＫ（Ｋは１からＮ－２までの自然数）は、電圧「ＶＫ」で表現できる点と、電圧「ＶＫ＋２」で表現できる点との間に位置する。
Ｎが奇数の時、フライングキャパシタＣＦＬＹＮ－１は、電圧「ＶＮ－１」で表現できる点と、電圧「ＶＸ１」（図１５等参照）で示す点との間に位置し、フライングキャパシタＣＦＬＹＮは、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ２」（図１５等参照）で示す点との間に位置する。
Ｎが偶数の時、フライングキャパシタＣＦＬＹＮ－１は、電圧「ＶＮ－１」で表現できる点と、電圧「ＶＸ２」（図１５等参照）で示す点との間に位置し、フライングキャパシタＣＦＬＹＮは、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ１」（図１５等参照）で示す点との間に位置する。
【0175】
ハイサイドスイッチＳＨ１は、入力直流電源ＶＩＮと、電圧「Ｖ１」（図１５等参照）で示す点との間に位置する。
Ｋ番目のハイサイドスイッチＳＨＫ（Ｋは２からＮまでの自然数）は、電圧「ＶＫ－１」で表現できる点と、電圧「ＶＫ」で表現できる点との間に位置する。
Ｎが奇数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ１」（図１５等参照）で示す点との間に位置する。Ｎが偶数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ２」（図１５等参照）で示す点との間に位置する。
出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとが直列接続されたブランチが、入力直流電源ＶＩＮと、電圧「Ｖ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）で表現できる点との間に挿入されるか、あるいは、入力直流電源ＶＩＮと電圧「ＶＸ１」（図１５等参照）で示す点との間に挿入される。
Ｋ番目のハイサイドスイッチＳＨＫ（Ｋは２からＮまでの自然数）は、電圧「ＶＫ－１」で表現できる点と、電圧「ＶＫ」で表現できる点との間に位置する。
Ｎが奇数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ１」（図１５等参照）で示す点との間に位置する。Ｎが偶数の時、（Ｎ＋１）番目のハイサイドスイッチＳＨＮ＋１は、電圧「ＶＮ」で表現できる点と、電圧「ＶＸ２」（図１５等参照）で示す点との間に位置する。
出力電圧低下抑制キャパシタＣＡと出力電圧低下抑制スイッチＳＡとが直列接続されたブランチが、入力直流電源ＶＩＮと、電圧「Ｖ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）で表現できる点との間に挿入されるか、あるいは、入力直流電源ＶＩＮと電圧「ＶＸ１」（図１５等参照）で示す点との間に挿入される。
【0176】
第１２実施形態の降圧電源回路１の第１例の定常動作時（出力電圧低下抑制スイッチＳＡはオフ状態）における動作パターンを一般化して表現すると、下記のようになる。
フェーズ「ＰｈａｓｅＡ２Ｍ－１」（Ｍは自然数で２Ｍ－１はＮを超えない）では、ハイサイドスイッチＳＨ２Ｍ－１およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２ＭおよびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第１２実施形態の降圧電源回路１の第１例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→…→「ＰｈａｓｅＡＮ」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
フェーズ「ＰｈａｓｅＡ２Ｍ－１」（Ｍは自然数で２Ｍ－１はＮを超えない）では、ハイサイドスイッチＳＨ２Ｍ－１およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２Ｍ」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２ＭおよびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第１２実施形態の降圧電源回路１の第１例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→…→「ＰｈａｓｅＡＮ」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
【0177】
第１２実施形態の降圧電源回路１の第１例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、フェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
【0178】
第１２実施形態の降圧電源回路１の第２例では、降圧電源回路１が、上述した第１２実施形態の降圧電源回路１の第１例と同様に構成されている。
【0179】
第１２実施形態の降圧電源回路１の第２例の定常動作時（出力電圧低下抑制スイッチＳＡはオフ状態）における動作パターンを一般化して表現すると、下記のようになる。
フェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、…、ハイサイドスイッチＳＨ２Ｍ－１（Ｍは自然数で２Ｍ－１はＮを超えない）およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、…、ハイサイドスイッチＳＨ２Ｍ（Ｍは自然数で２ＭはＮを超えない）およびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第１２実施形態の降圧電源回路１の第２例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
フェーズ「ＰｈａｓｅＡ１」では、ハイサイドスイッチＳＨ１、ハイサイドスイッチＳＨ３、…、ハイサイドスイッチＳＨ２Ｍ－１（Ｍは自然数で２Ｍ－１はＮを超えない）およびローサイドスイッチＳＬ１がオン状態になる。
フェーズ「ＰｈａｓｅＡ２」（Ｍは自然数で２ＭはＮを超えない）では、ハイサイドスイッチＳＨ２、ハイサイドスイッチＳＨ４、…、ハイサイドスイッチＳＨ２Ｍ（Ｍは自然数で２ＭはＮを超えない）およびローサイドスイッチＳＬ２がオン状態になる。
フェーズ「ＰｈａｓｅＢ」では、ローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２がオン状態になる。
第１２実施形態の降圧電源回路１の第２例の定常動作時には、「ＰｈａｓｅＡ１」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ２」→「ＰｈａｓｅＢ」→「ＰｈａｓｅＡ１」→…の順に切り替えられて繰り返される。
【0180】
第１２実施形態の降圧電源回路１の第２例では、負荷ＬＤの抵抗の減少に伴って負荷ＬＤに流れる電流ＩＬＯＡＤが増加する時である降圧電源回路１の負荷増大時に、フェーズ「ＰｈａｓｅＣ」の動作が割り込んで実行（開始）される。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
フェーズ「ＰｈａｓｅＣ」では、出力電圧低下抑制スイッチＳＡおよびハイサイドスイッチＳＨ１がオン状態になり、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１が高い状態になり、ローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２が高い状態になる。そのため、インダクタＬ１を流れる電流ＩＬ１が増加すると共に、インダクタＬ２を流れる電流ＩＬ２が増加する。その結果、インダクタＬ１およびインダクタＬ２と負荷ＬＤとの接続点の電圧ＶＯＵＴのドロップ量を減らすことができ、それにより、降圧電源回路１の定常状態までの復帰時間を減らすことができ、降圧電源回路１を含む電源の安定性を向上させることができる。
【0181】
［実施例］
本発明者等は、０．２５μｍ ＢＣＤプロセスを用いたシミュレーションによる本発明の効果の確認を行った。シミュレータにはＣａｄｅｎｃｅ社のＳｐｅｃｔｒｅを用いた。
図１７はシミュレーション回路の概要を示す図である。主回路（Power Stage）は、ハイサイドスイッチＳＨ１～ハイサイドスイッチＳＨ６と、フライングキャパシタＣＦＬＹ１～フライングキャパシタＣＦＬＹ５とを有する６：１デュアルインダクタハイブリッドラダー型となっている。図１７において、ＣＦＬＹは、フライングキャパシタＣＦＬＹ１～フライングキャパシタＣＦＬＹ５および出力電圧低下抑制キャパシタＣＡに用いているフライングキャパシタの容量値であり、５００ｎＦとしている。インダクタンスは３３０ｎＨである。ＣＢＳＴはPower Stage内部のゲートドライバに用いているブートストラップ容量の値である。
図１８は制御回路（Control）の内部の概要を示す図である。位相補償は２相のＴｙｐｅ－ＩＩＩ制御がベースとなっており、ＶＣＭＰ１とＶＣＭＰ２とが、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１の波形とローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２の波形とを模擬するように論理回路とゲートドライバを経て、ハイサイドスイッチＳＨ１～ハイサイドスイッチＳＨ６とローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２と出力電圧低下抑制スイッチＳＡとを制御する。
本発明者等は、０．２５μｍ ＢＣＤプロセスを用いたシミュレーションによる本発明の効果の確認を行った。シミュレータにはＣａｄｅｎｃｅ社のＳｐｅｃｔｒｅを用いた。
図１７はシミュレーション回路の概要を示す図である。主回路（Power Stage）は、ハイサイドスイッチＳＨ１～ハイサイドスイッチＳＨ６と、フライングキャパシタＣＦＬＹ１～フライングキャパシタＣＦＬＹ５とを有する６：１デュアルインダクタハイブリッドラダー型となっている。図１７において、ＣＦＬＹは、フライングキャパシタＣＦＬＹ１～フライングキャパシタＣＦＬＹ５および出力電圧低下抑制キャパシタＣＡに用いているフライングキャパシタの容量値であり、５００ｎＦとしている。インダクタンスは３３０ｎＨである。ＣＢＳＴはPower Stage内部のゲートドライバに用いているブートストラップ容量の値である。
図１８は制御回路（Control）の内部の概要を示す図である。位相補償は２相のＴｙｐｅ－ＩＩＩ制御がベースとなっており、ＶＣＭＰ１とＶＣＭＰ２とが、ローサイドスイッチＳＬ１とインダクタＬ１との接続点の電圧ＶＸ１の波形とローサイドスイッチＳＬ２とインダクタＬ２との接続点の電圧ＶＸ２の波形とを模擬するように論理回路とゲートドライバを経て、ハイサイドスイッチＳＨ１～ハイサイドスイッチＳＨ６とローサイドスイッチＳＬ１およびローサイドスイッチＳＬ２と出力電圧低下抑制スイッチＳＡとを制御する。
【0182】
図１９は制御回路の波形を示す図である。図１９に示すように、この制御回路ではＥＮ＿ＶＥＡＨＬＩＭ制御端子がＨの時、エラーアンプ（ＥＡ）のマルチプレクサ後の出力ＶＭＵＸが、ＶＥＡ＿ＨＬＩＭの値より上にならないようになっている。ＶＥＡ＿ＨＬＩＭの値を適切に設定することで負荷変動時でもこれによりＶＣＭＰ１とＶＣＭＰ２とがともにハイレベルになる（ＶＭＵＸがＶＲＡＭ１とＶＲＡＭ２よりともに大きいときになる）ことを防止することができるようになっており、従来回路の制御として機能させることができる。一方、ＥＮ＿ＶＥＡＨＬＩＭ制御端子をＬにするとＶＭＵＸの値がＶＥＡ＿ＨＬＩＭより上の値も出力できるようになるため、ＶＣＭＰ１とＶＣＭＰ２とがともにハイレベルとなることを許す。
図２０はＶＩＮ＝２４Ｖ、ＶＯＵＴ＝１Ｖ、スイッチング周波数２．５ＭＨｚとしたときの負荷変動時のＶＯＵＴのシミュレーション波形を示す図である。負荷抵抗は５０Ωから０．２５Ωへ切り替えている（負荷電流としては２０ｍＡから４Ａへ増やしていることに相当）。このとき、本発明の提案手法の方がＶＯＵＴの低下が抑えられており、復帰の時間も短いことが示されている。
図２０はＶＩＮ＝２４Ｖ、ＶＯＵＴ＝１Ｖ、スイッチング周波数２．５ＭＨｚとしたときの負荷変動時のＶＯＵＴのシミュレーション波形を示す図である。負荷抵抗は５０Ωから０．２５Ωへ切り替えている（負荷電流としては２０ｍＡから４Ａへ増やしていることに相当）。このとき、本発明の提案手法の方がＶＯＵＴの低下が抑えられており、復帰の時間も短いことが示されている。
【0183】
以上、本発明を実施するための形態について実施形態を用いて説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。上述した各実施形態および各例に記載の構成を組み合わせてもよい。
【符号の説明】
【0184】
１…降圧電源回路、Ｌ１…インダクタ、Ｌ２…インダクタ、ＳＬ１…ローサイドスイッチ、ＳＬ２…ローサイドスイッチ、ＳＨ１…ハイサイドスイッチ、ＳＨ２…ハイサイドスイッチ、ＳＨ３…ハイサイドスイッチ、ＳＨ４…ハイサイドスイッチ、ＳＨ５…ハイサイドスイッチ、ＣＦＬＹ１…フライングキャパシタ、ＣＦＬＹ２…フライングキャパシタ、ＣＦＬＹ３…フライングキャパシタ、ＣＦＬＹ４…フライングキャパシタ、ＣＡ…出力電圧低下抑制キャパシタ、ＳＡ…出力電圧低下抑制スイッチ、ＶＩＮ…入力直流電源、ＬＤ…負荷、ＣＯＵＴ…出力平滑コンデンサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】