特開 2023-117772 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023117772

(43)【公開日】2023-08-24

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230817BHJP

   H01L 29/12 20060101ALI20230817BHJP

   H01L 21/336 20060101ALI20230817BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652Q

H01L29/78 652F

H01L29/78 653C

H01L29/78 652M

H01L29/78 652N

H01L29/78 652T

H01L29/78 658F

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022020517

(22)【出願日】2022-02-14

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】安武 拓哉

(72)【発明者】

【氏名】加藤 浩朗

(72)【発明者】

【氏名】川井 博文

(72)【発明者】

【氏名】岸本 裕幸

(57)【要約】

【課題】製造時の工程数を削減可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１導電部と、第１ゲート電極と、第２導電部と、第２ゲート電極と、第１接続部と、第２電極と、を備える。第１導電部は、第１半導体領域の中に第１絶縁部を介して設けられている。第１ゲート電極は、第１電極から第１半導体領域に向かう第１方向に垂直な第２方向において、第２半導体領域と対面する。第２導電部は、第１半導体領域の中に第２絶縁部を介して設けられている。第２ゲート電極は、第２方向において第２半導体領域と対面する。第１接続部は、第２半導体領域及び第３半導体領域よりも上方に設けられ、第１ゲート電極及び第２ゲート電極と接する。第２電極は、第２半導体領域及び第３半導体領域の上に設けられている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の中に第１絶縁部を介して設けられた第１導電部と、
前記第１絶縁部の中に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域と対面する第１ゲート電極と、
前記第１半導体領域の中に第２絶縁部を介して設けられ、前記第２方向において前記第１導電部から離れた第２導電部と、
前記第２絶縁部の中に設けられ、前記第２方向において前記第２半導体領域と対面する第２ゲート電極と、
前記第２半導体領域及び前記第３半導体領域よりも上方に設けられ、前記第２方向に延び、前記第１ゲート電極及び前記第２ゲート電極と接する第１接続部と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、前記第１導電部、及び前記第２導電部と電気的に接続された第２電極と、
を備えた半導体装置。

【請求項2】

第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の中に第１絶縁部を介して設けられた第１導電部と、
前記第１絶縁部の中に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域と対面する第１ゲート電極と、
前記第１半導体領域の中に第２絶縁部を介して設けられ、前記第２方向において前記第１導電部から離れた第２導電部と、
前記第２絶縁部の中に設けられ、前記第２方向において前記第２半導体領域と対面する第２ゲート電極と、
前記第２半導体領域及び前記第３半導体領域よりも上方に設けられ、ポリシリコンを含み、前記第１ゲート電極と前記第２ゲート電極とを電気的に接続する第１接続部と、
前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、前記第１導電部、及び前記第２導電部と電気的に接続された第２電極と、
を備えた半導体装置。

【請求項3】

前記第２電極は、前記第１方向に延び且つ前記第１導電部と接する第１延在部を含み、
前記第１ゲート電極は、前記第１方向に対して垂直な第１面に沿って、前記第１延在部の一部の周りに設けられた、請求項１又は２に記載の半導体装置。

【請求項4】

前記第２電極は、前記第１方向に延び且つ前記第２導電部と接する第２延在部を含み、
前記第２ゲート電極は、前記第１面に沿って前記第２延在部の一部の周りに設けられ、
前記第１接続部は、前記第１延在部と前記第２延在部との間に位置する、請求項３記載の半導体装置。

【請求項5】

前記第１接続部は、前記第１方向において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の一部と、ゲート絶縁層を介して対面する、請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

前記第１半導体領域の中に第３絶縁部を介して設けられ、前記第１方向に垂直であり前記第２方向と交差する第３方向において前記第１導電部から離れた第３導電部と、
前記第３絶縁部の中に設けられた第３ゲート電極と、
を備えた、請求項１～５のいずれか１つに記載の半導体装置。

【請求項7】

前記第２半導体領域及び前記第３半導体領域よりも上方に設けられ、前記第３方向に延び、前記第１ゲート電極及び前記第３ゲート電極と接する第２接続部をさらに備えた、請求項６記載の半導体装置。

【請求項8】

前記第２接続部は、ポリシリコンを含む、請求項７記載の半導体装置。

【請求項9】

前記第１半導体領域の中に絶縁部を介して設けられ、前記第１導電部及び前記第２導電部から離れ、前記第２電極と電気的に接続された導電部と、
前記第１方向において前記導電部から離れ、前記第１ゲート電極、前記第２ゲート電極、及び前記第１接続部と電気的に接続され、ポリシリコンを含む電極層と、
前記電極層の上に設けられ、前記第２電極から離れ、前記電極層と電気的に接続された配線と、
を備えた、請求項１～８のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換の用途に用いられる。半導体装置を製造する際、必要な工程数は少ないことが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１６３１２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、製造時の工程数を削減可能な半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１導電部と、第１ゲート電極と、第２導電部と、第２ゲート電極と、第１接続部と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記第１導電部は、前記第１半導体領域の中に第１絶縁部を介して設けられている。前記第１ゲート電極は、前記第１絶縁部の中に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域と対面する。前記第２導電部は、前記第１半導体領域の中に第２絶縁部を介して設けられ、前記第２方向において前記第１導電部から離れている。前記第２ゲート電極は、前記第２絶縁部の中に設けられ、前記第２方向において前記第２半導体領域と対面する。前記第１接続部は、前記第２半導体領域及び前記第３半導体領域よりも上方に設けられ、前記第２方向に延び、前記第１ゲート電極及び前記第２ゲート電極と接する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、前記第１導電部、及び前記第２導電部と電気的に接続されている。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す平面図である。

【図2】図１の部分Ａの拡大平面図である。

【図3】図２のＢ１－Ｂ２断面図である。

【図4】図２のＣ１－Ｃ２断面図である。

【図5】図１の部分Ｄの拡大平面図である。

【図6】図５のＥ１－Ｅ２断面図である。

【図7】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図8】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図9】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図10】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図11】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図12】参考例に係る半導体装置の一部を示す断面図である。

【図13】第１実施形態の変形例に係る半導体装置の一部を示す平面図である。

【図14】図１３のＡ１－Ａ２断面図である。

【図15】第１実施形態の変形例に係る半導体装置の一部を示す平面図である。

【図16】第１実施形態の変形例に係る半導体装置の一部を示す平面図である。

【図17】第２実施形態に係る半導体装置の一部を示す平面図である。

【図18】図１７のＡ１－Ａ２断面図である。

【図19】図１７のＢ１－Ｂ２断面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ^＋、ｎ^－及びｐ^＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

【0008】

図１は、第１実施形態に係る半導体装置を示す平面図である。図２は、図１の部分Ａの拡大平面図である。図３は、図２のＢ１－Ｂ２断面図である。図４は、図２のＣ１－Ｃ２断面図である。図２は、図３及び図４のＡ１－Ａ２断面図に相当する。図５は、図１の部分Ｄの拡大平面図である。図６は、図５のＥ１－Ｅ２断面図である。図５は、図６のＤ１－Ｄ２断面図に相当する。

【0009】

第１実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図６に示すように、第１実施形態に係る半導体装置１００は、ｎ^－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ^＋形ソース領域３（第３半導体領域）、ｐ^＋形コンタクト領域４、ｎ^＋形ドレイン領域５、ｐ^＋形コンタクト領域６、絶縁部１０、絶縁部１５、導電部２０、ゲート電極３０、ドレイン電極５０（第１電極）、ソース電極６０（第２電極）、ゲートパッド７０、ゲート配線７１、絶縁部８１、導電部８２、及び電極層８３を含む。なお、図２及び図５では、絶縁部１５が省略されている。

【0010】

実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極５０からｎ^－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向と直交する一方向をＸ方向（第３方向）とする。Ｚ方向と直交し且つＸ方向と交差する方向をＹ方向（第２方向）とする。また、ここでは、ドレイン電極５０からｎ^－形ドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極５０とｎ^－形ドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。

【0011】

図１に示すように、半導体装置１００の上面には、ソース電極６０、ゲートパッド７０、及びゲート配線７１が設けられている。ゲートパッド７０及びゲート配線７１は、ソース電極６０から離れており、ソース電極６０とは電気的に分離されている。ゲート配線７１は、Ｘ－Ｙ面（第１面）においてソース電極６０の周りに設けられている。ゲート配線７１は、ゲートパッド７０と電気的に接続されている。

【0012】

図３及び図４に示すように、ドレイン電極５０は、半導体装置１００の下面に設けられている。ｎ^＋形ドレイン領域５は、ドレイン電極５０の上に設けられ、ドレイン電極５０と電気的に接続されている。ｎ^－形ドリフト領域１は、ｎ^＋形ドレイン領域５の上に設けられている。ｎ^－形ドリフト領域１のｎ形不純物濃度は、ｎ^＋形ドレイン領域５のｎ形不純物濃度よりも低い。ｎ^－形ドリフト領域１は、ｎ^＋形ドレイン領域５を介してドレイン電極５０と電気的に接続されている。

【0013】

図３に示すように、ｐ形ベース領域２は、ｎ^－形ドリフト領域１の上に設けられている。ｎ^＋形ソース領域３及びｐ^＋形コンタクト領域４は、それぞれｐ形ベース領域２の一部の上に設けられている。ｐ^＋形コンタクト領域４のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高い。

【0014】

導電部２０は、ｎ^－形ドリフト領域１の中に、絶縁部１０を介して設けられている。導電部２０は、Ｘ方向及びＹ方向においてｎ^－形ドリフト領域１と対面している。ゲート電極３０は、絶縁部１０の中に設けられ、Ｘ方向及びＹ方向においてｐ形ベース領域２と対面している。絶縁部１０の一部は、ｐ形ベース領域２とゲート電極３０との間に位置し、ゲート絶縁層として機能する。

【0015】

ソース電極６０は、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、及びゲート電極３０の上に設けられ、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、及び導電部２０と電気的に接続されている。ｐ形ベース領域２は、ｐ^＋形コンタクト領域４を介してソース電極６０と電気的に接続されている。ゲート電極３０は、絶縁部１５により、ソース電極６０とは電気的に分離されている。

【0016】

ソース電極６０は、延在部６１及びコンタクト部６２を含む。延在部６１は、Ｚ方向に延び、導電部２０の上に設けられている。延在部６１の下端が導電部２０の上端と接することで、ソース電極６０が導電部２０と電気的に接続されている。コンタクト部６２は、ｐ^＋形コンタクト領域４の上に設けられている。コンタクト部６２の下部がｎ^＋形ソース領域３及びｐ^＋形コンタクト領域４と接することで、ソース電極６０がこれらの半導体領域と電気的に接続されている。

【0017】

図２に示すように、ゲート電極３０は、Ｘ－Ｙ面において、延在部６１の一部の周りに位置する。ｎ^＋形ソース領域３は、Ｘ－Ｙ面において、ゲート電極３０の周りに位置する。

【0018】

図２～図４に示すように、ｎ^＋形ソース領域３、導電部２０、ゲート電極３０、及び延在部６１のそれぞれは、Ｘ方向及びＹ方向において複数設けられている。コンタクト部６２は、Ｚ方向から見たときに、ｎ^＋形ソース領域３同士の間に位置する。

【0019】

接続部４０は、隣り合うゲート電極３０同士を電気的に接続する。具体的には、接続部４０はＹ方向に延びており、接続部４０のＹ方向における両端が、それぞれＹ方向において隣り合うゲート電極３０と接している。これにより、Ｙ方向において隣り合うゲート電極３０同士が、電気的に接続されている。図２に示すように、Ｙ方向における接続部４０の長さは、Ｙ－Ｚ面に垂直な方向における接続部４０の長さよりも長い。Ｚ方向から見たとき、ゲート電極３０と接続部４０は、Ｙ方向において交互に設けられている。

【0020】

図３に示すように、接続部４０は、ｐ形ベース領域２、ｎ^＋形ソース領域３、及びｐ^＋形コンタクト領域４よりも上方に設けられている。これらの半導体領域と接続部４０との間には絶縁部１５の一部が設けられ、接続部４０はこれらの半導体領域とは電気的に分離されている。図４に示すように、接続部４０は、Ｙ方向において隣り合う延在部６１同士の間に位置する。

【0021】

具体例として、図２に示すように、複数の絶縁部１０は、絶縁部１１（第１絶縁部）及び絶縁部１２（第２絶縁部）を含む。複数の導電部２０は、導電部２１（第１導電部）及び導電部２２（第２導電部）を含む。複数のゲート電極３０は、ゲート電極３１（第１ゲート電極）及びゲート電極３２（第２ゲート電極）を含む。複数の接続部４０は、接続部４１（第１接続部）を含む。複数の延在部６１は、延在部６１ａ（第１延在部）及び延在部６１ｂ（第２延在部）を含む。

【0022】

導電部２１及びゲート電極３１は、絶縁部１１の中に設けられている。導電部２２及びゲート電極３２は、絶縁部１２の中に設けられている。導電部２２及びゲート電極３２は、Ｙ方向において、導電部２１及びゲート電極３１と隣り合う。接続部４１は、ゲート電極３１とゲート電極３２を電気的に接続している。延在部６１ａは、導電部２１と接する。延在部６１ｂは、導電部２２と接する。接続部４１は、延在部６１ａと延在部６１ｂとの間に位置する。

【0023】

図１に示すように、半導体装置１００は、セル領域１０１及び終端領域１０２を含む。終端領域１０２は、Ｘ－Ｙ面において、セル領域１０１の周りに設けられている。ソース電極６０は、セル領域１０１に設けられている。ゲート配線７１は、終端領域１０２に設けられている。上述したｐ形ベース領域２、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、絶縁部１０、導電部２０、ゲート電極３０、及び接続部４０は、セル領域１０１に設けられる。

【0024】

図５及び図６に示すように、終端領域１０２近傍において、複数の絶縁部１０は、絶縁部１４を含む。絶縁部１４は、Ｙ方向に配列された複数の絶縁部１０の端に位置する。同様に、複数の導電部２０は、導電部２４を含む。導電部２４は、Ｙ方向に配列された複数の導電部２０の端に位置する。複数のゲート電極３０は、ゲート電極３４を含む。ゲート電極３４は、Ｙ方向に配列された複数のゲート電極３０の端に位置する。導電部２４及びゲート電極３４は、絶縁部１４の中に設けられている。

【0025】

絶縁部８１、導電部８２、及び電極層８３は、終端領域１０２に設けられている。図６に示すように、導電部８２は、絶縁部８１を介して、ｎ^－形ドリフト領域１の中に設けられている。導電部８２は、ソース電極６０のコンタクト部６３により、ソース電極６０と電気的に接続されている。電極層８３は、絶縁部８１の中に設けられ、導電部８２の上に位置する。電極層８３は、ソース電極６０及び導電部８２とは電気的に分離されている。

【0026】

複数の接続部４０は、接続部４４をさらに含む。電極層８３は、接続部４４により、ゲート電極３４と電気的に接続されている。ゲート配線７１は、電極層８３の上に位置する。電極層８３は、コンタクト部７２により、ゲート配線７１と電気的に接続されている。ゲート電極３０は、電極層８３及びゲート配線７１を介して、ゲートパッド７０と電気的に接続されている。なお、図５では、絶縁部１５が省略され、ソース電極６０、ゲート配線７１、及びコンタクト部７２が破線で示されている。

【0027】

ｐ^＋形コンタクト領域６は、Ｘ－Ｙ面において、ゲート電極３４の周りに設けられている。ｐ^＋形コンタクト領域６のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高い。ゲート電極３４の周りには、ｎ^＋形ソース領域３が設けられていない。図５に示すように、Ｘ－Ｙ面においてｐ^＋形コンタクト領域６の周りにはコンタクト部６２が設けられ、ｐ^＋形コンタクト領域６はコンタクト部６２と電気的に接続されている。

【0028】

半導体装置１００の動作を説明する。
ソース電極６０に対してドレイン電極５０に正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極６０からドレイン電極５０へ流れる。ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。

【0029】

半導体装置１００がオフ状態に切り替わると、ソース電極６０に対してドレイン電極５０に印加される正の電圧が増大していく。このとき、絶縁部１０とｎ^－形ドリフト領域１との界面からｎ^－形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ^－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。

【0030】

半導体装置１００の各構成要素の材料の一例を説明する。
ｎ^－形ドリフト領域１、ｐ形ベース領域２、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、ｎ^＋形ドレイン領域５、及びｐ^＋形コンタクト領域６は、半導体材料を含む。半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を用いることができる。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。

【0031】

絶縁部１０及び絶縁部１５は、絶縁材料を含む。例えば、絶縁部１０及び絶縁部１５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。導電部２０、ゲート電極３０、及び接続部４０は、ポリシリコンを含む。導電部２０、ゲート電極３０、及び接続部４０には、ｎ形又はｐ形の不純物が添加されても良い。ドレイン電極５０、ソース電極６０、及びゲートパッド７０は、チタン、タングステン、又はアルミニウムなどの金属を含む。接続部４０は、ポリシリコンではなく、ドレイン電極５０などと同様に金属を含んでも良い。

【0032】

図７（ａ）～図１１（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
まず、ｎ^＋形半導体層５ａを含む半導体基板を用意する。ｎ^＋形半導体層５ａの上に、半導体材料のエピタキシャル成長により、ｎ^－形半導体層１ａを形成する。図７（ａ）に示すように、反応性イオンエッチング（ＲＩＥ）により、ｎ^－形半導体層１ａに開口ＯＰ１を形成する。開口ＯＰ１は、Ｘ方向及びＹ方向において複数形成される。

【0033】

開口ＯＰ１の内面及びｎ^－形半導体層１ａの上面に沿って、熱酸化又は化学気相堆積（ＣＶＤ）により、絶縁層１０ａを形成する。ＣＶＤにより、絶縁層１０ａの上に、導電層を形成する。ケミカルドライエッチング（ＣＤＥ）又はウェットエッチングにより、導電層の上面を後退させる。これにより、図７（ｂ）に示すように、開口ＯＰ１の内部に、導電層２０ａが形成される。

【0034】

ＣＶＤにより、絶縁層１０ａ及び導電層２０ａの上に、絶縁層１０ｂを形成する。ＣＤＥ又はウェットエッチングにより、絶縁層１０ａの上面及び絶縁層１０ｂの上面を後退させる。熱酸化により、開口ＯＰ１の内面及びｎ^－形半導体層１ａの上面に沿って、絶縁層１０ｃを形成する。ＣＶＤにより、絶縁層１０ｃの上に、導電層を形成する。化学機械研磨（ＣＭＰ）により、導電層の上面を後退させる。これにより、図８（ａ）に示すように、開口ＯＰ１の内部に導電層３０ａが形成される。

【0035】

ｎ^－形半導体層１ａの上面に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ及びｎ^＋形半導体領域３ａを形成する。ＣＶＤにより、図８（ｂ）に示すように、絶縁層１０ｃ及び導電層３０ａの上に、薄い導電層４０ａを形成する。図９（ａ）に示すように、導電層４０ａの一部のみが残るように、導電層４０ａをパターニングする。

【0036】

ＲＩＥにより、導電層３０ａのＸ－Ｙ面における中心と、絶縁層１０ｂと、を除去する。導電層３０ａ及び導電層４０ａを覆う絶縁層１５ａを形成する。図９（ｂ）に示すように、ＲＩＥにより、絶縁層１５ａ及びｎ^＋形半導体領域３ａを貫通し、ｐ形半導体領域２ａに達する開口ＯＰ２を形成する。

【0037】

開口ＯＰ２を通してｐ形半導体領域２ａにｐ形不純物をイオン注入し、ｐ^＋形半導体領域４ａを形成する。図１０（ｂ）に示すように、ＲＩＥにより、絶縁層１５ａを貫通し、導電層２０ａに達する開口ＯＰ３を形成する。ＣＶＤにより、開口ＯＰ２及びＯＰ３を埋め込むバリアメタル６０ａを形成する。バリアメタル６０ａは、例えば、窒化チタン層、チタン層、及びタングステン層の積層構造を有する。スパッタリングにより、図１１（ａ）に示すように、バリアメタル６０ａの上にアルミニウム層６０ｂを形成する。

【0038】

ソース電極６０、ゲートパッド７０、及びゲート配線７１が形成されるように、バリアメタル６０ａ及びアルミニウム層６０ｂをパターニングする。ｎ^＋形半導体層５ａが所定の厚さになるまで、ｎ^＋形半導体層５ａの下面を研削する。図１１（ｂ）に示すように、スパッタリングにより、ｎ^＋形半導体層５ａの下面にアルミニウム層５０ａを形成する。以上により、半導体装置１００が製造される。

【0039】

図１１（ｂ）に示すｎ^－形半導体層１ａは、図１～図６に示す半導体装置１００のｎ^－形ドリフト領域１に対応する。ｐ形半導体領域２ａは、ｐ形ベース領域２に対応する。ｎ^＋形半導体領域３ａは、ｎ^＋形ソース領域３に対応する。ｐ^＋形半導体領域４ａは、ｐ^＋形コンタクト領域４に対応する。ｎ^＋形半導体層５ａは、ｎ^＋形ドレイン領域５に対応する。絶縁層１０ａ、絶縁層１０ｃ、及び絶縁層１５ａの一部は、絶縁部１０に対応する。絶縁層１５ａの別の一部は、絶縁部１５に対応する。導電層２０ａは、導電部２０に対応する。導電層３０ａは、ゲート電極３０に対応する。導電層４０ａは、接続部４０に対応する。アルミニウム層５０ａは、ドレイン電極５０に対応する。パターニングされたバリアメタル６０ａ及びアルミニウム層６０ｂは、ソース電極６０、ゲートパッド７０、及びゲート配線７１に対応する。

【0040】

第１実施形態の利点を説明する。
図１２は、参考例に係る半導体装置の一部を示す断面図である。
図１２に示す半導体装置１００ｒは、接続部４０及びゲート配線７１を含まず、ゲート配線層７５を含む。ゲート配線層７５は、Ｘ－Ｙ面に沿って広がり、不図示のゲートパッド７０と電気的に接続されている。また、ゲート配線層７５は、Ｚ方向に延びるコンタクト部７５ａを介して、ゲート電極３０と電気的に接続されている。ゲート配線層７５は、アルミニウムなどの金属を含む。

【0041】

半導体装置１００ｒでは、半導体装置１００と同様に、導電部２０及びゲート電極３０のそれぞれが、Ｘ方向及びＹ方向において複数設けられる。この構造によれば、導電部２０及びゲート電極３０が一方向に延びている場合に比べて、ｎ^－形ドリフト領域１の体積が増加する。オン状態のときの電流経路が増え、半導体装置１００及び１００ｒのオン抵抗を低減できる。

【0042】

一方、導電部２０及びゲート電極３０は、互いに電気的に分離されつつ、ソース電極６０及びゲートパッド７０と電気的に接続される必要がある。半導体装置１００ｒでは、ゲート電極３０とゲートパッド７０との電気的な接続のために、ゲート配線層７５が設けられている。ゲート配線層７５を設ける場合、コンタクト部７５ａの形成、ゲート配線層７５のパターニング、ゲート配線層７５とソース電極６０との分離など、製造に必要な工程が増加する。また、絶縁部１０、導電部２０、及びゲート電極３０を微細化するほど、単位面積あたりのチャネル面積（チャネル密度）を大きくできるが、コンタクト部７５ａの位置ずれ等を考慮すると、ゲート電極３０の微細化が困難となる。

【0043】

これらの課題について、半導体装置１００では、ゲート電極３０同士が、接続部４０によって電気的に接続されている。接続部４０は、Ｙ方向に延び、Ｙ方向において隣り合うゲート電極３０と接する。ゲート電極３０は、接続部４０を介してゲートパッド７０と電気的に接続されている。このため、半導体装置１００では、ゲート電極３０とゲートパッド７０とを電気的に接続するためのゲート配線層７５が、不要である。第１実施形態によれば、半導体装置１００の製造時の工程数を削減できる。また、ゲート電極３０とゲート配線層７５を接続するためのコンタクト部７５ａも不要であるため、ゲート電極３０の微細化が可能となる。この結果、半導体装置１００のオン抵抗をさらに低減できる。

【0044】

また、接続部４０がポリシリコンを含む場合、接続部４０が金属を含む場合に比べて、接続部４０の電気抵抗を大きくできる。接続部４０の電気抵抗が大きくなることで、半導体装置１００をオフ状態に切り替えたときの時間に対する電圧の変化（ｄＶ／ｄｔ）を小さくできる。これにより、ターンオフ時に、ゲート電極３０及び接続部４０の電圧の振動を小さくし、電圧の振動に起因するノイズを小さくできる。なお、ゲート電極３０の電気抵抗が十分に大きく、接続部４０の電気抵抗を大きくする必要が無い場合には、接続部４０にタングステンなどの金属が用いられても良い。

【0045】

終端領域１０２近傍では、ゲート電極３４の周りに、ｎ^＋形ソース領域３に代えてｐ^＋形コンタクト領域６が設けられている。ｐ^＋形コンタクト領域６が設けられることで、アバランシェ降伏時に終端領域１０２で発生したキャリアが、ソース電極６０へ排出され易くなる。例えば、終端領域１０２近傍でのｐ形ベース領域２の電位の変動を抑制でき、寄生バイポーラトランジスタの動作を抑制できる。すなわち、アバランシェ耐量を向上できる。なお、半導体装置１００のオン抵抗の低減がより重視される場合、ｐ^＋形コンタクト領域６に代えてｎ^＋形ソース領域３が設けられても良い。

【0046】

（変形例）
図１３、図１５、及び図１６は、第１実施形態の変形例に係る半導体装置の一部を示す平面図である。図１４は、図１３のＡ１－Ａ２断面図である。なお、図１３、図１５、及び図１６では、絶縁部１５が省略されている。
図１３及び図１４に示す半導体装置１１０と、図１５に示す半導体装置１２０と、において、複数の接続部４０の一部は、Ｙ方向に延びている。複数の接続部４０の別の一部は、Ｘ方向に延びている。Ｘ方向に延びる接続部４０の両端は、それぞれ、Ｘ方向において隣り合うゲート電極３０と接している。これにより、Ｘ方向において隣り合うゲート電極３０同士が、電気的に接続されている。

【0047】

具体例として、図１３及び図１４に示すように、複数の絶縁部１０は、絶縁部１３（第３絶縁部）をさらに含む。複数の導電部２０は、導電部２３（第３導電部）をさらに含む。複数のゲート電極３０は、ゲート電極３３（第３ゲート電極）をさらに含む。複数の接続部４０は、接続部４２（第２接続部）をさらに含む。複数の延在部６１は、延在部６１ｃ（第３延在部）をさらに含む。

【0048】

導電部２３及びゲート電極３３は、絶縁部１３の中に設けられている。導電部２３及びゲート電極３３は、Ｘ方向において、導電部２１及びゲート電極３１と隣り合う。接続部４２は、ゲート電極３１とゲート電極３３を電気的に接続している。延在部６１ｃは、導電部２３と接する。接続部４２は、延在部６１ａと延在部６１ｃとの間に位置する。

【0049】

半導体装置１１０では、一部の接続部４０の延在方向において、絶縁部１４、導電部２４、及びゲート電極３４が、絶縁部８１、導電部８２、及び電極層８３と並んでいる。

【0050】

半導体装置１２０では、接続部４０の延在方向と交差する方向において、絶縁部１４、導電部２４、及びゲート電極３４が、絶縁部８１、導電部８２、及び電極層８３と並んでいる。

【0051】

図１６に示す半導体装置１３０では、複数の接続部４０が、接続部４３（第３接続部）を含む。接続部４３は、Ｘ方向及びＹ方向と交差する方向に延びている。接続部４３は、その延在方向において、隣り合うゲート電極３２とゲート電極３３を電気的に接続している。

【0052】

半導体装置１１０～１３０のように、接続部４０が隣り合うゲート電極３０同士を電気的に接続していれば、接続部４０の延在方向は、適宜変更可能である。また、各ゲート電極３０がゲートパッド７０と電気的に接続されてれば、接続部４０の数も適宜変更可能である。

【0053】

半導体装置１００によれば、半導体装置１１０～１３０に比べて、ｎ^＋形ソース領域３の面積及びｐ^＋形コンタクト領域４の面積が大きい。アバランシェ降伏時に発生したキャリアが、ソース電極６０へ排出され易い。このため、半導体装置１００のアバランシェ耐量を向上できる。

【0054】

一方、半導体装置１１０～１３０によれば、半導体装置１００に比べて、接続部４０の数が多い。接続部４０の数が増えるほど、ゲートパッド７０とゲート電極３０との間のゲート抵抗が小さくなる。例えば、スイッチング時におけるゲート電極３０の電位の変動期間を短くし、半導体装置の動作を安定化できる。特に、半導体装置１３０は、半導体装置１１０及び１２０よりもさらに多くの接続部４０を含むため、ゲート抵抗をさらに低減できる。

【0055】

（第２実施形態）
図１７は、第２実施形態に係る半導体装置の一部を示す平面図である。図１８は、図１７のＡ１－Ａ２断面図である。図１９は、図１７のＢ１－Ｂ２断面図である。図１７は、図１８及び図１９のＣ１－Ｃ２断面図に相当する。なお、図１７では、絶縁部１５が省略されている。
第２実施形態に係る半導体装置２００は、プレーナ型ゲート構造を含む点で、第１実施形態に係る半導体装置１００～１３０と異なる。

【0056】

具体的には、図１８に示すように、ｎ^－形ドリフト領域１が、Ｙ－Ｚ面に垂直な方向においてｎ^＋形ソース領域３と並ぶ第１部分１ｐを含む。第１部分１ｐは、ｎ^＋形ソース領域３同士の間に位置する。第１部分１ｐとｎ^＋形ソース領域３との間には、ｐ形ベース領域２の一部が設けられている。図１８に示すように、接続部４０は、Ｚ方向において、第１部分１ｐ、ｐ形ベース領域２の前記一部、及びｎ^＋形ソース領域３の一部と、絶縁部１５の一部を介して対面する。絶縁部１５の当該一部は、ゲート絶縁層として機能する。

【0057】

図１７及び図１９に示すように、接続部４０の両側部の下には、ｎ^＋形ソース領域３が位置する。両側部は、接続部４０の延在方向と直交する方向における接続部４０の端部である。第１実施形態に係る半導体装置では、ｎ^＋形ソース領域３は、Ｙ方向において複数設けられている。これに対して、半導体装置２００では、ｎ^＋形ソース領域３はＹ方向において互いに繋がっている。

【0058】

半導体装置２００がオン状態のとき、ゲート電極３０と対面するｐ形ベース領域２の一部に加えて、接続部４０と対面するｐ形ベース領域２の別の一部にもチャネルが形成される。電子は、チャネルを通って、ｎ^＋形ソース領域３と第１部分１ｐとの間を移動できる。第２実施形態によれば、第１実施形態に比べて、オン状態のときの電流経路が増える。このため、第２実施形態によれば、半導体装置２００のオン抵抗をさらに低減できる。

【0059】

半導体装置２００に対して、第１実施形態のいずれかの変形例に係る構造を適用することも可能である。例えば、半導体装置２００は、絶縁部１１～１３、導電部２１～２３、ゲート電極３１～３３、接続部４１、及び延在部６１ａ～６１ｃを含む。半導体装置２００は、半導体装置１１０又は１２０と同様に、接続部４２をさらに含んでも良い。半導体装置２００は、半導体装置１３０と同様に、接続部４３をさらに含んでも良い。これにより、半導体装置２００におけるゲート抵抗を低減できる。

【0060】

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡（ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。

【0061】

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0062】

１：ｎ^－形ドリフト領域、 １ａ：ｎ^－形半導体層、 １ｐ：第１部分、 ２：ｐ形ベース領域、 ２ａ：ｐ形半導体領域、 ３：ｎ^＋形ソース領域、 ３ａ：ｎ^＋形半導体領域、 ４：ｐ^＋形コンタクト領域、 ４ａ：ｐ^＋形半導体領域、 ５：ｎ^＋形ドレイン領域、 ５ａ：ｎ^＋形半導体層、 ６：ｐ^＋形コンタクト領域、 １０～１５：絶縁部、 １０ａ～１０ｃ，１５ａ：絶縁層、 ２０～２４：導電部、 ２０ａ：導電層、 ３０～３４：ゲート電極、 ３０ａ：導電層、 ４０～４４：接続部、 ４０ａ：導電層、 ５０：ドレイン電極、 ５０ａ：アルミニウム層、 ６０：ソース電極、 ６０ａ：バリアメタル、 ６０ｂ：アルミニウム層、 ６１，６１ａ～６１ｃ：延在部、 ６２，６３：コンタクト部、 ７０：ゲートパッド、 ７１：ゲート配線、 ７２：コンタクト部、 ７５：ゲート配線層、 ７５ａ：コンタクト部、 ８１：絶縁部、 ８２：導電部、 ８３：電極層、 １００，１００ｒ，１１０～１３０，２００：半導体装置、 １０１：セル領域、 １０２：終端領域、 ＯＰ１～ＯＰ３：開口

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】